CN102034876A - 具有soi衬底的半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，包括：SOI衬底(1)；具有布置在SOI衬底(1)的活性层(3)中的第一和第二杂质层(5，6，71，77，81，88)的半导体元件(5，6，71，77，81，88)，其中第二杂质层(6，71，81)围绕第一杂质层(5，77，88)；和布置在活性层(3)中邻近SOI衬底(1)的嵌入绝缘薄膜(4)的部分中的多个第一和第二导电型区域(10，11)。第一和第二导电型区域(10，11)交替地布置。第一和第二导电型区域(10，11)具有对应于半导体元件(5，6，71，77，81，88)的布局。

Description

具有SOI衬底的半导体装置及其制造方法
技术领域
本发明涉及具有SOI衬底的半导体装置及其制造方法。半导体装置具有足够的击穿电压。
背景技术
传统上，半导体装置具有形成于SOI衬底中的半导体元件。SOI衬底被制备，这样支撑衬底和活性层就经由嵌入绝缘薄膜彼此粘合。在半导体装置中，当设备操作时，支撑衬底的电势固定为预定电势例如GND电势。在支撑衬底的电势固定为预定电势的情况下，当向活性层的预定部分施加高压时，电荷会感应到活性层中邻近绝缘薄膜的部分中，这样就形成了反型层。因此击穿电压降低。下面将参照图22说明该降低。
图22显示了相对于SOI衬底J1具有横向PN二极管的半导体装置中的等效电势分布。当高压施加到PN二极管的阴极J2上并且阳极J3接地时，正电荷就感应到活性层J4中邻近嵌入绝缘薄膜J5的部分中，这样就会在活性层J4的该部分中形成反型层。因此，N+阴极区域J6和绝缘薄膜J5之间的相邻等效电势线的距离就会变窄。因此，就会在N+阴极区域J6和绝缘薄膜J5之间电场变高。因此，设备的击穿电压就会降低。
为了防止击穿电压降低，在对应于USP 6,049,109的JP-B2-3959125中公开了具有绝缘薄膜的半导体装置，其中绝缘薄膜的表面凹凸不平。图23显示了该设备的剖视图。凹面J5a和凸面J5b形成在嵌入绝缘薄膜J5上这样正电荷就积聚在凹面J5a上。因此，就形成伪静电场起电板。当伪静电场起电板形成时，等效电势线就沿垂直方向朝凸面J5b布置。因此，相邻等效电势线之间的距离就会改变，这样就提高了击穿电压。
然而，当凹面和凸面形成在嵌入绝缘薄膜上时，需要用于形成凹面和凸面的步骤。因此，制造过程就很复杂。特别地，在作为活性层的硅衬底粘合至支撑衬底之前，凹面由光刻法形成在硅衬底的后侧上。因此，凹面和凸面在凹面和凸面形成步骤中形成在硅衬底上。然后，在绝缘体形成步骤中，绝缘薄膜沉积在硅衬底的后侧上，且凹面和凸面形成在该后侧上。在平整步骤中，绝缘薄膜的表面被平整。另外，为了在凹面处积聚电荷，需要在凹面和凸面形成步骤中形成具有足够深度的凹面。在绝缘体形成步骤中，绝缘薄膜形成为具有足够的厚度这样凹面就嵌有绝缘薄膜。另外，在平整步骤中，绝缘薄膜被平整。因此，设备的制造过程是复杂的。
另外，传统上，具有高击穿电压的半导体装置是从包括支撑衬底、活性层和嵌入绝缘薄膜的SOI衬底制备的。在该设备中，在设备的周边处可能会出现击穿电压降低。在对应于US 2004/0227188的JP-B2-4204895中，分压二极管经由绝缘薄膜布置在高击穿电压设备一侧上，且该设备具有矩形形状。二极管经由接线彼此连接。在这种情形下，分压二极管依照距离将电压在设备中高压侧上的端部和设备中低压侧上的另一个端部之间分成多级。因此，电势控制是通过设备的一侧执行的，并且因此，减小了电场。击穿电压降低就会得到限制。
然而，在上述设备中，为了控制设备一侧的电势，作为控制设备的分压二极管附加地形成于设备中。因此，设备的尺寸会增大。
发明内容
考虑到上述问题，本发明的一个目的是提供一种具有SOI衬底的半导体装置及其制造方法。设备的击穿电压就得到提高。
依照本发明的第一方面，半导体装置包括：SOI衬底，具有支撑衬底、嵌入绝缘薄膜和活性层，且它们按照该顺序堆叠，其中活性层是由具有第一导电型的硅制成的；半导体元件，具有布置在活性层的表面部分中的第一杂质层和第二杂质层，其中第二杂质层围绕第一杂质层这样第一杂质层和第二杂质层就具有第一布局；布置在活性层中并且由元件分离结构围绕的元件分离区域；和布置在元件分离区域中的多个第一导电型区域和多个第二导电型区域。第一导电型区域和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜的一部分中，并且交替地布置在第一杂质层和第二杂质层之间。第一导电型区域和第二导电型区域具有对应于半导体元件的第二布局。第一导电型区域具有高于活性层的杂质浓度。
在上述设备中，第二导电型区域将第一导电型区域夹在中间，这样第二导电型区域就彼此间隔离开一个预定距离。第一和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜并且在半导体元件下方的部分中。因此，电荷就不感应到第二导电型区域中邻近绝缘薄膜的部分中。特别地，没有电荷会感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，反型层就位于在第二导电型区域的部分中。因此，就形成伪静电场起电板。因此，就会在活性层中邻近绝缘薄膜的下部中生成依照第一导电型区域的距离的电压降。没有形成具有大的深度的凹面和凸面，就提高了击穿电压。
依照本发明的第二方面，半导体装置包括：SOI衬底，具有支撑衬底、嵌入绝缘薄膜和活性层，且它们按照该顺序堆叠，其中活性层是由具有第一导电型的硅制成的；半导体元件，具有布置在活性层的表面部分中的第一杂质层和第二杂质层，其中第二杂质层围绕第一杂质层这样第一杂质层和第二杂质层就具有第一布局；和布置在活性层中邻近嵌入绝缘薄膜的部分中的多个第一导电型区域和多个第二导电型区域。第一导电型区域和第二导电型区域交替地布置。第一导电型区域和第二导电型区域具有对应于半导体元件的第二布局。
在上述设备中，第二导电型区域将第一导电型区域夹在中间，这样第二导电型区域就彼此间隔离开一个预定距离。第一和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜并且在半导体元件下方的部分中。因此，电荷就不感应到第二导电型区域中邻近绝缘薄膜的部分中。特别地，没有电荷会感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，反型层就位于在第二导电型区域的部分中。因此，就形成伪静电场起电板。因此，就会在活性层中邻近绝缘薄膜的下部中生成依照第一导电型区域的距离的电压降。因此，等效电势线就会沿垂直方向朝第一导电型区域朝第一导电型区域延伸，并且因此，等效电势线的距离被补偿。因此就提高了击穿电压。没有形成具有大的深度的凹面和凸面，就提高了设备击穿电压。
依照本发明的第三方面，用于制造半导体装置的方法包括：制备具有第一导电型的硅衬底；在硅衬底的第一表面部分中形成多个第一导电型区域和多个第二导电型区域，其方式为第二导电型区域包括中心区域，并且第一导电型区域和第二导电型区域交替地布置以具有围绕中心区域的第二布局；将硅衬底经由嵌入绝缘薄膜粘合至支撑衬底，其方式为硅衬底的第一表面部分通过嵌入绝缘薄膜面向支撑衬底；除去硅衬底的一部分第二表面部分这样硅衬底变薄，并且硅衬底提供了活性层，其中第二表面部分与第一表面部分相对；在硅衬底的第二表面部分中形成半导体元件。半导体元件包括第一杂质层和第二杂质层。第二杂质层围绕第一杂质层，并且第一杂质层和第二杂质层具有对应于第二布局的第一布局。
在上述方法中，第二导电型区域将第一导电型区域夹在中间，这样第二导电型区域就彼此间隔离开一个预定距离。第一和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜并且在半导体元件下方的部分中。因此，电荷就不感应到第二导电型区域中邻近绝缘薄膜的部分中。特别地，没有电荷会感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，反型层就位于在第二导电型区域的部分中。因此，就形成伪静电场起电板。因此，就会在活性层中邻近绝缘薄膜的下部中生成依照第一导电型区域的距离的电压降。因此，等效电势线就会沿垂直方向朝第一导电型区域朝第一导电型区域延伸，并且因此，等效电势线的距离被补偿。因此就提高了击穿电压。没有形成具有大的深度的凹面和凸面，就提高了设备击穿电压。
依照本发明的第四方面，半导体装置包括：SOI衬底，具有支撑衬底、嵌入绝缘薄膜和活性层，且它们按照该顺序堆叠，其中活性层具有第一导电型；具有第一半导体元件区域和第一沟道分离结构中并且布置在SOI衬底中的第一区域，具有第二半导体元件区域和第二沟道分离结构并且布置在SOI衬底中的第二区域。第一区域与第二区域分开。第一沟道分离结构围绕第一区域的外圆周，并且第二沟道分离结构围绕第二区域的外圆周。第一半导体元件区域包括第一半导体元件。第一半导体元件包括第一杂质层、第二杂质层、第一电极和第二电极。第一杂质层和第二杂质层布置在活性层的表面部分中。第一杂质层和第二杂质层中的每一个均沿着作为纵向方向的一个方向具有条纹图案。第一电压经由第一电极应用于第一杂质层，并且第二电压经由第二电极应用于第二杂质层。第一电压高于第二电压。第一区域还包括多个沿纵向方向布置在半导体元件区域的两侧上的电势控制区域。电势控制区域沿着半导体元件区域的每一侧布置在第一杂质层和第二杂质层之间。第一区域还包括布置在半导体元件区域和电势控制区域上的电极图案。电极图案从第一杂质层延伸到第二杂质层。电极图案与每个电势控制区域电连接。
在上述设备中，因为由电极图案的内阻生成电压降，所以半导体元件区域的表面部分的电势会从作为高电势侧的第一杂质层向作为低电势侧的第二杂质层逐渐地降低。另外，上述设备中，因为由电极图案的内阻生成电压降，所以半导体元件区域一侧上每个电势控制区域的电势会从作为高电势侧的第一杂质层向作为低电势侧的第二杂质层以逐步的方式降低。因此，因为半导体元件区域的电势从第一杂质层向第二杂质层降低，所以布置在半导体元件区域一侧上的每个电势控制区域的电势和半导体元件区域的表面部分的电势会降低。因此，会限制第一和第二杂质层两端处电场沿纵向方向的集中。因此就防止了击穿电压降低。另外，可以使用电极图案将布置在半导体元件区域一侧上的每个电势控制区域的电势控制成彼此不同。因此，不需要围绕半导体元件区域形成控制设备例如传统的分压二极管。因此，设备的尺寸减小，并且高击穿电压设备的周边处的电场集中受到限制。因此，设备具有高的击穿电压。
附图说明
通过参照附图做出的下面的详细说明，本发明的上述和其它目的、特征和优点将会变得显而易见。在附图中：
图1是显示依照第一实施例的半导体装置的剖视图的图形；
图2A是显示图1中设备顶面的布局的图形，并且图2B是显示图1中设备的后侧表面的布局的图形；
图3A是显示图1中设备中的等效电势分布的图形，并且图3B是显示电荷被感应的状态的图形；
图4A至4D是显示图1中设备的制造过程的图形；
图5是显示图1中设备的线引出结构的布局的图形；
图6是显示依照第二实施例的半导体装置的剖视图的图形；
图7A是显示图6中设备顶面的布局的图形，并且图7B是显示图6中设备的后侧表面的布局的图形；
图8是显示依照第三实施例的半导体装置的剖视图的图形；
图9A是显示图8中设备顶表面的布局的图形，并且图9B是显示图8中设备的后侧表面的布局的图形；
图10是显示依照第四实施例的半导体装置的剖视图的图形；
图11A是显示图10中设备顶表面的布局的图形，并且图11B是显示图10中设备的后侧表面的布局的图形；
图12是显示依照第五实施例的半导体装置的剖视图的图形；
图13是显示依照第六实施例的半导体装置的剖视图的图形；
图14是显示依照第七实施例的半导体装置的剖视图的图形；
图15是显示依照第八实施例的半导体装置的剖视图的图形；
图16是显示依照其它实施例的半导体装置的剖视图的图形；
图17是显示依照其它实施例的半导体装置的剖视图的图形；
图18是显示依照其它实施例的半导体装置的剖视图的图形；
图19是显示依照其它实施例具有LDMOS元件的半导体装置的剖视图的图形；
图20是显示依照其它实施例具有IGBT的半导体装置的剖视图的图形；
图21是显示依照其它实施例的半导体装置的剖视图的图形；
图22是显示具有形成于SOI衬底中的横向PN二极管的半导体装置中的等效电势分布的图形；
图23是显示具有其上形成了凹面和凸面的绝缘薄膜的半导体装置的图形；
图24是显示依照第九实施例的半导体装置的上布局的图形；
图25是显示设备沿图24中的线XXV-XXV剖开的剖视图的图形；
图26是显示设备沿图24中的线XXVI-XXVI剖开的剖视图的图形；
图27是显示依照第十实施例的半导体装置的剖视图的图形；
图28是显示设备沿图27中的线XXVIII-XXVIII剖开的剖视图的图形；
图29A是显示具有另一种沟道分离结构的另一个半导体装置的上布局的图形，并且图29B是显示设备沿图29A中的线XXIXB-XXIXB剖开的剖视图的图形；
图30是显示依照第十一实施例的半导体装置中的PN二极管形成区域的上布局的图形；
图31是显示图30中设备的PN二极管形成区域的下布局的图形；
图32是显示设备沿图30中的线XXXII-XXXII剖开的剖视图的图形；
图33是显示设备沿图30中的线XXXIII-XXXIII剖开的剖视图的图形；
图34是显示依照第十二实施例的半导体装置中的沟道分离结构的上布局的图形；
图35是显示依照第十三实施例的半导体装置中的沟道分离结构的上布局的图形；
图36是显示依照第十四实施例的半导体装置中的沟道分离结构的上布局的图形；
图37是显示依照第十五实施例的半导体装置中的沟道分离结构的上布局的图形；
图38A是显示依照第十六实施例的半导体装置中的沟道分离结构的上布局的图形，图38B是显示设备沿图38A中的线XXXVIIIB-XXXVIIIB剖开的剖视图的图形，并且图38C是显示设备沿图38A中的线XXXVIIIC-XXXVIIIC剖开的剖视图的图形；
图39A是显示依照第十七实施例的半导体装置中的沟道分离结构的上布局的图形，图39B是显示设备沿图39A中的线XXXIXB-XXXIXB剖开的剖视图的图形，并且图39C是显示设备沿图39A中的线XXXIXC-XXXIXC剖开的剖视图的图形；
图40是显示依照其它实施例具有LDMOS元件的半导体装置的剖视图的图形；并且
图41是显示依照其它实施例具有IGBT的半导体装置的剖视图的图形。
具体实施方式
(第一实施例)
下面将解释第一实施例。在第一实施例中，半导体装置具有横向PN二极管作为半导体元件。图1显示了半导体装置的剖视图。图2A和2B是设备的顶表面布局和后侧表面布局。
如图1中所示，设备由SOI衬底1形成。衬底1制备成由硅衬底制成的支撑衬底2和活性层3经由嵌入绝缘薄膜4彼此粘合。嵌入绝缘薄膜4由氧化膜等制成。制备了活性层3这样N型硅衬底就变薄。活性层3由元件分离结构分成多个元件分离区域。PN二极管形成于由元件分离结构围绕的一个元件分离区域中。
活性层3的厚度为例如5至25微米。在活性层3的表面部分中形成了作为由扩散层制成的第一杂质层的N+型阴极区域5和作为由扩散层制成的第二杂质层的P+型阳极区域6。阴极区域5具有范围在1×1019cm-3和1×1021cm-3之间的N型杂质浓度和范围在0.1微米和0.5微米之间的结深度。阳极区域6具有范围在1×1019cm-3和1×1021cm-3之间的N型杂质浓度和范围在0.1微米和1.0微米之间的结深度。如图2A中所示，阴极区域5和阳极区域6具有上布局，这样阳极区域6就围绕作为中心的阴极区域5，阴极区域5具有圆形，并且阴极区域5与阳极区域6间隔一个预定的距离。
LOCOS氧化膜7形成于活性层3的表面部分中阴极区域5和阳极区域6之间。阴极8间隔离开LOCOS氧化膜7，并且形成在阴极区域5上。阴极8与阴极区域5电连接。阳极间隔离开LOCOS氧化膜7，并且形成在阳极区域6上。阳极9与阳极区域6电连接。因此，活性层3、阴极区域5、阳极区域6、阴极8和阳极9提供了一种横向PN二极管。
如图2B中所示，P型区域10和N型区域11具有后侧布局，这样P型区域10之一就具有圆形并且提供中心区域10a，N型区域11和P型区域10交替并且同心地围绕中心区域10a。P型区域10和N型区域11与绝缘薄膜4具有相同的结深度。结深度在1.0微米和10微米之间的范围内。P型区域10具有范围在1×1015cm-3和1×1019cm-3之间的P型杂质浓度。N型区域11具有范围在1×1015cm-3和1×1019cm-3之间的N型杂质浓度。
因此，制备了半导体装置。在该设备中，具有环形的P型区域10和具有环形的N型区域11交替地布置以围绕具有圆形的中心区域10a。P型区域10和N型区域11布置在活性层3中半导体元件即PN二极管之下。因此，获得了下列效果和功能。
当高压施加到阴极8上并且阳极9和支撑衬底2接地时，正电荷就感应至P型区域10中邻近绝缘薄膜4的部分中。因为N型区域11的杂质浓度足够大这样N型区域11不会提供一种反型层，所以正电荷不会感应到N型区域11中邻近绝缘薄膜4的部分中。因此，反型层积聚在P型区域10的部分中而不是N型区域11中。因此就形成了伪静电场起电板，这样就会在活性层3下部中阴极区域5和阳极区域6之间生成对应于P型区域10之间距离的均匀电压降。
当仅仅形成N型区域11时，来自N型区域11的耗尽层不会充分地膨胀，这样就不会获得RESURF(降低表面电场)效果，并且也不能提高击穿电压。在本实施例中，因为除了N型区域11之外还形成了P型区域10，所以耗尽层会充分地膨胀，并且因此，提高了击穿电压。
上述特征还由半导体装置中的等效电势分布确认。图3A显示了当向ON二极管的阴极8施加高压并且阳极9和支撑衬底2接地时设备的等效电势分布。图3B是当感应电荷时设备的部分放大剖视图。
如图3B中所示，电荷被感应到P型区域10中邻近绝缘薄膜4的部分中。因此，P型区域10和N型区域11就可以提供一种伪静电场起电板。因此，如图3A中所示，等效电势线就和垂直方向一起朝N型区域11延伸。因此，类似于提供具有凹面和凸面的嵌入绝缘薄膜的传统技术，相邻等效电势线之间的距离就增大，这样就提高了击穿电压。
在依照本实施例的设备中，P型区域10和N型区域11布置在活性层3中绝缘薄膜4附近的半导体元件下方。因此，提高了击穿电压，并且因此，设备具有足够的击穿电压，即使设备并不具有带有深凹面的凸面和凹面结构。
下面将要解释依照本实施例的设备的制造方法。图4A至4D显示了设备的制造过程。
<图4A中的步骤>
首先，制备用于形成活性层3的N导电型的硅衬底12。掩模(未显示)由光刻法形成在硅衬底12的表面上。掩模具有对应于P型区域将要形成区域的开口。然后，P导电型杂质通过掩模植入衬底12上。在掩模被除去之后，另一个掩模(未显示)由光刻法形成在硅衬底12的表面上。另一个掩模具有对应于N型区域将要形成区域的开口。然后，N导电型杂质通过另一个掩模植入衬底上。在另一个掩模被除去之后，植入的P导电型杂质和植入的N导电型杂质被热扩散方法扩散。因此，形成P型区域10和N型区域11。
每个P型区域10和N型区域11的高度，即，绝缘薄膜4和P型区域10与N型区域11的顶端之间的距离是由热扩散过程中杂质的扩散量确定的。在热扩散过程中，P型区域10的高度等于或低于N型区域11的高度。如果P型区域10的高度高于N型区域11的高度，并且相邻的P型区域10彼此重叠超过其间的N型区域11，伪静电场起电板可能不能作用。为了防止该特征，P型区域10的高度和N型区域11的高度是确定的。
<图4B中的步骤>
在P型区域10和N型区域11形成于衬底12中之后，由硅衬底制成的支撑衬底2经由绝缘薄膜4粘合到衬底12上。因此，形成了SOI衬底1。
<图4C中的步骤>
SOI衬底1中硅衬底12的表面由抛光方法等部分地除去，这样SOI衬底1就变薄。然后，SOI衬底1的表面被CMP(化学机械抛光)方法等抛光。因此，从SOI衬底1中的硅衬底12形成活性层3。
<图4D中的步骤>
活性层3的表面被LOCOS氧化方法等氧化，这样就形成LOCOS氧化膜7。LOCOS氧化膜7具有对应于阴极区域将要形成区域和阳极区域将要形成区域的开口。然后，由光刻法在SOI衬底1的表面上形成掩模(未显示)。掩模具有对应于阴极区域将要形成区域的开口。N导电型杂质通过该掩模植入衬底1上。在掩模被除去之后，另一个掩模(未显示)形成在SOI衬底1的表面上。另一个掩模具有对应于阳极区域将要形成区域的开口。然后，P导电型杂质通过另一个掩模植入SOI衬底1的表面上。在另一个掩模被除去之后，植入的P导电杂质和植入的N导电杂质被热扩散方法扩散。因此，形成阴极区域5和阳极区域6。
然后，执行用于形成中间层绝缘薄膜的步骤、用于形成阴极8和阳极9的步骤、用于形成保护薄膜等(未显示在附图中)的步骤，这样就制造了图1中所示的半导体装置。
用于半导体装置的线引出结构可以为任意结构。优选线引出结构为图5中所示的布局结构。
在本实施例中，阴极区域5由阳极区域6围绕。在这种结构中，可以仅仅在阴极区域5上形成用于阴极8和外电路之间的电连接的垫。在这种情形下，垫的面积很小。在此，阴极8与阴极区域5电连接。
因此，优选线引出结构为图5中所示的布局结构。阳极9和阳极区域6之间的接触部分具有C形。阴极8从阳极9的C形内部引出到C形的外部。特别地，阳极9没有形成在整个阳极区域6上。替换的是，阳极9的接触部分分成阳极区域6的上部和下部。阳极9和阴极8引出到二极管形成区域的外部。因此，阳极9和阴极8分别连接至阳极垫9a和阴极垫8a。
在上述结构中，阴极垫8a没有仅仅形成在阴极区域5上。因此，阴极垫8a的面积足够地大。
(第二实施例)
下面将解释第二实施例。
图6显示了依照本实施例的半导体装置。图7A和7B显示了该设备的上布局视图和下布局视图。在该设备中，形成了用于围绕阳极区域6的外圆周的沟道分离结构20。沟道分离结构20包括槽21和绝缘薄膜22。槽21形成在活性层3的表面上，并且达到嵌入绝缘薄膜4。绝缘薄膜22填充在槽21中。例如，由光刻法形成的掩模用于蚀刻活性层3这样就形成了槽21。然后，绝缘薄膜22填充在槽21中这样就执行热氧化过程，或者绝缘材料沉积在槽21中。因此，绝缘材料填充在槽21中。因此，形成了沟道分离结构20。
沟道分离结构20围绕半导体元件例如PN二极管。半导体元件与形成于活性层3的其它区域中的其它元件分开。因此，即使当PN二极管与另一个元件例如电路元件如逻辑电路集成到芯片中时，高压影响也不会影响到电路元件。因此，很容易形成一个具有PN二极管和电路元件的芯片设备。
(第三实施例)
下面将解释第三实施例。
图8显示了依照本实施例的半导体装置。图9A和9B显示了该半导体装置的上布局视图和下布局视图。在半导体装置中，电阻型静电场起电板30经由LOCOS氧化膜7形成于PN二极管上。电阻型静电场起电板30由高电阻层例如非掺杂多晶硅制成。电阻型静电场起电板30以螺旋方式围绕阴极区域5作为中心延伸，并且达到阳极区域6。
在电阻型静电场起电板30中，会在具有高电势的阴极区域5与阳极区域6之间生成依照高电阻层的距离的电压降。电压降是由高电阻层的内阻导致的。因此，电压就依照与阴极区域5的距离随着围绕作为中心的阴极区域5的径向成比例地降低。
因此，设备在活性层3的下部中包括PN结结构并且还在活性层3上包括电阻型静电场起电板30，这样当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，从活性层3的表面朝N型区域沿垂直方向延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
具有上述结构的半导体装置的制造方法几乎类似于图1中设备的制造方法，并且还包括用于形成电阻型静电场起电板30的步骤。例如，在用于形成电阻型静电场起电板30的步骤中，在形成阴极区域5和阳极区域6之后，高电阻层沉积在LOCOS氧化膜7的表面上。另外，高电阻层被图案化这样就可以形成电阻型静电场起电板30。此后，执行用于形成中间层绝缘薄膜的步骤、用于形成电极的步骤和用于形成保护薄膜的步骤。因此就制造出了半导体装置。
(第四实施例)
下面将解释第四实施例。
图10显示了依照本实施例的半导体装置。图11A和11B显示了图10中半导体装置的上布局视图和下布局视图。在半导体装置中，电容静电场起电板40经由LOCOS氧化膜7形成于PN二极管上。电容静电场起电板40由高电阻层例如非掺杂多晶硅制成。电容静电场起电板40包括多个环形高电阻层，它们围绕阴极区域5在阴极区域5和阳极区域6之间以规则的间隔同心地布置。
在电容静电场起电板40中，会在具有高压的阴极区域5与阳极区域6之间生成依照高电阻层之间电容的电压降。因此，电压就依照与阴极区域5的距离随着围绕作为中心的阴极区域5的径向成比例地降低。
因此，设备在活性层3的下部中包括PN结结构并且还在活性层3上包括电容静电场起电板40，这样当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，从活性层3的表面朝N型区域沿垂直方向延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
具有上述结构的半导体装置的制造方法几乎类似于图1中设备的制造方法，并且还包括用于形成电容静电场起电板40的步骤。例如，在用于形成电容静电场起电板40的步骤中，在形成阴极区域5和阳极区域6之后，高电阻层沉积在LOCOS氧化膜7的表面上。另外，高电阻层被图案化这样就可以形成电容静电场起电板40。此后，执行用于形成中间层绝缘薄膜的步骤、用于形成电极的步骤和用于形成保护薄膜的步骤。因此就制造出了半导体装置。
(第五实施例)
下面将解释第五实施例。
图12显示了依照本实施例的半导体装置。在图12中，在SOI衬底1中的嵌入绝缘薄膜4和活性层3之间形成了SIPOS(半绝缘多晶体硅)薄膜50。SIPOS薄膜50充当半绝缘层即高电阻层。会依照活性层3的下部中在具有高压的阴极区域5与具有低压的阳极区域6之间的距离成比例地生成电压降。电压降是由SIPOS薄膜50的内阻导致的。因此，当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，从活性层3的表面朝N型区域沿垂直方向延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
当设备包括SIPOS薄膜50时，可能会发生电流泄漏。然而，当设备包括SIPOS薄膜50时，阴极区域5和SIPOS薄膜50中紧挨着位于阴极区域5下方的部分50a之间的压降量大于其中设备不包括SIPOS薄膜50的情形中阴极区域5和中心区域10a的一部分之间的压降量。另外，阳极区域6和SIPOS薄膜50中紧挨着位于阳极区域6下方的部分50b之间的压降量大于其中设备不包括SIPOS薄膜50的情形中阴极区域5和N型区域11中紧挨着在阳极区域6下方的一部分之间的压降量。因此，SIPOS薄膜50中紧挨着在阴极区域5下方的部分50a和SIPOS薄膜50中紧挨着在阳极区域6下方的部分50b之间的电位差很小。因此，可以防止在SIPOS薄膜50中紧挨着在阴极区域5下方的部分50a和SIPOS薄膜50中紧挨着在阳极区域6下方的部分50b之间发生电流泄露。
(第六实施例)
下面将解释第六实施例。
图13显示了依照本实施例的半导体装置。在本实施例中，该设备在绝缘薄膜4中包括电荷累积层60。电荷累积层60蓄积正电荷。电荷累积层60经由绝缘薄膜4布置在N型区域11下方以面对N型区域11。特别地，电荷累积层60同心地布置以具有对应于N型区域11的多环形状。当设备包括电荷累积层60时，负电荷会感应到N型区域11的下部。负电荷是由电荷累积层60中蓄积的正电荷导致的。因此，可以防止正电荷感应到N型区域11的下部。因此，正电荷仅仅感应至P型区域10。因此，当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，从活性层3的表面朝N型区域沿垂直方向延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
具有上述结构的半导体装置的制造方法和图1中的设备的制造方法的差异是用于形成嵌入绝缘薄膜4和电荷累积层60的步骤和用于在电荷累积层60蓄积电荷的步骤。其它步骤是相同的。用于形成嵌入绝缘薄膜4和电荷累积层60的步骤包括：用于使其中形成了P型区域10和N型区域11的硅衬底12的表面上的绝缘薄膜4的一部分变薄的步骤；用于通过图案化形成于绝缘薄膜4上的多晶硅薄膜而形成电荷累积层60的步骤；和用于形成绝缘薄膜4的上部以罩盖电荷累积层60的表面的步骤。用于形成绝缘薄膜4的上部的步骤可以包括平整步骤，如果有必要的话。然后，在硅衬底12经由绝缘薄膜4粘合到支撑衬底2上之后，硅衬底12变薄。然后，形成阴极区域5和阳极区域6。此后，执行用于蓄积电荷的步骤。在用于蓄积电荷的步骤中，当向阴极区域5施加高压这样就提供反向偏压时，会发生雪崩击穿。因此，在N型区域11中生成的热载体就经由电荷累积层60和活性层3之间的绝缘薄膜4喷射到电荷累积层60中。因此，正电荷就蓄积在电荷累积层60中。因此，完成了具有上述结构的半导体装置。
(第七实施例)
下面将解释第七实施例。
图14显示了依照本实施例的半导体装置。在图14中，凹面和凸面形成于支撑衬底侧的绝缘薄膜4的表面上。特别地，凹面由光刻法形成于支撑衬底2的表面上。形成了绝缘薄膜4以填充凹面，这样绝缘薄膜4的凹面4a就形成在支撑衬底2的凸面上，并且绝缘薄膜4的凸面4b形成在支撑衬底2的凹面上。在这种情形下，绝缘薄膜4的凹面4a面向P型区域10，并且绝缘薄膜4的凸面4b面向N型区域11。然后，绝缘薄膜4被平整，如果有必要的话。其中形成了P型区域10和N型区域11的硅衬底12经由绝缘薄膜4粘合至支撑衬底2。因此，SOI衬底1包括具有凹面和凸面的绝缘薄膜4。
在具有上述结构的半导体装置中，对应于凸面4b的绝缘薄膜4的厚度很厚。因此，当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，因为绝缘薄膜4的厚度很薄，所以负电荷很容易地感应到支撑衬底中对应于绝缘薄膜4的凹面4a的部分中。然而，因为绝缘薄膜4的厚度很厚，所以很难将负电荷感应到支撑衬底中对应于绝缘薄膜4的凸面4b的部分中。因此，负电荷会积聚在支撑衬底2中对应于绝缘薄膜4的凹面4a的部分中，且支撑衬底2的该部分邻近绝缘薄膜4。
因此，很难在面对绝缘薄膜4的凸面4b的N型区域11中感应正电荷。当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，从活性层3的表面朝N型区域沿垂直方向延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
用于在绝缘薄膜4上形成凹面和凸面的步骤是必需的。然而，因为由具有P型区域10和N型区域11的PN结结构提供了击穿改进结构，所以绝缘薄膜4上的凹面和凸面可以小于传统的凹面和凸面。因此，即使当凹面和凸面形成于绝缘薄膜4上时，制造过程也不那么复杂。
(第八实施例)
下面将解释第八实施例。
图15显示了依照本实施例的半导体装置。在图15中，绝缘薄膜4在活性层侧上的表面具有凸面和凹面。特别地，绝缘薄膜4的凹面4a相对于活性层3的表面凹陷。绝缘薄膜4的凸面4b朝活性层3的表面凸出。P型区域10布置在凹面4a中，并且N型区域11布置在凸面4b上。
在上述结构中，N型区域11和支撑衬底2之间的厚度大于P型区域10和支撑衬底2之间的厚度。因此，当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，更难向N型区域11中邻近绝缘薄膜4的部分感应正电荷。因此，当向PN二极管中的阴极8施加高压并且阳极9和支撑衬底2接地时，从活性层3的表面朝N型区域沿垂直方向延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
依照本实施例的设备的制造方法与图1中的设备的方法的差异是用于在绝缘薄膜4上形成凹面和凸面的步骤和用于依照凸面4b的高度调节离子注入能量从而加深N型区域11的结深的步骤。其它步骤类似于第一实施例。例如，用于在绝缘薄膜4上形成凹面和凸面的步骤执行如下。首先在硅衬底12的活性层3中形成P型区域10和N型区域11。然后，凹面由光刻法形成于衬底2的表面上。形成绝缘薄膜4以填充凹面。因此，形成绝缘薄膜4的凹面4a以对应于衬底12的凸面，并且形成绝缘薄膜4的凸面4b以对应于衬底12的凹面。
用于在绝缘薄膜4上形成凹面和凸面的步骤是必需的。然而，因为由具有P型区域10和N型区域11的PN结结构提供了击穿改进结构，所以绝缘薄膜4上的凹面和凸面可以小于传统的凹面和凸面。因此，即使当凹面和凸面形成于绝缘薄膜4上时，制造过程也不那么复杂。
(其它实施例)
在上述实施例中，P型区域10的高度是相同的，并且N型区域11的高度是相同的。然而，P型区域10的高度和N型区域11的高度可以是不同的。例如，如图16中所示，P型区域10和N型区域11的高度是不同的，即不相等的。该半导体装置是使用多个掩模通过多次植入离子形成的。
在上述实施例中，P型区域10的宽度是相同的，并且N型区域11的宽度是相同的。然而，P型区域10的宽度和N型区域11的宽度可以是不同的。例如，如图17中所示，P型区域10和N型区域11的宽度是不同的，即不相等的。该半导体装置是使用具有掩模形成的，如果形成P型区域10，该掩模具有不相等的开口，并且如果形成N型区域11，则该掩模具有不相等的开口。
在上述实施例中，P型区域10的杂质浓度是相同的，并且N型区域11的杂质浓度是相同的。然而，P型区域10和N型区域11的杂质浓度可以是不同的。该半导体装置是使用多个掩模通过多次植入具有不同浓度的离子形成的。
在上述实施例中，P型区域10和N型区域11布置在从阴极区域5到阳极区域6的整个区域中。然而，P型区域10和N型区域11可以布置在从阴极区域5到阳极区域6的区域的一部分之中。例如，如图18中所示，在从阴极区域5到阳极区域6的一部分区域中没有P型区域10并且没有N型区域11。
在第一实施例中，用于形成P型区域10的掩模不同于用于形成N型区域11的掩模。可以不使用掩模而形成P型区域和N型区域之一。例如，离子可以植入硅衬底12的表面上而没有掩模从而形成N型区域11，并且离子植入衬底的表面上且使用掩模从而形成P型区域10。在扩散离子的步骤中，植入了P导电型离子的衬底1的导电型部分被反向，这样就形成了P型区域10。另外，N型区域11形成在衬底1中没有植入P导电型离子的另一个部分中。
类似地，硅衬底12可以制备成衬底12中的杂质浓度具有梯度，然后衬底12中在绝缘薄膜侧上的部分中的导电型杂质浓度大于衬底12的其它部分中的杂质浓度。在这种情形下，用于植入离子从而形成N型区域10的步骤不是必需的。
在上述实施例中，半导体装置包括PN二极管作为半导体元件。半导体装置可以包括其它半导体元件。特别地，半导体元件可以具有圆形的上布局，和具有P型区域10和N型区域11的PN结结构同心地布置从而具有下布局。
图19显示了具有LDNOS元件作为半导体元件的半导体装置。P型沟道层70形成于活性层3的表面部分中。另外，作为第二杂质层的N+型源区域71和作为第一杂质层的P+型接触区域72形成于沟道层70的表面部分中。沟道区73是由沟道层70中源区域71和活性层3之间的部分提供的。门电极75经由门绝缘薄膜74布置在沟道区73上。源极76形成在源区域71和接触区域72上。源极76与源区域71和接触区域72电连接。
N+型漏区77形成在活性层3的表面部分中这样漏区77就具有圆形布局，并且经由LOCOS氧化膜7与P型沟道层70分开。漏极78形成在漏区77上这样漏极78就与漏区77电连接。P型沟道层70、N+型源区域71、P+型接触区域72布置成具有环形这样它们就围绕漏区77和漏极78。中间层绝缘薄膜(未显示)和保护薄膜(未显示)形成于衬底12中。因此，形成了LDHOS元件。
在具有LDMOS元件的半导体装置中，具有P型区域10和N型区域11的PN结结构形成于活性层3中邻近绝缘薄膜4的部分内。PN结结构围绕对应于漏区77的中心区域10a。在这种情形下，可以获得类似于上述实施例的效果。在此，图19显示了具有LDMOS元件的半导体装置，它类似于图1中的设备。或者，依照第二至第八实施例的半导体装置可以包括LDMOS元件。
图20显示了具有IGBT作为半导体元件的半导体装置。P型基极区域80形成于活性层3的表面部分中。作为第二杂质层的N+型发射极区域81和作为第一杂质层的P+型接触区域82形成于基极区域80的表面部分中。沟道区83由基极区域80的一部分提供，它布置在N+型发射极区域81和活性层3之间。门电极85经由门绝缘薄膜84形成在沟道区83上。发射极电极86布置在N+型发射极区域81和P+型接触区域82上。发射极电极86与发射极区域81和接触区域82电连接。
N+缓冲层87形成在活性层3的表面部分中，这样缓冲层87就使用LOCOS氧化膜7与基极区域80分开，并且缓冲层87具有圆形布局。P+型集电极区域88形成于缓冲层87的表面部分中。集电极89形成于集电极区域88上这样集电极89就与集电极区域88电连接。基极区域80、发射极区域81、接触区域82等具有环形布局这样它们就会围绕缓冲层87、集电极区域88和集电极89。中间层绝缘薄膜(未显示)和保护薄膜(未显示)形成于衬底12中。因此，形成了IGBT。
在具有IGBT的半导体装置中，具有P型区域10和N型区域11的PN结结构形成于活性层3中邻近绝缘薄膜4的部分内。PN结结构围绕对应于集电极区域88的中心区域10a。在这种情形下，可以获得类似于上述实施例的效果。在此，图20显示了具有IGBT的半导体装置，这类似于图1中的设备。或者，依照第二至第八实施例的半导体装置可以包括IGBT。
在上述实施例中，半导体元件具有圆形的上布局，并且PN结结构具有同心地布置的P型区域10和N型区域11的下布局。半导体元件的上布局的形状和PN结结构的下布局的形状可以不同于圆形和同心地布置的结构。特别地，只要第二杂质层例如阳极区域6、源区域71和发射极区域81围绕作为中心的第一杂质层例如阴极区域5、漏区77和集电极区域88，就可以获得上述实施例的效果。第二杂质层沿径向方式围绕第一杂质层。
例如，作为中心的第一杂质层可以具有带有尖角的规则多边形形状，或具有圆角的规则多边形形状。例如，第一杂质层可以具有规则的六边形形状。或者，第一杂质层可以具有椭球形状或矩形形状。第二杂质层围绕第一杂质层。具有P型区域10和N型区域11的PN结结构可以具有对应于半导体元件的径向方式的下布局。特别地，PN结可以具有环形、规则的多边形形状、椭球形状、矩形形状等，且带有具有圆形、规则的多边形形状、椭球形状、矩形形状等的中心，这样P型区域10和N型区域11就交替地布置。因此，可以获得上述实施例的效果。
在上述实施例中，设备包括PN二极管。或者，设备可以包括其它结构。例如，如图21中所示，N型电场缓和层13围绕阴极区域5，这样施加到阴极区域5上的高电场就会在击穿的情形中降低。电场缓和层13具有范围在1微米和10微米之间的深度和范围在1×1016cm-3和1×1018cm-3之间的表面浓度。
上述实施例可以进行组合。例如，依照第二实施例的沟道分离结构20可以包含到依照第三至第八实施例和其它实施例中的设备中。依照第三和第四实施例的电阻型静电场起电板30或电容静电场起电板40可以包含到依照第五至第八实施例和其它实施例的设备中。依照第五实施例的SIPOS薄膜50可以包含到依照第七至第八实施例和其它实施例中的设备中。在上述实施例中，第一导电型是N导电型，并且第二导电型是P导电型。或者，第一导电型可以是P导电型，并且第二导电型是N导电型。
另外，例如，在衬底12粘合至支撑衬底2之前，可以在与伪静电场起电板相对的衬底12的表面上形成用于定位的标记。定位是使用该标记执行的。因此，形成了由交替地布置的P型区域10和N型区域11提供的伪静电场起电板。在这种情形下，在制造半导体元件并且半导体元件具有的结构是第一杂质层例如阴极区域5、漏区77和集电极区域88和第二杂质层例如阳极区域6、源区域71和发射极区域81具有径向方式的上布局，这样第二杂质层就围绕第一杂质层时，可以使用该标记很容易地执行上布局和伪静电场起电板之间的定位。
依照第一实施例的设备具有的布局结构具有图5中所示的线引出结构。或者，依照第二至第八实施例和其它实施例的设备可以具有图5中所示的线引出结构。
在上述实施例中，衬底是由硅制成的。或者，衬底可以由SiC制成。
(第九实施例)
下面将解释第九实施例。依照第九实施例的半导体装置包括横向PN二极管。图24-26显示了该设备。虽然图24不是剖视图，但是为了方便而绘制了剖面线。
元件形成区域例如PN二极管形成区域R1和其它元件形成区域R2集成到一个芯片中。特别地，如图25中所示，半导体装置包括SOI衬底101。SOI衬底101制备成由硅衬底制成的支撑衬底102经由嵌入绝缘薄膜104粘合至活性层103。活性层103通过使N型硅衬底变薄而形成。绝缘薄膜104由氧化膜制成。
半导体元件形成于活性层103中。活性层103的厚度为例如在102微米和25微米之间的范围内。形成在活性层103中的沟道分离结构105使PN二极管形成区域R1与另一个元件形成区域R2分离。沟道分离结构105包括槽105a和绝缘薄膜105b。槽105a形成在活性层3的表面上，并且达到绝缘薄膜104。绝缘薄膜105b嵌入槽105a中。沟道分离结构105至少围绕PN二极管形成区域R1的外圆周，并且另外，沟道分离结构105至少围绕另一个元件形成区域R2的外圆周。沟道分离结构105的外部区域中的活性层103固定至低阻区域。例如，除了PN二极管形成区域R1和另一个元件形成区域R2之外的活性层103接地。因此，就限制了PN二极管形成区域R1和另一个元件形成区域R2之间的电压干涉。
作为第一杂质层的N+型阴极区域106和作为第二杂质层的P+型阳极区域107形成在活性层103的表面部分中。阴极区域106和阳极区域107是由扩散层制成的。例如，阴极区域106具有范围在1×1018cm-3和1×1020cm-3之间的N型杂质浓度和范围在0.1微米和1.0微米之间的结深。阳极区域107具有范围在1×1018cm-3和1×1020cm-3之间的P型杂质浓度和范围在0.2微米和2.0微米之间的结深。
阴极区域106和阳极区域107具有簧片形状，即矩形形状。如图24中所示，一个阴极区域106提供了一个中心，并且两个阳极区域107布置在该中心的每一侧上。阳极区域107之一与阴极区域106间隔离开一个预定的距离。因此，阴极区域106和阳极区域107提供了一种条形。围绕阴极区域106和阳极区域107的活性层103具有矩形形状布局。该活性层103提供了其中布置了PN二极管的半导体元件区域108。沟道分离结构105围绕半导体元件区域108。
沟道分离结构105具有内侧壁，该内侧壁布置在半导体元件区域108的矩形形状的长边上。结构105还包括多个沿垂直方向从内侧壁延伸的部分。另外，结构105包括一对外侧壁，它们将半导体元件区域8和多个部分夹在中间。外侧壁面向内侧壁，并且多个部分布置在外侧壁和内侧壁之间。因此，其中每一个均由沟道分离结构5围绕的多个区域邻近半导体元件区域108的长边布置。这多个区域提供了电势控制区域109。电势控制区域109布置成沿着图的右-左方向相对于经过PN二极管形成区域R1的中心的中心线(即，经过阴极区域106的中心线)和沿着图的顶-底方向的另一条中心线线对称。
中间层绝缘薄膜110形成于活性层103的表面上。用于控制电势的电极图案111嵌入中间层绝缘薄膜110内。电极图案111布置成相对于沿着图的右-左方向经过二极管形成区域R1的中心线线对称。电极图案111具有从高压侧上的阴极区域106到低压侧上的阳极区域107的线形。另外，电极图案111布置成具有曲折形状从而在阴极区域106和阳极区域107之间具有足够的长度并且还经过布置在PN二极管的两侧上的多个电势控制区域109。特别地，电极图案111包括平行部分和垂直部分。平行部分平行于图的右-左方向即阴极区域106和阳极区域107的纵向方向延伸。垂直部分垂直于平行部分。平行部分延伸以达到半导体元件区域108的两侧上的电势控制区域109。垂直部分在布置在平行部分的端部处的垂直部分的上侧和下侧上的两个相邻平行部分之间连接。
如图25和26中所示，中间层绝缘薄膜110的一部分布置在电极图案111和活性层103之间。接触孔110a部分地形成在中间层绝缘薄膜110内。电极图案111的预定部分与活性层103的预定部分经由接触孔10a电连接。电极图案111的其它部分与活性层103的其它部分电分离。特别是，布置在电势控制区域侧上的电极图案111的预定部分与活性层103的预定部分经由接触孔10a电连接。另外，电势控制区域109经由电极图案111彼此电连接，并且由电极图案111的内阻生成电势控制区域109之间的电位差。因此，电极图案111在阴极区域106和阳极区域107之间的垂直部分仅仅连接至布置在半导体元件区域108的一侧上的电势控制区域109。因此，电极图案111的垂直部分并未连接至布置在半导体元件区域108的两侧上的两个电势控制区域109。因此，电极图案111的一部分的长度足够长，且该部分生成高的电位差。电极图案111由中间层绝缘薄膜110的另一部分覆盖。
另外，接触孔110b、100c形成于中间层绝缘薄膜110中对应于阴极区域106和阳极区域107的位置处。作为第一电极的阴极112与阴极区域106经由接触孔110b连接，并且作为第二电极的阳极113与阳极区域107经由接触孔110c连接。
具有PN二极管的半导体装置具有上述结构。在该半导体装置中，阴极区域106布置在中心处，并且阳极区域107布置在阴极区域106的两侧上。电极图案111形成于半导体元件区域108上，并且电极图案111与布置在半导体元件区域108一侧上的电势控制区域109连接。
因此，通过使用由电极图案111的内阻导致的电压降，半导体元件区域108的表面部分的电势会沿着从阴极区域106到阳极区域107的方向逐渐地降低。另外，通过使用由电极图案111的内阻导致的电压降，半导体元件区域108的侧部的电势会沿着从阴极区域106到阳极区域107的方向逐渐地降低。因此，半导体元件区域108的表面部分的电势和半导体元件区域108的侧部的电势会依照半导体元件区域108中的电压降从阴极区域106向阳极区域107降低。
因此，就限制了在阴极区域106和阳极区域107的每个端部处的电场集中，这样就提高了击穿电压降低。形成在半导体元件区域108一侧上的每个电势控制区域109的电势被控制以由电极图案111彼此区别，且电极图案111布置成与半导体元件区域108重叠。因此，由活性层103的一部分提供了电势控制区域109。因此，不需要围绕半导体元件区域108布置其中形成了控制设备例如分压二极管的附加的控制设备形成区域。替换的是，活性层3的一部分被部分地用于电势控制区域109。因此，元件形成区域减小到最低，并且可以有效地限制在高击穿电压设备周边处的电场集中。击穿电压降低就会得到提高。
该半导体装置的制造方法类似于具有PN二极管的传统半导体装置的制造方法。用于形成沟道分离结构105的掩模的图案改变以提供电势控制区域109，并且还执行用于形成电极图案111的步骤。特别地，用于形成沟道分离结构105的掩模图案被改变这样用于形成沟道105a的掩模图案就对应于用于形成沟道分离结构105的图案。在用于形成电极图案111的步骤中，用于形成中间层绝缘薄膜110的步骤包括用于形成电极图案111的步骤。例如，中间层绝缘薄膜110的一部分是由热氧化过程等形成的。此后，接触孔110a由光刻法形成在预定位置处。然后，无掺杂的多晶硅薄膜或具有低容度掺杂杂质的多晶硅薄膜形成在中间层绝缘薄膜110上，并且多晶硅薄膜被图案化这样就形成电极图案111。另外，中间层绝缘薄膜110的另一个部分由绝缘薄膜的沉积法形成。然后，形成接触孔110b、110c，并且形成阴极12和阳极13。因此就制造出了半导体装置。
(第十实施例)
下面将解释第十实施例。
图27显示了依照本实施例的半导体装置。图28显示了设备沿图27中的线XXVIII-XXVIII观察时的剖视图。因此，图28显示了从嵌入绝缘薄膜侧观察的活性层103的底部布局。在此，图27对应于设备沿图28中的线XXVII-XXVII剖开的剖视图。
在依照本实施例的半导体装置中，在PN结下面形成了用于提高击穿电压的结构。半导体装置的上布局与图24中的类似。如图27和28中所示，由多个P型区域120和多个N型区域121提供的PN结结构形成在活性层103和绝缘薄膜104之间的边界上。PN结结构布置在PN二极管下方。多个P型区域120和多个N型区域121具有条纹图案这样P型区域120和N型区域121就交替地布置。条纹图案在P型区域120和N型区域121之间具有相同的距离。P型区域120和N型区域121的条纹图案具有平行于阳极区域107和阴极区域106的纵向方向的条纹图案的纵向方向。P型区域120和N型区域121与嵌入绝缘薄膜104具有范围在1微米和10微米之间的相同的结深。P型区域120具有范围在1×1015cm-3和1×1019cm-3之间的P导电型杂质浓度。N型区域121具有范围在1×1015cm-3和1×1019cm-3之间的N导电型杂质浓度。
该半导体装置具有上述特征。在设备中，P型区域120和N型区域121在邻近嵌入绝缘薄膜104的活性层103的下部中重复地布置。P型区域120和N型区域121布置在半导体元件下面。因此，获得了下列效果和功能。
当向阴极112施加高压并且阳极113和支撑衬底102接地时，正电荷感应到P型区域120中邻近绝缘薄膜104的部分中。因此，N型区域121具有足够的杂质浓度这样N型区域121就不提供反型层。因此，正电荷就不感应到N型区域121中邻近绝缘薄膜104的部分中。因此，反型层就积聚在不同于N型区域121的部分处。因此，形成了伪静电场起电板，并且电压降会依照P型区域120在活性层103的下部阴极区域6和阳极区域107之间的距离而均匀地生成。
当设备仅仅包括N型区域121时，来自N型区域121的耗尽层就不会充分地膨胀。因此，没有获得RESURF(降低表面电场)效果。因此，不能充分地提高击穿电压。在本实施例中，因为设备包括P型区域120和N型区域121，所以耗尽层就会充分地膨胀。因此，除了在前表面和半导体元件区域108一侧上的电势控制区域109之外，半导体元件区域108的后侧上的电势控制区域109的电势就会沿从阴极区域106到阳极区域107的方向逐渐降低。因此，很大地提高了半导体装置的击穿电压。
上述半导体装置是由下面的制造方法制造的。在形成SOI衬底101之前，具有对应于P型区域将要形成区域的开口的掩模形成在用于提供活性层103的硅衬底的表面上。P导电型杂质通过衬底上的掩模植入。然后，掩模被除去，并且具有对应于N型区域将要形成区域的开口的另一个掩模布置在衬底上。N导电型杂质通过衬底上的掩模植入。然后，衬底被热处理，这样就形成P型区域120和N型区域121。另外，硅衬底经由绝缘薄膜104粘合至支撑衬底102，这样其上形成了P型区域120和N型区域121的硅衬底的表面就面向支撑衬底102。然后，硅衬底变薄这样就形成了活性层103。此后，执行依照第九实施例的制造方法的步骤。因此就完成了依照本实施例的半导体装置。
(第十一实施例)
下面将解释第十一实施例。第九实施例中的沟道分离结构105改变，并且电势控制区域109也会改变。
在第九和第十实施例中，沟道分离结构105具有一种结构这样绝缘薄膜105b就嵌入沟道105a中。或者，沟道分离结构105可以具有其它结构。例如，绝缘薄膜105b和多晶硅层可以嵌入沟道105a中。如果仅仅改变沟道分离结构105的结构，则会产生困难。下面将参照图29A和29B解释困难。
图29A显示了当沟道分离结构105改变时半导体装置的上布局。图29B是设备沿图29A中的线XXXB-XXIXB剖开的剖视图。
在图29A和29B中，沟道分离结构105包括沟道105a、绝缘薄膜105b和多晶硅层105c。绝缘薄膜105b通过热氧化沟道105a的内壁形成。多晶硅层105c形成在绝缘薄膜105b的表面上以填充沟道105a。当仅仅绝缘薄膜105b填充沟道105a时，由物理性能例如绝缘薄膜105b和硅的材料之间的热膨胀系数之差导致的应力可以施加到硅材料上，这样就会在硅材料中生成晶体缺陷等。晶体缺陷可以生成电流泄露，并且因此，半导体元件的正常功能会恶化。因此，优选多晶硅层105c布置在沟道105a中从而减少由应力导致的晶体缺陷的出现。
在上述情形中，如图29A中所示，半导体元件区域108的所有侧均由多晶硅层105c围绕。因此，不执行该侧上半导体元件区域108的电势控制。类似地，在JP-B-4204895中的半导体装置中也会发生相同的困难。因此，当沟道分离结构105这样形成，即绝缘薄膜105b和多晶硅层105c就布置在沟道105a中时，可能不会提高击穿电压。
在本实施例中，虽然绝缘薄膜105b和多晶硅层105c布置在沟道105a中，但是半导体元件区域108一侧上的电势得到控制。
图30显示了半导体装置中的PN二极管形成区域R1的上布局。图31显示了PN二极管形成区域R1的下布局。图32显示了设备沿图30中的线XXXII-XXXII剖开的剖视图，并且图33显示了设备沿图30中的线XXXIII-XXXIII剖开的剖视图。虽然图30不是剖视图，但是为了方便以很容易地理解，在图30中绘制了划线区域。
如图30中所示，在本实施例中，布置在半导体元件区域108一侧上的沟道分离结构105被分成多个部分。沟道分离结构105围绕区域108的每个部分。特别地，布置在布置在半导体元件区域108一侧上的沟道分离结构105中的多晶硅层105c提供了电势控制区域109。多晶硅层105c与电极图案111电连接。在这种情形下，布置在半导体元件区域108一侧上的沟道分离结构105被分成多个部分，并且沟道分离结构105的每个部分中的多晶硅层105c彼此电分离。因此，每个多晶硅层105c可以独立地控制，这样在沟道分离结构105的部分中的多晶硅层105c的电势就彼此不同。因此，基于电极图案111的电压降，多晶硅层105c充当电势控制区。因此，本实施例的效果类似于第九实施例的那些效果。
在此，在上述结构中，硅材料布置在置于半导体元件区域108一侧上的沟道分离结构105与围绕沟道分离结构105和半导体元件区域108的另一个沟道分离结构之间。然而，硅材料并不会受到半导体元件区域108的电压的影响，因为该设备在半导体元件区域108的一侧上包括沟道分离结构5。因此，硅材料中的等效电势线就会变得平行于图的右-左方向。因此，因为沟道分离结构105和另一个沟道分离结构之间的硅材料，击穿电压没有降低。
依照本实施例的设备具有不同于第九实施例的沟道分离结构105的图案。因此，用于形成沟道105a的掩模图案会在依照第九实施例的设备的制造方法中变化，并且另外，绝缘薄膜105b和多晶硅层105c形成于沟道105a中。其它步骤类似于第九实施例。
(第十二实施例)
下面将解释第十二实施例。依照本实施例的半导体装置与依照第十一实施例的设备之间的差异是对沟道分离结构105的宽度的限制。
图34显示了依照本实施例的设备的沟道分离结构105的上布局。在图34中，未显示电极图案111。类似于第十一实施例，电极图案111布置在半导体元件区域108上。
如图34中所示，在半导体元件区域108一侧上的沟道分离结构105和围绕沟道分离结构105和半导体元件区域108的另一个沟道分离结构105之间的宽度W1等于或小于2微米。另外，在半导体元件区域108一侧上的两个相邻沟道分离结构105之间的宽度W2等于或小于2微米。
当宽度W1和宽度W2等于或小于2微米时，在半导体元件区域108一侧上的沟道分离结构105和另一个沟道分离结构105之间的硅材料和两个相邻沟道分离结构105之间的硅材料就完全由耗尽层膨胀耗尽并且依照绝缘薄膜105b例如用于提供沟道分离结构105的氧化膜和硅材料之间的功函数之差生成。因此，很大地提高了半导体装置中击穿电压的降低。
(第十三实施例)
下面将解释第十三实施例。依照本实施例的半导体装置与依照第十一实施例的设备之间的差异是沟道分离结构105的布局。
图35显示了依照本实施例的设备的沟道分离结构105的上布局。在图35中，未显示电极图案111。类似于第十一实施例，电极图案111布置在半导体元件区域108上。
如图35中所示，在半导体元件区域108一侧上的沟道分离结构105和围绕沟道分离结构105和半导体元件区域108的另一个沟道分离结构105之间的距离是不同的。特别地，在阴极区域106和阳极区域107之间，与围绕结构105和区域108的结构105具有短距离的沟道分离结构105和与围绕结构105和区域108的结构105具有长距离的结构105从阴极区域106到阳极区域107交替地布置。更具体地，布置在半导体元件区域108一侧上的沟道分离结构105包括多行。在本实施例中，结构105的行数为2。
在上述结构中，在半导体元件区域108一侧上的沟道分离结构105具有多级结构，这样结构105就包括布置在结构105附近用于围绕结构105和区域108的结构105和布置得远于用于围绕结构105和区域108的结构的结构105。在此，布置得远于用于围绕结构105和区域108的结构的结构105是布置在半导体元件区域侧上的结构105。多级结构屏蔽了PN二极管形成区域R1外部的电势的影响。因此，提高了相对于PN二极管形成区域R1外部电势的屏蔽性能。击穿电压就会有效地提高。
(第十四实施例)
下面将解释第十四实施例。依照本实施例的半导体装置与依照第九实施例的设备之间的差异是沟道分离结构105的结构。
图36显示了半导体装置的沟道分离结构105的上布局。在图36中，未显示电极图案111。类似于第九实施例，电极图案111布置在半导体元件区域108上。
如图36中所示，在依照本实施例的半导体装置中，沟道分离结构105包括多个从半导体元件区域108一侧上的结构105朝半导体元件区域108伸出的凸起105d。因此，沟道分离结构105具有凹面和凸面形状。
在本实施例中，凸起105d朝半导体元件区域108伸出。一般而言，因为布置在半导体元件区域108一侧上的电势控制区域109的电势的影响，电荷会感应到活性层103中与沟道分离结构105接触的部分上。电荷生成等效电势线分布的偏差，因此可以降低击穿电压。然而，在本实施例中，因为凸起105d朝半导体元件区域侧伸出，所以活性层103和电势控制区域109之间的距离就会变长。因此，很难将电荷感应到活性层103中接触凸起105d的部分上。因此，就限制了等效电势线分布的偏差。因此就提高了击穿电压。
(第十五实施例)
下面将解释第十五实施例。依照本实施例的半导体装置与依照第十四实施例的设备之间的差异是沟道分离结构105的结构。
图37显示了半导体装置的沟道分离结构105的上布局。在图36中，未显示电极图案111。类似于第九实施例，电极图案111布置在半导体元件区域108上。
如图37中所示，凸起105d形成于布置在半导体元件区域108一侧上的沟道分离结构105上。凸起105d朝半导体元件区域108伸出。因此，沟道分离结构105具有凹面和凸面形状。另外，沟道分离结构105包括沟道105a、绝缘薄膜105b和多晶硅层105c。绝缘薄膜105b通过热氧化沟道105a的内壁形成。多晶硅层105c形成以填充沟道105a并且在绝缘薄膜105b的表面上。
凸起105d形成在沟道分离结构105上，且沟道分离结构105使绝缘薄膜105b和多晶硅层105c嵌入沟道105a中。沟道分离结构105布置在半导体元件区域108一侧上。因此，本实施例的效果与依照第十四实施例的效果相同。
(第十六实施例)
下面将解释第十六实施例。依照本实施例的半导体装置与依照第十四实施例的设备之间的差异是沟道分离结构105的结构。
图38A显示了该半导体装置的沟道分离结构105的上布局。图38B是设备沿图38A中的线XXXVIIIB-XXXVIIIB剖开的剖视图，并且图38C是设备沿图38A中的线XXXVIIIC-XXXIIIC剖开的剖视图。在图38A中，未显示电极图案111。类似于第九实施例，电极图案111布置在半导体元件区域108上。
如图38A中所示，在依照本实施例的设备中，具有P型区域130和N型区域131的PN结结构形成于活性层103的一部分中，且该部分布置在沟道分离结构105内部。特别地，PN结结构形成于阴极区域106和阳极区域107之间的半导体元件区域108一侧上。P型区域130和N型区域131是由扩散层制成的，如图38B和38C中所示。P导电型杂质或N导电型杂质通过使用具有对应于P型区域或N型区域将要形成区域的开口的掩模植入活性层103的表面上。然后，杂质被热扩散这样就形成P型区域130或N型区域131。
因此，具有P型区域130和N型区域131的PN结结构就形成在半导体元件区域108一侧上。因此，虽然电荷感应到P型区域130中与沟道分离结构105接触的部分上，但是电荷并未感应到N型区域131中与沟道分离结构105接触的部分上。因此，类似于第十四实施例，限制了等效电势线分布的偏差。击穿电压被极大地提高。
(第十七实施例)
下面将解释第十七实施例。依照本实施例的半导体装置与依照第十六实施例的设备之间的差异是沟道分离结构105的结构。
图39A显示了该半导体装置的沟道分离结构105的上布局。图39B是设备沿图39A中的线XXXIXB-XXXIXB剖开的剖视图，并且图39C是设备沿图39A中的线XXXIXC-XXXIXC剖开的剖视图。在图39A中，未显示电极图案111。类似于第十六实施例，电极图案111布置在半导体元件区域108上。
如图39A中所示，在依照本实施例的半导体装置中，具有P型区域130和N型区域131的PN结结构从阴极区域106到阳极区域107重复地形成在半导体元件区域108一侧上。特别地，PN结结构布置在沟道分离结构105内部的活性层103中。P型区域130和N型区域131是由扩散层制成的，如图39B和39C中所示。P导电型杂质使用具有对应于P型区域将要形成区域的开口的掩模植入活性层103的表面上，并且N导电型杂质使用具有对应于N型区域将要形成区域的开口的掩模植入活性层103的表面上。此后，P导电型杂质和N导电型杂质在热处理中扩散。然后，制备沟道分离结构105这样结构105包括沟道105a、绝缘薄膜105b和多晶硅层105c。绝缘薄膜105b通过热氧化沟道105a的内壁形成。形成多晶硅层105c，这样硅层105c就经由绝缘薄膜105b嵌入沟道105a中。
因此，不仅绝缘薄膜105b而且多晶硅层105c填充在沟道105a中。即使当设备具有沟道分离结构105时，PN结结构形成于半导体元件区域108的一侧上。因此，可以获得依照第十六实施例的效果。
(其它实施例)
虽然半导体元件是PN二极管，但是设备可以包括其它半导体元件。
图40显示了具有LDMOS元件作为半导体元件的半导体装置。P-型沟道层150形成于活性层103的表面部分中。另外，作为第二杂质层的N+型源区域151和作为第一杂质层的P+型接触区域152形成于沟道层150的表面部分中。沟道区153是由沟道层150中源区域151和活性层103之间的部分提供的。门电极155经由门绝缘薄膜154布置在沟道区153上。作为第二电极的源极156形成在源区域151和接触区域152上。源极156与源区域151和接触区域152电连接。这些区域布置成沿着作为纵向方向的图的垂直方向具有条纹图案。
作为第一杂质层的N+型漏区157形成在活性层103的表面部分中，这样漏区157就与P型沟道层150分开。作为第一电极的漏极158形成在漏区157上这样漏极158就与漏区157电连接。漏区157和漏极158布置成沿着作为纵向方向的图的垂直方向具有条纹图案。漏区157和漏极158布置在中心处。沟道层150、源区域151和接触区域152布置在中心的两侧上，这样上述区域就具有条纹形状。中间层绝缘薄膜(未显示)和保护薄膜(未显示)形成于衬底102中。因此，形成了LDMOS元件。
在具有LDMOS元件的半导体装置中，可以获得类似于上述实施例的效果。在此，图40显示了具有LDMOS元件的半导体装置，这类似于图24中的设备。或者，依照第十至第十七实施例的半导体装置可以包括LDMOS元件。
图41显示了具有IGBT作为半导体元件的半导体装置。P-型基极区域160形成于活性层103的表面部分中。作为第二杂质层的N+型发射极区域161和作为第一杂质层的P+型接触区域162形成于基极区域160的表面部分中。沟道区163由基极区域160的一部分提供，它布置在N+型发射极区域161和活性层103之间。门电极165经由门绝缘薄膜164形成在沟道区163上。作为第二电极的发射极电极166布置在N+型发射极区域161和P+型接触区域162上。发射极电极166与发射极区域161和接触区域162电连接。这些区域布置成沿着作为纵向方向的图的垂直方向具有条纹图案。
N+缓冲层167形成于活性层103的表面部分中这样缓冲层167就与基极区域80分开。作为第一杂质层的P+型集电极区域168形成于缓冲层167的表面部分中。作为第一电极的集电极169形成在集电极区域168上这样集电极169就与集电极区域168电连接。集电极区域168和集电极169布置成沿着作为纵向方向的图的垂直方向具有条纹图案。集电极区域168和集电极169布置在中心处。沟道层160、发射极区域161和接触区域162布置在该中心的两侧上。因此，上述区域具有条纹形状。中间层绝缘薄膜(未显示)和保护薄膜(未显示)形成于衬底102中。因此，形成了IGBT。
在具有IGBT的半导体装置中，可以获得类似于上述实施例的效果。在此，图41显示了具有IGBT的半导体装置，这类似于图24中的设备。或者，依照第十至第十七实施例的半导体装置可以包括IGBT。
在上述第九至第十七实施例中，电极图案111显示为实例之一。或者，电极图案111可以具有其它图案。例如，在第九至第十七实施例中，电极图案111是由从阴极区域106到阳极区域107的一条线形成的。或者，电极图案111可以由两条线形成。特别地，一个电极图案111和另一个电极图案111布置成相对于平行于阴极区域106和阳极区域107的配置方向的中心线线对称。在这种情形下，在半导体元件区域108一侧上的电势差可能等于半导体元件区域108的另一侧上的电势差。
上述第九至第十七实施例可以进行组合。例如，依照第十实施例具有P型区域120和N型区域121的PN结结构可以包含到依照第十一至第十七实施例和其它实施例的设备中。在上述第九至第十七实施例中，第一导电型是N导电型，并且第二导电型是P导电型。可替换的是，第一导电型可以是P导电型，并且第二导电型是N导电型。
上述公开具有下述方面。
依照本发明的第一方面，半导体装置包括：SOI衬底，具有支撑衬底、嵌入绝缘薄膜和活性层，且它们按照该顺序堆叠，其中活性层是由具有第一导电型的硅制成的；半导体元件，具有布置在活性层的表面部分中的第一杂质层和第二杂质层，其中第二杂质层围绕第一杂质层这样第一杂质层和第二杂质层就具有第一布局；布置在活性层中并且由元件分离结构围绕的元件分离区域；和布置在元件分离区域中的多个第一导电型区域和多个第二导电型区域。第一导电型区域和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜的一部分中，并且交替地布置在第一杂质层和第二杂质层之间。第一导电型区域和第二导电型区域具有对应于半导体元件的第二布局。第一导电型区域具有高于活性层的杂质浓度。
在上述设备中，第二导电型区域将第一导电型区域夹在中间这样第二导电型区域就彼此间隔离开一个预定距离。第一和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜并且在半导体元件下方的部分中。因此，电荷就不感应到第二导电型区域中邻近绝缘薄膜的部分中。特别地，没有电荷会感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，反型层就位于在第二导电型区域的部分中。因此，就形成伪静电场起电板。因此，就会在活性层中邻近绝缘薄膜的下部中生成依照第一导电型区域的距离的电压降。没有形成具有大的深度的凹面和凸面，就提高了击穿电压。
可替换的是，元件分离结构可以是布置在活性层的表面上的沟道分离结构。沟道分离结构达到嵌入绝缘薄膜，并且沟道分离结构围绕半导体元件、第一导电型区域和第二导电型区域。在这种情形下，半导体元件与布置在活性层的其它区域中的其它元件分开。因此，半导体元件和其它元件集成到一个芯片中。
依照本发明的第二方面，半导体装置包括：SOI衬底，具有支撑衬底、嵌入绝缘薄膜和活性层，且它们按照该顺序堆叠，其中活性层是由具有第一导电型的硅制成的；半导体元件，具有布置在活性层的表面部分中的第一杂质层和第二杂质层，其中第二杂质层围绕第一杂质层这样第一杂质层和第二杂质层就具有第一布局；和多个第一导电型区域和多个第二导电型区域，它们布置在活性层中邻近嵌入绝缘薄膜的部分中。第一导电型区域和第二导电型区域交替地布置。第一导电型区域和第二导电型区域具有对应于半导体元件的第二布局。
在上述设备中，第二导电型区域将第一导电型区域夹在中间，这样第二导电型区域就彼此间隔离开一个预定距离。第一和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜并且在半导体元件下方的部分中。因此，电荷就不感应到第二导电型区域中邻近绝缘薄膜的部分中。特别地，没有电荷会感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，反型层就位于在第二导电型区域的部分中。因此，就形成伪静电场起电板。因此，就会在活性层中邻近绝缘薄膜的下部中生成依照第一导电型区域的距离的电压降。因此，等效电势线就会沿垂直方向朝第一导电型区域朝第一导电型区域延伸，并且因此，等效电势线的距离被补偿。因此就提高了击穿电压。没有形成具有大的深度的凹面和凸面，就提高了设备击穿电压。
可替换的是，半导体装置还可以包括：布置在活性层的表面上的沟道分离结构。沟道分离结构达到嵌入绝缘薄膜，并且沟道分离结构围绕半导体元件、第一导电型区域和第二导电型区域。在这种情形下，半导体元件与布置在活性层的其它区域中的其它元件分开。因此，半导体元件和其它元件集成到一个芯片中。
可替换的是，半导体装置还可以包括：布置在半导体元件上的电阻型静电场起电板。电阻型静电场起电板具有对应于半导体元件的螺旋形状。电阻型静电场起电板提供了一种状态这样沿垂直方向朝第一导电型区域延伸的等效电势线之间的距离就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，并且因此，极大地提高了击穿电压。
可替换的是，半导体装置还可以包括：布置在半导体元件上的电容静电场起电板。电容静电场起电板具有对应于半导体元件的同心圆形。电容静电场起电板提供了一种状态这样沿垂直方向朝第一导电电容区域延伸的等效电势线之间的距离就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，并且因此，极大地提高了击穿电压。
可替换的是，半导体装置还可以包括：布置在活性层和嵌入绝缘薄膜之间的半绝缘多晶体硅层。半绝缘多晶体硅层是由比活性层具有更高电阻的多晶硅制成的。SIPOS薄膜充当半绝缘层即高电阻层。因此，会依照活性层3的下部中高压侧与低压侧之间的距离成比例地生成电压降。电压降是由SIPOS薄膜的内阻阻导致的。因此，从活性层的表面沿垂直方向朝第一导电型区域延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
可替换的是，半导体装置还可以包括：布置在嵌入绝缘薄膜中的电荷累积层。电荷累积层具有对应于第一导电型区域的第三布局。在这种情形下，蓄积在电荷累积层中的电荷准备好在第一导电型区域的下部中感应电荷。因此，从活性层的表面沿垂直方向朝第一导电型区域延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
另外，第一导电型区域可以是N导电型区域，并且电荷累积层配置成蓄积正电荷。
可替换的是，嵌入绝缘薄膜可以具有多个凹面和多个凸面，它们布置在嵌入绝缘薄膜的表面上且面向支撑衬底。在这种情形下，绝缘薄膜在凸面处的厚度变厚。因此，因为绝缘薄膜在凹面处的厚度很薄，所以很容易地将电荷感应到支撑衬底中对应于绝缘薄膜的凹面的部分中。然而，因为绝缘厚度膜在凹面处的厚度很厚，所以不容易将电荷感应到支撑衬底中对应于绝缘厚度膜的凸面的部分中。因此，从活性层的表面沿垂直方向朝第一导电型区域延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
可替换的是，嵌入绝缘薄膜可以具有多个凹面和多个凸面，它们布置在嵌入绝缘薄膜的表面上且面向活性层。每个第二导电型区域均布置在嵌入绝缘薄膜的相应凹面中，并且每个第一导电型区域均布置在嵌入绝缘薄膜的相应凸面上。在这种情形下中，支撑衬底和第一导电型区域之间的厚度后于支撑衬底和第二导电型区域之间的厚度。因此，电荷就可以很容易地感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，从活性层的表面沿垂直方向朝第一导电型区域延伸的等效电势线的宽度就非常均匀。因此，等效电势线之间的距离就得到很大的补偿，这样就提高了击穿电压。
可替换的是，活性层中布置了第一导电型区域和第二导电型区域的部分可以对应于半导体元件的整个区域。在这种情形下，伪静电场起电板就形成在对应于半导体元件的整个区域上，并且因此，充分地提高了击穿电压。
可替换的是，半导体元件可以是PN二极管。第一杂质层是具有第一导电型的阴极区域，并且第二杂质层是具有第二导电型的阳极区域。PN二极管还包括与阴极区域电连接的阴极和与阳极区域电连接的阳极。第二导电型区域包括面向阴极区域的中心区域，并且第一导电型区域和第二导电型区域围绕该中心区域。
可替换的是，半导体元件可以是LDMOS元件。第一杂质层是具有第一导电型的漏区，并且第二杂质层是具有第一导电型的源区域。LDMOS元件还包括：沟道层，具有第二导电型并且布置在活性层的表面部分中，其中源区域布置在沟道层的表面部分中，并且漏区间隔离开沟道层；由沟道层中在源区域和活性层之间的表面部分提供的沟道区；经由门绝缘薄膜布置在沟道区上的门电极；与源区域和沟道层电连接的源极；和与漏区电连接的漏极。源区域和沟道区围绕漏区。第二导电型区域包括面向漏区的中心区域，并且第一导电型区域和第二导电型区域围绕该中心区域。
可替换的是，半导体元件可以是IGBT。第一杂质层是具有第二导电型的集电极区域，并且第二杂质层是具有第一导电型的发射极区域。IGBT还包括：基极区域，具有第二导电型并且布置在活性层的表面部分中，其中发射极区域布置在基极区域的表面部分中，并且集电极区域间隔离开基极区域；由基极区域中发射极区域和活性层之间的表面部分提供的沟道区；经由门绝缘薄膜布置在沟道区上的门电极；与发射极区域和基极区域电连接的发射极电极；和与集电极区域电连接的集电极。发射极区域和基极区域围绕集电极区域。第二导电型区域包括面向集电极区域的中心区域，并且第一导电型区域和第二导电型区域围绕该中心区域。
依照本发明的第三方面，用于制造半导体装置的方法包括：制备具有第一导电型的硅衬底；在硅衬底的第一表面部分中形成多个第一导电型区域和多个第二导电型区域，其方式为第二导电型区域包括中心区域，并且第一导电型区域和第二导电型区域交替地布置以具有围绕中心区域的第二布局；将硅衬底经由嵌入绝缘薄膜粘合至支撑衬底，其方式为硅衬底的第一表面部分通过嵌入绝缘薄膜面向支撑衬底；除去硅衬底的一部分第二表面部分这样硅衬底变薄，并且硅衬底提供了活性层，其中第二表面部分与第一表面部分相对；在硅衬底的第二表面部分中形成半导体元件。半导体元件包括第一杂质层和第二杂质层。第二杂质层围绕第一杂质层，并且第一杂质层和第二杂质层具有对应于第二布局的第一布局。
在上述方法中，第二导电型区域将第一导电型区域夹在中间，这样第二导电型区域就彼此间隔离开一个预定距离。第一和第二导电型区域布置在活性层中邻近嵌入绝缘薄膜并且在半导体元件下方的部分中。因此，电荷就不感应到第二导电型区域中邻近绝缘薄膜的部分中。特别地，没有电荷会感应到第一导电型区域中邻近绝缘薄膜的部分中。因此，反型层就位于在第二导电型区域的部分中。因此，就形成伪静电场起电板。因此，就会在活性层中邻近绝缘薄膜的下部中生成依照第一导电型区域的距离的电压降。因此，等效电势线就会沿垂直方向朝第一导电型区域朝第一导电型区域延伸，并且因此，等效电势线的距离被补偿。因此就提高了击穿电压。没有形成具有大的深度的凹面和凸面，就提高了设备击穿电压。
依照本发明的第四方面，半导体装置包括：SOI衬底，具有支撑衬底、嵌入绝缘薄膜和活性层，且它们按照该顺序堆叠，其中活性层具有第一导电型；第一区域，具有第一半导体元件区域和第一沟道分离结构并且布置在SOI衬底中；第二区域，具有第二半导体元件区域和第二沟道分离结构并且布置在SOI衬底中。第一区域与第二区域分开。第一沟道分离结构围绕第一区域的外圆周，并且第二沟道分离结构围绕第二区域的外圆周。第一半导体元件区域包括第一半导体元件。第一半导体元件包括第一杂质层、第二杂质层、第一电极和第二电极。第一杂质层和第二杂质层布置在活性层的表面部分中。第一杂质层和第二杂质层中的每一个均沿着作为纵向方向的一个方向具有条纹图案。第一电压经由第一电极应用于第一杂质层，并且第二电压经由第二电极应用于第二杂质层。第一电压高于第二电压。第一区域还包括多个沿纵向方向布置在半导体元件区域的两侧上的电势控制区域。电势控制区域沿着半导体元件区域的每一侧布置在第一杂质层和第二杂质层之间。第一区域还包括布置在半导体元件区域和电势控制区域上的电极图案。电极图案从第一杂质层延伸到第二杂质层。电极图案与每个电势控制区域电连接。
在上述设备中，因为由电极图案的内阻生成电压降，所以半导体元件区域的表面部分的电势会从作为高电势侧的第一杂质层向作为低电势侧的第二杂质层逐渐地降低。另外，上述设备中，因为由电极图案的内阻生成电压降，所以半导体元件区域一侧上每个电势控制区域的电势会从作为高电势侧的第一杂质层向作为低电势侧的第二杂质层以逐步的方式降低。因此，因为半导体元件区域的电势从第一杂质层向第二杂质层降低，所以布置在半导体元件区域一侧上的每个电势控制区域的电势和半导体元件区域的表面部分的电势会降低。因此，会限制第一和第二杂质层两端处电场沿纵向方向的集中。因此就防止了击穿电压降低。另外，可以使用电极图案将布置在半导体元件区域一侧上的每个电势控制区域的电势控制成彼此不同。因此，不需要围绕半导体元件区域形成控制设备例如传统的分压二极管。因此，设备的尺寸减小，并且高击穿电压设备的周边处的电场集中受到限制。因此，设备具有高的击穿电压。
可替换的是，电极图案可以具有曲折形状。另外，电极图案可以包括平行部分和垂直部分。平行部分沿着纵向方向延伸。垂直部分沿着垂直于纵向方向的方向延伸。垂直部分在半导体元件区域的每一侧处连接至平行部分，并且垂直部分与每个电势控制区域电连接。
可替换的是，SOI衬底还可以包括覆盖活性层的中间层绝缘薄膜，并且电极图案嵌入布置在半导体元件区域和电势控制区域上的中间层绝缘薄膜中。
可替换的是，电势控制区域可以由硅制成并且由被第一沟道分离结构分开的活性层的一部分提供。
可替换的是，第一沟道分离结构可以包括沟道、绝缘薄膜和多晶硅层。绝缘薄膜是热氧化薄膜并且布置在沟道的内壁上。多晶硅层布置在沟道中的绝缘薄膜上这样多晶硅层和绝缘薄膜就嵌入沟道中。电势控制区域由多晶硅制成并且由布置在半导体元件区域的两侧上的另一个多晶硅层提供。另一个多晶硅层经由绝缘薄膜嵌入另一个沟道中，并且另一个多晶硅层连同沟道和绝缘薄膜被分成多个部分这样电势控制区域就彼此电分离。在这种情形下，屏蔽了第一区域外部的电势的影响。因此，提高了对第一区域外部的电势的屏蔽性能。因此就有效地提高了击穿电压。
可替换的是，第一沟道分离结构和另一个多晶硅层与沟道和绝缘薄膜之间的距离可以等于或小于2微米，并且两个相邻的另一个多晶硅层与沟道和绝缘薄膜之间的距离可以等于或小于2微米。在这种情形下，由提供沟道分离结构的绝缘薄膜与硅材料之间的功函数差导致的耗尽层耗尽了第一沟道分离结构和具有沟道和绝缘薄膜的另一个多晶硅层的硅部分和具有沟道和绝缘薄膜的两个相邻的另一个多晶硅层之间的硅部分。因此就有效地提高了击穿电压。
可替换的是，半导体元件区域还可以包括PN结结构，该PN结结构具有沿着垂直于纵向方向的方向交替地布置的多个P型区域和多个N型区域。PN结结构布置在活性层中与嵌入绝缘薄膜接触的一部分中，并且P型区域和N型区域均具有平行于第一杂质层和第二杂质层的条纹图案的纵向方向的纵向方向。在这种情形下，PN结结构重复地布置在活性层中邻近嵌入绝缘薄膜的部分中。因此，布置在半导体元件区域的表面、一侧和后侧上的每个电势控制区域的电势就沿从第一杂质层到第二杂质层的方向以逐步的方式降低。因此，提高了半导体装置的击穿电压。
可替换的是，第一沟道分离结构可以还布置在半导体元件区域的两侧上。在半导体元件区域的每侧上的第一沟道分离结构包括朝半导体元件区域伸出的多个凸起，并且凸起布置在第一杂质层和第二杂质层之间。在这种情形下，活性层和电势控制区域之间的距离很长。因此，很难将电荷感应在活性层中接触凸起的部分上。因此，就限制了等效电势线分布的偏差。击穿电压被极大地提高。
可替换的是，第一沟道分离结构可以还布置在半导体元件区域的两侧上。半导体元件区域还可以包括PN结结构，该PN结结构具有沿着垂直于纵向方向的方向交替地布置的多个P型区域和多个N型区域。PN结结构布置在活性层中与半导体元件区域的每一侧上的第一沟道分离结构接触的表面部分中，并且活性层的表面部分布置在第一杂质层和第二杂质层之间。在这种情形下，电荷感应到P导电型区域中与沟道分离结构接触的部分上。因此，很难将电荷感应在N型区域中接触沟道分离结构的部分上。因此，就限制了等效电势线分布的偏差。击穿电压被极大地提高。
可替换的是，半导体元件可以是PN二极管。第一杂质层是具有第一导电型的阴极区域，并且第二杂质层是具有第二导电型的阳极区域。第一电极是与阴极区域电连接的阴极，并且第二电极是与阳极区域电连接的阳极，并且阳极区域布置在阴极区域的两侧上。
可替换的是，半导体元件可以是LDMOS元件。第一杂质层是具有第一导电型的漏区，并且第二杂质层是具有第一导电型的是源区域。LDMOS元件还包括：沟道层，具有第二导电型并且布置在活性层的表面部分中，其中源区域布置在沟道层的表面部分中，并且漏区间隔离开沟道层；由沟道层中源区域和活性层之间的表面部分提供的沟道区；经由门绝缘薄膜布置在沟道区上的门电极；与源区域和沟道层电连接并且对应于第二电极的源极；和与漏区电连接并且对应于第一电极的漏极。源区域和沟道区布置在漏区的两侧上。
可替换的是，半导体元件可以是IGBT。第一杂质层是具有第二导电型的集电极区域，并且第二杂质层是具有第一导电型的是发射极区域。IGBT还包括：基极区域，具有第二导电型并且布置在活性层的表面部分中，其中发射极区域布置在基极区域的表面部分中，并且集电极区域间隔离开基极区域；由基极区域中发射极区域和活性层之间的表面部分提供的沟道区；经由门绝缘薄膜布置在沟道区上的门电极；与发射极区域和基极区域电连接并且对应于第二电极的发射极电极；和与集电极区域电连接并且对应于第一电极的集电极。发射极区域和基极区域布置在集电极区域的两侧上。
虽然已经参照其优选实施例描述了本发明，但是应当理解，本发明并不限于优选实施例和结构。本发明预计覆盖各种修改和等效配置。另外，优选的各种组合和配置和包括更多或更少或仅仅单个元件的其它组合和配置也在本发明的精神和范围内。

Claims (29)

1.一种半导体装置，包括：
SOI衬底(1)，具有支撑衬底(2)、嵌入绝缘薄膜(4)和活性层(3)，且它们按照该顺序堆叠，其中活性层(3)是由具有第一导电型的硅制成的；
具有布置在活性层(3)的表面部分中的第一杂质层(5，77，88)和第二杂质层(6，71，81)的半导体元件(5，6，71，77，81，88)，其中第二杂质层(6，71，81)围绕第一杂质层(5，77，88)，这样第一杂质层(5，77，88)和第二杂质层(6，71，81)就具有第一布局；
布置在活性层(3)中并且由元件分离结构(20)围绕的元件分离区域(ELEMENT SEPARATION REGION)；和
布置在元件分离区域(ELEMENT SEPARATION REGION)中的多个第一导电型区域(11)和多个第二导电型区域(10)，
其中第一导电型区域(11)和第二导电型区域(10)布置在活性层(3)中邻近嵌入绝缘薄膜(4)的部分中，并且交替地布置在第一杂质层(5，77，88)和第二杂质层(6，71，81)之间，
其中第一导电型区域(11)和第二导电型区域(10)具有对应于半导体元件(5，6，71，77，81，88)的第二布局，以及
其中第一导电型区域(11)具有高于活性层(3)的杂质浓度。
2.如权利要求1所述的半导体装置，其特征在于，
元件分离结构(20)是布置在活性层(3)的表面上的沟道分离结构(20)，
其中沟道分离结构(20)达到嵌入绝缘薄膜(4)，以及
其中沟道分离结构(20)围绕半导体元件(5，6，71，77，81，88)、第一导电型区域(11)和第二导电型区域(10)。
3.一种半导体装置，包括：
SOI衬底(1)，具有支撑衬底(2)、嵌入绝缘薄膜(4)和活性层(3)，且它们按照该顺序堆叠，其中活性层(3)是由具有第一导电型的硅制成的；
具有布置在活性层(3)的表面部分中的第一杂质层(5，77，88)和第二杂质层(6，71，81)的半导体元件(5，6，71，77，81，88)，其中第二杂质层(6，71，81)围绕第一杂质层(5，77，88)，这样第一杂质层(5，77，88)和第二杂质层(6，71，81)就具有第一布局；和
布置在活性层(3)中邻近嵌入绝缘薄膜(4)的部分中的多个第一导电型区域(11)和多个第二导电型区域(10)，
其中第一导电型区域(11)和第二导电型区域(10)交替地布置，以及
其中第一导电型区域(11)和第二导电型区域(10)具有对应于半导体元件(5，6，71，77，81，88)的第二布局。
4.如权利要求3所述的半导体装置，其特征在于，还包括：
布置在活性层(3)的表面上的沟道分离结构(20)，
其中沟道分离结构(20)达到嵌入绝缘薄膜(4)，并且
其中沟道分离结构(20)围绕半导体元件(5，6，71，77，81，88)、第一导电型区域(11)和第二导电型区域(10)。
5.如权利要求3所述的半导体装置，其特征在于，还包括：
布置在半导体元件(5，6，71，77，81，88)上的电阻型静电场起电板(30)，
其中电阻型静电场起电板(30)具有对应于半导体元件(5，6，71，77，81，88)的螺旋形状。
6.如权利要求3所述的半导体装置，其特征在于，还包括：
布置在半导体元件(5，6，71，77，81，88)上的电容静电场起电板(40)，
其中电容静电场起电板(40)具有对应于半导体元件(5，6，71，77，81，88)的同心圆形。
7.如权利要求3所述的半导体装置，其特征在于，还包括：
布置在活性层(3)和嵌入绝缘薄膜(4)之间的半绝缘多晶体硅层(50)，
其中半绝缘多晶体硅层(50)是由比活性层(3)具有更高电阻的多晶硅制成的。
8.如权利要求3所述的半导体装置，其特征在于，还包括：
布置在嵌入绝缘薄膜(4)中的电荷累积层(60)，
其中电荷累积层(60)具有对应于第一导电型区域(11)的第三布局。
9.如权利要求8所述的半导体装置，其特征在于，
其中第一导电型区域(11)是N导电型区域，并且
其中电荷累积层(60)配置成蓄积正电荷。
10.如权利要求3所述的半导体装置，其特征在于，
其中嵌入绝缘薄膜(4)具有多个凹面(4a)和多个凸面(4b)，它们布置在嵌入绝缘薄膜(4)的表面上且面向支撑衬底(2)。
11.如权利要求3所述的半导体装置，其特征在于，
其中嵌入绝缘薄膜(4)具有多个凹面(4a)和多个凸面(4b)，它们布置在嵌入绝缘薄膜(4)的表面上且面向活性层(3)，
其中每个第二导电型区域(10)均布置在嵌入绝缘薄膜(4)的相应凹面(4a)中，并且
其中每个第一导电型区域(11)均布置在嵌入绝缘薄膜(4)的相应凸面(4b)上。
12.如权利要求3所述的半导体装置，其特征在于，
其中活性层(3)中布置了第一导电型区域(11)和第二导电型区域(10)的部分对应于半导体元件(5，6，71，77，81，88)的整个区域。
13.如权利要求3-12中的任一项所述的半导体装置，其特征在于，
其中半导体元件(5，6)是PN二极管(5，6)，
其中第一杂质层(5)是具有第一导电型的阴极区域(5)，并且第二杂质层(6)是具有第二导电型的阳极区域(6)，
其中PN二极管(5，6)还包括与阴极区域(5)电连接的阴极(8)和与阳极区域(6)电连接的阳极(9)，
其中第二导电型区域(10)包括面向阴极区域(5)的中心区域(10a)，并且
其中第一导电型区域(11)和第二导电型区域(10)围绕中心区域(10a)。
14.如权利要求3-12中的任一项所述的半导体装置，其特征在于，
其中半导体元件(71，77)是LDMOS元件(71，77)，
其中第一杂质层(77)是具有第一导电型的漏区(77)，并且第二杂质层(71)是具有第一导电型的源区域(71)，
其中LDMOS元件(71，77)还包括：
沟道层(70)，具有第二导电型并且布置在活性层(3)的表面部分中，其中源区域(71)布置在沟道层(70)的表面部分中，并且漏区(77)间隔离开沟道层(70)；
由沟道层(70)中在源区域(71)和活性层(3)之间的表面部分提供的沟道区(73)；
经由门绝缘薄膜(74)布置在沟道区(73)上的门电极(75)；
与源区域(71)和沟道层(70)电连接的源极(76)；和
与漏区(77)电连接的漏极(78)，
其中源区域(71)和沟道区(73)围绕漏区(77)，
其中第二导电型区域(10)包括面向漏区(77)的中心区域(10a)，并且
其中第一导电型区域(11)和第二导电型区域(10)围绕中心区域(10a)。
15.如权利要求3-12中的任一项所述的半导体装置，其特征在于，
其中半导体元件(81，88)是IGBT(81，88)，
其中第一杂质层(88)是具有第二导电型的集电极区域(88)，并且第二杂质层(81)是具有第一导电型的发射极区域(81)，
其中IGBT(81，88)还包括：
基极区域(80)，具有第二导电型并且布置在活性层(3)的表面部分中，其中发射极区域(81)布置在基极区域(80)的表面部分中，并且集电极区域(88)间隔离开基极区域(80)；
由基极区域(80)中在发射极区域(81)和活性层(3)之间的表面部分提供的沟道区(83)；
经由门绝缘薄膜(84)布置在沟道区(83)上的门电极(85)；
与发射极区域(81)和基极区域(80)电连接的发射极电极(86)；
和
与集电极区域(88)电连接的集电极(89)，
其中发射极区域(81)和基极区域(80)围绕集电极区域(88)，
其中第二导电型区域(10)包括面向集电极区域(88)的中心区域(10a)，以及
其中第一导电型区域(11)和第二导电型区域(10)围绕中心区域(10a)。
16.一种用于制造半导体装置的方法，包括：
制备具有第一导电型的硅衬底(12)；
在硅衬底(12)的第一表面部分中形成多个第一导电型区域(11)和多个第二导电型区域(10)，其方式为第二导电型区域(10)包括中心区域(10a)，并且第一导电型区域(11)和第二导电型区域(10)交替地布置以具有围绕中心区域(10a)的第二布局；
将硅衬底(12)经由嵌入绝缘薄膜(4)粘合至支撑衬底(2)，其方式为硅衬底(12)的第一表面部分通过嵌入绝缘薄膜(4)面向支撑衬底(2)；
除去硅衬底(12)的第二表面部分的一部分，这样硅衬底(12)变薄，并且硅衬底(12)提供了活性层(3)，其中第二表面部分与第一表面部分相对；
在硅衬底(12)的第二表面部分中形成半导体元件(5，6，71，77，81，88)，
其中半导体元件(5，6，71，77，81，88)包括第一杂质层(5，77，88)和第二杂质层(6，71，81)，
其中第二杂质层(6，71，81)围绕第一杂质层(5，77，88)，并且
其中第一杂质层(，77，88)和第二杂质层(6，71，81)具有对应于第二布局的第一布局。
17.一种半导体装置，包括：
SOI衬底(101)，具有支撑衬底(102)、嵌入绝缘薄膜(104)和活性层(103)，且它们按照该顺序堆叠，其中活性层(103)具有第一导电型；
第一区域(R1)，具有第一半导体元件区域(108)和第一沟道分离结构(105)并且布置在SOI衬底(101)中；
第二区域(R2)，具有第二半导体元件区域(108)和第二沟道分离结构(105)并且布置在SOI衬底(101)中，
其中第一区域(R1)与第二区域(R2)分开，
其中第一沟道分离结构(105)围绕第一区域(R1)的外圆周，并且第二沟道分离结构(105)围绕第二区域(R2)的外圆周，
其中第一半导体元件区域(108)包括第一半导体元件，
其中第一半导体元件包括第一杂质层(106，157，168)、第二杂质层(107，151，161)、第一电极(112，158，169)和第二电极(113，156，166)，
其中第一杂质层(106，157，168)和第二杂质层(107，151，161)布置在活性层(103)的表面部分中，
其中第一杂质层(106，157，168)和第二杂质层(107，151，161)中的每一个均具有沿着作为纵向方向的一个方向的条纹图案，
其中第一电压经由第一电极(112，158，169)应用于第一杂质层(106，157，168)，并且第二电压经由第二电极(113，156，166)应用于第二杂质层(107，151，161)，
其中第一电压高于第二电压，
其中第一区域(R1)还包括沿着纵向方向布置在第一半导体元件区域(108)的两侧上的多个电势控制区域(109)，
其中电势控制区域(109)沿着第一半导体元件区域(108)的每一侧布置在第一杂质层(106，157，168)和第二杂质层(107，151，161)之间，
其中第一区域(R1)还包括布置在第一半导体元件区域(108)和电势控制区域(109)上的电极图案(111)，
其中电极图案(111)从第一杂质层(106，157，168)延伸至第二杂质层(107，151，161)，并且
其中电极图案(111)与每个电势控制区域(109)电连接。
18.如权利要求17所述的半导体装置，其特征在于，
其中电极图案(111)具有曲折形状。
19.如权利要求18所述的半导体装置，其特征在于，
其中电极图案(111)包括平行部分和垂直部分，
其中平行部分沿着纵向方向延伸，
其中垂直部分沿着垂直于纵向方向的方向延伸，
其中垂直部分在第一半导体元件区域(108)的每一侧处连接至平行部分，并且
其中垂直部分与每个电势控制区域(109)电连接。
20.如权利要求17所述的半导体装置，其特征在于，
其中SOI衬底(101)还包括覆盖活性层(103)的中间层绝缘薄膜(110)，并且
其中电极图案(111)嵌入布置在第一半导体元件区域(108)和电势控制区域(109)上的中间层绝缘薄膜(110)中。
21.如权利要求17所述的半导体装置，其特征在于，
其中电势控制区域(109)由硅制成并且由被第一沟道分离结构(105)分开的活性层(103)的一部分提供。
22.如权利要求17所述的半导体装置，其特征在于，
其中第一沟道分离结构(105)包括沟道(105a)、绝缘薄膜(105b)和多晶硅层(105c)，
其中绝缘薄膜(105b)是热氧化薄膜并且布置在沟道(105a)的内壁上，
其中多晶硅层(105c)布置在沟道(105a)中的绝缘薄膜(105b)上这样多晶硅层(105c)和绝缘薄膜(105b)就嵌入沟道(105a)中，
其中电势控制区域(109)由多晶硅制成并且由另一个多晶硅层(105c)提供，且布置在第一半导体元件区域(108)的两侧上，
其中另一个多晶硅层(105c)经由绝缘薄膜(105b)嵌入另一个沟道(105a)中，并且
其中另一个多晶硅层(105c)连同沟道(105a)和绝缘薄膜(105b)被分成多个部分这样电势控制区域(109)就彼此电分离。
23.如权利要求22所述的半导体装置，其特征在于，
其中第一沟道分离结构(105)和具有沟道(105a)和绝缘薄膜(105b)的另一个多晶硅层(105c)之间的距离等于或小于2微米，并且
其中具有沟道(105a)和绝缘薄膜(105b)的两个相邻的另外的多晶硅层(105c)之间的距离等于或小于2微米。
24.如权利要求17所述的半导体装置，其特征在于，
其中第一半导体元件区域(108)还包括PN结结构(120，121)，PN结结构(120，121)具有沿着垂直于纵向方向的方向交替地布置的多个P型区域(120)和多个N型区域(121)，
其中PN结结构(120，121)布置在活性层(103)中接触嵌入绝缘薄膜(104)的部分中，并且
其中P型区域(120)和N型区域(121)中的每一个均具有条纹图案，条纹图案具有的纵向方向平行于第一杂质层(106，157，168)第二杂质层(107，151，161)的条纹图案的纵向方向。
25.如权利要求17所述的半导体装置，其特征在于，
其中第一沟道分离结构(105)还布置在第一半导体元件区域(108)的两侧上，
其中第一半导体元件区域(108)的每一侧上的第一沟道分离结构(105)包括朝第一半导体元件区域(108)伸出的多个凸起(10Sd)，并且
其中凸起(105d)布置在第一杂质层(106，157，168)和第二杂质层(107，151，161)之间。
26.如权利要求17所述的半导体装置，其特征在于，
其中第一沟道分离结构(105)还布置在第一半导体元件区域(108)的两侧上，
其中第一半导体元件区域(108)还包括PN结结构(130，131)，PN结结构(130，131)具有沿着垂直于纵向方向的方向交替地布置的多个P型区域(130)和多个N型区域(131)，
其中PN结结构(130，131)布置在活性层(103)中接触第一半导体元件区域(108)的每一侧上的第一沟道分离结构(105)的表面部分中，并且
其中活性层(103)的表面部分布置在第一杂质层(106，157，168)和第二杂质层(107，151，161)之间。
27.如权利要求17-26中的任一项所述的半导体装置，其特征在于，
其中半导体元件是PN二极管，
其中第一杂质层(106)是具有第一导电型的阴极区域(106)，并且第二杂质层(107)是具有第二导电型的阳极区域(107)，
其中第一电极(112)是与阴极区域(106)电连接的阴极(112)，并且第二电极(113)是与阳极区域(107)电连接的阳极(113)，并且
其中阳极区域(107)布置在阴极区域(106)的两侧上。
28.如权利要求17-26中的任一项所述的半导体装置，其特征在于，
其中半导体元件是LDMOS元件，
其中第一杂质层(157)是具有第一导电型的漏区(157)，并且第二杂质层(151)是具有第一导电型的源区域(151)，
其中LDMOS元件还包括：
沟道层(150)，具有第二导电型并且布置在活性层(103)的表面部分中，其中源区域(151)布置在沟道层(150)的表面部分中，
并且漏区(157)间隔离开沟道层(150)；
由沟道层(150)中在源区域(151)和活性层(103)之间的表面部分提供的沟道区(153)；
经由门绝缘薄膜(154)布置在沟道区(153)上的门电极(155)；
与源区域(151)和沟道层(150)电连接并且对应于第二电极(156)的源极(156)；和
与漏区(157)电连接并且对应于第一电极(158)的漏极(158)，
和
其中源区域(151)和沟道区(153)布置在漏区(157)的两侧上。
29.如权利要求17-26中的任一项所述的半导体装置，其特征在于，
其中半导体元件是IGBT，
其中第一杂质层(168)是具有第二导电型的集电极区域(168)，并且第二杂质层(161)是具有第一导电型的发射极区域(161)，
其中IGBT还包括：
基极区域(160)，具有第二导电型并且布置在活性层(103)的表面部分中，其中发射极区域(161)布置在基极区域(160)的表面部分中，并且集电极区域(168)间隔离开基极区域(160)；
由基极区域(160)中在发射极区域(161)和活性层(103)之间的表面部分提供的沟道区(163)；
经由门绝缘薄膜(164)布置在沟道区(163)上的门电极(165)，
与发射极区域(161)和基极区域(160)电连接并且对应于第二电极(166)的发射极电极(166)，和
与集电极区域(168)电连接并且对应于第一电极(169)的集电极(169)，并且
其中发射极区域(161)和基极区域(160)布置在集电极区域(168)的两侧上。
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