CN107425079A - 一种共阳极整流半桥芯片及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 80
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 80
- 239000010703 silicon Substances 0.000 claims abstract description 80
- 238000009792 diffusion process Methods 0.000 claims abstract description 51
- 238000002161 passivation Methods 0.000 claims abstract description 44
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 17
- 229910000679 solder Inorganic materials 0.000 claims description 15
- 238000001259 photo etching Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- 229910052681 coesite Inorganic materials 0.000 claims description 6
- 229910052906 cristobalite Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052682 stishovite Inorganic materials 0.000 claims description 6
- 229910052905 tridymite Inorganic materials 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 238000007639 printing Methods 0.000 claims description 5
- 238000005260 corrosion Methods 0.000 claims description 4
- 230000007797 corrosion Effects 0.000 claims description 4
- 230000003628 erosive effect Effects 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000005245 sintering Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 6
- 239000004411 aluminium Substances 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000004078 cryogenic material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Photovoltaic Devices (AREA)
Abstract
本发明涉及一种共阳极整流半桥芯片，包括P型区、由原始硅片形成的N型区、设置在N型区内的N+区、设置在芯片上表面的第一钝化膜层，设置在第一钝化层上的第二钝化膜层，芯片上表面通过两层钝化膜层蚀刻有引线孔，所述引线孔表面以及芯片的下表面分别设有金属膜层，所述引线孔表面的金属膜层上还设有多列凸球状电极；所述P型区由对通隔离扩散和背面扩散所形成，并半包围在N型区的外部形成U型结构；并提供制备上述共阳极整流半桥芯片的制备方法，其钝化工艺可靠简单，共阳极整流半桥芯片能适应小电流整流的应用，可直接贴装在铝基板上，免除塑料封装，能有效节约资源。
Description
技术领域
本发明涉及整流半桥芯片技术领域，具体涉及一种共阳极整流半桥芯片及其制备方法。
背景技术
目前市场上的整流桥芯片中，多数是平行PN结结构，阴极和阳极电极的引出端在芯片的两个面上，不适合倒装，需要背面焊接，正面搭接或两面都焊接，一个整流桥都是由二极管芯片组成，且采取塑料封装结构形成独立的整流桥然后提供给客户使用，非常浪费资源，同时难以适应小电流整流的应用。
发明内容
本发明要解决的技术问题是提供一种能适应小电流整流应用的共阳极整流半桥芯片，其U型造型的PN结能够增加PN结的总面积，使用时直接将整流半桥芯片直接贴装在铝基板上，能够免除塑料封装，节约资源；同时本发明还提供共阳极整流半桥芯片的制备方法，钝化工艺简单可靠。
为解决上述技术问题，本发明采用了以下技术方案：
一种共阳极整流半桥芯片，包括P型区、由原始硅片形成的N型区、设置在N型区内的N+区、设置在芯片上表面的第一钝化膜层，设置在第一钝化层上的第二钝化膜层，芯片上表面通过两层钝化膜层蚀刻有引线孔，所述引线孔表面以及芯片的下表面分别设有金属膜层，所述引线孔表面的金属膜层上还设有多列凸球状电极；所述P型区由对通隔离扩散和背面扩散所形成，并半包围在N型区的外部形成U型结构。
进一步地，所述凸球状电极的球径为10～90μm。
进一步地，所述凸球状电极包括两个阴极凸球状电极和一个阳极凸球状电极。
一种共阳极整流半桥芯片的制备方法，包括以下步骤：
步骤1：腐蚀，将硅片放置在硅腐蚀液中进行腐蚀；
步骤2：氧化，将经过腐蚀的硅片进行高温氧化，直至硅片的两面形成SiO2氧化膜；
步骤3：双面光刻，使用第一掩膜版在已经氧化过的硅片上进行双面对通扩散套刻，第一掩膜版包括第一遮光区和第一透光区，将与第一遮光区对应的硅片上的SiO2氧化膜刻蚀干净，并保留与第一透光区对应的硅片上的SiO2氧化膜；
步骤4：对通扩散，从SiO2氧化膜刻蚀干净区域的两面同时进行P型杂质的高温扩散；
步骤5：背面扩散P型杂质，去除对通扩散硅片的背面的SiO2氧化膜，清洗硅片，之后再进行硼扩散处理；此时硅片的U型的PN结结面形成；
步骤6：N+区光刻，使用第二掩膜版对硅片上设有N型区的一面进行光刻，第二掩膜版包括第二遮光区和第二透光区，将与第二遮光区对应的硅片上的SiO2氧化膜刻蚀干净，并保留与第二透光区对应的硅片上的SiO2氧化膜；
步骤7：N+扩散，将步骤6的硅片清洗干净，再进行磷扩散，得到N型区扩散上的N+引线孔；
步骤8：第一钝化膜层，磷扩散后的硅片上表面的SiO2氧化膜被刻蚀干净，清洗硅片后，再进行LPCVD处理，此时硅片的第一钝化膜层形成；
步骤9：第二钝化膜层，将步骤8的硅片再进行玻璃钝化处理，此时硅片的第二钝化膜层形成；
步骤10：光刻引线窗口，使用第三掩膜版在硅片的N型区面进行光刻，第三掩膜版包括第三遮光区和第三透光区，将与第三遮光区对应的硅片上的两层钝化膜层刻蚀干净，即刻出P型区和N+区的引线孔窗口；并保留与第三透光区对应的硅片上的两层钝化膜层，同时把硅片背面的两层钝化膜层腐蚀干净；
步骤11：引线孔镀镍，采用化学镀镍的方法将引线孔以及硅片背面上分别沉积一层金属镍，备用；
步骤12：漏印焊料，使用丝网漏印版对硅片的正面进行丝网漏印，在引线孔上漏印低温材料；
步骤13：烧熔焊料，将漏印完的焊料进行烘干，再装入烧结炉中进行焊料烧熔；直至硅片正面的焊料在引线孔部位形成凸球状电极。
上述技术方案中提供的共阳极整流半桥芯片，可以直接用于电路板的组装，采用U型造型的PN结，可以增加PN结的总面积，钝化工艺可靠；另外，共阳极整流半桥芯片的制备方法中采用了对通扩散工艺，将整流管的P区引到正面，PN结结表面由原来的平直结变成了U型的结表面，能够大大扩大PN结的结面积，提升芯片面积相等的产品电流，使其满足裸芯片直接参与电路组装的使用要求。并采用半绝缘多晶硅钝化膜和玻璃钝化膜两层钝化的手段，能有效保证芯片在使用过程的可靠性。
本发明提供的共阳极整流半桥芯片，适用小电流整流桥的半桥芯片。
附图说明
图1为本发明共阳极整流半桥芯片内部PN结构成和外部引线分层结构示意图；
图2为第一掩膜版的结构示意图；
图3为第二掩膜版的结构示意图；
图4为第三掩膜版的结构示意图；
图5为整流桥线路板组装示意图。
图中：1、N型区；11、N+区；2、P型区；3、第一钝化膜层；4、第二钝化膜层；5、金属膜层；6、凸球状电极；7、第一掩膜版；71、第一遮光区；72、第一透光区；8、第二掩膜版；81、第二遮光区；82、第二透光区；9、第三掩膜版；91、第三遮光区；92、第三透光区；100、共阳极整流半桥芯片；200、电路印制板。
具体实施方式
为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的 实施方式，并不对本发明具体请求的保护范围进行严格限定。
本发明采取的技术方案如图1所示，一种共阳极整流半桥芯片，包括P型区2、由原始硅片形成的N型区1、设置在N型区1内的N+区11、设置在芯片上表面的第一钝化膜层3，设置在第一钝化层3上的第二钝化膜层4，芯片上表面通过两层钝化膜层蚀刻有引线孔，所述引线孔表面以及芯片的下表面分别设有金属膜层5，所述引线孔表面的金属膜层5上还设有多列凸球状电极6；所述P型区2由对通隔离扩散和背面扩散所形成，并半包围在N型区1的外部形成U型结构。
所述凸球状电极6的球径为10～90μm。
所述凸球状电极6包括两个阴极凸球状电极和一个阳极凸球状电极。
更为具体的方案为，所述金属膜层5为金属镍电极膜。所述第一钝化膜层3为半绝缘多晶硅膜钝化层；所述第二钝化膜层4为玻璃钝化膜层。
一种共阳极整流半桥芯片的制备方法，包括以下步骤：
步骤1：腐蚀，将硅片放置在硅腐蚀液中进行腐蚀；
步骤2：氧化，将经过腐蚀的硅片在1220±20℃的条件下进行高温氧化，氧化时间为8.0±1h，直至硅片的两面形成厚度为1.3～1.5μm的SiO2氧化膜；
步骤3：双面光刻，使用第一掩膜版7在已经氧化过的硅片上进行双面对通扩散套刻，第一掩膜版7包括第一遮光区71和第一透光区72，将与第一遮光区71对应的硅片上的SiO2氧化膜刻蚀干净，并保留与第一透光区72对应的硅片上的SiO2氧化膜；
步骤4：对通扩散，从SiO2氧化膜刻蚀干净区域的两面同时进行P型杂质的高温扩散；其中高温扩散的条件如下：扩散温度为1070±20℃，扩散时间为2.5±0.5h；再进行再扩散，扩散温度为1270±10℃，扩散时间为130±10h；
步骤5：背面扩散P型杂质，去除对通扩散硅片的背面的SiO2氧化膜，清洗硅片，之后再进行硼扩散处理；硼扩散的温度为1050±10℃，扩散时间为1.5±0.5h；后续进行再扩散，扩散温度为1250±10℃，扩散时间30±5h； 此时硅片的U型的PN结结面形成；
步骤6：N+区光刻，使用第二掩膜版8对硅片上设有N型区的一面进行光刻，第二掩膜版8包括第二遮光区81和第二透光区82，将与第二遮光区81对应的硅片上的SiO2氧化膜刻蚀干净，并保留与第二透光区82对应的硅片上的SiO2氧化膜；
步骤7：N+扩散，将步骤6的硅片清洗干净，再进行磷扩散，所述磷扩散的扩散温度为1065±10℃，扩散时间为1.7±0.3h；再扩散的扩散温度为1220±15℃，扩散时间为4±1h；得到N型区扩散上的N+引线孔；
步骤8：第一钝化膜层，磷扩散后的硅片上表面的SiO2氧化膜被刻蚀干净，清洗硅片后，再进行LPCVD处理，此时硅片的第一钝化膜层形成；
步骤9：第二钝化膜层，将步骤8的硅片再进行玻璃钝化处理，此时硅片的第二钝化膜层形成；
步骤10：光刻引线窗口，使用第三掩膜版9在硅片的N型区面进行光刻，第三掩膜版9包括第三遮光区91和第三透光区92，将与第三遮光区91对应的硅片上的两层钝化膜层刻蚀干净，即刻出P型区和N+区的引线孔窗口；并保留与第三透光区92对应的硅片上的两层钝化膜层，同时把硅片背面的两层钝化膜层腐蚀干净；
步骤11：引线孔镀镍，采用化学镀镍的方法将引线孔以及硅片背面上分别沉积一层金属镍，备用；
步骤12：漏印焊料，使用丝网漏印版对硅片的正面进行丝网漏印，在引线孔上漏印低温材料；
步骤13：烧熔焊料，将漏印完的焊料进行烘干，再装入烧结炉中进行焊料烧熔；直至硅片正面的焊料在引线孔部位形成凸球状电极。
上述步骤中硅腐蚀液、高温氧化、高温扩散、硼扩散处理、磷扩散工艺均是现有技术，不对其进行改进。
如图5所示，本发明产品的芯片可以直接用于电路板的组装，使用时直接将共阳极整流半桥芯片100的凸球状电极6倒扣在电路印制板200上加温焊接即可。具体实施时还可以将芯片涂黑胶保护，以免在传递过程中碰坏芯 片。
上述采用对通扩散，能够适应芯片倒装的要求，将背面的P型材料引到正面，同时PN结的结表面由原来的平直结变成U型的结表面，使得PN结的结面积得到扩大，对芯片面积相等的产品电流的提升有一定的帮助作用。
本发明提供的共阳极整流半桥芯片可以将整流半桥芯片直接贴装在铝基板上，免除了塑料封装，节约资源。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。
Claims (4)
1.一种共阳极整流半桥芯片，其特征在于：包括P型区、由原始硅片形成的N型区、设置在N型区内的N+区、设置在芯片上表面的第一钝化膜层，设置在第一钝化层上的第二钝化膜层，芯片上表面通过两层钝化膜层蚀刻有引线孔，所述引线孔表面以及芯片的下表面分别设有金属膜层，所述引线孔表面的金属膜层上还设有多列凸球状电极；所述P型区由对通隔离扩散和背面扩散所形成，并半包围在N型区的外部形成U型结构。
2.根据权利要求1所述的共阳极整流半桥芯片，其特征在于：所述凸球状电极的球径为10～90μm。
3.根据权利要求2所述的共阳极整流半桥芯片，其特征在于：所述凸球状电极包括两个阴极凸球状电极和一个阳极凸球状电极。
4.一种共阳极整流半桥芯片的制备方法，其特征在于，包括以下步骤：
步骤1：腐蚀，将硅片放置在硅腐蚀液中进行腐蚀；
步骤2：氧化，将经过腐蚀的硅片进行高温氧化，直至硅片的两面形成SiO2氧化膜；
步骤3：双面光刻，使用第一掩膜版在已经氧化过的硅片上进行双面对通扩散套刻，第一掩膜版包括第一遮光区和第一透光区，将与第一遮光区对应的硅片上的SiO2氧化膜刻蚀干净，并保留与第一透光区对应的硅片上的SiO2氧化膜；
步骤4：对通扩散，从SiO2氧化膜刻蚀干净区域的两面同时进行P型杂质的高温扩散；
步骤5：背面扩散P型杂质，去除对通扩散硅片的背面的SiO2氧化膜，清洗硅片，之后再进行硼扩散处理；此时硅片的U型的PN结结面形成；
步骤6：N+区光刻，使用第二掩膜版对硅片上设有N型区的一面进行光刻，第二掩膜版包括第二遮光区和第二透光区，将与第二遮光区对应的硅片上的SiO2氧化膜刻蚀干净，并保留与第二透光区对应的硅片上的SiO2氧化膜；
步骤7：N+扩散，将步骤6的硅片清洗干净，再进行磷扩散，得到N型区扩散上的N+引线孔；
步骤8：第一钝化膜层，磷扩散后的硅片上表面的SiO2氧化膜被刻蚀干净，清洗硅片后，再进行LPCVD处理，此时硅片的第一钝化膜层形成；
步骤9：第二钝化膜层，将步骤8的硅片再进行玻璃钝化处理，此时硅片的第二钝化膜层形成；
步骤10：光刻引线窗口，使用第三掩膜版在硅片的N型区面进行光刻，第三掩膜版包括第三遮光区和第三透光区，将与第三遮光区对应的硅片上的两层钝化膜层刻蚀干净，即刻出P型区和N+区的引线孔窗口；并保留与第三透光区对应的硅片上的两层钝化膜层，同时把硅片背面的两层钝化膜层腐蚀干净；
步骤11：引线孔镀镍，采用化学镀镍的方法将引线孔以及硅片背面上分别沉积一层金属镍，备用；
步骤12：漏印焊料，使用丝网漏印版对硅片的正面进行丝网漏印，在引线孔上漏印低温材料；
步骤13：烧熔焊料，将漏印完的焊料进行烘干，再装入烧结炉中进行焊料烧熔；直至硅片正面的焊料在引线孔部位形成凸球状电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710833477.1A CN107425079B (zh) | 2017-09-15 | 2017-09-15 | 一种共阳极整流半桥芯片及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710833477.1A CN107425079B (zh) | 2017-09-15 | 2017-09-15 | 一种共阳极整流半桥芯片及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107425079A true CN107425079A (zh) | 2017-12-01 |
| CN107425079B CN107425079B (zh) | 2023-04-28 |
Family
ID=60433009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710833477.1A Active CN107425079B (zh) | 2017-09-15 | 2017-09-15 | 一种共阳极整流半桥芯片及其制备方法 |
Country Status (1)
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| CN (1) | CN107425079B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108278171A (zh) * | 2018-03-26 | 2018-07-13 | 山东元齐新动力科技有限公司 | 基于三相发电机的电动机启动控制装置 |
| CN110098254A (zh) * | 2019-04-30 | 2019-08-06 | 江苏捷捷微电子股份有限公司 | 利用对称性双向划片的单台面高压可控硅芯片和制造方法 |
| CN115148787A (zh) * | 2022-06-30 | 2022-10-04 | 扬州国宇电子有限公司 | 一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070018208A1 (en) * | 2005-07-22 | 2007-01-25 | Intersil Americas Inc. | Depletable cathode low charge storage diode |
| US20090185404A1 (en) * | 2007-09-26 | 2009-07-23 | Lakota Technologies, Inc. | Regenerative Building Block and Diode Bridge Rectifier and Methods |
| CN101982875A (zh) * | 2010-09-02 | 2011-03-02 | 徐永才 | N基材二极管共阳半桥在to-220中的封装结构 |
| CN102034876A (zh) * | 2009-09-30 | 2011-04-27 | 株式会社电装 | 具有soi衬底的半导体装置及其制造方法 |
| CN105870204A (zh) * | 2015-01-20 | 2016-08-17 | 三垦电气株式会社 | 半导体装置以及电子设备 |
-
2017
- 2017-09-15 CN CN201710833477.1A patent/CN107425079B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070018208A1 (en) * | 2005-07-22 | 2007-01-25 | Intersil Americas Inc. | Depletable cathode low charge storage diode |
| US20090185404A1 (en) * | 2007-09-26 | 2009-07-23 | Lakota Technologies, Inc. | Regenerative Building Block and Diode Bridge Rectifier and Methods |
| CN102034876A (zh) * | 2009-09-30 | 2011-04-27 | 株式会社电装 | 具有soi衬底的半导体装置及其制造方法 |
| CN101982875A (zh) * | 2010-09-02 | 2011-03-02 | 徐永才 | N基材二极管共阳半桥在to-220中的封装结构 |
| CN105870204A (zh) * | 2015-01-20 | 2016-08-17 | 三垦电气株式会社 | 半导体装置以及电子设备 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108278171A (zh) * | 2018-03-26 | 2018-07-13 | 山东元齐新动力科技有限公司 | 基于三相发电机的电动机启动控制装置 |
| CN110098254A (zh) * | 2019-04-30 | 2019-08-06 | 江苏捷捷微电子股份有限公司 | 利用对称性双向划片的单台面高压可控硅芯片和制造方法 |
| CN115148787A (zh) * | 2022-06-30 | 2022-10-04 | 扬州国宇电子有限公司 | 一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法 |
| CN115148787B (zh) * | 2022-06-30 | 2023-09-22 | 扬州国宇电子有限公司 | 一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法 |
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| Publication number | Publication date |
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| CN107425079B (zh) | 2023-04-28 |
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