CN115148787B - 一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法 - Google Patents
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Abstract
本发明公开了二极管芯片技术领域内的一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法。该种快恢复二极管芯片，包括：从下至上依次设置的重掺杂N型衬底、纵向N型缓冲层、轻掺杂N型外延层和轻掺杂P型保护层；还包括重掺杂P型阱、重掺杂N型阱和横向N型缓冲层，重掺杂P型阱设置于轻掺杂P型保护层内，重掺杂N型阱设置于重掺杂N型衬底上方，重掺杂N型阱设置于轻掺杂N型外延层和轻掺杂P型保护层侧方，横向N型缓冲层设置于重掺杂N型阱和轻掺杂N型外延层、轻掺杂P型保护层之间。该种快恢复二极管芯片通过重掺杂N型阱、横向N型缓冲层结合P型保护层，实现了快恢复二极管芯片抗单粒子烧毁性能的巨大提升。
Description
技术领域
本发明涉及二极管芯片技术领域，特别涉及一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法。
背景技术
快恢复二极管芯片在电路中起到整流、斩波、旁路等作用，具有导通压降低、反向恢复时间短、可靠性高等特点，广泛应用在新能源汽车、风光电逆变、智能电网和空间探测等领域。从地理空间分布角度，又可以应用在陆地、海洋、空间领域，尤其是在陆地上的高原地区和空间领域，其工作环境不可避免的受到宇宙粒子辐射的影响。因宇宙粒子辐射的因素，器件性能会产生退化，严重时甚至导致器件烧毁。造成芯片烧毁的原因有多种，其中一种比较严重的因素是单粒子烧毁效应。单粒子烧毁效应产生的机理是单个宇宙射线粒子入射到反向截止状态下的芯片内部，由于宇宙射线粒子携带的能量、动量巨大，沿入射路径与半导体材料内部原子发生碰撞，形成大量的电子空穴对，这些电子空穴对在反向电场的作用下电子向阴极漂移、空穴向阳极漂移，这些电子空穴对在电场的作用下会继续与半导体材料内部原子发生碰撞，最终因为雪崩碰撞电离形成巨大的反向电流，器件局部区域在反向高压和雪崩碰撞电流的双重作用下产生大量的热，当温度超过某一数值时，芯片局部区域发生热烧毁，从而导致芯片失效。因此，有必要研究抗单粒子烧毁效应的芯片，提出有针对性的抗辐照加固措施。
对发生单粒子烧毁的快恢复二极管芯片进行解剖分析，发现失效位置出现在芯片阳极重掺杂P型阱边缘的概率高达60％以上。主要原因有三个：一是阳极重掺杂P型阱电位最低，绝大部分反向电流最终会流向阳极；二是重掺杂P型阱界面处的电场强度最大，导致碰撞电离击穿点从宇宙射线粒子入射路径转移至电场最大处；三是部分热载流子会从重掺杂P型阱附近注入到氧化层或阳极金属上，导致重掺杂P型阱与氧化层界面处的电荷分布产生变化，提高了氧化层界面处的碰撞电离率，导致芯片更容易烧毁。
发明内容
本申请通过提供一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法，解决了现有技术中快恢复二极管芯片容易发生单粒子烧毁的问题，实现了快恢复二极管芯片抗单粒子烧毁性能的巨大提升。
本申请实施例提供了一种抗单粒子烧毁效应的快恢复二极管芯片，包括：
重掺杂N型衬底；
纵向N型缓冲层，所述纵向N型缓冲层设置于所述重掺杂N型衬底上方；
轻掺杂N型外延层，所述轻掺杂N型外延层设置于所述纵向N型缓冲层上方；
轻掺杂P型保护层，所述轻掺杂P型保护层设置于所述轻掺杂N型外延层上方；
重掺杂P型阱，所述重掺杂P型阱设置于所述轻掺杂P型保护层内；
重掺杂N型阱，所述重掺杂N型阱设置于所述重掺杂N型衬底上方，所述重掺杂N型阱设置于所述轻掺杂N型外延层和所述轻掺杂P型保护层侧方；
横向N型缓冲层，所述横向N型缓冲层设置于所述重掺杂N型阱和所述轻掺杂N型外延层、轻掺杂P型保护层之间。
上述实施例的有益效果在于：该快恢复二极管芯片的重掺杂P型阱设置于P型保护层内部；通过P型保护层降低重掺杂P型阱边缘处的电场强度、重掺杂P型阱边缘处因碰撞电离产生的反向漏电流，从而降低碰撞电离产生的反向漏电流，从而提高抗单粒子烧毁的能力；而在宇宙射线粒子携带的能量特别巨大时，最大电场的位置会从重掺杂P型阱的右侧转移至横向N型缓冲层与轻掺杂P型保护层交界附近，重掺杂N型阱可以显著降低此时的串联电阻，从而降低芯片的发热量，横向N型缓冲层可以降低此时的最大峰值电场强度，进而降低雪崩碰撞电离率，从而降低雪崩电流大小，最终降低器件的单粒子烧毁概率。P型保护层、重掺杂N型阱、横向N型缓冲层配合，在绝大多数情况能均能防止快恢复二极管芯片因单粒子烧毁效应而烧毁，实现了快恢复二极管芯片抗单粒子烧毁性能的巨大提升。
在上述实施例基础上，本申请可进一步改进，具体如下：
在本申请其中一个实施例中，所述重掺杂P型阱设置有多个，多个所述重掺杂P型阱间隔设置于所述轻掺杂P型保护层内。采用多个重掺杂P型阱可以进一步降低阳极重掺杂P型阱边界处的电场强度，碰撞电离系数α≈1.8×10-35E7，其中E为电场强度，降低电场强度有利于降低雪崩碰撞电离率，从而减少单粒子辐射引起的雪崩烧毁。
在本申请其中一个实施例中，所述重掺杂P型阱之间的间距朝向所述重掺杂N型阱方向逐渐增大。重掺杂P型阱之间的间距逐渐增大，有利于在重掺杂P型阱之间形成更均匀的电场分布，从而进一步降低最大电场强度，进而降低雪崩碰撞电离率，从而减少单粒子辐射引起的雪崩烧毁。
在本申请其中一个实施例中，所述轻掺杂P型保护层掺杂浓度为1×1012/cm3～3×1016/cm3，所述轻掺杂P型保护层的结深为4μm～80μm，所述轻掺杂P型保护层剖面宽度为200μm～2000μm。全部的轻掺杂P型保护层均能在反向偏置时形成耗尽层，从而进一步降低最大峰值电场。
在本申请其中一个实施例中，所述重掺杂P型阱掺杂浓度为1×1015/cm3～3×1018/cm3，所述重掺杂P型阱的结深为5μm～50μm，所述重掺杂P型阱剖面宽度为10μm～100μm。部分重掺杂P型阱能够在反向偏置时形成耗尽层，从而进一步降低最大峰值电场。
在本申请其中一个实施例中，所述快恢复二极管芯片还包括氧化层，所述氧化层设置于所述轻掺杂P型保护层上方。P型保护层中的载流子以空穴为主，空穴有效质量约为电子有效质量的2.5倍，携带相同能量时空穴的运动速度仅为电子的60％，载流子注入到氧化层的概率正比于载流子的运动速度，因此增加P型保护层后可以大幅降低了载流子注入到氧化层内的数量，从而提高抗单粒子烧毁的能力。
在本申请其中一个实施例中，所述快恢复二极管芯片正面还设置有正面金属层，所述快恢复二极管芯片背面还设置有背面金属层。
本申请实施例还提供一种如上述的抗单粒子烧毁效应的快恢复二极管芯片的制备方法，包括以下步骤：
步骤1：在重掺杂N型衬底上外延生长纵向N型缓冲层；
步骤2：在所述纵向N型缓冲层上外延生长轻掺杂N型外延层；
步骤3：在所述轻掺杂N型外延层上外延生长轻掺杂P型保护层；
步骤4：在所述轻掺杂P型保护层上形成氧化层；
步骤5：通过光刻、刻蚀、注入、扩散形成横向N型缓冲层；
步骤6：通过光刻、刻蚀、注入、扩散形成重掺杂N型阱；
步骤7：通过光刻、刻蚀、注入、扩散形成重掺杂P型阱；
步骤8：通过Pt掺杂、Au掺杂、电子辐照或H/He辐照中的一种或几种方式降低少数载流子寿命；
步骤9：通过溅射或蒸发在所述重掺杂N型阱、所述重掺杂P型阱以及所述氧化层上形成正面金属层；
步骤10：通过光刻、刻蚀去除多余的所述正面金属层；
步骤11：通过涂覆、光刻、烘烤形成所述钝化层；
步骤12：通过减薄、轻刻、溅射或蒸发在所述N型重掺杂衬底下方形成背面金属层。
上述实施例的有益效果在于：通过上述方法制备的快恢复二极管芯片能有效防止由单粒子辐射引起的雪崩烧毁，实现了芯片抗单粒子烧毁性能的巨大提升。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1.重掺杂P型阱，位于P型保护层内部，P型保护层可以降低重掺杂P型阱边缘处的电场强度，也可以降低碰撞电离产生率，同时可以降低热载流子注入到氧化层的数量，均能够起到降低单粒子辐射引起雪崩失效的作用；
2.多个重掺杂P型阱可以进一步降低阳极重掺杂P型阱边界处的电场强度，从而降低雪崩碰撞电离率，进而减少单粒子辐射引起的雪崩烧毁；
3.在宇宙射线粒子携带的能量特别巨大时，重掺杂N型阱可以显著降低此时的串联电阻，从而降低芯片的发热量，横向N型缓冲层可以降低此时的最大峰值电场强度，进而降低雪崩碰撞电离率，从而降低雪崩电流大小，降低了器件的单粒子烧毁概率。重掺杂N型阱、横向N型缓冲层结合P型保护层，实现了快恢复二极管芯片抗单粒子烧毁性能的巨大提升。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1为本发明一种抗单粒子烧毁效应的快恢复二极管芯片的结构示意图。
其中，1.重掺杂N型衬底、2.纵向N型缓冲层、3.轻掺杂N型外延层、4.轻掺杂P型保护层、5.重掺杂P型阱、6.重掺杂N型阱、7.横向N型缓冲层、8.氧化层、9.正面金属层、10.背面金属层、11.钝化层。
具体实施方式
下面结合具体实施方式，进一步阐明本发明，应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“竖直”、“外周面”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本发明描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
本申请实施例通过提供一种抗单粒子烧毁效应的快恢复二极管芯片及其制备方法，解决了现有技术中快恢复二极管芯片容易发生单粒子烧毁的问题，实现了快恢复二极管芯片抗单粒子烧毁性能的巨大提升。
本申请实施例中的技术方案为解决上述问题，总体思路如下：
实施例1：
如图1所示，一种抗单粒子烧毁效应的快恢复二极管芯片，包括：重掺杂N型衬底1、纵向N型缓冲层2、轻掺杂N型外延层3、轻掺杂P型保护层4、重掺杂P型阱5、重掺杂N型阱6、横向N型缓冲层7、氧化层8、正面金属层9和背面金属层10。
纵向N型缓冲层2设置于重掺杂N型衬底1上方；轻掺杂N型外延层3设置于纵向N型缓冲层2上方；轻掺杂P型保护层4设置于轻掺杂N型外延层3上方；重掺杂P型阱5设置于轻掺杂P型保护层4内，重掺杂P型阱5设置有多个，多个重掺杂P型阱5间隔设置于轻掺杂P型保护层4内，相邻重掺杂P型阱5之间的间距朝向重掺杂N型阱6方向逐渐增大；重掺杂N型阱6设置于重掺杂N型衬底1上方，且设置于轻掺杂N型外延层3和轻掺杂P型保护层4侧方；横向N型缓冲层7设置于重掺杂N型阱6和轻掺杂N型外延层3、轻掺杂P型保护层4之间；氧化层8设置于轻掺杂P型保护层4、横向N型缓冲层7、重掺杂N型阱6上方。
正面金属层9设置于快恢复二极管芯片正面，背面金属层10设置于快恢复二极管芯片背面，正面金属层9、氧化层8和重掺杂N型阱上方还设置有钝化层11。
进一步的，轻掺杂P型保护层掺杂浓度为1×1012/cm3～3×1016/cm3，轻掺杂P型保护层的结深为4μm～80μm，轻掺杂P型保护层剖面宽度为200μm～2000μm。
进一步的，重掺杂P型阱掺杂浓度为1×1015/cm3～3×1018/cm3，重掺杂P型阱的结深为5μm～50μm，重掺杂P型阱剖面宽度为10μm～100μm。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
1.重掺杂P型阱设置于P型保护层内部，首先P型保护层大幅减小了重掺杂P型阱的曲率效应，因此可以大幅降低重掺杂P型阱边缘处的电场强度，从而降低碰撞电离产生的反向漏电流；其次，P型保护层中的载流子以空穴为主，临界击穿时，空穴的雪崩碰撞电离系数约为电子的一半，因此能大幅降低重掺杂P型阱边缘处因碰撞电离产生的反向漏电流；最后，P型保护层中的载流子以空穴为主，空穴有效质量约为电子有效质量的2.5倍，携带相同能量时空穴的运动速度仅为电子的60％，载流子注入到氧化层的概率正比于载流子的运动速度，因此增加P型保护层后可以大幅降低了载流子注入到氧化层内的数量，从而提高抗单粒子烧毁的能力。另外，当宇宙射线粒子携带的能量特别巨大时，在特殊情况下，最大电场的位置会从重掺杂P型阱的右侧转移至横向N型缓冲层与轻掺杂P型保护层交界附近，重掺杂N型阱可以显著降低此时的串联电阻，从而降低芯片的发热量，横向N型缓冲层可以降低此时的最大峰值电场强度，进而降低雪崩碰撞电离率，从而降低雪崩电流大小，最终降低器件的单粒子烧毁概率。
2.采用多个重掺杂P型阱可以进一步降低阳极重掺杂P型阱边界处的电场强度，碰撞电离系数α≈1.8×10-35E7，其中E为电场强度，降低电场强度有利于降低雪崩碰撞电离率，重掺杂P型阱之间的间距逐渐增大，有利于在重掺杂P型阱之间形成更均匀的电场分布，从而进一步降低最大电场强度，进而降低雪崩碰撞电离率，从而减少单粒子辐射引起的雪崩烧毁。
实施例2：
一种如上述的抗单粒子烧毁效应的快恢复二极管芯片的制备方法，包括以下步骤：
步骤1：在重掺杂N型衬底上外延生长纵向N型缓冲层；
步骤2：在纵向N型缓冲层上外延生长轻掺杂N型外延层；
步骤3：在轻掺杂N型外延层上外延生长轻掺杂P型保护层；
步骤4：在轻掺杂P型保护层上形成氧化层；
步骤5：通过光刻、刻蚀、注入、扩散形成横向N型缓冲层；
步骤6：通过光刻、刻蚀、注入、扩散形成重掺杂N型阱；
步骤7：通过光刻、刻蚀、注入、扩散形成重掺杂P型阱；
步骤8：通过Pt掺杂、Au掺杂、电子辐照或H/He辐照中的一种或几种方式降低少数载流子寿命；
步骤9：通过溅射或蒸发在重掺杂N型阱、重掺杂P型阱以及氧化层上形成正面金属层；
步骤10：通过光刻、刻蚀去除多余的正面金属层；
步骤11：通过涂覆、光刻、烘烤的方式在正面金属层、氧化层、重掺杂N型阱上方形成钝化层。
步骤12：通过减薄、轻刻、溅射或蒸发在N型重掺杂衬底下方形成背面金属层。
通过上述方法制备的快恢复二极管芯片能有效防止由单粒子辐射引起的雪崩烧毁，实现了芯片抗单粒子烧毁性能的巨大提升。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (7)
1.一种抗单粒子烧毁效应的快恢复二极管芯片，其特征在于，包括：
重掺杂N型衬底；
纵向N型缓冲层，所述纵向N型缓冲层设置于所述重掺杂N型衬底上方；
轻掺杂N型外延层，所述轻掺杂N型外延层设置于所述纵向N型缓冲层上方；
轻掺杂P型保护层，所述轻掺杂P型保护层设置于所述轻掺杂N型外延层上方；
重掺杂P型阱，所述重掺杂P型阱设置于所述轻掺杂P型保护层内；
重掺杂N型阱，所述重掺杂N型阱设置于所述重掺杂N型衬底上方，所述重掺杂N型阱设置于所述轻掺杂N型外延层和所述轻掺杂P型保护层侧方；
横向N型缓冲层，所述横向N型缓冲层设置于所述重掺杂N型阱和所述轻掺杂N型外延层、轻掺杂P型保护层之间；
正面金属层，所述正面金属层设置于所述重掺杂N型阱、重掺杂P型阱、氧化层上方；
钝化层，所述钝化层设置于所述正面金属层、氧化层、重掺杂N型阱上方，所述钝化层在远离所述重掺杂N型阱一侧的所述正面金属层上方设有缺口；
背面金属层，所述背面金属层设置于所述重掺杂N型衬底下方。
2.根据权利要求1所述的快恢复二极管芯片，其特征在于：所述重掺杂P型阱设置有多个，多个所述重掺杂P型阱间隔设置于所述轻掺杂P型保护层内。
3.根据权利要求2所述的快恢复二极管芯片，其特征在于：所述重掺杂P型阱之间的间距朝向所述重掺杂N型阱方向逐渐增大。
4.根据权利要求1所述的快恢复二极管芯片，其特征在于：所述轻掺杂P型保护层掺杂浓度为1×1012/cm3～3×1016/cm3，所述轻掺杂P型保护层的结深为4μm～80μm，所述轻掺杂P型保护层剖面宽度为200μm～2000μm。
5.根据权利要求4所述的快恢复二极管芯片，其特征在于：所述重掺杂P型阱掺杂浓度为1×1015/cm3～3×1018/cm3，所述重掺杂P型阱的结深为5μm～50μm，所述重掺杂P型阱剖面宽度为10μm～100μm。
6.根据权利要求1-5任一所述的快恢复二极管芯片，其特征在于：还包括氧化层，所述氧化层设置于所述轻掺杂P型保护层上方。
7.一种如权利要求6所述的快恢复二极管芯片的制备方法，其特征在于，包括以下步骤：
步骤1：在所述重掺杂N型衬底上外延生长所述纵向N型缓冲层；
步骤2：在所述纵向N型缓冲层上外延生长所述轻掺杂N型外延层；
步骤3：在所述轻掺杂N型外延层上外延生长所述轻掺杂P型保护层；
步骤4：在所述轻掺杂P型保护层上形成所述氧化层；
步骤5：通过光刻、刻蚀、注入、扩散形成所述横向N型缓冲层；
步骤6：通过光刻、刻蚀、注入、扩散形成所述重掺杂N型阱；
步骤7：通过光刻、刻蚀、注入、扩散形成所述重掺杂P型阱；
步骤8：通过Pt掺杂、Au掺杂、电子辐照或H/He辐照中的一种或几种方式降低少数载流子寿命；
步骤9：通过溅射或蒸发在所述重掺杂N型阱、所述重掺杂P型阱以及所述氧化层上形成所述正面金属层；
步骤10：通过光刻、刻蚀去除多余的所述正面金属层；
步骤11：通过涂覆、光刻、烘烤形成所述钝化层；
步骤12：通过减薄、轻刻、溅射或蒸发在所述重掺杂N型衬底下方形成背面金属层。
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