KR20080088457A - 반도체 장치 - Google Patents

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Abstract

본 발명은 두꺼운 게이트 절연막을 형성함으로 인한 문제를 초래시키지 않고 고내압 디바이스에도 적용 가능한 MOS 트랜지스터를 구비한 반도체 장치를 제공한다.
드레인 영역은 N－드레인 영역(3d)과 N＋드레인 영역(11d)으로 이루어지는 이중 확산 구조를 구비한다. 게이트 전극은 게이트 절연막(7)상에 형성된 제1 게이트 전극(9)과, 제1 게이트 전극(9)상에 게이트 전극간 절연막(11)을 개재하여 형성된 제2 게이트 전극(13)으로 이루어진다. 제2 게이트 전극(13)에 게이트 배선(13g)이 접속되고, 제1 게이트 전극(9)에는 게이트 배선(13g)이 접속되지 않는다. 게이트 절연막(7)과 N＋소스 영역(11s) 사이의 반도체 기판(1) 표면에 필드 절연막(15)이 배치된다. 제1 게이트 전극(9)의 드레인 영역측의 단부(端部)는 필드 절연막(15)상에 배치된다. 제2 게이트 전극(13)에 인가되는 게이트 전압은 게이트 절연막(7)과 게이트 전극간 절연막(11)으로 분할된다.
반도체 기판,　N－드레인 영역, N－소스 영역, 채널 영역, 게이트 절연막

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 제1 도전형의 반도체 기판의 표면 측에 서로 간격을 두고 배치된 제2 도전형의 드레인 영역 및 소스 영역과, 소스 영역과 드레인 영역 사이의 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극을 가지고, 소스 영역과 드레인 영역 사이의 반도체 기판이 채널 영역으로 되어 있는 MOS 트랜지스터를 구비한 반도체 장치에 관한 것이고, 특히 Masked－LDD(Lightly Doped Drain) 트랜지스터에 관한 것이다.
근래의 휴대전화기나 휴대 게임 기기의 시장 확대에 대응하여 액정 구동용 회로의 수요가 확대되고 있다. 액정 구동에는 백 라이트 전원 등으로 높은 전압이 필요하기 때문에, 그 LSI(Large-Scale Integration: 대규모 집적 회로)화에는 고내압 트랜지스터가 필요하게 된다. CMOS(Complementary Metal-Oxide Semiconductor)형의 고내압 트랜지스터의 대표적인 예로서 MOS 트랜지스터로 이루어지는 LOCOS(LOCal Oxidation of Silicon：로코스) 오프셋 트랜지스터(예컨대 일본 특허 공보 제3275569호 참조)와, Masked－LDD 트랜지스터(예컨대 일본 특허 공개 공보 평09－266255호 참조)가 있다.
우선, LOCOS 오프셋 트랜지스터에 대하여 설명한다.
도 1은 LOCOS 오프셋 트랜지스터를 나타내는 단면도이다.
P형 반도체 기판(1)의 표면 측에 서로 간격을 두고 N－드레인 영역(3d)과 N－소스 영역(3s)이 형성되어 있다. N－드레인 영역(3d)과 N－소스 영역(3s) 사이의 반도체 기판(1)이 채널 영역(5)으로 된다. N－드레인 영역(3d)과 N－소스 영역(3s) 사이의 반도체 기판(1) 상에 게이트 절연막(51)이 형성되어 있다. 게이트 절연막(51) 상에 게이트 전극(53)이 형성되어 있다. 도시는 생략하지만, N－드레인 영역(3d), N－소스 영역(3s) 및 채널 영역(5)이 형성되어 있는 영역의 반도체 기판(1)에는 P형 웰 영역이 형성되어 있다.
N－드레인 영역(3d)의 표면 측에 N－드레인 영역(3d)의 단부(端部)와는 간격을 두고 N＋드레인 영역(11d)이 형성되어 있다. N－소스 영역(3s)의 표면 측에 N－소스 영역(3s)의 단부와는 간격을 두고 N＋소스 영역(11s)이 형성되어 있다.
반도체 기판(1)의 표면에 LOCOS 오프셋 트랜지스터의 형성 영역을 확정하기 위한 LOCOS 산화막(15)이 형성되어 있다. LOCOS 산화막(15)은 게이트 절연막(51)보다 두꺼운 막두께를 갖는다. N－드레인 영역(3d)의 채널 영역(5)측의 단부와 N＋드레인 영역(11d) 사이의 N－드레인 영역(3d) 표면, 및 N－소스 영역(3s)의 채널 영역(5)측의 단부와 N＋소스 영역(11s) 사이의 N－소스 영역(3s) 표면에도 LOCOS 산화막(15)이 형성되어 있다. 게이트 전극(53)의 단부는 LOCOS 산화막(15) 상에 배치되어 있다.
게이트 전극(53), N＋드레인 영역(11d), N＋소스 영역(11s) 및 LOCOS 산화 막(15) 상을 덮고서 반도체 기판(1) 상에 산화실리콘막계 절연막(17)이 형성되어 있다. 산화실리콘막계 절연막(17)상에 금속 재료로 이루어지는 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)이 형성되어 있다. 산화실리콘막계 절연막(17)에 형성된 접속 구멍(21)을 통하여 게이트 배선(19g)은 게이트 전극(53)에 접속되고, 드레인 배선(19d)은 N＋드레인 영역(11d)에 접속되며, 소스 배선(19s)은 N＋소스 영역(11s)에 접속되어 있다.
아래에 도 1 내지 도 6을 참조하여 LOCOS 오프셋 트랜지스터의 제조 공정을 설명한다.
P형 반도체 기판(1)에 도시하지 않는 P형 웰 영역을 형성한 후, 사진 제판 기술을 이용하여 레지스트 패턴(도시는 생략)을 형성하고, 그것을 마스크로 하여 주입 에너지 100 KeV(킬로 일렉트론 볼트), 도스량 2.0×1013 cm-2의 조건으로 인을 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 1000℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 인이 확산 및 활성화되어, 저농도의 N－드레인 영역(3d) 및 N－소스 영역(3s)이 형성된다(도 2 참조).
기존의 소자 분리 형성 기술을 이용하여 LOCOS 산화막(15)을 막두께 500 nm(나노미터)로 형성한다(도 3 참조).
게이트 절연막(51)을 막두께 80 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 다결정 실리콘막 및 게이트 절연막(51)을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 게이트 전극(53)을 형성하고, 게이트 전극(53)하에 게이트 절연막(51)을 형성한다. 그 후, 레지스트 패턴을 제거한다(도 4 참조). 게이트 전극(53)의 단부는 LOCOS 산화막(15) 상에 배치되어 있다.
LOCOS 오프셋 트랜지스터의 형성 영역에 개구부(開口部)를 갖는 레지스트 패턴을 형성한 후, 비소를 주입 에너지 30 KeV, 도스량 5.0×1015 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 900℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 비소가 확산 및 활성화되어 고농도의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)이 형성된다(도 5 참조). N＋드레인 영역(11d)과 그 주위를 덮는 저농도의 N－드레인 영역(3d)이 드레인 영역을 구성하고, N＋소스 영역(11s)과 그 주위를 덮는 저농도의 N－소스 영역(3s)이 소스 영역을 구성한다. 이와 같이, LOCOS 오프셋 트랜지스터에서는 드레인 영역 및 소스 영역이 이중 확산 구조를 구비하고 있다.
반도체 기판(1) 상의 전면(全面)에 산화실리콘막계 절연막(17)을 1000 nm의 막두께로 퇴적한다. 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 미리 정해진 위치의 산화실리콘막계 절연막(17)을 에칭 제거하여, N＋드레인 영역(11d), N＋소스 영역(11s), 게이트 전극(53)에 대응하는 위치에 접속 구멍(21)을 형성한다(도 6 참조).
산화실리콘막계 절연막(17) 상에 알루미늄계 금속막을 형성하고, 그 금속막을 패터닝하여, 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)을 형성한 다(도 1 참조).
LOCOS 오프셋 트랜지스터는 1) 드레인 영역 및 소스 영역이 이중 확산 구조를 구비하고, 2) 게이트 전극(53)의 단부가 게이트 절연막(51)보다 두꺼운 LOCOS 산화막(15) 상에 배치되는 2개의 특징을 구비함으로써 고내압화가 가능하게 된다.
드레인 영역 및 소스 영역의 내압에 관하여, 그 내압은 전자 사태 항복(avalanche breakdown)으로 결정된다. 도 1에 나타낸 바와 같이, LOCOS 오프셋 트랜지스터에서 N＋드레인 영역(11d)은 N－드레인 영역(3d)으로 둘러싸이고, N＋소스 영역(11s)은 N－소스 영역(3s)으로 둘러싸여 있으므로, 농도가 높은 N＋드레인 영역(11d) 및 N＋소스 영역(11s)이 P형 웰과 직접 접촉하지 않는다. 그 결과, 드레인 영역 및 소스 영역의 전자 사태 항복 내압은 30V 정도까지 향상한다. 상기 1) 및 2)의 LOCOS 오프셋 트랜지스터의 특징을 지니지 않는 통상의 MOS 트랜지스터의 드레인 영역 및 소스 영역의 전자 사태 항복 내압은 10 V 정도이다.
또, MOS 트랜지스터에서는 게이트 전극의 전위가 GND(접지) 전위에 고정된 경우, 게이트 전극 바로 아래의 PN 접합부는 내압이 낮아진다는 것이 알려져 있다. 이 현상을 게이트 변조 접합 내압이라 하며, 통상의 MOS 트랜지스터에서는 10 V 전후의 낮은 값에서 파손된다. 한편, LOCOS 오프셋 트랜지스터에서는 도 1에 나타낸 바와 같이, 게이트 전극(53)의 단부가 LOCOS 산화막(15) 상에 있으므로, 게이트 전극(53)과 고농도 N＋영역(11d, 11s)간의 기판 수직 방향의 거리를 크게 할 수 있고, 그 결과, 게이트 변조 접합 내압이 30 V 정도까지 향상한다.
이상과 같이, 1) 드레인 영역 및 소스 영역이 고농도 N＋영역(11d, 11s)과 저농도 N－영역(3d, 3s)의 2개의 영역으로 형성되어 있고, 2) 게이트 전극(53)의 단부가 LOCOS 산화막(15) 상에 있는 2개의 구조적 방안을 채용함으로써 고내압화를 실현할 수 있는 것이다.
다음에 Masked－LDD 트랜지스터에 대하여 설명한다.
도 7은 종래의 Masked－LDD 트랜지스터를 나타내는 단면도이다.
P형의 반도체 기판(1)의 표면 측에 서로 간격을 두고 N－드레인 영역(3d)과 N－소스 영역(3s)이 형성되어 있다. N－드레인 영역(3d)과 N－소스 영역(3s) 사이의 반도체 기판(1)상에 게이트 절연막(51)이 형성되어 있다. 게이트 절연막(51)상에 게이트 전극(53)이 형성되어 있다. N－드레인 영역(3d)과 N－소스 영역(3s) 사이의 반도체 기판(1)이 채널 영역(5)으로 된다. 도시는 생략하지만, N－드레인 영역(3d), N－소스 영역(3s) 및 채널 영역(5)이 형성되어 있는 영역의 반도체 기판(1)에는 P형 웰 영역이 형성되어 있다.
N－드레인 영역(3d)의 표면 측에 N－드레인 영역(3d)의 단부와는 간격을 두고 N＋드레인 영역(11d)이 형성되어 있다. N－소스 영역(3s)의 표면 측에 N－소스 영역(3s)의 단부와는 간격을 두고 N＋소스 영역(11s)이 형성되어 있다. 즉, 위쪽으로부터 바라볼 때, N＋드레인 영역(11d) 및 N＋소스 영역(11s)은 게이트 전극(53)과는 간격을 두고 배치되어 있다.
반도체 기판(1)의 표면에 Masked－LDD 트랜지스터의 형성 영역을 확정하기 위한 LOCOS 산화막(15)이 형성되어 있다. LOCOS 산화막(15)은 게이트 절연막(51)보다 두꺼운 막두께를 갖는다. Masked－LDD 트랜지스터의 형성 영역내에는 LOCOS 산 화막(15)이 형성되지 않는다.
게이트 전극(53), N＋드레인 영역(11d), N＋소스 영역(11s) 및 LOCOS 산화막(15)상을 덮고서 반도체 기판(1)상에 산화실리콘막계 절연막(17)이 형성되어 있다. 산화실리콘막계 절연막(17)상에 금속 재료로 이루어지는 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)이 형성되어 있다. 산화실리콘막계 절연막(17)에 형성된 접속 구멍(21)을 통하여 게이트 배선(19g)은 게이트 전극(53)에 접속되고, 드레인 배선(19d)은 N＋드레인 영역(11d)에 접속되며, 소스 배선(19s)은 N＋소스 영역(11s)에 접속되어 있다.
도 7 내지 도 12를 참조하여 종래의 Masked－LDD 트랜지스터의 제조 공정을 설명한다.
P형 반도체 기판(1)에 도시하지 않는 P형 웰 영역을 형성한 후, 기존의 소자 분리 형성 기술을 이용하여 LOCOS 산화막(15)을 막두께 500 nm로 형성한다(도 8 참조).
게이트 절연막(51)을 막두께 80 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 다결정 실리콘막 및 게이트 절연막(51)을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 게이트 전극(53)을 형성하고, 게이트 전극(53)하에 게이트 절연막(51)을 형성한다. 그 후, 레지스트 패턴을 제거한다(도 9 참조).
Masked－LDD 트랜지스터의 형성 영역에 개구부를 갖는 레지스트 패턴을 형성 한 후, 인을 주입 에너지 30 KeV, 도스량 2.0×1013 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 900℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 인이 확산 및 활성화되어 저농도의 N－드레인 영역(3d) 및 N－소스 영역(3s)이 형성된다(도 10 참조).
게이트 전극(53)과, 위쪽으로부터 바라볼 때 게이트 전극(53)에 인접하고 있는 N－드레인 영역(3d) 및 N－소스 영역(3s)의 일부분을 덮는 레지스트 패턴을 형성한다. 그 레지스트 패턴을 마스크로 하여 비소를 주입 에너지 30 KeV, 도스량 5.0×1015 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 900℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 비소가 확산 및 활성화되어, 고농도의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)이 형성된다(도 11 참조). N＋드레인 영역(11d)과 그 주위를 덮는 저농도의 N－드레인 영역(3d)이 드레인 영역을 구성하고, N＋소스 영역(11s)과 그 주위를 덮는 저농도의 N－소스 영역(3s)이 소스 영역을 구성한다. 이와 같이, Masked－LDD 트랜지스터에서는 드레인 영역 및 소스 영역이 이중 확산 구조를 구비하고 있다.
상술한 바와 같이, 게이트 전극(53)과 N－드레인 영역(3d) 및 N－소스 영역(3s)의 사이에 LOCOS 산화막(15)이 개재되지 않는 것이 Masked－LDD 트랜지스터의 특징이다. 이 제조 공정으로부터 알 수 있듯이, N－드레인 영역(3d) 및 N－소스 영역(3s)은 레지스트 패턴에 의해 확정된다. 이와 같은 구조의 MOS 트랜지스터는 레지스트 패턴에 의해 고농도의 비소 주입이 부분적으로 차폐(Mask)되어 형성되므 로 Masked－LDD 트랜지스터로 불리고 있다.
제조 공정의 설명을 계속하면, 반도체 기판(1)상 전면에 산화실리콘막계 절연막(17)을 1000 nm의 막두께로 퇴적한다. 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 미리 정해진 위치의 산화실리콘막계 절연막(17)을 에칭 제거하여, N＋드레인 영역(11d), N＋소스 영역(11s), 게이트 전극(53)에 대응하는 위치에 접속 구멍(21)을 형성한다(도 12 참조).
산화실리콘막계 절연막(17)상에 알루미늄계 금속막을 형성하고, 그 금속막을 패터닝하여, 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)을 형성한다(도 7 참조).
Masked－LDD 트랜지스터와 LOCOS 오프셋 트랜지스터의 차이점은, Masked－LDD 트랜지스터는 게이트 전극의 드레인 영역측의 단부 및 소스 영역측의 단부가 LOCOS 산화막 상에 놓여 있지 않는 것이다. 그리고, 이 차이점을 반영하여 Masked－LDD 트랜지스터는 LOCOS 오프셋 트랜지스터에 비하여 대응 가능한 전압(이른바 내압)이 낮다. 그 반면, 전류 구동 능력은 Masked－LDD 트랜지스터 쪽이 크다. 즉, 중간 정도의 고내압 기능을 갖게 하면서 대전류를 흘리고자 하는 용도에는 Masked－LDD 트랜지스터가 적합하고, 전류 구동 능력을 희생시키면서도 높은 전압을 다루고자 하는 용도에는 LOCOS 오프셋 트랜지스터가 적합하다고 할 수 있다.
이상의 설명에서는 드레인 영역 및 소스 영역의 양쪽 모두가 고내압 기능을 갖는 경우에 대하여 설명하였지만, 디바이스 사양에 따라서는 드레인 영역만이 고내압 기능을 갖고 있는 경우도 있을 수 있다.
다음에, Masked－LDD 트랜지스터와 LOCOS 오프셋 트랜지스터의 공통점에 착안한다.
Masked－LDD 트랜지스터와 LOCOS 오프셋 트랜지스터의 공통 점은 게이트 절연막(51)의 막두께가 80 nm로 두꺼운 것을 들 수 있다. 이 막두께는 내압 30 V를 상정한 경우의 것이고, 요구되는 내압값이 30 V보다 높은 경우에는 이 막두께는 더욱 두꺼워진다. 즉, 게이트 전극에도 높은 전압이 인가되므로, 게이트 절연막의 절연 내성이 높은 전압에 견딜 수 있도록 그 막두께를 두껍게 할 필요가 있는 것이다.
그리고 이 점이 이들 양 디바이스의 중요 과제로 된다. 즉, 게이트 절연막(51)의 막두께가 80 nm로 두껍기 때문에 막 형성에 필요한 처리 시간이 장시간화된다. 그 결과, 막 형성시의 열처리의 영향으로, 이미 형성된 P형 웰이나 임계값 전압(Vth) 조정을 위한 채널 도프 불순물이 재분포되게 된다. 특히 게이트 절연막이 약 50 nm보다 두꺼워지면 산화 시간이 극단적으로 길어지므로, 완성된 디바이스의 특성 변동을 초래하게 된다. 이것은 고내압 트랜지스터 자신의 문제 뿐만 아니라, 다른 소자, 예컨대 용량 소자나 저항 소자, 또는 다른 용도의 트랜지스터를 동일한 반도체 기판에 형성하는 경우에 이들 소자도 동일한 영향을 받게 되므로, 이 처리 시간이 장시간화되는 문제는 복합 혼재화에 있어서 가장 큰 저해 요인으로 되고 있다.
두꺼운 게이트 절연막에는 또 하나의 큰 문제가 있다. 그 문제점을 도 13 내지 도 16을 참조하여 설명한다.
종래의 고내압 트랜지스터의 제조 공정에서는 우선, LOCOS 산화막(115)이 형성되어 있는 반도체 기판(101)상에 두꺼운 게이트 절연막(151)을 형성하고, 나아가 게이트 전극(153)을 형성하기 위한 다결정 실리콘막을 웨이퍼 전면에 형성한다(도 13 참조). 다음에, 레지스트 패턴(도시는 생략)을 이용하여 다결정 실리콘막을 에칭 제거하여 게이트 전극(153)을 형성한다(도 14 참조). 다음에, 습식 에칭 기술을 이용하여 게이트 전극(153)아래 이외의 두꺼운 게이트 절연막(151)을 제거한 후, 이온 주입법에 의해 N＋드레인 영역(103d)과 N＋소스 영역(103s)을 형성한다(도 15 참조).
상기 제조 공정에 있어서, 게이트 전극(153)아래 이외의 두꺼운 게이트 절연막(151)을 제거하는 이유는 도 14에 나타낸 바와 같이 N＋드레인 영역(11d)과 N＋소스 영역(11s)의 형성 예정 영역에 두꺼운 게이트 절연막(151)이 잔존하고 있는 상태에서는, N＋드레인 영역(103d)과 N＋소스 영역(103s)을 형성하기 위한 이온 주입시에 두꺼운 게이트 절연막(151)이 차폐물로 되어, N＋드레인 영역(103d)과 N＋소스 영역(103s)을 정상적으로 형성할 수 없기 때문이다. 이 때문에, 도 15에 나타낸 바와 같이, N＋드레인 영역(103d)과 N＋소스 영역(103s)의 형성 예정 영역에 잔존하는 두꺼운 게이트 절연막(151)을 이온 주입전에 제거할 필요가 있다.
두꺼운 게이트 절연막(151)의 제거는 습식 에칭으로 실행하지만, 두꺼운 게이트 절연막(151)의 막두께가 80 nm로 두껍기 때문에, 두꺼운 게이트 절연막(151)의 제거에 장시간의 처리가 필요하여, 제조 공정이 장시간화된다는 문제가 생긴다. 여기에서는 LOCOS 오프셋 트랜지스터의 문제점에 대하여 설명하였지만, Masked－ LDD 트랜지스터에서도 두꺼운 게이트 절연막의 제거에 장시간의 처리가 필요하다는 과제는 존재한다.
또한 이 제거 처리를 수행함으로써, 이미 형성된 LOCOS 산화막(115)도 막이 삭감되기 때문에, LOCOS 산화막(115)의 단부(도 15의 점선원 내)가 도 16에 나타낸 움푹한 부분(155)과 같이 형상이 이상하게 된다(도 16 참조). 이것은 설계 치수의 변동 뿐만 아니라 전기 특성 이상도 초래시킬 우려가 있다. Masked－LDD 트랜지스터에서도 도 7에 나타낸 바와 같이, Masked－LDD 트랜지스터의 형성 영역은 LOCOS 산화막(15)에 의해 확정되어 있으므로, LOCOS 산화막(15)의 단부에 상기와 같은 움푹한 부분이 형성됨으로써, LOCOS 오프셋 트랜지스터의 경우와 동일한 양태의 문제점이 생긴다는 문제가 있었다.
이상과 같이, 두꺼운 게이트 절연막을 형성하는 것은 디바이스를 형성함에 있어서 많은 과제가 남아 있기 때문에, 고내압 트랜지스터의 형성, 나아가서는 다른 소자와의 복합 혼재화를 곤란하게 하고 있는 것이다.
이에 본 발명은 두꺼운 게이트 절연막 형성에 기인하는 문제를 초래시키지 않고, 고내압 디바이스에도 적용 가능한 MOS 트랜지스터를 구비한 반도체 장치를 제공하는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 장치는 제1 도전형의 반도체 기판의 표면 측에 서로 간격을 두고 배치된 제2 도전형의 드레인 영역 및 소스 영역과, 상기 소스 영역과 드레인 영역 사이의 상기 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 갖고, 상기 소스 영역과 드레인 영역 사이의 상기 반도체 기판이 채널 영역으로 되어 있는 MOS 트랜지스터를 구비한 반도체 장치로서, 상기 드레인 영역은 상기 게이트 절연막 및 상기 채널 영역과는 간격을 두고 배치된 제1 드레인 영역과, 상기 제1 드레인 영역과 상기 채널 영역 사이에 상기 제1 드레인 영역 및 상기 채널 영역에 인접하여 배치된 제2 드레인 영역으로 이루어지고, 상기 게이트 전극은 상기 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 게이트 전극간 절연막을 개재하여 형성된 제2 게이트 전극으로 이루어지고, 상기 제1 게이트 전극의 상기 드레인 영역측의 단부는 위쪽으로부터 바라볼 때 상기 제1 드레인 영역과는 간격을 두고 있고, 또한 상기 제2 드레인 영역과 중첩하여 배치되어 있으며, 상기 게이트 절연막과 상기 제1 드레인 영역 사이의 상기 반도체 기판 표면은 평탄하게 형성되어 있고, 상기 제2 게이트 전극에는 게이트 전압을 부여하기 위한 게이트 배선이 접속되어 있으며, 상기 제1 게이트 전극에는 상기 게이트 배선이 접속되어 있지 않는 것이다.
본 발명의 반도체 장치를 구성하는 MOS 트랜지스터는, 게이트 전극으로서 반도체 기판 상에 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제1 게이트 전극 상에 게이트 전극간 절연막을 개재하여 형성된 제2 게이트 전극을 구비한다. 그리고, 게이트 전극에 게이트 전압을 부여하기 위한 게이트 배선은 제2 게이트 전극에 접속되고, 제1 게이트 전극에는 접속되지 않는다. 이 구조에 있어서, 게이트 전압에 대하여 게이트 전극간 절연막에 걸리는 전압(V2)와 게이트 절연막에 걸리는 전압 V1은 제2 게이트 전극과 제1 게이트 전극 사이의 용량값 C2와, 제1 게이트 전극과 반도체 기판 사이의 용량값 C1에 의해 결정된다. 즉, 게이트 전극에 인가되는 게이트 전압이 고전압이어도, 상기 용량값 C1과 C2를 조정함으로써 게이트 절연막에 걸리는 전압(V1)을 작게 할 수 있어, 두꺼운 게이트 절연막을 이용하지 않고 게이트 전극에 높은 게이트 전압이 인가되는 고내압 디바이스에 적용할 수 있다. 다만, 본 발명이 적용되는 반도체 장치는 일반적으로 고내압으로 불리는, 예컨대 15 V 이상의 고내압을 갖는 MOS 트랜지스터를 구비한 반도체 장치에 한정되는 것은 아니고, 저내압 또한 고속 동작이 가능한 MOS 트랜지스터를 구비한 반도체 장치에도 적용할 수 있다.
본 발명의 반도체 장치에 있어서, 상기 제2 게이트 전극의 단부는 위쪽으로부터 바라볼 때, 상기 제1 게이트 전극 상에만 배치되어 있는 예를 들 수 있다.
또한, 상기 제1 게이트 전극의 단부 및 측면을 덮고, 또한 상기 제2 게이트 전극과는 간격을 두고 배치된, 상기 제2 게이트 전극과 동일한 재료로 동시에 형성된 패턴이 형성되어 있도록 하여도 좋다.
또한, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 용량값이 서로 다른 복수개의 상기 MOS 트랜지스터를 구비하고 있는 예를 들 수 있다.
이 경우, 상기 복수개의 MOS 트랜지스터에 있어서, 상기 제2 게이트 전극의 레이아웃 면적만이 서로 다른 예를 들 수 있다.
또, 아날로그 회로에서는 적층 다결정 실리콘에 의한 용량 소자(2층 폴리 커패시턴스)가 많이 이용되고 있다.
이에, 상기 반도체 기판 상에 상기 제1 게이트 전극과 동일한 재료로 동시에 형성된 제1 용량 소자 전극과, 상기 제1 용량 소자 전극 상에 절연막을 개재하여 상기 제2 게이트 전극과 동일한 재료로 동시에 형성된 제2 용량 소자 전극을 갖는 용량 소자를 더 구비하고 있는 예를 들 수 있다.
본 발명의 반도체 장치에서는, MOS 트랜지스터에 대하여, 드레인 영역은 게이트 절연막 및 채널 영역과는 간격을 두고 배치된 제1 드레인 영역과, 제1 드레인 영역과 채널 영역 사이에 제1 드레인 영역 및 채널 영역에 인접하여 배치된 제2 드레인 영역으로 이루어지고, 게이트 전극은 게이트 절연막 상에 형성된 제1 게이트 전극과, 제1 게이트 전극 상에 게이트 전극간 절연막을 개재하여 형성된 제2 게이트 전극으로 이루어지고, 상기 제1 게이트 전극의 상기 드레인 영역측의 단부는 위쪽으로부터 바라볼 때 상기 제1 드레인 영역과는 간격을 두고 있고, 또한 상기 제2 드레인 영역과 중첩하여 배치되어 있으며, 상기 게이트 절연막과 상기 제1 드레인 영역 사이의 상기 반도체 기판 표면은 평탄하게 형성되어 있고, 제2 게이트 전극에는 게이트 전압을 부여하기 위한 게이트 배선이 접속되어 있으며, 제1 게이트 전극에는 게이트 배선이 접속되지 않도록 하였으므로, 게이트 절연막에 인가되는 전압을 게이트 배선에 인가되는 게이트 전압보다 작게 할 수 있기 때문에, 두꺼운 게이트 절연막을 이용하지 않고 게이트 전극에 높은 게이트 전압이 인가되는 고내압 디바이스에 적용할 수 있다.
또, 제2 게이트 전극의 단부는 위쪽으로부터 바라볼 때, 제1 게이트 전극 상에만 배치되어 있도록 하면, 제조 공정에서 제2 게이트 전극을 형성하기 위한 재료의 가공 잔사가 제1 게이트 전극의 측면에 형성되는 경우에도, 제2 게이트 전극을 상기 가공 잔사와는 절연할 수 있으므로, 트랜지스터의 전기적 특성의 안정화를 실현할 수 있다.
또한, 제1 게이트 전극의 단부 및 측면을 덮고 또한 제2 게이트 전극과는 간격을 두고 배치된, 제2 게이트 전극과 동일한 재료로 동시에 형성된 패턴이 형성되어 있도록 하면, 제2 게이트 전극을 형성하기 위한 재료의 가공 잔사가 제1 게이트 전극의 측면에 형성되는 것을 방지하여, 그 가공 잔사로 인한 문제점, 예컨대 배선부의 전기적 단락 등을 방지할 수 있다. 여기서, 상기 패턴은 제2 게이트 전극과는 간격을 두고 배치되어 있으므로, 즉 제2 게이트 전극과는 절연되어 있으므로, 상기 패턴에 게이트 전압이 인가되지 않는다. 따라서, 상기 패턴은 트랜지스터의 전기적 특성에 영향을 미치지 않는다.
또, 제1 게이트 전극과 제2 게이트 전극 사이의 용량값이 서로 다른 복수개의 MOS 트랜지스터를 구비하고 있도록 하면, 서로 다른 동작 전압을 갖는 복수개의 MOS 트랜지스터를 동일한 반도체 기판 상에 혼재시킬 수 있다.
이 경우, 상기 복수개의 MOS 트랜지스터에 있어서, 제2 게이트 전극의 레이아웃 면적만 서로 상이하게 하면, 제조 공정을 증가시키지 않고 서로 다른 동작 전압을 갖는 복수개의 MOS 트랜지스터를 형성할 수 있다.
또, 반도체 기판 상에 제1 게이트 전극과 동일한 재료로 동시에 형성된 제1 용량 소자 전극과, 제1 용량 소자 전극 상에 절연막을 개재하여 제2 게이트 전극과 동일한 재료로 동시에 형성된 제2 용량 소자 전극을 갖는 용량 소자를 더 구비하고 있도록 하면, 아날로그 회로로의 적용이 용이하게 된다.
도 17a 및 도 17b는 본 발명의 일 실시예를 개략적으로 나타내는 도면으로, 도 17a는 단면도, 도 17b는 평면도이다. 도 17a는 도 17b의 화살표 위치에서 바라본 단면도이다. 도 17b에서는 위쪽으로부터 바라볼 때 보이지 않는 부분도 실선으로 나타내고 있다. 도 17a에서는 모식적으로 게이트 배선 및 게이트 접촉도 도시하고 있다.
P형의 반도체 기판(Psub)(1)의 표면 측에 서로 간격을 두고 N－드레인 영역(3d)과 N－소스 영역(3s)이 형성된다. N－드레인 영역(3d)과 N－소스 영역(3s) 사이의 반도체 기판(1)이 채널 영역(5)으로 된다. N－드레인 영역(3d)과 N－소스 영역(3s) 사이의 반도체 기판(1)상에 게이트 절연막(7)이 형성된다. 게이트 절연 막(7)은 예컨대, 산화실리콘막으로 이루어지고, 그 막두께는 20 nm이다. 도시는 생략하지만, N－드레인 영역(3d), N－소스 영역(3s) 및 채널 영역(5)이 형성되어 있는 영역의 반도체 기판(1)에는 P형 웰 영역이 형성되어 있다.
게이트 절연막(7)상에 제1 게이트 전극(9)이 형성된다. 제1 게이트 전극(9)은 예컨대, 다결정 실리콘막으로 이루어지고, 그 막두께는 300 nm이다.
제1 게이트 전극(9)상에 게이트 전극간 절연막(11)을 개재하여 제2 게이트 전극(13)이 형성된다. 게이트 전극간 절연막(11)은 예컨대, 산화실리콘막으로 이루어지고, 그 막두께는 20 nm이다. 제2 게이트 전극(13)은 예컨대, 다결정 실리콘막으로 이루어지고, 그 막두께는 300 nm이다.
N－드레인 영역(3d)의 표면 측에 N－드레인 영역(3d)의 단부와는 간격을 두고 N＋드레인 영역(11d)이 형성된다. N－소스 영역(3s)의 표면 측에 N－소스 영역(3s)의 단부와는 간격을 두고 N＋소스 영역(11s)이 형성된다. N＋드레인 영역(11d) 및 N＋소스 영역(11s)은 N－드레인 영역(3d) 및 N－소스 영역(3s)보다 높은 N형 불순물 농도를 갖고 있다. 이와 같이, 드레인 영역 및 소스 영역은 이중 확산 구조를 구비한다.
반도체 기판(1)의 표면에 Masked－LDD 트랜지스터의 형성 영역을 확정하기 위한 LOCOS 산화막(15)이 형성된다. LOCOS 산화막(15)은 게이트 절연막(7)보다 두꺼운 막두께를 갖고, 그 막두께는 예컨대 500 nm이다. 게이트 절연막(7)상에 배치된 제1 게이트 전극(9)의 단부 부분을 제외하고 제1 게이트 전극(9)의 단부는 LOCOS 산화막(15)상에 배치되어 있다. 제1 게이트 전극(9)의 단부는 위쪽으로부터 바라볼 때, N＋드레인 영역(11d), N＋소스 영역(11s)과는 간격을 두고 배치되어 있다.
제1 게이트 전극(9), 제2 게이트 전극(13), N＋드레인 영역(11d), N＋소스 영역(11s) 및 LOCOS 산화막(15)상을 덮고서 반도체 기판(1)상에 산화실리콘막계 절연막(17)이 형성된다. 산화실리콘막계 절연막(17)상에 금속 재료, 예컨대 알루미늄으로 이루어지는 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)이 형성된다. 산화실리콘막계 절연막(17)에 형성된 접속 구멍(21)을 통하여 게이트 배선(19g)은 제2 게이트 전극(13)에 접속되고, 드레인 배선(19d)은 N＋드레인 영역(11d)에 접속되며, 소스 배선(19s)은 N＋소스 영역(11s)에 접속된다. 게이트 배선(19g)은 제1 게이트 전극(9)에는 접속되지 않는다.
도 18a 및 도 18b 내지 도 23a 및 23b는 도 17a 및 도 17b에 나타낸 Masked－LDD 트랜지스터를 형성하기 위한 제조 공정의 일례를 순서대로 나타내는 도면으로, 각 도면에서 a도(도 18a, 도 19a,...,도 23a)는 단면도, b도(도 18b, 도 19b,...,도 23b)는 평면도를 나타내고, 각 a도는 각 b도의 화살표 위치에서 바라본 단면도이다. 각 도 b에서는 위쪽으로부터 바라볼 때 보이지 않는 부분도 실선으로 나타내고 있다. 도 17a 및 도 17b 내지 도 23a 및 도 23b를 참조하여 제조 공정의 일례를 설명한다.
P형 반도체 기판(1)에 도시하지 않는 P형 웰 영역을 형성한 후, 사진 제판 기술을 이용하여 레지스트 패턴(도시는 생략)을 형성하고, 그것을 마스크로 하여 인을 주입 에너지 100 KeV, 도스량 2.0×1013 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 1000℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 인이 확산 및 활성화되어, 저농도의 N－드레인 영역(3d) 및 N－소스 영역(3s)이 형성된다(도 18a 및 도 18b 참조).
기존의 소자 분리 형성 기술을 이용하여 LOCOS 산화막(15)을 막두께 500 nm로 형성한다(도 19a 및 도 19b 참조).
게이트 절연막(7)을 막두께 20 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 이방성 건식 에칭 기술에 의해 다결정 실리콘막 및 게이트 절연막(7)을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 제1 게이트 전극(9)을 형성하고, 제1 게이트 전극(9)하에만 게이트 절연막(7)을 형성한다. 그 후, 레지스트 패턴을 제거한다(도 20a 및 도 20b 참조). 제1 게이트 전극(9)의 단부는 LOCOS 산화막(15)상에 배치되어 있다. 여기서, 게이트 절연막(7)의 에칭 제거는 습식 에칭 기술에 의해 수행하여도 좋다.
제1 게이트 전극(9)의 표면에 게이트 전극간 절연막(11)을 막두께 20 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 이방성 건식 에칭 기술에 의해 다결정 실리콘막 및 게이트 전극간 절연막(11)을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 제2 게이트 전극(13)을 형성하고, 제2 게이트 전극(13)하에만 게이트 전극간 절연막(11)을 형성한다. 그 후, 레지스트 패턴을 제거한다(도 21a 및 도 21b 참조). 위쪽으로부터 바라볼 때, 제2 게이트 전극(13)의 단부는 제1 게이트 전극(9)상에 배치되어 있다. 여기서, 게이트 전극간 절연막(11)의 에칭 제거는 습식 에칭 기술에 의해 수행하여도 좋다.
Masked－LDD 트랜지스터의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)의 형성 영역에 개구부(開口部)(22a)를 갖는 레지스트 패턴(22)을 형성한다. 개구부(22a)는 채널 길이 방향에서 제1 게이트 전극(9)과는 미리 정해진 간격을 두고 레지스트 패턴(22)에 형성된다. 레지스트 패턴(22)을 마스크로 하여 비소를 주입 에너지 30 KeV, 도스량 5.0×1015 cm-2의 조건으로 이온 주입한다. 레지스트 패턴(22)을 제거한 후, 온도 900℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 비소가 확산 및 활성화되어 고농도의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)이 형성된다(도 22a 및 도 22b 참조). N＋드레인 영역(11d)과 그 주위를 둘러싸는 저농도의 N－드레인 영역(3d)이 드레인 영역을 구성하고, N＋소스 영역(11s)과 그 주위를 둘러싸는 저농도의 N－소스 영역(3s)이 소스 영역을 구성한다. 또한 N＋드레인 영역(11d) 및 N＋소스 영역(11s)의 활성화 후의 상태를 나타내는 도 22a 및 도 22b에서는 편의상 레지스트 패턴(22)을 도시하고 있다.
반도체 기판(1)상 전면에 산화실리콘막계 절연막(17), 예컨대 NSG(Non-doped Silicate Glass) 막과 BPSG(Boro-phospho Silicate Glass) 막의 적층막을 1000 nm의 막두께로 퇴적한다. 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 미리 정해진 위치의 산화실리콘막계 절연막(17)을 에칭 제거하여, N＋드레인 영역(11d), N＋소스 영역(11s), 제2 게이트 전극(13)에 대응하는 위치에 접속 구멍(21)을 형성한다(도 23a 및 도 23b 참조).
산화실리콘막계 절연막(17)상에, 예컨대 알루미늄계 금속막을 형성하고, 그 금속막을 패터닝하여, 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)을 형성한다(도 17a 및 도 17b 참조).
이 실시예에서는 1) 드레인 영역 및 소스 영역이 이중 확산 구조를 구비하고 있고, 2) 제1 게이트 전극(9)의 단부가 게이트 절연막(7)보다 두꺼운 LOCOS 산화막(15)상에 배치되어 있는 2개의 특징을 구비하고 있으므로 드레인 영역 및 소스 영역은 고전압에 견딜 수 있다.
또한, 제1 게이트 전극(9)상에 게이트 전극간 절연막(11)을 개재하여 제2 게이트 전극(13)을 구비하여 적층 구조의 게이트 전극으로 되어 있으므로, 제2 게이트 전극(13)에 인가되는 게이트 전압이 게이트 전극간 절연막(11)과 게이트 절연막(7)으로 분압된다. 이에 따라, 게이트 전극도 고전압에 견딜 수 있다. 이것을 도 17a 및 도 17b와 도 24를 참조하여 설명한다.
도 24는 제2 게이트 전극(13)에 인가되는 게이트 전압이 게이트 전극간 절연막(11)과 게이트 절연막(7)으로 분압되는 것을 설명하기 위한 게이트 전극의 회로도이다.
제1 게이트 전극(9)과 반도체 기판(1) 사이의 용량값을 C1, 제2 게이트 전극(13)과 제1 게이트 전극(9) 사이의 용량값을 C2로 하면, 게이트 절연막(7)에 걸 리는 전압(V1) 및 게이트 전극간 절연막(11)에 걸리는 전압(V2)은 각각
Figure 112008022214014-PAT00001
Figure 112008022214014-PAT00002
로 된다.
만일 C1 = C2로 하면, 제2 게이트 전극(13)에 걸리는 전압(V1)은 제2 게이트 전극(13)에 인가되는 게이트 전압(Vdd)에 대하여 반으로 절감된다. 이것은 게이트 절연막 두께는 종래의 반이면 된다는 것을 나타내고 있다. 즉, 두꺼운 게이트 절연막을 장시간의 열처리로 형성하지 않고도 게이트 전극에 고내압 기능을 갖게 할 수 있다.
이 실시예에서는 게이트 전극간 절연막(11)을 산화실리콘막으로 구성되는 단층막으로 하였지만, 게이트 전극간 절연막은, 예컨대 산화실리콘막/질화실리콘막/산화실리콘막으로 구성되는 적층막, 이른바 ONO막이어도 좋다. 일반적으로 ONO막으로 되어 있는 것이 산화실리콘 단층막보다 절연 내성이 높기 때문에 제2 게이트 전극(13)에 인가되는 전압값의 대부분을 담당할 수 있게 된다. 즉, 게이트 절연막(7)에 걸리는 전압을 낮게 억제할 수 있게 된다. 또한 이 때, 게이트 절연막(7)은 산화실리콘막 그대로 형성할 수 있으므로, 핫 캐리어(hot carrier)의 포획으로 인한 전기 특성 변동의 문제는 원리적으로 발생하지 않는다.
게이트 절연막(7)에 걸리는 전압(V1)은 상기 계산식으로부터 산출할 수 있다. 여기서 게이트 전극간 절연막(11)을 ONO막으로 함으로써 절연 내성의 향상, 즉 분압 전압(V2)의 증대화가 가능하게 된다. 이것을 적극 이용하는 점에 대하여 설명한다. 즉, C2를 C1에 대하여 작게 설정하면, 예컨대 C2 = C1/3로 하면, 아래의 계산 결과 표로부터 Vdd = 28 V일 때, V2 = 21 V, V1 = 7 V로 되므로, 구동 전압 Vdd = 28 V의 고전압 환경하에 있지만 게이트 절연막(7)에는 7 V 밖에 인가되지 않는다.
Figure 112008022214014-PAT00003
도 25a 및 도 25b에 나타낸 바와 같이, 제1 게이트 전극(9)과 제2 게이트 전극(13)간의 게이트 전극간 절연막(11)의 면적을 반도체 기판(1)과 제1 게이트 전극(9)간의 게이트 절연막(7)의 면적보다 작게 함으로써, C2를 낮게 할 수 있다. 이와 같이, 반도체 기판(1)과 제1 게이트 전극(9)간의 게이트 절연막(7)의 면적과, 제1 게이트 전극(9)과 제2 게이트 전극(13)간의 게이트 전극간 절연막(11)의 면적 비율을 조정함으로써, 제2 게이트 전극(13)에 인가되는 게이트 전압에 대하여 게이 트 절연막(7)에 걸리는 전압을 제어할 수 있다.
또, 게이트 절연막(7)과 게이트 전극간 절연막(11)의 막두께를 조정함으로써도 용량값(C1, C2)을 제어할 수 있으므로, 게이트 절연막(7)에 걸리는 전압을 원하는 값으로 설정할 수 있다.
이와 같이, 제2 게이트 전극(13)에 인가되는 게이트 전압에 대하여 게이트 절연막(7)에 걸리는 전압은 게이트 절연막(7)과 게이트 전극간 절연막(11)의 막 종류, 게이트 절연막(7)과 게이트 전극간 절연막(11)의 면적, 게이트 절연막(7)과 게이트 전극간 절연막(11)의 막두께에 의해 제어할 수 있다.
도 17a 및 도 17b에 나타낸 실시예의 제조 공정에서는, 제1 게이트 전극(9)을 형성한 후에, 반도체 기판(1)상 전면에 게이트 전극간 절연막(11)을 개재하여 다결정 실리콘막을 형성하고, 그 다결정 실리콘막을 이방성 건식 에칭 기술에 의해 패터닝하여 제2 게이트 전극(13)을 형성하므로, 도 26a 및 도 26b에 나타낸 바와 같이, 제1 게이트 전극(9)의 측면에 다결정 실리콘 가공 잔사(23)가 형성되는 경우가 있다. 다결정 실리콘 가공 잔사(23)는 제1 게이트 전극(9) 및 N－영역(3d, 3s)과는 게이트 전극간 절연막(11)과 동일한 재료로 동시에 형성된 절연막 패턴을 개재하여 형성된다.
이 실시예에서는 다결정 실리콘 가공 잔사(23)는 제1 게이트 전극(9) 및 제2 게이트 전극(13)과는 절연되어 있으므로, 다결정 실리콘 가공 잔사(23)가 트랜지스터 동작에 악영향을 미치지 않는다. 또한, 도 27에 나타낸 바와 같이, 본원 발명의 적층 게이트 전극 구조를 통상의 MOS 트랜지스터에 적용한 경우, N＋영역(211d, 211s)을 형성하기 위한 이온 주입시에 다결정 실리콘 가공 잔사(223)가 차폐물로 되어, 도면중 부호 X의 부분에 이온이 주입되지 않기 때문에, 위쪽으로부터 바라볼 때 N＋영역(211d, 211s)이 제1 게이트 전극(209)과는 간격을 두고 형성되게 된다. 따라서, 통상의 MOS 트랜지스터 구조에서는 본원 발명의 적층 게이트 전극 구조를 채용할 수 없다.
도 27a 및 도 27b에 나타낸 실시예에 있어서, 다결정 실리콘 가공 잔사(23)는 트랜지스터 동작에 악영향을 미치는 것은 아니지만, 제조 공정 중에 다결정 실리콘 가공 잔사(23)가 벗겨져 반도체 기판 상에서 이동하면, 다결정 실리콘 가공 잔사(23)는 이른바 이물로 되어, 예컨대 배선부의 전기적 단락, 나아가서는 제품 수율의 저하를 초래하게 된다.
다음에, 다결정 실리콘 가공 잔사(23)가 발생하지 않는 실시예를 설명한다.
도 28a 및 도 28b는 또 다른 실시예를 개략적으로 나타내는 도면으로, 도 28a는 단면도, 도 28b는 평면도이다. 도 28a는 도 28b의 화살표 위치에서 바라본 단면도로서, 도 28a에서는 모식적으로 게이트 배선 및 게이트 접촉도 도시하고 있고, 도 28b에서는 위쪽으로부터 바라볼 때 보이지 않는 부분도 실선으로 나타내고 있다. 또한 도 17a 및 도 17b와 동일한 기능을 수행하는 부분에는 동일한 부호를 부여한다.
이 실시예에서는 도 17a 및 도 17b에 나타낸 실시예와 마찬가지로, 제2 게이트 전극(13)은 제1 게이트 전극(9)상에만 형성된다. 그리고, 위쪽으로부터 바라볼 때 제2 게이트 전극(13)의 단부는 제1 게이트 전극(9)의 단부와는 간격을 두고 배 치되어 있다.
이 실시예가 도 17a 및 도 17b에 나타낸 실시예와 다른 점은, 절연막 패턴(25)을 개재하여 제1 게이트 전극(9)의 단부 및 측면을 덮고, 또한 제2 게이트 전극(13)과는 간격을 두고 배치된, 제2 게이트 전극(13)과 동일한 재료로 동시에 형성된 다결정 실리콘 패턴(27)이 형성되어 있는 점이다. 다결정 실리콘 패턴(27)은 제2 게이트 전극(13)과는 간격을 두고 배치되어 있으므로, 제2 게이트 전극(13)과는 절연되어 있다. 절연막 패턴(25)은 게이트 전극간 절연막(11)과 동일한 재료로 동시에 형성된 것이다.
이 실시예에 의하면, 다결정 실리콘 패턴(27)은 제1 게이트 전극(9)의 단부 및 측면을 덮고 있으므로, 제2 게이트 전극(13)을 형성하기 위한 다결정 실리콘막을 이방성 건식 에칭 기술에 의해 패터닝할 때에 제1 게이트 전극(9)의 측면에 다결정 실리콘 가공 잔사(23)가 형성되지 않는다(도 26a 및 도 26b 참조). 이에 따라, 다결정 실리콘 가공 잔사(23)에 기인하는 문제점을 방지할 수 있다.
또한 다결정 실리콘 패턴(27)은 제2 게이트 전극과는 절연되어 있으므로, 제2 게이트 전극(13)에 인가되는 게이트 전압이 다결정 실리콘 패턴(27)을 통하여 게이트 절연막(7)에 직접 영향을 미치지 않는다. 즉, 고내압 기능을 유지할 수 있다.
상기 실시예에서는 위쪽으로부터 바라볼 때, N＋드레인 영역(11d) 및 N＋소스 영역(11s)의 양쪽 모두가 제1 게이트 전극(9)과는 간격을 두고 배치되어 있지만, 도 29a 및 도 29b에 나타낸 바와 같이, N＋드레인 영역(11d)만이 제1 게이트 전극(9)과는 간격을 두고 배치되고, N＋소스 영역(11s)은 제1 게이트 전극(9)과 인 접하여 있도록 하여도 좋다.
또, 상기 실시예에서는 드레인 영역 및 소스 영역의 양쪽 모두가 이중 확산 구조를 구비하고 있지만, 도 30a 및 도 30b에 나타낸 바와 같이, 드레인 영역만이 이중 확산 구조를 구비하고 있도록 하여도 좋다.
도 25a 및 도 25b 내지 도 30a 및 도 30b에 나타낸 각 실시예는 도 17a 및 도 17b 내지 도 23a 및 도 24b를 참조하여 설명한 제조 공정예에서 이용하는 레이아웃 형상(포토 마스크(photomask)의 CAD 데이터)을 변경함으로써 형성할 수 있다.
종래 구조의 Masked－LDD 트랜지스터를 이용하여 복수개의 게이트 전압값 용의 Masked－LDD 트랜지스터를 1개의 반도체 기판에 혼재시키는 경우에는, 여러 가지 문제가 발생한다.
도 31에 나타낸 바와 같이, 예컨대 3 종류의 게이트 전압값에 대응한 3 종류의 Masked－LDD 트랜지스터(A, B, C)를 혼재시키고 있는 경우, 이들 Masked－LDD 트랜지스터에서 게이트 절연막(351A, 351B, 351C)의 막두께를 각각 다르게 할 필요가 있었다. 즉, 게이트 전압 Vdd = 30 V의 전압으로 동작 가능한 트랜지스터(A)에서는 게이트 절연막(351A)의 막두께를 80 nm로 하고, 게이트 전압 Vdd = 22.5 V의 전압으로 동작 가능한 트랜지스터(B)에서는 게이트 절연막(351B)의 막두께를 50 nm로 하며, 게이트 전압 Vdd = 15 V의 전압으로 동작 가능한 트랜지스터(C)에서는 게이트 절연막(351C)의 막두께를 30 nm로 하는 등, 각 전압대(電厭帶)에 따른 게이트 절연막을 각각 형성할 필요가 있었다. 3 종류의 상이한 막두께의 게이트 절연막을 하나의 반도체 기판에 형성하기 위해서는 프로세스 흐름의 장시간화 문제, 마스크 세트의 작성 매수 증가 문제, 전술한 LOCOS 산화막의 막 감소 문제(도 16 참조) 등, 해결해야 할 과제가 아주 많다. 이것에 대한 자세한 것은 상기한 일본 특허 공개 공보 2005-303037호를 참조하기 바란다.
이에 반하여, 본원 발명을 구성하는 Masked－LDD 트랜지스터에서는 반도체 기판과 제1 게이트 전극간의 용량값과, 제1 게이트 전극과 제2 게이트 전극간의 용량값을 조정함으로써 게이트 절연막에 걸리는 전압을 제어할 수 있으므로, 복수 종류의 게이트 전압값에 대응한 복수 종류의 Masked－LDD 트랜지스터를 동일한 반도체 기판 상에 혼재시키는 경우에도, 이들 트랜지스터에서 게이트 절연 막두께를 서로 다르게 하지 않고, 즉 동일한 막두께의 게이트 절연막을 그대로 이용하여 동작 전압대가 서로 다른 복수 종류의 트랜지스터를 동일한 반도체 기판 상에 혼재시킬 수 있다. 도 32a 및 도 32b를 참조하여 동작 전압대가 서로 다른 3 종류의 Masked－LDD 트랜지스터를 동일한 반도체 기판 상에 혼재한 실시예를 설명한다.
도 32a 및 도 32b는 또 다른 실시예를 개략적으로 나타내는 도면으로서, 도 32a는 단면도, 도 32b는 평면도이다. 도 32a는 도 32b의 화살표 위치에서 바라본 단면도로서, 도 32a에서는 모식적으로 게이트 배선 및 게이트 접촉도 도시하고 있고, 도 32b에서는 위쪽으로부터 바라볼 때 보이지 않는 부분도 실선으로 나타내고 있다. 또한 도 17a 및 도 17b와 동일한 부분에는 동일한 부호를 부여한다.
이 실시예에서는 게이트 전압 Vdd = 30 V의 전압으로 동작 가능한 트랜지스터(A)와, 게이트 전압 Vdd = 22.5 V의 전압으로 동작 가능한 트랜지스터(B)와, 게이트 전압 Vdd = 15 V의 전압으로 동작 가능한 트랜지스터(C)를 동일한 반도체 기 판(1)상에 구비한다.
트랜지스터(A, B, C)에 있어서, 제2 게이트 전극(13－1, 13－2, 13－3)의 레이아웃 면적이 서로 상이하다. 그 외의 부분, 예컨대, 반도체 기판(1)에 형성된 P형 웰 영역, 게이트 절연막(7), 제1 게이트 전극(9), 게이트 전극간 절연막(11)에 대해서는 그 형상, 불순물 농도, 막두께 등이 3개의 트랜지스터(A, B, C)에서 동일하게 되어 있다. 또한, 게이트 전극간 절연막(11)의 평면 형상은 제2 게이트 전극(13－1, 13－2, 13－3)의 평면 형상이 서로 상이함에 따라 트랜지스터(A, B, C)에서 서로 상이하다.
즉, 트랜지스터(A, B, C)에 있어서, 제1 게이트 전극(9)과 반도체 기판(1)(P형 웰 영역) 사이의 용량값 = C1은 동일하고, 제1 게이트 전극(9)과 제2 게이트 전극(13) 사이의 용량값 = C2는 상이하다. 구체적으로는 게이트 전압 Vdd=30 V의 전압으로 동작 가능한 트랜지스터(A)는 C2 = C1/3로 되도록 조정되고, 게이트 전압 Vdd = 22.5 V의 전압으로 동작 가능한 트랜지스터(B)는 C2 = C1/2로 되도록 조정되며, 게이트 전압 Vdd = 15 V의 전압으로 동작 가능한 트랜지스터(C)는 C2 = C1로 되도록 조정된다. 이에 따라 전술한 계산식에 의하여, 게이트 절연막(7)에 걸리는 전압(V1)은 아래의 표에 나타낸 바와 같이, 3개의 트랜지스터(A, B, C)에서 모두 7.5 V가 된다. 즉, 막두께, 재료 및 형성 시기가 동일한 게이트 절연막(7)을 이용하여 인가 전압(Vdd)이 각각 30 V, 22.5 V, 15 V인 3 종류의 동작 전압대에 대응 가능한 원 칩 LSI를 얻을 수 있다.
Figure 112008022214014-PAT00004
또한, 3개의 트랜지스터(A, B, C)는 제2 게이트 전극(13-1 내지 13-3)의 레이아웃 면적(CAD 데이터)을 서로 다르게 하는 것만으로 형성할 수 있으므로, 제조 방법으로서는 전술한 도 17a 및 도 17b 내지 도 23a 및 도 23b를 참조하여 설명한 제조 공정에 의해 형성할 수 있다. 즉, 도 31을 참조하여 설명한 프로세스 흐름의 장시간화 문제나 마스크 세트의 작성 매수 증가 문제, 필드 절연막의 막 감소 문제 등을 모두 회피할 수 있다.
도 32a 및 도 32b에 나타낸 실시예에서는 3개의 트랜지스터(A, B, C)에 대하여 제2 게이트 전극(13－1, 13－2, 13－3)의 레이아웃 면적만을 서로 다르게 함으로써, 동작 전압대가 서로 다른 트랜지스터(A, B, C)를 형성하고 있지만, Masked－LDD 트랜지스터의 동작 전압대를 서로 다르게 하는 방법은 이것에 한정되는 것은 아니고, 게이트 절연막(7), 제1 게이트 전극(9), 게이트 전극간 절연막(11) 및 제1 게이트 전극(13)에 대하여 레이아웃 면적, 막두께 및 재료 중 적어도 하나를 서로 다르게 함으로써, Masked－LDD 트랜지스터의 동작 전압대를 서로 다르게 하도록 하여도 좋다. 다만, 도 31을 참조하여 설명한 상기 문제점을 고려하면, 복수개의 Masked－LDD 트랜지스터에서 제2 게이트 전극의 레이아웃 면적만을 서로 다르게 하여 동작 전압대를 서로 다르게 하도록 하는 것이 유리하다.
또, 도 32a 및 도 32b에 나타낸 실시예에서는 3개의 트랜지스터(A, B, C)는 모두 15 V 이상의 고전압에 대응한 것이지만, 본 발명을 구성하는 Masked－LDD 트랜지스터는, 예컨대 2.5 V 정도의 저전압으로 동작 가능한 트랜지스터에도 적용할 수 있으므로, 트랜지스터(A, B, C) 중의 어느 하나, 두 개, 또는 전부를 서로 동작 전압대가 다른 저전압으로 동작 가능한 트랜지스터로 하여도 좋다.
또, 도 32a 및 도 32b에 나타낸 실시예에서는 동일한 반도체 기판 상에 혼재된 트랜지스터(A, B, C)는 모두 Masked－LDD 트랜지스터이지만, 본 발명을 구성하는 Masked－LDD 트랜지스터와 통상의 MOS 트랜지스터를 동일한 반도체 기판 상에 혼재시킬 수도 있다. 그 실시예를 도 33을 참조하여 설명한다.
도 33은 또 다른 실시예를 개략적으로 나타내는 단면도이다. 도 17a과 동일한 기능을 수행하는 부분에는 동일한 부호를 부여하고. Masked－LDD 트랜지스터의 구조는 도 17a에 나타낸 실시예와 동일하므로 설명을 생략한다.
도 33에 나타낸 바와 같이, 반도체 기판(1)의 Masked－LDD 트랜지스터 형성 영역(도면에서 좌측)과는 상이한 영역에 통상의 MOS 트랜지스터(도면에서 우측)가 형성된다.
통상의 MOS 트랜지스터는 반도체 기판(1)의 표면 측에 형성된 P형 웰(도시는 생략)에 서로 간격을 두고 형성된 N＋드레인 영역(29d), N＋소스 영역(29s)을 구비한다. N＋드레인 영역(29d)과 N＋소스 영역(29s) 사이의 반도체 기판(1)이 채널 영역(31)으로 된다. 채널 영역(31)상에 게이트 절연막(33)이 형성된다. 게이트 절연막(33)은 Masked－LDD 트랜지스터의 게이트 절연막(7)과 동시에 형성된 것으로서, 예컨대 막두께가 20 nm의 산화실리콘막으로 이루어진다.
게이트 절연막(33)상에 게이트 전극(35)이 형성된다. 게이트 전극(35)은 Masked－LDD 트랜지스터의 제1 게이트 전극(9)과 동일한 재료로 동시에 형성된 것이다.
N＋드레인 영역(29d)상, N＋소스 영역(29s)상 및 게이트 전극(35)상을 덮고서 반도체 기판(1)상에 산화실리콘막계 절연막(17)이 형성된다. 산화실리콘막계 절연막(17)상에 금속 재료, 예컨대 알루미늄으로 이루어지는 게이트 배선(37g), 드레인 배선(37d) 및 소스 배선(37s)이 형성된다. 산화실리콘막계 절연막(17)에 형성된 접속 구멍(21)을 통하여 게이트 배선(37g)은 게이트 전극(35)에 접속되고, 드레인 배선(37d)은 N＋드레인 영역(29d)에 접속되며 소스 배선(37s)은 N＋소스 영역(29s)에 접속된다.
도 34 내지 도 39는 도 33에 나타낸 Masked－LDD 트랜지스터 및 통상의 MOS 트랜지스터를 형성하기 위한 제조 공정의 일례를 순서대로 나타내는 개략적인 단면도이다. 아래에 도 34 내지 도 39를 참조하여 제조 공정의 일례를 설명한다.
P형 반도체 기판(1)에 도시하지 않는 P형 웰 영역을 형성한 후, 사진 제판 기술을 이용하여 레지스트 패턴(도시는 생략)을 형성하고, 그것을 마스크로 하여 인을 주입 에너지 100 KeV, 도스량 2.0×1013 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 1000℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 인이 확산 및 활성화되어, 저농도의 N－드레인 영역(3d) 및 N－소스 영역(3s)이 형성된다(도 34 참조).
기존의 소자 분리 형성 기술을 이용하여 LOCOS 산화막(15)을 막두께 500 nm로 형성한다(도 35 참조).
게이트 절연막(7, 33)이 되는 산화실리콘막을 막두께 20 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 이방성 건식 에칭 기술에 의해 다결정 실리콘막 및 산화실리콘막을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 제1 게이트 전극(9) 및 게이트 전극(35)을 형성하고, 제1 게이트 전극(9)하에 게이트 절연막(7)을 형성하며, 게이트 전극(35)하에 게이트 절연막(33)을 형성한다. 그 후, 레지스트 패턴을 제거한다(도 36 참조). 여기서, 게이트 절연막(7, 33)을 형성하기 위한 산화실리콘막의 에칭 제거는 습식 에칭 기술에 의해 수행하여도 된다.
게이트 전극간 절연막(11)을 막두께 20 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 이방성 건식 에칭 기술에 의해 다결정 실리콘막 및 게이트 전극간 절연막(11)을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 제2 게이트 전극(13)을 형성하고, 제2 게이트 전극(13)하에 게이트 전극간 절연막(11)을 형성한다. 이 때, 제1 게이트 전극(9) 및 게이트 전극(35)의 측면에 다결정 실리콘 가공 잔사(23)가 형성된다. 그 후, 레지스트 패턴을 제거한다(도 37 참조). 여기서, 게이트 전극간 절연막(11)의 에칭 제거는 습식 에칭 기술에 의해 수행하여도 좋다.
통상의 MOS 트랜지스터의 형성 영역에 개구부를 갖는 레지스트 패턴(39)을 형성한다. 레지스트 패턴(39)을 마스크로 하여, 예컨대 등방성 에칭 기술에 의해 다결정 실리콘 가공 잔사(23)를 제거한다(도 38 참조).
Masked－LDD 트랜지스터의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)의 형성 영역에 개구부(22a)를 갖고, 통상의 MOS 트랜지스터의 형성 영역에 개구부(22b)를 갖는 레지스트 패턴(22)을 형성한다. 개구부(22a)는 채널 길이 방향에서 제1 게이트 전극(9)과는 미리 정해진 간격을 두고 레지스트 패턴(22)에 형성된다. 레지스트 패턴(22)을 마스크로 하여 비소를 주입 에너지 30 KeV, 도스량 5.0×1015 cm-2의 조건으로 이온 주입한다. 레지스트 패턴(22)을 제거한 후, 온도 900℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 비소가 확산 및 활성화되어, 고농도의 N＋드레인 영역(11d), N＋소스 영역(11s), N＋드레인 영역(29d) 및 N＋소스 영역(29s)이 형성된다(도 39 참조). 또한 N＋드레인 영역(11d) 및 N＋소스 영역(11s)의 활성화 후의 상태를 나타내는 도 39에서는, 편의상 레지스트 패턴(22)을 도시하고 있다.
반도체 기판(1)상 전면에 산화실리콘막계 절연막(17)을 1000 nm의 막두께로 퇴적한다. 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 미리 정해진 위치의 산화실리콘막계 절연막(17)을 에칭 제거하여, N＋드레인 영역(11d), N＋소스 영역(11s), 제2 게이트 전극(13), N＋드레인 영역(29d), N＋소스 영역(29s), 게이트 전극(35)에 대응하는 위치에 접속 구멍(21)을 형성한다. 산화실리콘막계 절연막(17)상에, 예컨대 알루미늄계 금속막을 형성하고, 그 금속막을 패터 닝하여 게이트 배선(19g), 드레인 배선(19d), 소스 배선(19s), 게이트 배선(37g), 드레인 배선(37d) 및 소스 배선(37s)을 형성한다(도 33 참조).
이 실시예에서는 Masked－LDD 트랜지스터에 대하여 도 24에 나타낸 바와 같이 게이트 전압을 분할함으로써 게이트 절연막(7)에 걸리는 전압을 작게 할 수 있으므로, 게이트 절연막(7)과 통상의 트랜지스터의 게이트 절연막(33)을 동일한 재료로 또한 동일한 막두께로 동시에 형성할 수 있다. 즉, 통상의 트랜지스터의 게이트 절연막(33)과 동일한 특성의 게이트 절연막(7)을 이용하여 고전압에 대응 가능한 Masked－LDD 트랜지스터를 형성할 수 있다.
또한, 이 실시예에서는 Masked－LDD 트랜지스터의 게이트 절연막(7)과 통상의 트랜지스터의 게이트 절연막(33)은 동시에 형성된 것이므로, Masked－LDD 트랜지스터와 통상의 트랜지스터를 동일한 반도체 기판 상에 혼재하는 경우에 프로세스 흐름의 간략화를 실현할 수 있으므로, 프로세스 흐름이 장시간화되는 상기 문제가 생기지 않는다. 또한 Masked－LDD 트랜지스터의 제1 게이트 전극(9)과 통상의 트랜지스터의 게이트 전극(35)은 동시에 형성된 것이므로 프로세스 흐름의 간략화를 실현할 수 있다.
도 40은 또 다른 실시예를 개략적으로 나타내는 단면도이다. 이 실시예는 Masked－LDD 트랜지스터의 형성 영역과는 상이한 반도체 기판(1)의 위치에, 제1 게이트 전극과 동일한 재료로 동시에 형성된 제1 용량 소자 전극과, 제1 용량 소자 전극 상에 절연막을 개재하여 제2 게이트 전극과 동일한 재료로 동시에 형성된 제2 용량 소자 전극을 갖는 용량 소자를 구비하고 있는 것이다. 도 17a와 동일한 기능 을 수행하는 부분에는 동일한 부호를 나타낸다. Masked－LDD 트랜지스터의 구조는 도 17a에 나타낸 실시예와 동일하므로 설명을 생략한다.
도 40에 나타낸 바와 같이, Masked－LDD 트랜지스터의 형성 영역(도면에서 좌측)과는 상이한 반도체 기판(1)의 위치에 LOCOS 산화막(15)을 개재하여 용량 소자(도면에서 우측)가 형성된다. 이 용량 소자는 LOCOS 산화막(15)상에 형성된 제1 용량 소자 전극(41u)과 제1 용량 소자 전극(41u)상에 용량 소자 전극간 절연막(43)을 개재하여 형성된 제2 용량 소자 전극(41t)을 구비한다. 제1 용량 소자 전극(41u)은 제1 게이트 전극(9)과 동일한 재료로 동시에 형성된 것이다. 용량 소자 전극간 절연막(43)은 게이트 전극간 절연막(11)과 동일한 재료로 동시에 형성된 것이다. 제2 용량 소자 전극(41t)은 제2 게이트 전극(13)과 동일한 재료로 동시에 형성된 것이다.
산화실리콘막계 절연막(17)은 제1 용량 소자 전극(41u) 및 제2 용량 소자 전극(41t)도 덮는다. 산화실리콘막계 절연막(17)상에 게이트 배선(19g), 드레인 배선(19d) 및 소스 배선(19s)과 동일한 재료로 동시에 형성된 제1 용량 소자 전극 배선(45u)과 제2 용량 소자 전극 배선(45t)이 형성된다. 산화실리콘막계 절연막(17)에 형성된 접속 구멍(21)을 통하여 제1 용량 소자 전극 배선(45u)은 제1 용량 소자 전극(41u)에 접속되고, 제2 용량 소자 전극 배선(45t)은 제2 용량 소자 전극(41t)에 접속된다.
도 41 내지 도 46은 도 40에 나타낸 Masked－LDD 트랜지스터 및 용량 소자를 형성하기 위한 제조 공정의 일례를 순서대로 나타내는 단면도이다. 도 41 내지 도 46을 참조하여 제조 공정의 일례를 설명한다.
P형 반도체 기판(1)에 도시하지 않는 P형 웰 영역을 형성한 후, 사진 제판 기술을 이용하여 레지스트 패턴(도시는 생략)을 형성하고, 그것을 마스크로 하여 인을 주입 에너지 100 KeV, 도스량 2.0×1013 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 1000℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 인이 확산 및 활성화되어, 저농도의 N－드레인 영역(3d) 및 N－소스 영역(3s)이 형성된다(도 41 참조).
기존의 소자 분리 형성 기술을 이용하여 LOCOS 산화막(15)을 막두께 500 nm로 형성한다(도 42 참조).
게이트 절연막(7)을 막두께 20 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성한다. 그것을 마스크로 하여 이방성 건식 에칭 기술에 의해 다결정 실리콘막 및 게이트 절연막(7)을 순차적으로 에칭 제거하여 다결정 실리콘막으로 이루어지는 제1 게이트 전극(9)과, 제1 용량 소자 전극(41u)을 형성하고, 제1 게이트 전극(9)하에 게이트 절연막(7)을 형성한다. 여기서 제1 용량 소자 전극(41u)하에 게이트 절연막(7)이 잔존하지만 도시는 생략한다. 그 후, 레지스트 패턴을 제거한다(도 43 참조).
게이트 전극간 절연막(11) 및 용량 소자 전극간 절연막(43)을 형성하기 위한 산화실리콘막을 막두께 20 nm로 형성한 후, 연속하여 다결정 실리콘막을 300 nm의 두께로 퇴적시킨다. 사진 제판 기술을 이용하여 레지스트 패턴을 형성하고, 그것을 마스크로 하여 이방성 건식 에칭 기술에 의해 다결정 실리콘막 및 산화실리콘막을 순차적으로 에칭 제거하여, 제1 게이트 전극(9)상에 제2 게이트 전극(13) 및 게이트 전극간 절연막(11)을 형성하고, 제1 용량 소자 전극(41u)상에 제2 용량 소자 전극(41t) 및 용량 소자 전극간 절연막(43)을 형성한다. 여기서, 제1 게이트 전극(9) 측면 및 제1 용량 소자 전극(41u) 측면에 다결정 실리콘 가공 잔사(23)(도 26a 및 도 26b 참조)가 형성되는 경우가 있지만, 도시는 생략한다. 또한 제1 용량 소자 전극(41u) 측면에 다결정 실리콘 가공 잔사(23)가 형성되어도, 다결정 실리콘 가공 잔사(23)는 LOCOS 산화막(15)상에 형성되므로, 용량 소자의 전기적 특성에 나쁜 영향을 미치지 않는다. 그 후, 레지스트 패턴을 제거한다(도 44 참조).
용량 소자 형성 영역을 덮고서 Masked－LDD 트랜지스터의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)의 형성 영역에 개구부(22a)를 갖는 레지스트 패턴(22)을 형성한다. 개구부(22a)는 채널 길이 방향에서 제1 게이트 전극(9)과는 미리 정해진 간격을 두고 레지스트 패턴(22)에 형성된다. 레지스트 패턴(22)을 마스크로 하여 비소를 주입 에너지 30 KeV, 도스량 5.0×1015 cm-2의 조건으로 이온 주입한다. 레지스트 패턴을 제거한 후, 온도 900℃, 30분간의 질소 분위기에 노출시킴으로써 주입된 비소가 확산 및 활성화되어, 고농도의 N＋드레인 영역(11d) 및 N＋소스 영역(11s)이 형성된다(도 45 참조).
반도체 기판(1)상 전면에 산화실리콘막계 절연막(17), 예컨대 NSG막과 BPSG 막의 적층막을 1000 nm의 막두께로 퇴적한다. 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 미리 정해진 위치의 산화실리콘막계 절연막(17)을 에칭 제거하여, N＋드레인 영역(11d), N＋소스 영역(11s), 제2 게이트 전극(13), 제1 용량 소자 전극(41u), 제2 용량 소자 전극(41t)에 대응하는 위치에 접속 구멍(21)을 형성한다(도 46 참조).
산화실리콘막계 절연막(17)상에, 예컨대 알루미늄계 금속막을 형성하고, 그 금속막을 패터닝하여 게이트 배선(19g), 드레인 배선(19d), 소스 배선(19s), 제1 용량 소자 전극 배선(45u), 제2 용량 소자 전극 배선(45t)을 형성한다(도 47a 및 도 47b 참조).
이 실시예에서는 용량 소자는 제1 게이트 전극(9)과 동일한 재료로 동시에 형성된 제1 용량 소자 전극(41u)과, 게이트 전극간 절연막(11)과 동일한 재료로 동시에 형성된 용량 소자 전극간 절연막(43)과, 제2 게이트 전극(13)과 동일한 재료로 동시에 형성된 제2 용량 소자 전극(41t)에 의해 형성되어 있으므로, Masked－LDD 트랜지스터의 제조 공정을 증가시키지 않고 동일한 반도체 기판(1)상에 용량 소자를 혼재시킬 수 있다.
이 실시예에서는 용량 소자를 위쪽으로부터 바라볼 때 제2 용량 소자 전극(41t)의 단부는 제1 용량 소자 전극(41u)의 단부의 내측에 배치되어 있고, 제1 용량 소자 전극(41u)의 측면에 다결정 실리콘 가공 잔사(23)(도 26a 및 도 26b 참조)가 생기는 경우가 있다. 제1 용량 소자 전극(41u)의 측면에 형성된 다결정 실리콘 가공 잔사는 LOCOS 산화막(15)상에 위치하므로 트랜지스터나 용량 소자의 전기 적 특성에 영향은 미치지 않지만, 다결정 실리콘 가공 잔사가 박리하면 상술한 바와 같이 문제를 초래하는 경우가 있다.
이에, 용량 소자에 대하여, 도 47a 및 도 47b에 나타낸 바와 같이, 위쪽으로부터 바라볼 때 제2 용량 소자 전극(41t)의 단부는 제1 용량 소자 전극(41u)의 단부의 외측에 배치되어 있고, 또한 제1 용량 소자 전극(41u)의 접촉을 형성하는 위치에는 제2 용량 소자 전극(41t)이 형성되지 않으며, 제2 용량 소자 전극(41t)은 용량 소자 전극간 절연막(43)을 개재하여 제1 용량 소자 전극(41u)의 단부 및 측면을 덮도록 하면, 제1 용량 소자 전극(41u)의 측면에 다결정 실리콘 가공 잔사(23)(도 26a 및 도 26b 참조)가 형성되는 것을 방지할 수 있다. 이 구조에서는 제1 용량 소자 전극(41u)의 측면도 이용하여 용량 소자를 형성할 수 있다. 이에 따라, 용량 소자의 용량값의 설계 자유도가 높아진다.
또, 도 48a 및 도 48b에 나타낸 바와 같이, 용량 소자를 위쪽으로부터 바라볼 때 제2 용량 소자 전극(41t)은 제1 용량 소자 전극(41u)상에만 배치되어 있고, 절연막 패턴(25)을 개재하여 제1 용량 소자 전극(41u)의 단부 및 측면을 덮는 다결정 실리콘 패턴(27)을 구비하고 있도록 하여도 좋다. 이에 따라, 제1 용량 소자 전극(41u)의 측면에 다결정 실리콘 가공 잔사(23)(도 26a 및 도 26b 참조)가 형성되는 것을 방지할 수 있다.
이상, 본 발명의 실시예를 설명하였지만, 본 발명은 이들에 한정되는 것은 아니고, 형상, 배치, 개수, 재료 등은 일례이며, 특허 청구 범위에 기재된 본 발명의 범위내에서 각종 변경이 가능하다.
도 1은 LOCOS 오프셋 트랜지스터를 개략적으로 나타내는 단면도.
도 2는 도 1에 나타낸 LOCOS 오프셋 트랜지스터의 제조 공정 일례를 설명하기 위한 최초의 공정을 나타내는 단면도.
도 3은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 4는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 5는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 6은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 7은 종래의 Masked－LDD 트랜지스터를 개략적으로 나타내는 단면도.
도 8은 도 7에 나타낸 종래의 Masked－LDD 트랜지스터의 제조 공정의 일례를 설명하기 위한 최초의 공정을 나타내는 단면도.
도 9는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 10은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 11은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 12는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 13은 두꺼운 게이트 절연막을 구비한 LOCOS 오프셋 트랜지스터를 형성할 때의 문제점을 설명하기 위한 공정의 단면도.
도 14는 상기 도 13의 공정의 계속을 나타내는 단면도.
도 15는 상기 도 14의 공정의 계속을 나타내는 단면도.
도 16은 상기 도 15의 점선 원으로 둘러싸인 부분을 확대하여 나타내는 단면 도.
도 17a 및 도 17b는 본 발명의 일 실시예를 개략적으로 나타내는 도면으로, 도 17a는 단면도, 도 17b는 평면도.
도 18a 및 도 18b는 도 17a 및 도 17b에 나타낸 Masked－LDD 트랜지스터를 형성하기 위한 제조 공정의 일례를 설명하기 위한 최초의 공정을 나타내는 도면으로, 도 18a는 단면도, 도 18b는 평면도.
도 19a 및 도 19b는 상기 제조 공정 예의 계속을 나타내는 도면으로, 도 19a는 단면도, 도 19b는 평면도.
도 20a 및 도 20b는 상기 제조 공정 예의 계속을 나타내는 도면으로, 도 20a는 단면도, 도 20b는 평면도.
도 21a 및 도 21b는 상기 제조 공정 예의 계속을 나타내는 도면으로, 도 21a는 단면도, 도 21b는 평면도.
도 22a 및 도 22b는 상기 제조 공정 예의 계속을 나타내는 도면으로, 도 22a는 단면도, 도 22b는 평면도.
도 23a 및 도 23b는 상기 제조 공정 예의 계속을 나타내는 도면으로, 도 23a는 단면도, 도 23b는 평면도.
도 24는 제2 게이트 전극에 인가되는 게이트 전압이 게이트 전극간 절연막과 게이트 절연막으로 분압되는 것을 설명하기 위한 도면.
도 25a 및 도 25b는 다른 실시예를 개략적으로 나타내는 도면으로, 도 25a는 단면도, 도 25b는 평면도.
도 26a 및 도 26b는 또 다른 실시예를 개략적으로 나타내는 도면으로, 도 26a는 단면도, 도 26b는 평면도.
도 27은 본원 발명의 적층 게이트 전극 구조를 통상의 MOS 트랜지스터에 적용한 경우의 문제점을 설명하기 위한 단면도.
도 28a 및 도 28b는 또 다른 실시예를 개략적으로 나타내는 도면으로, 도 28a는 단면도, 도 28b는 평면도.
도 29a 및 도 29b는 또 다른 실시예를 개략적으로 나타내는 도면으로, 도 29a는 단면도, 도 29b는 평면도.
도 30a 및 도 30b는 또 다른 실시예를 개략적으로 나타내는 도면으로, 도 30a는 단면도, 도 30b는 평면도.
도 31은 종래 구조의 Masked－LDD 트랜지스터를 이용하여 3 종류의 게이트 전압값에 대응한 3 종류의 Masked－LDD 트랜지스터를 동일한 반도체 기판에 혼재한 양태를 개략적으로 나타내는 단면도.
도 32a 및 도 32b는 또 다른 실시예를 개략적으로 나타내는 도면으로, 도 32a는 단면도, 도 32b는 평면도.
도 33은 또 다른 실시예를 개략적으로 나타내는 단면도.
도 34는 도 33에 나타낸 Masked－LDD 트랜지스터 및 통상의 MOS 트랜지스터를 형성하기 위한 제조 공정의 일례를 설명하기 위한 최초의 공정을 나타내는 단면도.
도 35는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 36은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 37는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 38은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 39는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 40은 또 다른 실시예를 개략적으로 나타내는 단면도.
도 41은 도 40에 나타낸 Masked－LDD 트랜지스터 및 용량 소자를 형성하기 위한 제조 공정의 일례를 설명하기 위한 최초의 공정을 나타내는 단면도.
도 42는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 43은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 44는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 45는 상기 제조 공정 예의 계속을 나타내는 단면도.
도 46은 상기 제조 공정 예의 계속을 나타내는 단면도.
도 47a 및 도 47b는 또 다른 실시예에 따른 용량 소자를 개략적으로 나타내는 도면으로, 도 47a는 단면도, 도 47b는 평면도.
도 48a 및 도 48b는 또 다른 실시예에 따른 용량 소자를 개략적으로 나타내는 도면으로, 도 48a는 단면도, 도 48b는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 반도체 기판 3d　 N－드레인 영역
3s　 N－소스 영역 5　 채널 영역
7　 게이트 절연막 9　 제1 게이트 전극
11　 게이트 전극간 절연막
13, 13－1, 13－2, 13－3　 제2 게이트 전극
15　 LOCOS 산화막(필드 절연막) 19g　 게이트 배선
41u　 제1 용량 소자 전극 41t　 제2 용량 소자 전극
43　 용량 소자 전극간 절연막

Claims (6)

  1. 제1 도전형의 반도체 기판의 표면 측에 서로 간격을 두고 배치된 제2 도전형의 드레인 영역 및 소스 영역과, 상기 소스 영역과 드레인 영역 사이의 상기 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 가지며, 상기 소스 영역과 드레인 영역 사이의 상기 반도체 기판이 채널 영역으로 되어 있는 MOS 트랜지스터를 구비한 반도체 장치에 있어서,
    상기 드레인 영역은, 상기 게이트 절연막 및 상기 채널 영역과는 간격을 두고 배치된 제1 드레인 영역과, 상기 제1 드레인 영역과 상기 채널 영역 사이에 상기 제1 드레인 영역 및 상기 채널 영역에 인접하여 배치된 제2 드레인 영역으로 이루어지고,
    상기 게이트 전극은, 상기 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 게이트 전극간 절연막을 개재하여 형성된 제2 게이트 전극으로 이루어지고,
    상기 제1 게이트 전극의 상기 드레인 영역측의 단부(端部)는 위쪽으로부터 바라볼 때 상기 제1 드레인 영역과는 간격을 두고 있고, 또한 상기 제2 드레인 영역과 중첩되어 배치되어 있으며,
    상기 게이트 절연막과 상기 제1 드레인 영역 사이의 상기 반도체 기판 표면은 평탄하게 형성되어 있으며,
    상기 제2 게이트 전극에는 게이트 전압을 부여하기 위한 게이트 배선이 접속 되어 있고, 상기 제1 게이트 전극에는 상기 게이트 배선이 접속되어 있지 않는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 위쪽으로부터 바라볼 때, 상기 제2 게이트 전극의 단부는 상기 제1 게이트 전극 상에만 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 게이트 전극의 단부 및 측면을 덮고, 또한 상기 제2 게이트 전극과는 간격을 두고 배치되어 있으며, 상기 제2 게이트 전극과 동일한 재료로 동시에 형성된 패턴이 형성되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 간의 용량값이 서로 다른 복수개의 상기 MOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 복수개의 MOS 트랜지스터에서 상기 제2 게이트 전극의 레이아웃 면적만이 서로 다른 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 기판 상에, 상기 제1 게이트 전극과 동일한 재료로 동시에 형성된 제1 용량 소자 전극과, 상기 제1 용량 소자 전극 상에 절연막을 개재하여 상기 제2 게이트 전극과 동일한 재료로 동시에 형성된 제2 용량 소자 전극을 갖는 용량 소자를 더 구비하고 있는 것을 특징으로 하는 반도체 장치.
KR1020080028349A 2007-03-28 2008-03-27 반도체 장치 KR100957069B1 (ko)

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