TW201644048A - 具有埋層之半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括一基板、一高電壓井、一源極區域、一汲極區域以及一埋層，基板具有一第一導電類型，高電壓井具有一第二導電類型，並設置於基板之中，源極區域設置於高電壓井之中，汲極區域設置於高電壓井之中，且沿著一第一方向與源極區域間隔開，埋層具有第二導電類型，並設置於源極區域與汲極區域之間的一區域之下。

Description

具有埋層之半導體裝置
本揭露書是有關於一種半導體裝置，更特別地，是有關於一種具有一埋層之半導體裝置。
超高電壓半導體裝置在顯示裝置、可攜式裝置及許多其它應用中被廣泛地使用。超高電壓半導體裝置的設計目標包括高崩潰電壓、低特定導通電阻，以及在室溫與高溫環境中的高可靠度。然而，當超高電壓半導體裝置的尺寸縮小，要達成這些目標變得具有挑戰性。
根據本揭露之一實施例，一種半導體裝置包括一基板、一高電壓井、一源極區域、一汲極區域以及一埋層，基板具有一第一導電類型，高電壓井具有一第二導電類型，並設置於基板之中，源極區域設置於高電壓井之中，汲極區域設置於高電壓井之中，且沿著一第一方向與源極區域間隔開，埋層具有第二導電類型，並設置於源極區域與汲極區域之間的一區域之下。
根據本揭露之另一實施例，一種半導體裝置包括一基板、一高電壓井、一源極區域、一汲極區域以及複數個離散的埋區域，基板具有一第一導電類型，高電壓井具有一第二導電類型，並設置於基板之中，源極區域設置於高電壓井之中，汲極區域設置於高電壓井之中，且沿著一第一方向與源極區域間隔開，數個離散的埋區域具有第二導電類型，並設置於源極區域與汲極區域之間的一區域之下。
根據本揭露又另一實施例，一種半導體裝置包括一基板、一高電壓井、一源極區域、一汲極區域以及一埋層，基板具有一第一導電類型，高電壓井具有一第二導電類型，並設置於基板之中，源極區域設置於高電壓井之中，汲極區域設置於高電壓井之中，且沿著一第一方向與源極區域間隔開，埋層具有第二導電類型，並設置於基板之中，且連接至高電壓井之一底部分，底部分係在源極區域與汲極區域之間的一區域之下。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧積體電路
110、120、500、600、700、800、900‧‧‧超高電壓金屬氧半導體（UHV MOS）裝置
130‧‧‧寄生二極體
140‧‧‧高電壓（HV）區域
150‧‧‧低電壓（LV）區域
200、1210‧‧‧基板
205、1215‧‧‧第一高電壓N型井（HVNW）
206、1216‧‧‧第二高電壓N型井
210、1220‧‧‧第一P型井（PW）
211、1221‧‧‧第二P型井
212、1222‧‧‧第三P型井
213‧‧‧第四P型井
215‧‧‧第一N型埋層（NBL）
216‧‧‧第二N型埋層
217‧‧‧第三N型埋層
220、1230‧‧‧漂移區域
220a、920a‧‧‧第一區段
220b、920b‧‧‧第二區段
221、1231‧‧‧P型頂層
222、1232‧‧‧N型漸變層
225、525、625、725、825、1235‧‧‧離散的N+型埋區域
230‧‧‧絕緣層
231～235、1241～1245‧‧‧場氧化物部分
240‧‧‧閘極氧化層
245‧‧‧閘極層
250‧‧‧間隔物
255、1255‧‧‧第一N+區域
256、1256‧‧‧第二N+區域
257、1257‧‧‧第三N+區域
260、1260‧‧‧第一P+區域
261、1261‧‧‧第二P+區域
265、1265‧‧‧層間介電（ILD）層
270、1270‧‧‧第一金屬（M1）層
275、1275‧‧‧內金屬介電（IMD）層
280、1110、1280‧‧‧第二金屬（M2）層
310、410‧‧‧橫坐標
320、420‧‧‧縱座標
330、430、350、450‧‧‧虛線
341～344、441～444‧‧‧曲線
921‧‧‧離散的P型頂層
922‧‧‧離散的N型漸變層
1000‧‧‧絕緣閘雙極電晶體（IGBT）
1010‧‧‧P+區域
1100‧‧‧高電壓（HV）二極體
1112‧‧‧第一M2部分
1114‧‧‧第二M2部分
1200‧‧‧接面場效電晶體（JFET）
1225‧‧‧N型埋層
1240‧‧‧場氧化物層
A‧‧‧區域
C-C’、D-D’‧‧‧切線

第1圖是根據本揭露書一實施例之具有超高電壓金屬氧半導體（UHV MOS）裝置之一積體電路之上視圖。
第2A圖是根據一示範實施例之一UHV MOS裝置之上視放大圖。
第2B圖是第2A圖之UHV MOS裝置之區域A之進一步的上視放大圖。
第2C圖是第2A圖之UHV MOS裝置沿著第2B圖之切線C-C’之剖面圖。
第2D圖是第2A圖之UHV MOS裝置沿著第2B圖之切線D-D’之剖面圖。
第3圖是繪示比較範例之一裝置之汲極至源極之電流–電壓特性之圖。
第4圖是根據一示範實施例，繪示第2A圖之UHV MOS裝置之汲極至源極之電流–電壓特性之圖。
第5A圖是根據一示範實施例，繪示一UHV MOS裝置之第一剖面。
第5B圖是根據示範實施例，繪示第5A圖之UHV MOS裝置之第二剖面。
第6A圖是根據一示範實施例，繪示一半導體裝置之第一剖面。
第6B圖是根據示範實施例，繪示第6A圖之半導體裝置之第二剖面。
第7A圖是根據一示範實施例，繪示一UHV MOS裝置之第一剖面。
第7B圖是根據示範實施例，繪示第7A圖之UHV MOS裝置之第二剖面。
第8A圖是根據一示範實施例，繪示一UHV MOS裝置之第一剖面。
第8B圖是根據示範實施例，繪示第8A圖之UHV MOS裝置之第二剖面。
第9A圖是根據一示範實施例，繪示一UHV MOS裝置之第一剖面。
第9B圖是根據示範實施例，繪示第9A圖之UHV MOS裝置之第二剖面。
第10圖是根據一示範實施例，繪示一絕緣閘雙極電晶體之剖面圖。
第11圖是根據一示範實施例，繪示一高電壓二極體之剖面圖。
第12圖是根據一示範實施例，繪示一接面場效電晶體之剖面圖。
現將參照本實施例之詳細描述部分，其範例係繪示於所附的圖式中。將盡可能地，相同的參考標號在所有圖式中代表相同或相似的部分。
第1圖是根據一示範實施例之具有超高電壓金屬氧半導體（Ultra-High Voltage Metal-Oxide-Semiconductor, UHV MOS）裝置之一積體電路（Integrated Circuit, IC）100之上視圖。如第1圖所示，積體電路100包括二個UHV MOS裝置110及120，以及一寄生二極體130。一高電壓（High Voltage, HV）區域140係設置於UHV MOS裝置110及120、以及寄生二極體130所圍繞的一區域的內部。一低電壓（Low Voltage, LV）區域150係設置於HV區域140之左側及下側，如第1圖所示。UHV MOS裝置110及120具有類似的結構，但具有不同的操作電壓，例如閘極電壓、源極電壓、汲極電壓、以及體電壓（bulk voltage）。UHV MOS裝置110及120皆具有相對高的崩潰電壓（高於500伏特）。半導體裝置，例如是低電壓金屬氧半導體（Low-Voltage Metal-Oxide-Semiconductor, LVMOS）裝置、雙極型接面電晶體（Bipolar Junction Transistors, BJTs）、電容、電阻等，可形成於HV區域140之中。舉例而言，以高於500伏特之高電壓操作來說，形成於HV區域140之中之半導體裝置係連接至高於500伏特之參考接地電壓。相似地，例如是LVMOS裝置、BJTs、電容、電阻等半導體裝置可形成於LV區域150之中。舉例而言，以約為5伏特或15伏特之低電壓操作來說，形成於LV區域150之中之半導體裝置係連接至約為0伏特之接地電壓。
第2A圖是根據一示範實施例之UHV MOS裝置110之上視放大圖。第2B圖是第2A圖之UHV MOS裝置110之區域A之進一步的上視放大圖。第2C圖是第2A圖之UHV MOS裝置110沿著第2B圖之切線C-C’之剖面圖。第2D圖是第2A圖之UHV MOS裝置110沿著第2B圖之切線D-D’之剖面圖。由於UHV MOS裝置120之結構係類似於UHV MOS裝置110之結構，便不提供UHV MOS裝置120之結構另外的描述。
參考第2A至2D圖，UHV MOS裝置110係提供於一P型基板（P-sub）200上方。基板200可由一P型主體矽材料、一P型磊晶層、或一P型絕緣體上之矽（Silicon-On-Insulator, SOI）材料所形成。一第一高電壓N型井（High-Voltage N-Well, HVNW）205及一第二高電壓N型井206係設置在基板200之中。第一高電壓N型井205係與第二高電壓N型井206間隔開且電性隔離。
一第一P型井（P-Well, PW）210係設置在第一高電壓N型井205之中，並延伸至第一高電壓N型井205的底部。一第二P型井211與一第三P型井212係設置在基板200之中，並位於第一高電壓N型井205與第二高電壓N型井206之間。一第四P型井213係設置在基板200中，並與第一高電壓N型井205之左側鄰接，第一高電壓N型井205之左側係與右側相對，右側為靠近第二高電壓N型井206之一側。第二P型井211係與第一高電壓N型井205之右側鄰接，第三P型井212係與第二高電壓N型井206之左側鄰接。第二P型井211與第三P型井212係間隔於彼此，以電性隔離第一高電壓N型井205與第二高電壓N型井206。
雖然繪示於第2A至2D圖中的UHV MOS裝置110只包括第二P型井211與第三P型井212，以電性隔離第一高電壓N型井205與第二高電壓N型井206，然UHV MOS裝置110可包括多於二個的P型井設置在第一高電壓N型井205與第二高電壓N型井206之間，以電性隔離第一高電壓N型井205與第二高電壓N型井206。
一第一N型埋層（N-type Buried Layer, NBL）215係形成於基板200之中，並垂直交疊（沿著如第2A至2D圖中所示之Z方向）與連接至第一P型井210之底部分。一第二N型埋層216係形成於基板200之中，並垂直交疊與連接至第一高電壓N型井205之右側底部分，如第2C及2D圖中所示。一第三N型埋層217係形成於基板200之中，並垂直交疊與連接至第二高電壓N型井206之底部分。
一漂移區域220係設置於第一高電壓N型井205之中，並與第一P型井210間隔開。漂移區域220包括複數個交替排列（沿著如第2A至2D圖中所示的Y方向）的第一區段220a及第二區段220b。各個第一區段220a包括一P型頂層221及一N型漸變層222，N型漸變層222形成於P型頂層221之頂部上方。各個第二區段220b並不包括任何的P型頂層與N型漸變層。
如第2A、2B及2D所示，複數個離散的N+ 型埋區域225係形成於基板200之中，且在漂移區域220下方之一區域中。這些離散的N+ 型埋區域225係沿著Y方向與X方向間隔於彼此。這些離散的N+ 型埋區域225係連接至第一高電壓N型井205之底部分。這些離散的N+ 型埋區域225係垂直交疊於漂移區域220之第二區段220b。N+ 型埋區域225之尺寸，以及相鄰之N+ 型埋區域225之間的間隔係由各種設計考量所決定的變數。舉例來說，但非用以限制本發明，在一示範實施例中，每個N+ 型埋區域225具有約為1微米之直徑，且在相鄰之區域225之間具有約4微米的間隔。N+ 型埋區域225之摻雜濃度係基於N+ 型埋區域225之尺寸及間隔、第一高電壓N型井205之摻雜濃度、以及UHV MOS裝置110之目標崩潰電壓所決定。舉例來說，N+ 型埋區域225可以約為1016 至1017 atoms/cm3 之濃度摻雜一N型摻雜物（例如砷或銻）。
一絕緣層230係設置在基板200之上。絕緣層230可由場氧化物（FOX）所形成。在下文中，絕緣層230以場氧化物層230稱之。場氧化物層230包括第一至第五場氧化物部分231至235。第一場氧化物部分231覆蓋第二高電壓N型井206之右側部分。第二場氧化物部分232覆蓋第一高電壓N型井205之右側邊緣部分、第二P型井211、第三P型井212、第二P型井211與第三P型井212之間的間隔、以及第二高電壓N型井206之左側邊緣部分。第三場氧化物部分233覆蓋漂移區域220。第四場氧化物部分234覆蓋第一高電壓N型井205之左側邊緣部分、第一P型井210之左側邊緣部分、以及第四P型井213之右側邊緣部分。第五場氧化物部分235覆蓋第四P型井213之左側邊緣部分。
一閘極氧化層240係設置在基板200之上，覆蓋第一P型井210之右側邊緣部分以及第一P型井210與第三場氧化物部分233之間的間隔。由例如是多晶矽（poly）所形成之一閘極層245係設置在基板200之上，覆蓋閘極氧化層240以及第三場氧化物部分233之左側部分。間隔物250係設置於閘極層245之側壁上方。
一第一N+ 區域255係設置於第一場氧化物部分231與第二場氧化物部分232之間的第二高電壓N型井206之中。一第二N+ 區域256係設置於第二場氧化物部分232與第三場氧化物部分233之間的第一高電壓N型井205之中。第二N+ 區域256構成UHV MOS裝置110之一汲極（D）區域。在下文中，第二N+ 區域256以汲極區域256稱之。一第三N+ 區域257係設置於與閘極氧化層240之左側邊緣部分相鄰之第一P型井210之右側部分之中。第三N+ 區域257構成UHV MOS裝置110之一源極（S）區域。在下文中，第三N+ 區域257以源極區域257稱之。
一第一P+ 區域260係設置於第一P型井210之左側部分之中，並與第三N+ 區域257之左側邊緣部分相鄰。第一P+ 區域260構成UHV MOS裝置110之一主體（B）區域。在下文中，第一P+ 區域260以主體區域260稱之。一第二P+ 區域261係設置於第四P型井213之中，並位於第四場氧化物部分234與第五場氧化物部分235之間。第二P+ 區域261提供一連接至基板200。在下文中，第二P+ 區域261以P型基板區域261稱之。
一層間介電（InterLayer Dielectric, ILD）層265係設置在基板200之上，並具有穿孔，以提供第一N+ 區域255、汲極區域256、閘極層245、源極區域257、主體區域260、及P型基板區域261各自的接觸點。一第一金屬（M1）層270係設置於層間介電層265之上，並包括各別連接至第一N+ 區域255、汲極區域256、閘極層245、源極區域257、主體區域260、及P型基板區域261的電性隔離部分。
一內金屬介電（Inter-Metal Dielectric, IMD）層275係設置在第一金屬層270之上，並具有各自對應至第一金屬層270之電性隔離部分的穿孔（所謂的「通孔」）。一第二金屬（M2）層280係設置於內金屬介電層275之上，並包括各自連接至第一金屬層270之電性隔離部分的電性隔離部分。
第3圖是繪示構成比較範例之一UHV MOS裝置之汲極至源極之電流–電壓特性之圖。除了比較範例之裝置並不包括數個離散的N+ 型埋區域225之外，比較範例之裝置具有類似於第2A至2D圖中所示之UHV MOS裝置110之結構。在第3圖中，橫坐標310代表汲極至源極電壓Vd（伏特），亦即施加在裝置之汲極區域與源極區域之間的電壓，而縱座標320代表汲極至源極電流Id（安培），亦即流經裝置之汲極區域與源極區域之間的電流。虛線330代表線性區域和飽和區域之間的邊界。也就是說，線性區域係位於線330的左側，飽和區域係位於線330的右側。在汲極至源極電流Id的量測期間，汲極至源極電壓Vd從0至600伏特間改變。曲線341代表固定閘極至源極電壓Vg（亦即施加在裝置之閘極層與源極區域之間的電壓）為5伏特所量測的汲極至源極電流Id。曲線342代表固定閘極至源極電壓Vg為10伏特所量測的汲極至源極電流Id。曲線343代表固定閘極至源極電壓Vg為15伏特所量測的汲極至源極電流Id。曲線344代表固定閘極至源極電壓Vg為20伏特所量測的汲極至源極電流Id。
第4圖是根據一示範實施例，繪示構成UHV MOS裝置110之汲極至源極之電流–電壓特性之圖。在第4圖中，橫坐標410代表汲極至源極電壓Vd（伏特），亦即施加在汲極區域256與源極區域257之間的電壓，而縱座標420代表汲極至源極電流Id（安培），亦即流經汲極區域256與源極區域257之間的電流。虛線430代表線性區域和飽和區域之間的邊界。也就是說，線性區域係位於線430的左側，飽和區域係位於線430的右側。在汲極至源極電流Id的量測期間，汲極至源極電壓Vd從0至600伏特間改變。曲線441代表固定閘極至源極電壓Vg為5伏特所量測的汲極至源極電流Id。曲線442代表固定閘極至源極電壓Vg為10伏特所量測的汲極至源極電流Id。曲線443代表固定閘極至源極電壓Vg為15伏特所量測的汲極至源極電流Id。曲線444代表固定閘極至源極電壓Vg為20伏特所量測的汲極至源極電流Id。
根據第3圖，當比較範例之裝置在線性區域中操作時，閘極至源極電壓Vg為5伏特之汲極至源極之電流–電壓曲線（如虛線350所圈起之區域中的曲線341所示）係平滑的，而閘極至源極電壓值Vg為10伏特、15伏特及20伏特之汲極至源極之電流–電壓曲線（如虛線350所圈起之區域中的曲線342、343及344所示）係受阻的。也就是說，當汲極至源極電壓值Vd低於60伏特時，閘極至源極電壓值Vg為10伏特、15伏特及20伏特之汲極至源極電流Id係低於閘極至源極電壓值Vg為5伏特之汲極至源極電流Id。相反地，根據第4圖，當揭露之實施例之UHV MOS裝置110在線性區域中操作時，閘極至源極電壓值Vg為5伏特、10伏特、15伏特及20伏特之汲極至源極之電流–電壓曲線（如虛線450所圈起之區域中的曲線441、442、443及444所示）係平滑的。因此，揭露之實施例之UHV MOS裝置110之汲極至源極之電流–電壓特性，相較於比較範例之裝置之汲極至源極之電流–電壓特性得到了改善。原因在於：在揭露實施例之UHV MOS裝置110中，由於數個離散的N+ 型埋區域225的存在，使汲極區域256與源極區域257之間的電子傳遞得更為平順。
下表1歸納了構成比較範例之裝置以及根據本揭露之一實施例構成之UHV MOS裝置110之電性數值。

表1  
表1中，Vt代表比較範例之裝置以及UHV MOS裝置110各別之臨界電壓。臨界電壓Vt係使用最大轉移電導（maximum transconductance, max gm）法來決定。根據最大轉移電導法，裝置之臨界電壓Vt相當於裝置之轉移電導對閘極至源極電壓（gm–Vg）特性取其最大一階導數（斜率）之點線性外推之閘極電壓軸截距，轉移電導（gm）係將汲極至源極電壓Vd維持固定時，汲極至源極電流Id變量與閘極至源極電壓Vg變量之比值，亦即。
表1中，Idlin代表比較範例之裝置以及UHV MOS裝置110各別之線性區域汲極至源極電流（亦即在線性區域之汲極源極電流）。線性區域汲極至源極電流Idlin係當汲極至源極電壓Vd為1伏特，且閘極至源極電壓Vg為15伏特時所量測之汲極至源極電流Id。
表1中，BV代表比較範例之裝置以及UHV MOS裝置110各別之截止崩潰電壓。截止崩潰電壓BV係當汲極至源極電壓Vd從0伏特增加，且閘極至源極電壓Vg為0伏特時，汲極至源極電流Id達到1微安培之汲極至源極電壓Vd的數值。
根據表1，比較範例之裝置以及揭露實施例之UHV MOS裝置110具有類似的臨界電壓Vt以及截止崩潰電壓BV。然而，揭露實施例之UHV MOS裝置110之線性區域汲極至源極電流Idlin係高於比較範例之裝置。因此，UHV MOS裝置110之導通電阻係低於比較範例之裝置。
雖上述實施例是針對第2A至2D圖所示之N型UHV MOS裝置110，然所屬領域的技術人員現將理解，所揭露之概念同樣能應用至P型UHV MOS裝置，其中所有的元件具有與N型UHV MOS裝置110相反之導電型態。
雖上述實施例之UHV MOS裝置110之絕緣層230係由場氧化物所製成，然絕緣層230可由其他合適的介電絕緣結構所製成，例如是一淺溝槽隔離（Shallow Trench Isolation, STI）結構。
雖上述實施例之UHV MOS裝置110具有二層金屬層，亦即第一金屬層270及第二金屬層280，然所屬領域的技術人員現將理解，所揭露之概念同樣能應用至只具有一層金屬層或多於二層金屬層之UHV MOS裝置。
雖上述實施例之UHV MOS裝置110中之離散的N+ 型埋區域225垂直交疊於飄移區域220之第二區段220b，然離散的N+ 型埋區域可垂直交疊於飄移區域220之第一區段220a。
第5A圖是根據一示範實施例，繪示一UHV MOS裝置500之第一剖面。第5B圖是根據示範實施例，繪示UHV MOS裝置500之第二剖面。第一剖面及第二剖面係沿著第5A及5B圖所示之Y方向交替地排列。根據第5A及5B圖，除了UHV MOS裝置500包括垂直交疊於飄移區域220之第一區段220a之複數個離散的N+ 型埋區域525之外，UHV MOS裝置500具有類似於UHV MOS裝置110之結構。類似於UHV MOS裝置110中之離散的N+ 型埋區域225，UHV MOS裝置500中之數個離散的N+ 型埋區域525係沿著UHV MOS裝置500之Y方向與X方向間隔於彼此。這些離散的N+ 型埋區域525係連接至第一高電壓N型井205之底部分。
雖上述實施例是針對第5A及5B圖所示之UHV MOS裝置500，然所屬領域的技術人員現將理解，所揭露之概念同樣能應用至其他半導體裝置。
第6A圖是根據一示範實施例，繪示一半導體裝置600之第一剖面。第6B圖是根據示範實施例，繪示半導體裝置600之第二剖面。第一剖面及第二剖面係沿著第6A及6B圖所示之Y方向交替地排列。根據第6A及6B圖，除了裝置600沒有包括飄移區域220之外，裝置600具有類似於UHV MOS裝置110之結構。裝置600包括複數個離散的N+ 型埋區域625，離散的N+ 型埋區域625係沿著Y方向與X方向間隔於彼此。這樣，數個離散的N+ 型埋區域625僅示於第6B圖，其繪示裝置600之第二剖面。這些離散的N+ 型埋區域625係連接至第一高電壓N型井205之底部分。
雖上述實施例之UHV MOS裝置600中之離散的N+ 型埋區域625是設置在基板200之中，並連接至第一高電壓N型井205之底部分，然離散的N+ 型埋區域可設置在第一高電壓N型井205之中。
第7A圖是根據一示範實施例，繪示一UHV MOS裝置700之第一剖面。第7B圖是根據示範實施例，繪示UHV MOS裝置700之第二剖面。第一剖面及第二剖面係沿著第7A及7B圖所示之Y方向交替地排列。根據第7A及7B圖，除了UHV MOS裝置700包括複數個離散的N+ 型埋區域725在第一高電壓N型井205中之飄移區域220之下之區域中之外，UHV MOS裝置700具有類似於UHV MOS裝置110之結構。這些離散的N+ 型埋區域725垂直交疊於飄移區域220之第二區段220b。
雖上述實施例之UHV MOS裝置700中之數個離散的N+ 型埋區域725是沿著Y方向與X方向間隔於彼此，然離散的N+ 型埋區域可只沿著Y方向間隔於彼此。
第8A圖是根據一示範實施例，繪示一UHV MOS裝置800之第一剖面。第8B圖是根據示範實施例，繪示UHV MOS裝置800之第二剖面。第一剖面及第二剖面係沿著第8A及8B圖所示之Y方向交替地排列。根據第8A及8B圖，除了UHV MOS裝置800包括沿著Y方向間隔與彼此之複數個離散的N+ 型埋區域825於基板200中之外，UHV MOS裝置800具有類似於UHV MOS裝置110之結構。每個離散的N+ 型埋區域825沿著X方向延伸，且垂直交疊於飄移區域220對應之第二區段220b。這些離散的N+ 型埋區域825係設置在飄移區域220之下的區域中，並連接至第一高電壓N型井205之底部分。
雖上述實施例之UHV MOS裝置800中之P型頂層221與N型漸變層222係沿著X方向延伸，然UHV MOS裝置可包括沿著X方向間隔與彼此的複數個離散的P型頂層與複數個離散的N型漸變層。
第9A圖是根據一示範實施例，繪示一UHV MOS裝置900之第一剖面。第9B圖是根據示範實施例，繪示UHV MOS裝置900之第二剖面。第一剖面及第二剖面係沿著第9A及9B圖所示之Y方向交替地排列。根據第9A及9B圖，除了UHV MOS裝置900之飄移區域之各個第一區段920a包括沿著第9A及9B圖所示之X方向間隔於彼此之複數個離散的P型頂層921、以及設置在對應之離散的P型頂層921之頂部之複數個離散的N型漸變層922之外，UHV MOS裝置900具有類似於UHV MOS裝置110之結構。各個第二區段920b沒有包括任何的P型頂層或N型漸變層。
所屬領域的技術人員亦將理解，所揭露之概念能應用至其他半導體裝置，例如是絕緣柵雙極電晶體（Insulated-Gate Bipolar Transistor, IGBT）裝置、高電壓二極體與接面場效電晶體（Junction Field-Effect Transistors, JFET）。
第10圖是根據一示範實施例，繪示一絕緣閘雙極電晶體（IGBT）1000之剖面圖。除了UHV MOS裝置110之第二N+ 區域256係由P+ 區域1010所取代之外，絕緣閘雙極電晶體1000具有類似於UHV MOS裝置110之結構。在第10圖中所示之絕緣閘雙極電晶體1000中，P+ 區域1010構成一集極（C）區域，第三N+ 區域257構成一源極（S）區域，第一P+ 區域260構成一射極（E）區域。
第11圖是根據一示範實施例，繪示一高電壓（HV）二極體1100之剖面圖。除了一第二金屬（M2）層1110包括一第一M2部分1112及一第二M2部分1114之外，高電壓二極體1100具有類似於UHV MOS裝置110之結構，其中第一M2部分1112與第一N+ 區域255及汲極區域256導電接觸，第二M2部分1114與閘極層245、源極區域257、主體區域260及P型基板區域261導電接觸。第一M2部分1112構成高電壓二極體1100之一N型終端，第二M2部分1114構成高電壓二極體1100之一P型終端。
第12圖是根據一示範實施例，繪示一接面場效電晶體（JFET）1200之剖面圖。接面場效電晶體1200係提供在一P型基板（P-sub）1210上方。一第一高電壓N型井（HVNW）1215與一第二高電壓N型井1216係設置在基板1210之中，並間隔於彼此。
一第一P型井1220係設置在基板1210中，並與第一高電壓N型井1215之左側相鄰。一第二P型井1221與一第三P型井1222係設置在基板1210中，並位於第一高電壓N型井1215與第二高電壓N型井1216之間。第二P型井1221係與第一高電壓N型井1215之右側相鄰，第三P型井1222係與第二高電壓N型井1216之左側相鄰。第二P型井1221與第三P型井1222係間隔於彼此，以電性隔離第一高電壓N型井1215與第二高電壓N型井1216。
一N型埋層1225係形成於基板1210之中。N型埋層1225垂直交疊並連接至第一高電壓N型井1215之右側底部分。
一飄移區域1230係設置在第一高電壓N型井1215之中。飄移區域1230包括複數個第一區段與第二區段，數個第一區段與第二區段係沿著第12圖中所示之Y方向交替地排列。每個第一區段包括一P型頂層1231與一N型漸變層1232，N型漸變層1232形成於P型頂層1231之頂部上方。每個第二區段並不包括任何的P型頂層或N型漸變層。雖第12圖僅繪示一個第一區段之剖面視圖，然除了第一高電壓N型井1215在第二區段之剖面視圖中形成飄移區域1230之整體之外，第二區段之剖面視圖係類似於第一區段。
複數個離散的N+ 型埋區域1235係形成於基板1210之中，並在飄移區域1230下方之區域中。這些離散的N+ 型埋區域1235係沿著第12圖所示之Y方向與X方向間隔於彼此。這些離散的N+ 型埋區域1235係連接至第一高電壓N型井1215之一底部分，並垂直交疊於漂移區域1230之第一區段。
一場氧化物層1240係設置於基板1210之上。場氧化物層1240包括第一至第五場氧化物部分1241至1245。第一場氧化物部分1241覆蓋第二高電壓N型井1216之右側部分。第二場氧化物部分1242覆蓋第一高電壓N型井1215之右側邊緣部分、第二P型井1221、第三P型井1222、第二P型井1221與第三P型井1222之間的間隔、以及第二高電壓N型井1216之左側邊緣部分。第三場氧化物部分1243覆蓋漂移區域1230。第四場氧化物部分1244覆蓋第一高電壓N型井1215之左側邊緣部分以及第一P型井1220之右側邊緣部分。第五場氧化物部分1245覆蓋第第一P型井1220之左側邊緣部分。
一第一N+ 區域1255係設置在第二高電壓N型井1216當中，並位於第一場氧化物部分1241與第二場氧化物部分1242之間。一第二N+ 區域1256係設置在第一高電壓N型井1215當中，並位於第二場氧化物部分1242與第三場氧化物部分1243之間。第二N+ 區域1256構成接面場效電晶體1200之一汲極（D）區域。在下文中，第二N+ 區域1256以一汲極區域1256稱之。一第三N+ 區域1257係設置於與第四場氧化物部分1244之右側邊緣部分相鄰之第一高電壓N型井1215之中。第三N+ 區域1257構成接面場效電晶體1200之一源極（S）區域。在下文中，第三N+ 區域1257以一源極區域1257稱之。
一第一P+ 區域1260係設置在第一高電壓N型井1215當中，並位於第三N+ 區域1257與漂移區域1230之間。第一P+ 區域1260係與源極1257及漂移區域1230間隔開，並構成接面場效電晶體1200之一閘極（G）區域。在下文中，第一P+ 區域1260以一閘極區域1260稱之。一第二P+ 區域1261係設置於第一P型井1220當中，並位於第四場氧化物部分1244與第五場氧化物部分1245之間。第二P+ 區域1261提供一連接至基板1210。在下文中，第二P+ 區域1261以P型基板區域1261稱之。
一層間介電（InterLayer Dielectric, ILD）層1265係設置在基板1210之上，並具有穿孔，以提供第一N+ 區域1255、汲極區域1256、閘極區域160、源極區域1257及P型基板區域1261各自的接觸點。一第一金屬（M1）層1270係設置於層間介電層1265之上，並包括各別連接至第一N+ 區域1255、汲極區域1256、閘極區域160、源極區域1257及P型基板區域1261的電性隔離部分。
一內金屬介電（Inter-Metal Dielectric, IMD）層1275係設置在第一金屬層1270之上，並具有各自對應至第一金屬層1270之電性隔離部分的穿孔（所謂的「通孔」）。一第二金屬（M2）層1280係設置於內金屬介電層1275之上，並包括各自連接至第一金屬層1270之電性隔離部分的電性隔離部分。
上述之實施例中的半導體裝置可在各種應用中實施，舉例來說，例如是發光二極體（Light Emitting Diode, LED）照明、節能燈具、穩壓器應用以及馬達驅動應用。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧超高電壓金屬氧半導體(UHV MOS)裝置
200‧‧‧基板
205‧‧‧第一高電壓N型井(HVNW)
206‧‧‧第二高電壓N型井
210‧‧‧第一P型井(PW)
211‧‧‧第二P型井
212‧‧‧第三P型井
213‧‧‧第四P型井
215‧‧‧第一N型埋層(NBL)
216‧‧‧第二N型埋層
217‧‧‧第三N型埋層
220‧‧‧漂移區域
220b‧‧‧第二區段
225‧‧‧離散的N+型埋區域
230‧‧‧絕緣層
231~235‧‧‧場氧化物部分
240‧‧‧閘極氧化層
245‧‧‧閘極層
250‧‧‧間隔物
255‧‧‧第一N+區域
256‧‧‧第二N+區域
257‧‧‧第三N+區域
260‧‧‧第一P+區域
261‧‧‧第二P+區域
265‧‧‧層間介電(ILD)層
270‧‧‧第一金屬(M1)層
275‧‧‧內金屬介電(IMD)層
280‧‧‧第二金屬(M2)層

Claims (19)

  1. 一種半導體裝置，包括：
    一基板，具有一第一導電類型；
    一高電壓井，具有一第二導電類型，並設置於該基板之中；
    一源極區域，設置於該高電壓井之中；
    一汲極區域，設置於該高電壓井之中，且沿著一第一方向與該源極區域間隔開；以及
    一埋層，具有該第二導電類型，並設置於該源極區域與該汲極區域之間的一區域之下。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該埋層包括複數個離散的埋區域，該些離散的埋區域沿著該第一方向以及一第二方向間隔於彼此，該第二方向與該第一方向正交。
  3. 如申請專利範圍第2項所述之半導體裝置，更包括一飄移區域，該飄移區域設置於該源極區域與該汲極區域之間的該高電壓井之中，
    其中該飄移區域包括複數個第一區段及複數個第二區段，該些第一區段及該些第二區段沿著該第二方向交替地排列，
    各該第一區段包括一頂層及一漸變層，該頂層具有該第一導電類型，該漸變層具有該第二導電類型並設置於該頂層之上，以及
    各該第二區段並不包括該頂層及該漸變層。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該些離散的埋區域垂直地交疊於該些第一區段。
  5. 如申請專利範圍第3項所述之半導體裝置，其中該些離散的埋區域垂直地交疊於該些第二區段。
  6. 如申請專利範圍第3項所述之半導體裝置，其中
    該頂層包括複數個離散的頂層，該些離散的頂層沿著該第一方向間隔於彼此；以及
    該漸變層包括複數個離散的漸變層，該些離散的漸變層沿著該第一方向間隔於彼此，並設置於對應之該些頂層的頂部上方。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該埋層係設置於該基板之中，並連接至該高電壓井之一底部分。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該埋層係設置於該高電壓井之中。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型係P型，該第二導電類型係N型。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型係N型，該第二導電類型係P型。
  11. 如申請專利範圍第1項所述之半導體裝置，更包括一絕緣層，該絕緣層設置於該基板之上且包括一隔離部分，以隔離該汲極區域與該源極區域。
  12. 如申請專利範圍第11項所述之半導體裝置，更包括一閘極氧化層及一閘極層，該閘極氧化層及該閘極層設置於該隔離部分之一邊緣與該源極區域之間的該基板之上。
  13. 如申請專利範圍第11項所述之半導體裝置，更包括至少一金屬層，該至少一金屬層設置於該基板與該絕緣層之上。
  14. 一種半導體裝置，包括：
    一基板，具有一第一導電類型；
    一高電壓井，具有一第二導電類型，並設置於該基板之中；
    一源極區域，設置於該高電壓井之中；
    一汲極區域，設置於該高電壓井之中，且沿著一第一方向與該源極區域間隔開；以及
    複數個離散的埋層，具有該第二導電類型，並設置於該源極區域與該汲極區域之間的一區域之下。
  15. 如申請專利範圍第14項所述之半導體裝置，其中該些離散的埋層係沿著該第一方向間隔於彼此。
  16. 如申請專利範圍第14項所述之半導體裝置，其中該些離散的埋層係沿著一第二方向間隔於彼此，該第二方向與該第一方向正交。
  17. 一種半導體裝置，包括：
    一基板，具有一第一導電類型；
    一高電壓井，具有一第二導電類型，並設置於該基板之中；
    一源極區域，設置於該高電壓井之中；
    一汲極區域，設置於該高電壓井之中，且沿著一第一方向與該源極區域間隔開；以及
    一埋層，具有該第二導電類型，並設置於該基板之中，且連接至該高電壓井之一底部分，該底部分係在該源極區域與該汲極區域之間的一區域之下。
  18. 如申請專利範圍第17項所述之半導體裝置，其中該埋層包括複數個離散的埋區域，該些離散的埋區域係沿著該第一方向間隔於彼此。
  19. 如申請專利範圍第17項所述之半導體裝置，其中該埋層包括複數個離散的埋區域，該些離散的埋區域係沿著一第二方向間隔於彼此，該第二方向與該第一方向正交。




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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608592B (zh) * 2017-01-25 2017-12-11 新唐科技股份有限公司 半導體裝置
TWI647788B (zh) * 2017-01-25 2019-01-11 新唐科技股份有限公司 半導體裝置
TWI731745B (zh) * 2020-07-15 2021-06-21 欣興電子股份有限公司 內埋式元件結構及其製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI613712B (zh) * 2016-12-23 2018-02-01 新唐科技股份有限公司 半導體裝置及其製造方法
TWI629785B (zh) * 2016-12-29 2018-07-11 新唐科技股份有限公司 高電壓積體電路的高電壓終端結構
TWI609487B (zh) * 2016-12-30 2017-12-21 新唐科技股份有限公司 半導體裝置
JP7143734B2 (ja) 2018-11-15 2022-09-29 富士電機株式会社 半導体集積回路
US11562995B2 (en) 2019-04-11 2023-01-24 Fuji Electric Co., Ltd. Semiconductor integrated circuit
CN112151620B (zh) * 2020-10-27 2022-07-19 杰华特微电子股份有限公司 一种具有esd防护结构的结型场效应管
CN117219654B (zh) * 2023-11-07 2024-02-23 杭州士兰微电子股份有限公司 一种高压栅极驱动电路及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882023B2 (en) 2002-10-31 2005-04-19 Motorola, Inc. Floating resurf LDMOSFET and method of manufacturing same
US8749016B2 (en) * 2010-10-06 2014-06-10 Macronix International Co., Ltd. High voltage MOS device and method for making the same
CN102157560B (zh) * 2011-03-02 2012-09-12 电子科技大学 一种高压ldmos器件
TWI440183B (zh) 2011-03-24 2014-06-01 Macronix Int Co Ltd 超高電壓ｎ型金屬氧化物半導體元件及其製造方法
CN102522428B (zh) * 2011-12-21 2014-12-17 成都成电硅海科技股份有限公司 高压ldmos结构
JP2013191597A (ja) * 2012-03-12 2013-09-26 Semiconductor Components Industries Llc 半導体装置
US9136373B2 (en) * 2013-08-16 2015-09-15 Macronix International Co., Ltd. Semiconductor device and manufacturing method for the same
TW201513348A (zh) 2013-09-23 2015-04-01 Macronix Int Co Ltd 具有供高壓側操作用之隔離構造的超高壓半導體及其製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608592B (zh) * 2017-01-25 2017-12-11 新唐科技股份有限公司 半導體裝置
TWI647788B (zh) * 2017-01-25 2019-01-11 新唐科技股份有限公司 半導體裝置
US10381347B2 (en) 2017-01-25 2019-08-13 Nuvoton Technology Corporation Semiconductor apparatus
TWI731745B (zh) * 2020-07-15 2021-06-21 欣興電子股份有限公司 內埋式元件結構及其製造方法

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