TWI634659B - 具有梯度植入區之半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件，包括具有第一導電型之基板、設置於基板中並具有第二導電型之高壓阱、設置於高壓阱中並具有第一導電型之源極阱、設置於高壓阱中並與源極阱分隔之漂移區，以及設置於高壓阱中並介於源極阱與漂移區之間且具有第二導電型之梯度植入區。

Description

具有梯度植入區之半導體元件及其製造方法

本發明是有關於一種半導體元件，特別是有關於一種具有梯度植入區(gradient implant region)之半導體元件及其製造方法。

超高壓半導體元件(ultra-high voltage semiconductor devices)係廣泛用於顯示元件、可攜式元件，以及其他各式各樣不同種類的應用。超高壓半導體元件的設計目標在於，具有高崩潰電壓(breakdown voltage)、低特定導通電阻(specific on-resistance)，並且於室溫及高溫環境兩者之下均具有高可靠性。然而，當超高壓半導體元件的尺寸開始逐漸縮小化(scale down)時，要達到這些設計目標，就會變得比較具有挑戰性。

根據本發明之一實施例，提供一種半導體元件，包括具有第一導電型之基板、設置於基板中並具有第二導電型之高壓阱、設置於高壓阱中並具有第一導電型之源極阱、設置於高壓阱中並與源極阱分隔之漂移區(drift region)，以及設置於高壓阱中並介於源極阱與漂移區之間且具有第二導電型之梯度植入區。

根據本發明之一實施例，提供一種製造半導體元件之方法，包括提供具有第一導電型之基板、於基板中形成具有第二導電型之高壓阱、於高壓阱中形成具有第一導電型之源極阱、於高壓阱中形成與源極阱分隔之漂移區，以及於高壓阱中介於源極阱與漂移區之間形成具有第二導電型之梯度植入區。

本發明所附圖式，係併入且組成本申請之一部份，繪示本發明所揭露之多個實施例，並配合說明書一同用於詳細說明本發明所揭露之多個實施例如下：

10、2200‧‧‧半導體元件

100‧‧‧基板

105‧‧‧高壓n型阱

111‧‧‧源極阱

112‧‧‧第二p型阱

120‧‧‧漂移區

120a‧‧‧第一區段

120b‧‧‧第二區段

122‧‧‧p型頂區

124‧‧‧n型梯度區

130、2210‧‧‧梯度植入區

131、2211‧‧‧第一部分

132、2212‧‧‧第二部分

140‧‧‧場氧化層

141‧‧‧第一場氧化部分

142‧‧‧第二場氧化部分

143‧‧‧第三場氧化部分

144‧‧‧第四場氧化部分

150‧‧‧閘極結構

151、1100‧‧‧閘極氧化層

152‧‧‧閘極層

153、154‧‧‧間隙物

161‧‧‧第一n型重摻雜區

162‧‧‧第二n型重摻雜區

163‧‧‧第一p型重摻雜區

164‧‧‧第二p型重摻雜區

170‧‧‧層間介電層

180、2100‧‧‧接觸層

181、2111‧‧‧第一接觸部分

182、2112‧‧‧第二接觸部分

183‧‧‧第三接觸部分

184‧‧‧第四接觸部分

600‧‧‧襯墊氧化層

610‧‧‧氮化物層

711‧‧‧第一開口

712‧‧‧第二開口

713‧‧‧第三開口

714‧‧‧第四開口

800‧‧‧光阻層

810‧‧‧開口

821‧‧‧第一區域

822‧‧‧第二區域

1810、1910‧‧‧橫坐標

1820、1920‧‧‧縱坐標

1830、1840、1930、1940‧‧‧曲線

2000‧‧‧超高壓絕緣閘極雙極性電晶體元件

2010‧‧‧超高壓二極體

B-B’、C-C’‧‧‧線段

OD‧‧‧氧化物定義區域

第1A圖根據本發明之實施例繪示半導體元件之俯視示意圖。

第1B圖繪示第1A圖所繪示之半導體元件沿著第1A圖中之線段B-B’之剖面圖。

第1C圖繪示第1A圖所繪示之半導體元件沿著第 1A圖中之線段C-C’之剖面圖。

第2A圖至第17B圖根據本發明之實施例繪示第1A圖至第1C圖所繪示之半導體元件之製造流程的示意圖。

第18圖繪示第1A圖至第1C圖所繪示之半導體元件及根據比較例之比較例半導體元件之顯示其電流對電壓特性(current vs.voltage characteristics)之模擬結果圖。

第19圖繪示第1A圖至第1C圖所繪示之半導體元件及根據比較例之比較例半導體元件之顯示其崩潰特性(breakdown characteristics)之模擬結果圖。

第20A圖及第20B圖根據本發明之實施例繪示超高壓絕緣閘極雙極性電晶體(insulator gate bipolar transistor,IGBT)元件之剖面圖。

第21A圖及第21B圖根據本發明之實施例繪示超高壓二極體之剖面圖。

第22A圖及第22B圖根據本發明之實施例繪示半導體元件之剖面圖。

本揭露之各實施例，將於下文中詳細進行說明，而其中一些實施例繪示於所附圖式之中。本揭露之各個圖式之中，盡可能使用相同的符號，以表示相同或相似的部分。

第1A圖根據本發明之實施例繪示半導體元件10之 俯視示意圖。第1A圖繪示了不具場氧化物形成的氧化物定義區域(oxide defined area,OD)OD。第1B圖繪示半導體元件10沿著第1A圖中之線段B-B’之剖面圖。第1C圖繪示半導體元件10沿著第1A圖中之線段C-C’之剖面圖。

如第1A圖至第1C圖所示，半導體元件10包括p型基板(P-Sub)100。基板100可由p型矽塊材(bulk silicon material)、p型磊晶層，或p型絕緣層上矽(silicon-on-insulator)材料所形成。第一p型阱(p-well,PW)，又稱源極阱111，設置於高壓n型阱(high-voltage n-well,HVNW)105中，並與高壓n型阱105的左側邊緣靠近但分隔。源極阱111構成半導體元件10的源極阱。第二p型阱112設置於基板100中，位於高壓n型阱105之外並鄰接其左側邊緣。漂移區120設置於高壓n型阱105中，並且如第1A圖至第1C圖所示，與源極阱111的右側邊緣分隔。漂移區120包括多個交錯排列的第一區段120a以及第二區段120b。每一個第一區段120a包括p型頂區(p-type top region,P-top)以及設置於p型頂區122之上的n型梯度區(n-type grade region,N-grade)124。每一個第二區段120b包括n型梯度區124。換句話說，n型梯度區124設置於包括第一區段120a及第二區段120b的整個漂移區120中，而p型頂區122僅設置於第一區段120a中。

n型梯度植入區130設置於高壓n型阱105中，並介於漂移區120與源極阱111之間。梯度植入區130之摻雜濃度 具有沿著平行於基板100的主要表面之水平方向上的梯度分布(gradient profile)。具體而言，如第1B圖及第1C圖所示，梯度植入區130包括了位於梯度植入區130中之右側並靠近漂移區120的第一部分131，以及位於梯度植入區130中之左側並靠近源極阱111的第二部分132。第一部分131之摻雜濃度大於第二部分132之摻雜濃度。此外，第一部分131之深度大於第二部分132之深度。

絕緣層，又稱場氧化層140，設置於基板100之上。場氧化層140可由場氧化物(field oxide,FOX)形成。場氧化層140包括與漂移區120分隔的第一場氧化部分141，覆蓋漂移區120的第二場氧化部分142，覆蓋源極阱111之左側邊緣部分、高壓n型阱105之左側邊緣部分、及第二p型阱112右側邊緣部分的第三場氧化部分143，以及覆蓋第二p型阱112之左側邊緣部分的第四場氧化部分144。

半導體元件10更包括設置於基板100之上並重疊於第二場氧化部分142之左側部分及源極阱111之右側邊緣部分的閘極結構150。閘極結構150包括閘極氧化物層151、閘極層152，以及側壁之間隙物153、間隙物154。閘極氧化層151設置於基板100之上並鄰接於第二場氧化部分142。閘極層151重疊於梯度植入區130之第二部分132以及源極阱111之右側邊緣部分。閘極層152設置於閘極氧化層151之上，並重疊於第二場氧化部分142之左側邊緣部分、高壓n型阱105中介於第二場氧化部分 142與源極阱111之間的部分，以及源極阱111的右側邊緣部分。間隙物153設置於閘極層152之右側側壁。間隙物154設置於閘極層152之左側側壁以及閘極氧化層151之左側側壁。

第一n型重摻雜區(N+)161設置於高壓n型阱105中並介於第一場氧化部分141與第二場氧化部分142之間。第二n型重摻雜區(N+)162設置於源極阱111中並鄰接間隙物154。第一p型重摻雜區(P+)163設置於源極阱111中並鄰接第二n型重摻雜區162。第二p型重摻雜區(P+)164設置於第二p型阱112中並介於第三氧化部分143與第四氧化部分144之間。第一n型重摻雜區161構成半導體元件10的汲極區。第二n型重摻雜區162及第一p型重摻雜區構成半導體元件10的源極區。第二p型重摻雜區164構成半導體元件10的基極區。

半導體元件10更包括設置於基板100之上的層間介電層(interlayer dielectric layer,ILD layer)170。層間介電層170包括多個穿孔以暴露基板100上的多個區域。接觸層180為設置於層間介電層170之上的導電材料層。具體而言，接觸層180包括重疊於並接觸第一n型重摻雜區161的第一接觸部分181，重疊於並接觸閘極層152的第二接觸部分182，重疊於並接觸第二n型重摻雜區162、及第一p型重摻雜區的第三接觸部分183，以及重疊於並接觸第二p型重摻雜區164的第四接觸部分184。接觸層180之上可形成額外的介電層以及接觸層。

第2A圖至第17B圖根據本發明之實施例繪示第1A 圖至第1C圖所繪示之半導體元件10之製造流程的示意圖。第2A圖、第3A圖、第4A圖、……、及第17A圖繪示半導體元件10之製造流程中，沿著第1A圖中之線段B-B’之剖面圖。第2B圖、第3B圖、第4B圖、……、及第17B圖繪示半導體元件10之製造流程中，沿著第1A圖中之線段C-C’之剖面圖。

首先，請參照第2A圖及第2B圖，提供基板100。於基板100中形成高壓n型阱105，並自基板100的頂表面向下延伸。基板100可由p型矽塊材、p型磊晶層，或p型絕緣層上矽材料所形成。舉例而言，可以進行光微影(photolithography)製程以定義高壓n型阱105所要形成之區域，並於上述所定義之區域中進行離子植入(ion implantation)製程以植入摻雜濃度為每平方公分約10¹¹至10¹³個原子的n型摻雜物(例如磷或砷)，再進行加熱製程以驅使所植入的摻雜物達到預定之深度，來形成高壓n型阱105。

請參照第3A圖及第3B圖，係於高壓n型阱105中形成源極阱111，並與高壓n型阱105的左側邊緣部分靠近但分隔。第二p型阱112設置於基板100中，位於高壓n型阱105之外並鄰接其左側邊緣。舉例而言，可以進行光微影製程以定義源極阱111以及第二p型阱112所要形成之區域，並於上述所定義之區域中進行離子植入製程以植入摻雜濃度為每平方公分約10¹²至10¹⁴個原子的p型摻雜物(例如硼)，再進行加熱製程以驅使所植入的摻雜物達到預定之深度，來形成源極阱111以及第二p 型阱112。

請參照第4A圖及第4B圖，係於高壓n型阱105中的對應於第1A圖所示之第一區段120a之區域中形成p型頂區122。對應於第1A圖所示之第二區段120b之區域中不會形成p型頂區122。舉例而言，可以進行光微影製程以定義多個第一區段120a，並於多個第一區段120a中進行離子植入製程以植入摻雜濃度為每平方公分約10¹¹至10¹⁴個原子的p型摻雜物(例如硼)，來形成p型頂區122。

請參照第5A圖及第5B圖，係於高壓n型阱105中的對應於第1A圖所示之第一區段120a以及第二區段120b之區域中形成n型梯度區124。舉例而言，可以進行光微影製程以於高壓n型阱105中定義n型梯度區124所要形成之區域，並於所定義之區域中進行離子植入製程以植入摻雜濃度為每平方公分約10¹¹至10¹⁴個原子的p型摻雜物(例如硼)，來形成p型頂區122。

請參照第6A圖及第6B圖，係於第5A圖及第5B圖所示之結構之整個表面上形成襯墊氧化層600。舉例而言，可以進行氧化，來形成襯墊氧化層600。於襯墊氧化層600的整個表面上形成氮化物層610。舉例而言，可以進行沉積，來形成氮化物層610。

請參照第7A圖及第7B圖，係於氮化物層610中形成第一開口711、第二開口712、第三開口713及第四開口714， 以暴露要形成於基板100中的主動元件區域(active device regions)。具體而言，第一開口711暴露高壓n型阱105之右側區域。第二開口712暴露包括第一區段120a及第二區段120b的漂移區120、高壓n型阱105靠近漂移區120之右側邊緣的部分，以及高壓n型阱105靠近漂移區120之左側邊緣的部分。第三開口713暴露源極阱111的左側邊緣部分、高壓n型阱105的左側邊緣部分，以及第二p型阱112的右側邊緣部分。第四開口714暴露第二p型阱112的左側邊緣部分。舉例而言，可以進行光微影製程以於氮化物層610中定義第一開口711、第二開口712、第三開口713以及第四開口714所要形成之區域，並進行蝕刻製程移除上述所定義之區域中的氮化物材料，來形成第一開口711、第二開口712、第三開口713以及第四開口714。

請參照第8A圖及第8B圖，係於第7A圖及第7B圖所示之結構上形成包括開口810的光阻層800。開口810暴露用以形成梯度植入區130的，高壓n型阱中介於漂移區120與源極阱111之間的區域。舉例而言，可以進行光微影製程形成包括開口810的光阻層800。氮化物層610部分覆蓋由開口810所暴露的高壓n型阱105的區域。也就是說，高壓n型阱105包括既不被光阻層800所覆蓋，也不被氮化物層610所覆蓋的第一區域821，以及雖不被光阻層800所覆蓋，但被氮化物層610所覆蓋的第二區域822。

請參照第9A圖及第9B圖，係於高壓n型阱105中 由光阻層800之開口810所定義之區域中形成梯度植入區130。梯度植入區130包括既不被光阻層800所覆蓋也不被氮化物層610所覆蓋之第一區域821中的第一部分131，以及雖不被光阻層800所覆蓋但被氮化物層610所覆蓋之第二區域822中的第二部分132。舉例而言，可於所定義之區域中進行離子植入製程以植入摻雜濃度為每平方公分約10¹²至10¹⁴個原子的n型摻雜物(例如磷或砷)，來形成梯度植入區130。植入劑量(implantation dosage)以及植入能量(implantation energy)均為可變量。於離子植入製程中，氮化物層610作為植入硬遮罩，以阻擋部分的摻雜離子。結果是，第一部分131之摻雜濃度大於第二部分132之摻雜濃度。此外，第一部分131之深度大於第二部分132之深度。於形成梯度植入區130之後，移除光阻層800。

請參照第10A圖及第10B圖，係於第9A圖及第9B圖所示之結構上形成場氧化層140。場氧化層140包括第一場氧化部分141、第二場氧化部分142、第三場氧化部分143，以及第四場氧化部分144。舉例而言，可以於基板100上由氮化物層610所暴露的區域進行熱氧化製程，來形成場氧化層140。於形成場氧化層140之後，移除氮化物層610以及襯墊氧化層600。

請參照第11A圖及第11B圖，係於第10A圖及第10B圖所示之結構之表面部分上形成閘極氧化層1100。於第一場氧化部分141與第二場氧化部分142之間形成閘極氧化層1100之第一部份、於第二場氧化部分142與第三場氧化部分143之間 形成閘極氧化層1100之第二部份，而於第三場氧化部分143與第四場氧化部分144之間形成閘極氧化層1100之第三部份。舉例而言，可以進行犧牲氧化(sacrificial oxidation)製程形成犧牲氧化層，並進行清除製程移除犧牲氧化層，再進行氧化製程，來形成閘極氧化層1100。

請參照第12A圖及第12B圖，係於閘極氧化層1100之上形成閘極層152，並覆蓋第二場氧化部分142之左側部分部分及源極阱111之右側邊緣部分。閘極層152可包括多晶矽層以及形成於此多晶矽層之上的矽化鎢層。舉例而言，可於第11A圖及第11B圖之結構之整個表面上進行沉積製程以沉積多晶矽層及矽化鎢層，並進行光微影製程定義閘極層152所要形成之區域，再進行蝕刻製程移除於上述所定義之區域之外的多晶矽層及矽化鎢層，來形成閘極層152。於形成閘極層152之後，利用蝕刻移除未被閘極層152所覆蓋的閘極氧化層1100。被閘極層152所覆蓋的閘極氧化層1100構成閘極氧化層151。

請參照第13A圖及第13B圖，係於閘極層152之右側側壁形成間隙物153。於閘極層152之左側側壁以及閘極氧化層151之左側側壁形成間隙物154。間隙物153及間隙物154可為四乙氧基矽烷(tetraethoxysilane,TEOS)氧化物膜。舉例而言，可以進行沉積製程沉積四乙氧基矽烷氧化物膜，並進行蝕刻製程移除位於間隙物153及間隙物154所要形成之區域之外的四乙氧基矽烷氧化物膜。

請參照第14A圖及第14B圖，係於基板100中形成第一n型重摻雜區161以及第二n型重摻雜區162。可以進行光微影製程定義第一n型重摻雜區161以及第二n型重摻雜區162所要形成之區域，並於上述所定義之區域中進行離子植入製程以植入摻雜濃度為每平方公分約10¹⁵至10¹⁶個原子的n型摻雜物(例如磷或砷)，來形成第一n型重摻雜區161以及第二n型重摻雜區162。

請參照第15A圖及第15B圖，係於基板100中形成第一p型重摻雜區163以及第二p型重摻雜區164。可以進行光微影製程定義第一p型重摻雜區163以及第二p型重摻雜區164所要形成之區域，並於上述所定義之區域中進行離子植入製程以植入摻雜濃度為每平方公分約10¹⁵至10¹⁶個原子的p型摻雜物(例如硼)，來形成第一p型重摻雜區163以及第二p型重摻雜區164。

請參照第16A圖及第16B圖，係於第15A圖及第15B圖之結構之整個表面上形成層間介電層170。層間介電層170包括多個穿孔以暴露基板100上的多個區域。層間介電層170可包括未摻雜矽酸鹽玻璃(undoped silicate glass,USG)及/或硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)。舉例而言，可以進行沉積製程以沉積未摻雜矽酸鹽玻璃及/或硼磷矽酸鹽玻璃層，並進行光微影製程以定義多個通孔所要形成之區域，再進行蝕刻製程移除於上述所定義之區域中的未摻雜矽酸鹽玻璃及 /或硼磷矽酸鹽玻璃，來形成層間介電層170。

請參照第17A圖及第17B圖，係於第16A圖及第16B圖之結構之整個表面上形成接觸層180。接觸層180包括第一接觸部分181、第二接觸部分182、第三接觸部分183，以及第四接觸部分184。接觸層180可由例如鋁或鋁銅合金的金屬所形成。舉例而言，可以進行沉積製程沉積金屬層，並進行光微影製程定義第一接觸部分181、第二接觸部分182、第三接觸部分183以及第四接觸部分184所要形成之區域，再進行蝕刻製程移除於上述所定義之區域之外的金屬，來形成接觸層180。

第18圖繪示根據本發明之實施例之半導體元件10及根據比較例之比較例半導體元件之顯示其電流對電壓特性之模擬結果圖。此處之比較例半導體元件具有與半導體元件10相似的結構，除了比較例半導體元件不具有梯度植入區130之外。於第18圖中，橫坐標1810代表以伏特(Volts,V)為單位的汲極電壓(意即於半導體元件10之第一接觸部分181與第三接觸部分183之間所提供的電壓)，而縱座標代表以安培(Amperes,A)為單位的汲極電流(意即於半導體元件10之第一接觸部分181與第三接觸部分183之間所測量到的電流)。曲線1830繪示半導體元件10之電流對電壓特性。曲線1840繪示比較例半導體元件之電流對電壓特性。於模擬中，橫坐標1810上之汲極電壓自0伏特上升至2伏特。閘極-源極電壓V _gs(意即於半導體元件10之第二接觸部分182與第三接觸部分183之間所提供的電壓)維 持在20伏特。基極-源極電壓V _bs(意即於半導體元件10之第四接觸部分184與第三接觸部分183之間所提供的電壓)維持在0伏特。如第18圖所示，當汲極電壓為1伏特時，半導體元件10之汲極電流比比較例半導體元件之汲極電流高約10.6%。因此，當汲極電壓為1伏特時，半導體元件10之特定導通電阻比比較例半導體元件之特定導通電阻低約10.6%。

第19圖繪示根據本發明之實施例之半導體元件10及根據比較例之比較例半導體元件之顯示其崩潰特性之模擬結果圖。於第19圖中，橫坐標1910代表以伏特為單位的汲極電壓，而縱座標代表以安培為單位的汲極電流。曲線1930繪示半導體元件10之電流對電壓特性。曲線1940繪示比較例半導體元件之電流對電壓特性。於模擬中，橫坐標1910上之汲極電壓自0伏特上升至900伏特。閘極-源極電壓V _gs及基極-源極電壓V _bs維持在0伏特。如第19圖所示，半導體元件10及比較例半導體元件兩者的閉態崩潰電壓(off-breakdown voltage)均約為750伏特。因此，半導體元件10及比較例半導體元件兩者的崩潰特性相似，且添加梯度植入區130對半導體元件10的閉態崩潰電壓不會有實質上的影響。

雖然參照第1A圖至第1C圖所描述之實施例，係針對超高壓n型金屬氧化物半導體(n-type metal oxide semiconductor,NMOS)元件進行描述，然而本發明所屬技術領域具有通常知識者應當能夠理解到本發明所揭露之內容同樣可以 應用於p型金屬氧化物半導體(p-type metal oxide semiconductor,PMOS)元件。本發明所屬技術領域具有通常知識者也應當能夠理解到，本發明所揭露之內容同樣可以應用於其他超高壓半導體元件，例如超高壓絕緣閘極雙極性電晶體元件，以及超高壓二極體。

第20A圖及第20B圖根據本發明之實施例繪示超高壓絕緣閘極雙極性電晶體元件2000之剖面圖。其中第20A圖繪示超高壓絕緣閘極雙極性電晶體元件2000沿著對應於第1A圖中線段B-B’之線段之剖面圖。第20B圖繪示超高壓絕緣閘極雙極性電晶體元件2000沿著對應於第1A圖中線段C-C’之線段之剖面圖。超高壓絕緣閘極雙極性電晶體元件2000與半導體元件10之間的其中一個區別在於半導體元件10之第一n型重摻雜區161被置換為p型重摻雜區2010。於第20A圖及第20B圖所繪示之超高壓絕緣閘極雙極性電晶體元件2000中，p型重摻雜區2010構成集極區，閘極結構150構成基極區，而第二n型重摻雜區162及第一p型重摻雜區163共同構成射極區。

第21A圖及第21B圖根據本發明之實施例繪示超高壓二極體2100之剖面圖。其中第21A圖繪示超高壓二極體2100沿著對應於第1A圖中線段B-B’之線段之剖面圖。第21B圖繪示超高壓二極體2100沿著對應於第1A圖中線段C-C’之線段之剖面圖。超高壓二極體2100與半導體元件10之間的其中一個區別在於半導體元件10之接觸層180被置換為接觸層2110。接觸層2110 包括與第一n型重摻雜區161導電接觸(conductively contact)之第一接觸部分2111，以及與閘極層152、第二n型重摻雜區162、第一p型重摻雜區163及第二p型重摻雜區164導電接觸之第二接觸部分2112。第一接觸部分2111構成了超高壓二極體2100之n型端，而第二接觸部分2112構成了超高壓二極體2100之p型端。

於第1A圖至第1C圖所繪示的實施例中，梯度植入區130設置為相鄰於漂移區120之左側邊緣及源極阱111之右側邊緣，而梯度植入區130沿著水平方向上之寬度為可變量。於第1B圖所繪示之實施例中，梯度植入區130沿著水平方向上之寬度小於閘極層152沿著平行於基板100的主要表面之水平方向上之寬度。於另一實施例中，梯度植入區130之右側部分可更往右側方向延伸至與漂移區120之左側邊緣部分重疊，而梯度植入區130之左側部分可更往左側方向延伸至與源極阱111之右側邊緣部分重疊。

第22A圖及第22B圖根據本發明之實施例繪示半導體元件2200之剖面圖。其中第22A圖繪示半導體元件2200沿著對應於第1A圖中線段B-B’之線段之剖面圖。第22B圖繪示半導體元件2200沿著對應於第1A圖中線段C-C’之線段之剖面圖。半導體元件2200與半導體元件10之間的其中一個區別在於半導體元件10之梯度植入區130被置換為梯度植入區2210。梯度植入區2210之寬度大於梯度植入區130之寬度。梯度植入區2210包 括第一部分2211及第二部分2212。第一部分2211與漂移區120之左側邊緣部分重疊。第二部分2212與源極阱111之右側邊緣部分重疊。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (18)

1. 一種半導體元件，包括：一基板，具有一第一導電型；一高壓阱，具有一第二導電型，並設置於該基板中；一源極阱，具有該第一導電型，並設置於該高壓阱中，一漂移區，設置於該高壓阱中，並與該源極阱分隔；以及一梯度植入區，具有該第二導電型，並設置於該高壓阱中，且介於該源極阱與該漂移區之間，其中該梯度植入區包括：一第一部分，靠近該漂移區；以及一第二部分，靠近該源極阱，其中該第一部分之摻雜濃度大於該第二部分之摻雜濃度。
2. 如申請專利範圍第1項所述之半導體元件，其中該第一部分之深度大於該第二部分之深度。
3. 如申請專利範圍第1項所述之半導體元件，其中該梯度植入區重疊於該漂移區之一邊緣部分。
4. 如申請專利範圍第1項所述之半導體元件，其中該梯度植入區重疊於該源極阱之一邊緣部分。
5. 如申請專利範圍第1項所述之半導體元件，更包括： 一第二阱，設置於該高壓阱之外；以及一基極區，設置於該第二阱中。
6. 如申請專利範圍第1項所述之半導體元件，其中該漂移區包括複數個交錯排列之複數個第一區段及複數個第二區段，各該第一區段包括具有該第一導電型之一頂區及設置於該頂區之上並具有該第二導電型之一梯度區，且各該第二區段包括該梯度區。
7. 如申請專利範圍第1項所述之半導體元件，更包括：一閘極氧化層，設置於該基板之上，並位於該源極阱與該漂移區之間；以及一閘極層，設置於該閘極氧化層之上。
8. 如申請專利範圍第7項所述之半導體元件，其中該閘極氧化層重疊於該源極阱之一邊緣部分。
9. 如申請專利範圍第7項所述之半導體元件，更包括一絕緣層，具有設置於該漂移區之上之一部分，其中該閘極氧化層係設置為鄰接於該絕緣層設置於該漂移區之上之該部分，且該閘極氧化層係設置為重疊於該梯度植入區之該第二部 分。
10. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件係為一金屬氧化物半導體元件，該半導體元件更包括一汲極區，由具有該第二導電型之一重摻雜區形成。
11. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件係為一絕緣閘極雙極性電晶體，該半導體元件更包括一集極區，由具有該第一導電型之一重摻雜區形成。
12. 如申請專利範圍第1項所述之半導體元件，其中該閘極層之寬度大於該梯度植入區之寬度。
13. 一種製造半導體元件之方法，包括：提供具有一第一導電型之一基板；於該基板中形成具有一第二導電型之一高壓阱；於該高壓阱中形成具有該第一導電型之一源極阱；於該高壓阱中形成與該源極阱分隔之一漂移區；以及於該高壓阱中介於該源極阱與該漂移區之間形成具有該第二導電型之一梯度植入區，其中形成該梯度植入區之步驟包括： 形成靠近該漂移區之一第一部分；以及形成靠近該源極阱之一第二部分，其中該第一部分之摻雜濃度大於該第二部分之摻雜濃度。
14. 如申請專利範圍第13項所述之製造半導體元件之方法，其中該第一部分之深度大於該第二部分之深度。
15. 如申請專利範圍第13項所述之製造半導體元件之方法，其中形成該梯度植入區之步驟包括：形成重疊於該漂移區之一邊緣部分之該梯度植入區。
16. 如申請專利範圍第13項所述之製造半導體元件之方法，其中形成該梯度植入區之步驟包括：形成重疊於該源極阱之一邊緣部分之該梯度植入區。
17. 如申請專利範圍第13項所述之製造半導體元件之方法，其中該漂移區包括複數個交錯排列之複數個第一區段及複數個第二區段，於該高壓阱中形成該漂移區之步驟包括：於該些第一區段中形成具有該第一導電型之一頂區；以及於該些第一區段及該第二區段兩者之中形成具有該第 二導電型之一梯度區。
18. 如申請專利範圍第13項所述之製造半導體元件之方法，更包括：於該基板之上形成位於該源極阱與該漂移區之間之一閘極氧化層；以及於該閘極氧化層之上形成一閘極層。