KR20050067563A - 반도체 소자 - Google Patents

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조병선
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 MOS 트랜지스터의 기판 바이어싱 방식에 관한 것이다. 본 발명은 웰 바이어싱을 위한 웰 플러그 및 기판 플러그에 의한 레이아웃 면적 증가를 최소화할 수 있는 반도체 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 제1 도전형 불순물이 도핑된 기판; 상기 기판 내에 제공되며, 제2 도전형 불순물이 도핑된 웰; 상기 웰의 가장자리에 제공되어 상기 웰에 바이어스 전압을 인가하기 위한 웰 플러그; 및 상기 기판의 배면에 제공되며, 상기 기판에 바이어스 전압을 인가하기 위한 기판 플러그를 구비하는 것을 반도체 소자가 제공된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 MOS 트랜지스터의 기판 바이어싱 방식에 관한 것이다.
MOS 트랜지스터는 반도체 소자를 구성하는 가장 기본적인 엘리먼트이다. MOS 트랜지스터는 웰(well)이라 불리는 불순물 영역 내에 형성되며, PMOS 트랜지스터의 경우 n-웰에 NMOS 트랜지스터의 경우 p-웰에 형성된다. 한편, 기판 자체를 n타입 또는 p타입으로 도핑된 상태로 사용할 경우, 기판 내에 p-웰 또는 n-웰만을 형성하면 된다.
기판 내에는 수많은 NMOS 트랜지스터와 PMOS 트랜지스터가 배치되며, 이들은 각각의 영역별로 분산되어 배치되지 않고 혼재되어 배치된다. 따라서 p-웰 또는 n-웰 또한 기판 곳곳에 혼재되어 배치되어 있다.
한편, MOS 트랜지스터의 문턱전압 조절과 기생 바이폴라 트랜지스터에 의한 래치업을 방지하기 위하여 웰에 특정 바이어스를 인가하고 있으며, 이러한 바이어스 인가를 위해 기판 내에 웰과는 별도로 불순물 도핑 영역을 구비하고 있는데, 이를 웰 플러그 또는 기판 플러그(기판 자체가 웰을 구성하는 경우)라 부른다.
웰 플러그(기판 플러그)는 흔히 웰 픽업(well pick-up)으로 불리우기도 하며, p웰에서는 p+로 도핑되어 접지전압(Vss)를 인가받고, n웰에서는 n+로 도핑되어 전원전압(Vdd)을 인가받는다.
도 1은 종래기술에 따른 반도체 소자의 단면 구성을 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자는, p-기판(10) 내에 형성된 n웰(11)과, p-기판(10) 및 n웰(11) 내에 형성된 소오스/드레인(12)과, 소자 및 불순물 영역 간의 전기적 분리를 위한 소자분리막(15)과, 소자분리막(15) 하부에 제공되는 채널정지 이온주입 영역(13)과, 폴리실리콘 게이트(16), 그외 각종 절연막(17) 및 금속배선(18)을 구비한다.
한편, 종래기술에 따른 반도체 소자는, n웰(11)에 대한 바이어싱을 위해 n웰(11)의 가장자리에 n+ 웰 플러그(14a)를 구비하며, p-기판(10)에 대한 바이어싱을 위해 p+ 기판 플러그(14b)를 구비한다.
그런데, n+ 웰 플러그(14a) 및 p+ 기판 플러그(14b)가 기판 상에서 수평적으로 배치되며, 이들은 소오스/드레인(12)과 같은 다른 불순물 영역과 어느 정도의 이격이 필요하기 때문에 레이아웃 면적을 증가시키는 요인이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 웰 바이어싱을 위한 웰 플러그 및 기판 플러그에 의한 레이아웃 면적 증가를 최소화할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 도전형 불순물이 도핑된 기판; 상기 기판 내에 제공되며, 제2 도전형 불순물이 도핑된 웰; 상기 웰의 가장자리에 제공되어 상기 웰에 바이어스 전압을 인가하기 위한 웰 플러그; 및 상기 기판의 배면에 제공되며, 상기 기판에 바이어스 전압을 인가하기 위한 기판 플러그를 구비하는 것을 반도체 소자가 제공된다.
본 발명에서는 기존에 MOS 트랜지스터의 소오스/드레인과 수평하게 배치되었던 기판 플러그를 기판 배면에 배치함으로써 레이아웃 면적을 절약할 수 있다. 이 경우, 레이아웃 면적 측면에서의 이득 뿐만 아니라, 기판 전체에 바이어스 전위를 균일하게 인가할 수 있어 반도체 소자의 동작 특성의 향상을 도모할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면 구성을 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 반도체 소자는, p-기판(20) 내에 형성된 n웰(21)과, p-기판(20) 및 n웰(21) 내에 형성된 소오스/드레인(22)과, 소자 및 불순물 영역 간의 전기적 분리를 위한 소자분리막(25)과, 소자분리막(25) 하부에 제공되는 채널정지 이온주입 영역(23)과, 폴리실리콘 게이트(26), 그외 각종 절연막(27) 및 금속배선(28)을 구비한다.
한편, 본 실시예에 따른 반도체 소자는 n웰(21)에 대한 바이어싱을 위해 n웰(21)의 가장자리에 n+ 웰 플러그(24)를 구비하며, p-기판(20)에 대한 바이어싱을 위해 p- 기판(20)의 배변에 제공되는 p+ 기판 플러그(29)를 구비한다.
그리고, 본 실시예에 따른 반도체 소자는 p+ 기판 플러그(29)에 대한 바이어스 인가를 위해 전극(30)을 구비하며, 전극(30)의 패시베이션을 위해 전극(30) 패턴 사이에 제공되는 패시베이션 절연막(31)을 구비한다.
여기서, 전극(30)은 금속을 사용하여 편자 형태로 형성하여 전도성을 확보하는 것이 바람직하다.
상기와 같은 구성을 가지는 반도체 소자는 p+ 기판 플러그(29)가 MOS 트랜지스터의 소오스/드레인(22)과 수평하게 배치되지 않고 p-기판(20)의 배면에 제공되기 때문에 기존의 기판 플러그에 의한 영역 및 최소 이격 공간 만큼의 레이아웃 면적을 추가로 확보할 수 있다. 또한, p+ 기판 플러그(29)가 기판 전체적으로 배치되기 때문에 기존에 비해 균일한 기판 바이어싱을 이룰 수 있으며, 이로 인하여 MOS 트랜지스터의 문턱전압 특성, 래치업 특성, 노이즈 특성 등을 개선할 수 있다.
한편, 상기와 같이 p+ 기판 플러그(29)가 기판의 최하단에 배치하게 되면, 패키징시 패키지 패들(paddle)을 외부로 노출시킴으로써 PCB 기판에 직접 접촉되도록 할 수 있다. 이 경우, PCB 기판에서 기판 플러그로 직접 바이어스 전압을 인가할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 p-기판 및 n웰을 구비하는 반도체 소자를 일례로 들어 설명하였으나, 본 발명은 기판 배면을 통해 기판 바이어싱을 수행 가능한 모든 반도체 소자에 적용될 수 있다.
전술한 본 발명은 반도체 소자의 레이아웃 면적을 최소화할 수 있으며, 반도체 소자의 동작 특성을 개선할 수 있다.
도 1은 종래기술에 따른 반도체 소자의 단면 구성을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면 구성을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : p-기판
24 : n+ 웰 플러그
29 : p+ 기판 플러그
30 : 전극
31 : 패시베이션 절연막

Claims (4)

  1. 제1 도전형 불순물이 도핑된 기판;
    상기 기판 내에 제공되며, 제2 도전형 불순물이 도핑된 웰;
    상기 웰의 가장자리에 제공되어 상기 웰에 바이어스 전압을 인가하기 위한 웰 플러그; 및
    상기 기판의 배면에 제공되며, 상기 기판에 바이어스 전압을 인가하기 위한 기판 플러그
    를 구비하는 것을 반도체 소자.
  2. 제1항에 있어서,
    상기 기판 플러그 하단에 제공되어 상기 기판 플러그에 상기 바이어스 전압을 인가하기 위한 전극을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 전극은 편자 형태의 다수의 패턴으로 구현하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 전극은 금속전극이며, 상기 다수의 패턴 사이에 제공되는 패시베이션 절연막을 더 구비하는 것을 특징으로 하는 반도체 소자.
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