TWI255028B - Polysilicon bounded snapback device - Google Patents

Description

1255028 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 技術領域 本發明一般係關於半導體積體電路。更具體而言，本發 明係關於一電路元件，其使用於半導體積體電路或類似物 之保護電路中。 先前技術 在發生靜電放電（E S D)或類似事件時’積體電路和其他 半導體裝置易於遭到損害或完全破壞。因此，在晶片上包 含保護電路有利於防止或降低該類事件導致的損害。更具 體而言，保護電路係形成於某一位置，使得其可吸收釋放 之靜電荷並防止ESD事件對積體電路或其他半導體裝置的 功能電路元件或主動電路元件造成損害。較理想的保護電 路元件在一 E S D事件發生期間應可攜帶相當強的電流，否 則該電流將損害或破壞整合該保護電路元件於其内的積 體電路或其他半導體裝：置。 用於ESD保護的保護電路元件之一係一寄生n-p-n雙極 電晶體，有時亦稱之為一「驟回」裝置。驟回裝置之製造 較容易，具有低洩漏特性，且一旦「驟回」至雙極作業模 式，其在一 E S D事件發生期間將可攜帶相當強之電流。 在諸如淺溝渠隔離（STI: shallow trench isolation)技術 等現代半導體製造技術中，觸發驟回裝置進入作業模式的 接面擊穿電壓有所提高。與此同時，需要保護的敏感主動 電路元件之擊穿電壓變得更低。保護電路元件的擊穿電壓 相對較高，使得其非常難於激活以防止主動電路元件受到 1255028

⑺ 損害，從而其有效性隨之降低。主動裝置的電路元件可能 因此在保護電路元件激活之前即遭到E S D事件的破壞。 圖1顯示一傳統驟回裝置的電流（I)/電壓（V)特性。在一 E S D事件期間，驟回裝置的電流I與電壓V皆有提高。傳統 驟回裝置的電壓相對於該驟回裝置形成於其中的基板增 大時，若超過突崩擊穿電壓VAB，將發生突崩擊穿。圖1 I-V 曲線的區段2表示突崩擊穿電壓區域。若突崩電流變得足 夠強大，驟回裝置將進入雙極驟回，其電壓將下降。雙極 驟回之觸發點用觸發電壓Vtl和觸發電流Itl表徵。能維持 雙極動作的最低電壓稱之為「驟回」電壓VSB。當處於如 圖Γΐ-V曲線的區段6所示之雙極驟回模式時，驟回裝置可 以一降低之電壓攜帶相當強之電流，從而防止積體電路的 主動電路元件受到損害。驟回裝置處於雙極驟回模式6時， 其功能本質上等同於一 η-ρ-η雙極電晶體，可攜帶諸如因一 ESD事件產生的額外電流，若其不然，該電流將通過從而 損害或破壞積體電路裝置的主動裝置組件。驟回裝置即以 此方式防止裝置損害。若電流進一步增大，積體電路的主 動電路元件將最終受到損害。在積體電路的主動組件受損 之前的最高點用電壓Vt2和電流It2的坐標值表徵。 為產生效用並提供保護，在積體電路的主動電路組件受 損之前，必須在邏輯上觸發驟回裝置進入驟回、雙極模式。 一般而言，驟回裝置的擊穿電壓必須低於主動電路組件的 擊穿電壓。通常認為驟回裝置的擊穿電壓係突崩擊穿電壓 VAB。為防止在達到觸發點之前主動裝置受到損害，驟回 1255028

裝置的觸發電壓V t i需低於主動電流組件的擊穿電壓。電壓 Vti亦需高出驟回電壓VSB甚多。換而言之，vtl與VSB之間 的電壓差分需盡可能小。為防止對主動電路組件造成損 害，驟回裝置亦需具備攜帶盡可能強的電流的能力。 圖2顯示一傳統驟回裝置的佈局，其係由本質上類似的 二結構120形成。各結構120皆包含一作用區域124，其以 形成於一基板的一 N +雜質區為較佳，且其外圍係形成於該 基板之内的一 P -摻雜雜質區1 3 0。各區域1 2 0亦皆包含一傳 導膜122，其係形成於作用區域124之上並通過觸點126電 氣耦合至作用區域124。該驟回裝置包含一寬度128。一傳 導層122係電氣耦合至一輸入/輸出板，而另一傳導層122 係電氣耦合至一電壓源或一接地源。 用於提高一驟回裝置之效用的一傳統方法係增加寬度 1 2 8以提供更多保護。該增加之.寬度佔用了 一積體電路晶 片上本可以用於形成主動電路組件的寶貴空間，因此該方 法一般不受青睞。一更受青睞的方法係平行提供多個較小 驟回裝置，從而更好防止E S D損害。再次參考圖1，為使平 行驟回裝置發揮效用，Vt2需高於Vtl。如此才能確保在任 一驟回裝置中達到電壓Vt2之前，各驟回裝置能激活並驟回 至雙極模式，從而不至於對積體電路裝置的主動組件元件 造成損害和/或破壞。但圖1 I/V曲線所表示的傳統驟回裝 置無法做到這一點。 因此需要提供一保護電路元件，其包含之擊穿電壓低於 整合該保護電路元件於其中的積體電路裝置之主動電路 1255028

元件的擊穿電壓。亦需要提供一保護電路元件，其能攜帶 相當強的電流，且包含一觸發點，其並不顯著超過驟回電 壓，及一觸發電壓，其低於能對該保護電路設計用來保護 的主動裝置造成損害的電壓。更需要提供一保護電路元 件，其可顯著防止E S D損害，同時使得保護電路元件所佔 用的基板空間的總量減至最小。 發明内容 本發明提供一驟回裝置，其包含形成於一基板表面之内 的二某一極性的作用區域，二區域藉由相反的另一極性的 一基板區域分開。該驟回裝置包含在一半導體裝置之内。 各作用區域皆係1藉由一覆蓋膜部分覆蓋，該覆蓋膜藉由一 介電質膜與作用區域相分開。覆蓋膜可由一金屬或一半導 體材料形成。各覆蓋膜及與其相關聯的作用區域皆係電性 耦合至形成於該結構之上的一傳導層。一傳導層係方便地 耦合至該半導體裝置的輸入/輸出端子，而另一傳導層係 耦合至一接地源和/或一供給電源。該驟回裝置包含一降 低之突崩擊穿電壓與觸發點電壓，從而允許該裝置在驟回 至雙極模式時能以一相對較低電壓攜帶額外電流。因此， 該驟回裝置能保護主動電路組件，使其免受ESD事件產生 的相當強之電流的影響，若其不然，該電流將損害和/或 破壞積體電路裝置。 實施方式 本發明提供一保護電路元件-以下成為一驟回裝置/該 驟回裝置係形成於一積體電路或其他半導體裝置之内，該 1255028

等裝置以下將統稱為積體電路。該驟回裝置較佳係耦合至 該積體電路的一輸入/輸出端子，使得像因諸如ESD等事件 產生的電流湧浪可理想地藉由該驟回裝置減緩，而不至於 損害該積體電路的主動或功能電路元件。根據一示範具體 實施例，可將二或二以上驟回裝置平行連接。根據另一示 範具體實施例，可將該或該等驟回裝置包含於一積體電路 的I/O緩衝區段中。根據另一示範具體實施例，可將本發 明之驟回裝置包含於一叫試晶片上。該或該等驟回裝置可 包含於使用各種技術形成的各種積體電路或其他半導體 裝置之任一種中。

圖3係本發明的一範例驟回裝置1 0 0的平面圖。圖3包含 一對本質上類似的組件2 1，該等組件共同形成驟回裝置 100。各組件21皆包含形成於一基板區域的一作用區域24。 根據一範例具體實施例，作用區域24可係一 η-型雜質區， 其形成於可係一 Ρ -型雜質區的基板區域30之内。各作用區 域24皆可係一 η +雜質區，且可包含一 η-型摻雜雜質濃度， 其在範圍10e19至10e21摻雜原子每立方釐米之間，亦可使 用其他摻雜濃度。根據一範例具體實施例，基板區域3 0可 係以傳統方式形成的一 P-井（well)或P-盆（tub)區域，其形 成於一石夕基板之内或一 SOI(silicon-on-insulator:絕緣層 矽晶體）基板之一磊晶（epitaxial)矽層之内。在一範例具體 實施例中，作用區域2 4係形成於基板區域3 0之内，且藉由 基板區域3 0從下方側向包圍。根據一範例具體實施例/各 作用區域均可形成於一矽基板的表面45之内。根據另一範 -10- 1255028

例具體實施例，基板區域3 0可僅形成於作用區域2 4之間。 一般而言，具有相同極性的作用區域2 4係藉由具有相反的 另一極性的基板區域3 0相分開。因此，在活動區域2 4之間 形成二η-ρ接面。可利用傳統圖案化方法和雜質導入方法 形成作用區域24與基板區域30。基板區域30可包含在範圍 1 0 e 15至1 0 e 18之間的一總體摻雜雜質濃度，但亦可使用其 他濃度。可使用傳統的且合適的摻雜雜質種類。基板區域 3 0較佳係包含摻雜濃度g高的一離散區域，稱之為一聯結 區域。藉由適當的觸點和傳導性互聯接頭，該聯結區域可 用於控制基板區域3 0之電壓。聯結區域具有之一濃度可在 範圍10e 19至10e21摻雜原子每立方釐米之内。在一範例具 體實施例中，各作用區域24具有之一摻雜濃度可大於基板 區域3 0之總體摻雜濃度。如圖4及圖5之斷面圖所示，作用 區域2 4較佳係形成於基板表面4 5之内，且藉由一場氧化物 膜圍繞，該場氧化物膜係形成於基板之上或之内且終止於 作用區域24之邊界。根：據一範例具體實施例，一 η-型作用 區域24係形成於一 ρ-型基板區域30之内，從而形成一 η-ρ-η 結構。驟回裝置100包含寬度28。 各膜區段3 3均圈住相應的作用區域2 4之至少一外圍邊 3 7。各膜區段3 3均沿形成於作用區域2 4與基板區域3 0之間 的介面延伸，且均可由傳統半導體或傳導性材料形成並利 用傳統方法圖案化。在一範例具體實施例中，各膜區段3 3 可皆由多晶矽形成。該多晶矽可係η-摻雜、ρ-摻雜或不摻 雜。根據另一範例具體實施例，膜區段3 3可係由一多晶矽 -11 - 1255028 ⑺ 膜與形成於其上的一矽化物膜組成的一 「多晶矽化物」 (polycide)膜。根據上述各種範例具體實施例，可使用任 何一種矽化物膜。根據又一範例具體實施例中，膜區段3 3 可由金屬形成。各膜區段33可由同種材料形成，亦可由不 同種材料形成。雖然膜區段3 3可由包括傳導性材料、金屬 材料在内的各種材料形成，但在以下文中膜區段3 3將統稱 為半導體膜區段33。各半導體膜區段33皆包含覆蓋部分 3 5，其覆蓋相應的作用區> 域24之一部分。根據各種範例具 體實施例，作用區域2 4在基板表面之内可呈任何一種二維 形狀，並可延伸而具有各種深度。作用區域24的形狀通常 為圖3之範例所顯示的矩形，但並不局限於此。同樣，作 用區域24之外圍邊37可呈各種形狀。因此覆蓋部分35旨在 僅作為範例而已，且根據其他範例具體實施例，其可沿外 圍邊3 7之二側或二以上側延伸。覆蓋部分3 5可沿外圍邊3 7 之一側僅作部分延伸，或者其亦可沿外圍邊3 7之一非線性 部分延伸。在一範例具:體實施例中，覆蓋部分3 5可包含懸 垂於作用區域24之上並與之相距0.05至1.0微米的半導體 膜區段3 3，而根據其他範例具體實施例，該距離亦可為其 他值。藉由置於其間的一介電質膜，半導體膜區段33之覆 蓋部分3 5與作用區域2 4絕緣。根據另一範例具體實施例， 可利用其他絕緣材料以使半導體膜區段3 3與作用區域24 絕緣。在一範例具體實施例中，介電質膜/半導體膜配置 在整個積體電路的作用電路中可為相同複合結構，且可用 作（例如）一主動電晶體中的一閘結構。 -12- 1255028

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傳導膜2 2係形成於一絕緣材料之上，該絕緣材料可係諸 如形成於各作用區域24/半導體膜區段3 3配置之上的一合 適的中間層介電質膜等。可使用任何一種合適的傳統中間 層介電質材料。傳導膜2 2可係由鋁、鋁合金、銅或銅合金 形成，根據其他範例具體實施例，亦可使用其他種類的傳 統傳導材料。至少部分之傳導膜2 2係形成於相應的作用區 域24與半導體膜區段33之多部分之上。各傳導膜22—般係 藉由中間層介電質膜絕$，以避免直接接觸半導體膜區段 33與作用區域24。藉由在形成於傳導膜22之下方的中間層 介電質膜處形成的觸點，傳導膜22電性耦合至半導體膜區 段3 3及作用區域2 4。圖4和圖5中顯示了一範例中間層介電 質膜。各傳導膜22皆可藉由觸點26電性耦合至相應的作用 區域2 4。在圖中所示之範例具體實施例中，觸點2 6係呈一 線性陣列配置，但根據其他範例具體實施例，其亦可呈其 他配置。根據各種範例具體實施例，可使用各種合適的觸 點尺寸和高度。根據一範例具體實施例，可使用在範圍0 · 1 至1微米之間的觸點尺寸和高度，但在其他範例具體實施 例中，亦可使用其他觸點尺寸和高度。各傳導膜22亦皆藉 由相應的觸點2 7電性耦合至相應的半導體膜區段3 3。根據 其他範例具體實施例，可利用額外觸點2 7以將傳導膜2 2耦 合至半導體膜區段3 3。各組件2 1均包含作用區域24、傳導 膜2 2及電性耦合至相同電節點的半導體膜區段3 3，.但在各 例中，半導體膜區段3 3之覆蓋部分3 5係電性絕緣而不與作 用區域24直接接觸。傳導膜22、半導體膜區段33與作用區 -13 - 1255028

(9) 域2 4的相對配置和位置僅用作示例，亦可使用其他配置。 驟回裝置100較佳係連接至一輸入/輸出（I/O)端子及積 體電路的一供給電源或接地源。根據一範例具體實施例， 一組件21之引線39A可直接耦合至一輸入/輸出（I/O)端 子，而其引線39B可耦合至一 Vss或VDD接地/電源供應。以 此方式，驟回裝置100直接耦合至可能受到ESD事件影響的 受壓I/O端子，以抑制該一事件的影響，使主動電路元件 避免受到損害或破壞。根據其他範例具體實施例，亦可使 用其他電性連接配置以將驟回裝置耦合至相對的電節點。 在一範例具體實施例中，驟回裝置1 〇 〇係包含在包含該裝 置之積體電路的緩衝區段中。 寬度28可依據可用基板表面區域、具體裝置應用、希望 的保護程度及是否平行連接複數個驟回裝置1 〇 〇而改變。 一般而言，隨寬度2 8增大，免受E S D事件及其他電流湧浪 現象影響的受保護範圍隨之增大。根據各種範例具體實施 例，寬度28可為70、100.或130微米，但根據其他範例具體 實施例，亦可使用在範圍7 0至1 3 0之内和之外的其他各種 寬度。根據一範例具體實施例，一組二驟回裝置可平行連 接，使得各自的引線39A係耦合至一共同I/O端子。本發明 提供一驟回裝置，在其特徵電壓/電流曲線中Vt2係高於 Vti，如圖6所示。若超過電壓Vt2，整合該驟回裝置之積體 電路裝置的主動或功能組件將受到損害。電壓Vt i可觸發該 驟回裝置進入雙極驟回模式，此時其功能本質上等同於一 雙極電晶體，因此具有攜帶額外電流的能力。此一特性極 -14- 1255028

(10) 為另利’因為右V【2 > Vt丨’該（專）額外的（平行連接的）驟 回裝置將（全部）觸發進入驟回作業，從而避免因該第一驟 回裝置達到一大於It2的電流所導致的任何裝置損害發生。 圖4為圖3沿4-4直線的斷面圖。圖4顯示形成於基板之内 (诸如基板區域30之内）並圍住作用區域24的場.氧化物膜 4 1。在一範例具體實施例中，場氧化物膜4丨進入原來的基 板录囱。怍用區域24及基板區域30係各自形成於基板表g 45之内。中間層介電質4$係形成於半導體獏區段”與作用 區域24之上。中間層介電質43可由技術中已有的任何一赛 合適的中間層介電質膜形成。觸點26係穿孔，其延伸通避 中間層介電質43並填充有傳導性材料，以在傳導膜22與竹 用區域24之間提供電性接觸。觸點27係形成於中間層介電 質43處，以在傳導膜22與半導體膜區段”之間提供電性接 觸。在圖中所示之範例具體實施例中，傳導獏η係形 中間層介電質4 3之μ β α πh 及在延伸通過中間層介電質43的觸 點2 6與2 7之内。根據其範 、 ，祀〗八餿貫靶例，在觸點穿孔2| 和/或觸點穿孔2 7之内可形成另 你，盆 “““ 之内了心成另-傳導性材料，且形成於 中間層介電質4 3 $ μ λα < # Μ β 社m ㈣22可接觸料導性材 枓。根據各種範例具體實施 干导體膜區段33可包含一 厚度，：在範圍3 00埃至10_埃之間。根據-範例具體實 把例，形成摻雜基板區域3 0及 係單晶石夕。 用£域“於其中的基板可 面圖。圖5包含半 覆蓋作用區域24, 圖5為圖3顯示之平面圖沿5·5直線的 導體膜區段33，其在懸垂或覆蓋區35 , -15 - 1255028 (ίο 且延伸跨越沿外圍邊3 7形成的基板區域3 0 /作用區域2 4介 面。根據各種範例具體實施例，覆蓋區3 5包含在範圍0.0 5 至1微米之間的一距離4 7，但亦可使用其他懸垂距離。介 電質膜4 8將半導體膜區段3 3與作用區域2 4分開。在一範例 具體實施例中，介電質膜4 8可係一閘介電質膜，且半導體 膜區段33 /介電質膜48結構可在積體電路裝置的其他區域 中形成電晶體閘。

圖6顯示根據本發明之一範例η + - p - η +驟回裝置的一示例 性I/V曲線。裝置的電壓表示受壓端子（引線39Α耦合至裝 置的輸入/輸出）與接地端子（引線39Β耦合至接地/電源供 應）二者之間的電位；^。若驟回裝置之電壓增大至超過突 崩擊穿電壓VAB，則受壓η + -ρ接面係擊穿，突崩擊穿發生 且電流較佳係從受壓作用區域流向基板區域3 0之内的高 度摻雜聯結區域。通常認為驟回裝置的擊穿電壓係突崩擊 穿電壓VAB。電流流量的進一步增加將導致區段72所表示 的突崩擊穿區域之内的電壓相應地增大。一旦達到由電壓 Vtl與電流1^所表徵的觸發點，接地、非受壓p-n二級體成 為正向偏壓或「導通」，驟回裝置即驟回至雙極模式，且 能以一降低之電壓（例如驟回電壓VSB)攜帶相當強之額外 電流。區段7 6表示驟回裝置係處於雙極驟回模式。在區段 7 6所代表的增大之電流流量期間，驟回裝置的功能本質上 等同於一 n-p-n雙極電晶體，電流從n+流向p再至n+。能維 持雙極動作的最低電壓稱之為「驟回」電壓VSB。本發明 之有界的驟回裝置的一優點係其可在主動裝置.發生損害 -16 - 1255028

之前攜帶額外電流的能力，如區段7 6所示。裝置損害係發 生在達到由坐標V12和112所表徵的損害點之後，在圖中曲 線之區段7 8所表示的區域之内將發生裝置損害。另一優點 係擊穿電壓的下降。 本發明之改善之半導體膜圍住的驟回裝置包含一突崩 擊穿電壓VAB和一觸發點電壓Vtl，其等較佳係皆低於功能 裝置之主動電氣組件的擊穿電壓，且當處於雙極模式時， 該驟回裝置能攜帶增強之電流。驟回即以此方式發生，且 可以一相對較低的電壓攜帶額外電流通過驟回裝置，使得 積體電路的功能組件或主動組件不致因（例如）一 E S D事件 而受到損害。圖6中亦顯示損害點電壓Vt2係高於觸發點電 壓Vt i。如此可保證當多個驟回裝置平行連接且其中一第一 驟回裝置係觸發進入驟回模式時，其他驟回裝置將方便地 達致各自觸發點並驟回至雙極電晶體模式，從而避免因在 該第一驟回裝置上的電壓超過電壓Vt2而發生的裝置損害。 本發明之驟回裝置可，包含於使用任何一種技術形成的 任何一種積體電路裝置之中。驟回裝置可係利用任何合適 的處理技術形成。本發明之驟回裝置可具體應用在利用 STI(shallow trench isolation :淺溝渠隔離）技術形成的 0.2 微米 CMOS(complementary metal oxide semiconductor: 匹配金屬氧化物半導體）裝置設計中。驟回裝置可在形成 於體型半導體基板或3.2微米、5.0微米磊晶基板之上的裝 置之中形成。在一範例具體實施例中，驟回裝置可包含在 能承受5伏電壓的緩衝區段。本發明之驟回裝置可係通過 -17 - 1255028

(13) 各種匯流排線路和其他連接架構耦合至I/O端子及其他半 導體裝置。

以上所述僅說明本發明之原理。因此應明瞭，熟悉技術 人士可設計出各種各樣的配置以具體化本發明之原理，雖 然該等配置並未在此中得到明確描述或顯示，但係包含在 本發明之範禱和精神中。而且，此中提及的所有範例和狀 況性語句主要係旨在僅用於教導目的並幫助瞭解本發明 之原理及發明者為推進辑術所提出的概念，因此應理解本 發明並不局限於所提及的具體範例和狀況·。此外，此中所 有提及原理、觀點及本發明之具體實施例的語句，及其中 的具體範例，係旨在涵蓋所有在結構和功能上的等义者。 並且該等等效者不僅包含目前既有者，亦包含未來開發之 等效者，即不論其結構，但執行相同功能的任何元件。因 此，本發明之範疇和精神並不局限於此中所描述和顯示的 範例具體實施例，而是體現在隨附的申請專利範圍中。 圖式簡單說明 閱讀本發明之詳細說明時，參考隨附圖式將可更好瞭解 本發明。需強調指出，根據通行的做法，圖式的各種特徵 並非按比例繪製。與之相反，為清楚起見，各種特徵的尺 寸係經故意放大或縮小。在所有圖式及說明書中，相同的 數字表示相同的元件。圖式中包含如下圖式： 圖1係採用先前技術之一傳統驟回裝置的一電流-電壓 曲線； 圖2係採用先前技術之一傳統驟回裝置的一平面圖； -18 - 1255028

(14) 圖3係依據本發明之一範例驟回裝置的一平面圖； 圖4係圖3之範例驟回裝置沿4 - 4直線的一斷面圖； 圖5係圖3之範例驟回裝置沿5 - 5直線的一斷面圖；及 圖6係依據本發明之一範例驟回裝置的一電流/電壓曲 線。 圖式代表符 號說明 2, 6 區段 2 1 組件 22 傳導膜 24 作用區域 26，27 觸點 28 寬度 30 基板區域 33 半導體膜區段 35 覆蓋區 37 外圍邊 39A， 39B 引線 4 1 場氧化物膜 43 中間層介電質 45 表面 4 7 距離 48 介電質膜 72， 76， 78 區段 100 驟回裝置

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(15) 120 結 構 122 傳 導 性 膜 124 作 用 區 域 126 觸 點 128 寬 度 130 P- 摻 雜 雜質區

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Claims (1)

1255028 拾、申請專利範圍 1. 一種形成於一半導體裝置之内的半導體保護結構，其包 含： 二作用區域，其等係形成於一基板表面之内並各包含 一第一極性之摻雜雜質，該二作用區域空間上係分開並 在其間包含具有一相反極性之摻雜雜質的一基板區域， 各作用區域藉由一邊圍住，該邊形成該作用區域與該基 本區域之間的一介面； 一第一覆蓋膜，其覆蓋該二作用區域之一第一作用區 域，及一第二覆蓋膜，其覆蓋該第二作用區域，各覆蓋 膜與該相應的作用區域係藉由置於其間的一介電質膜相 分開，且各覆蓋膜係由一傳導性材料與一半導體材料二 者之一形成； 一第一傳導膜，其通過第一複數個觸點穿孔電性耦合 至該第一作用區域，該第一覆蓋膜穿過至少一第一穿 孔，該第一傳導膜亦電性耦合至該半導體裝置之一輸入/ 輸出端子，及 一第二傳導膜，其通過第二複數個觸點穿孔電性耦合 至該第二作用區域，該第二覆蓋膜穿過至少一第二穿 孔，該第一傳導膜亦電性耦合至一電源供應與一接地源 二者之中至少一者。 2. 如申請專利範圍第1項之半導體保護結構，其中該等二作 用區域均係形成於該基板區域之内，該基板區域從側面 和下方將各作用區域圍住。 1255028

3 .如申請專利範圍第1項之半導體保護結構，其中各覆蓋膜 進一步延伸至該基板區域的多部分之上，且與該基本區 域之該部分係電性絕緣。 4 ·如申請專利範圍第1項之半導體保護結構，其進一步包含 一另一如申請專利範圍第1項之半導體保護結構，該半導 體保護結構與該另一半導體保護結構係平行電性耦合。 5. 如申請專利範圍第4項之半導體保護結構，其中該半導體 保護結構包含具有複數個主動裝置元件的一積體電路， 且該半導體保護結構與該另一半導體保護結構各自包含 的一擊穿電壓係低於與該等主動裝置元件相關聯的擊穿 I 電壓。 6. 如申請專利範圍第4項之半導體保護結構，其中該半導體 包含具有複數個主動裝置元件的一積體電路，且該半導 體保護結構與該另一半導體保護結構各自在該等複數個 主動裝置元件因一靜電事件將受到損害之前即驟回進入 雙極作業模式。 7. 如申請專利範圍第1項之半導體保護結構，其中各覆蓋膜 均包含一多晶矽膜，且該基板係由矽形成。 8. 如申請專利範圍第1項之半導體保護結構，其中各該等作 用區域均包含一 η-型摻雜雜質區，且該基板區域包含一 ρ -型摻雜雜質區。 9. 如申請專利範圍第8項之半導體保護結構，其中各作用區 域所包含的一摻雜雜質濃度係高於該基板區域的一平均 摻雜雜質濃度。 1255028

10. —種包含一 n-p-n雙極電晶體的半導體保護電路，該η-ρ-η 雙極電晶體係包含在一半導體裝置的一緩衝區段之内， 且其所包含的各n -摻雜區均具有一多晶矽膜，該多晶矽 < 膜至少係部分覆蓋該η-摻雜區並藉由一介電質膜與之分 ， 開，各相應的多晶矽膜係電性耦合至一相應的傳導膜， 該傳導膜又進一步耦合至該相應的η -摻雜區。 1 1 .如申請專利範圍第1 〇項之半導體保護電路，其中該等η- 摻雜區之一係電性耦洽至該半導體裝置之一輸入/輸出 · 端子與接地二者之一者，且另一 η -摻雜區係電性耦合至 該輸入/輸出端子與該接地二者之另一者。