TWI834573B - 靜電放電保護裝置 - Google Patents
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Abstract
一種靜電放電保護裝置。此靜電放電保護裝置包括一半導體基板、一第一井區、一第二井區、一第一隔離物、一摻雜區、以及一第一金屬電極。第一井區設置在半導體基板上，且第一井區具有一第一導電類型。第二井區設置在半導體基板上，且第二井區具有相反於第一導電類型的一第二導電類型。第一隔離物設置在第一井區與第二井區之間。摻雜區設置在第二井區中，且摻雜區具有第一導電類型。第一金屬電極設置該第一井區之上。第一金屬電極與第一井區之間形成一蕭特基（Schottky）接觸。
Description
本發明是有關於一種靜電放電（Electrostatic Discharge，ESD）保護裝置，特別是有關於一種雙向靜電放電保護裝置。
隨著積體電路的半導體製程的發展，半導體元件尺寸已縮小至次微米階段，以增進積體電路的性能以及運算速度，但元件尺寸的縮減，卻出現了一些可靠度的問題，尤以積體電路對靜電放電(Electrostatic Discharge，ESD)的防護能力影響最大。因此，在此技術領域中，需要能有效提供靜電放電路徑的裝置。
本發明提出一種靜電放電保護裝置。此靜電放電保護裝置包括一半導體基板、一第一井區、一第二井區、一第一隔離物、一摻雜區、以及一第一金屬電極。第一井區設置在半導體基板上，且第一井區具有一第一導電類型。第二井區設置在半導體基板上，且第二井區具有相反於第一導電類型的一第二導電類型。第一隔離物設置在第一井區與第二井區之間。摻雜區設置在第二井區中，且摻雜區具有第一導電類型。第一金屬電極設置該第一井區之上。第一金屬電極與第一井區之間形成一蕭特基（Schottky）接觸。
本發明另提出一種靜電放電保護裝置。此靜電放電保護裝置包括一第一雙載子電晶體以及一第一雙載子電晶體。第一雙載子電晶體具有耦接一第一接合墊的一第一電極、耦接一第一節點的一控制電極、以及耦接一第二節點的一第二電極。第二雙載子電晶體具有耦接第一節點的一第一電極、耦接第二節點的一控制電極、以及耦接一第二接合墊的一第二電極。一蕭特基二極體（Schottky diode）形成在第一雙載子電晶體的第一電極端與控制端之間。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1A圖係表示根據本發明一實施例的靜電放電（Electrostatic Discharge，ESD）保護裝置的剖面示意圖。參閱第1A圖，靜電放電保護裝置1是一雙向靜電放電保護裝置。當在接合墊10上發生一靜電放電事件時，靜電放電保護裝置1提供在從接合墊10至另一接合墊11的方向上的放電路徑，或者提供在從接合墊11至接合墊10的方向上的放電路徑。在一實施例中，接合墊10可作為靜電放電保護裝置1的陽極電極，而接合墊11可作為靜電放電保護裝置1的陰極電極。靜電放電保護裝置1包括一半導體基板100、一磊晶層101、井區102~104、摻雜區105、隔離物106~108、以及金屬電極109與110。金屬電極109耦接接合墊10，且金屬電極110耦接接合墊11。
根據本發明的此實施例，半導體基板100可為塊材（bulk）半導體、絕緣上覆半導體（semiconductor-on-insulation, SOI）基板。半導體基板100可以是晶圓，例如為矽晶圓。一般而言，絕緣上覆半導體基板包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化（buried oxide, BOX）層、氧化矽層或類似的材料，其提供絕緣層在矽或玻璃基板上。其他的基板則可使用例如為多重層或梯度（gradient）基底。
在一些實施例，半導體基板100可為半導體材料，其可包含矽、鍺。在一些實施例中，半導體基板100亦可為化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。在一些實施例中，半導體基底100亦可為合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或上述組合。在半導體基板100為一矽基板的例子中，半導體基板100可植入N型或P型摻雜物，以針對設計需求改變其導電類型為N型的一第一導電類型或為P型的一第二導電類型。在第1A圖的實施例中，半導體基板100的導電類型為P型(第二導電類型)，在圖示中以”P-sub”標記。
參閱第1A圖，磊晶層101形成在半導體基板100上。磊晶層101可包含矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述磊晶層可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(metal-organic chemical vapor deposition，MOCVD)、金屬有機物化學氣相磊晶法(metal-organic vapor phase epitaxy，MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced chemical vapor deposition，PECVD)、遙控電漿化學氣相沉積法(remote plasma chemical vapor deposition，RPCVD)、分子束磊晶法(molecular beam epitaxy，MBE)、氫化物氣相磊晶法(hydride vapor phase Epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(chloride vapor phase epitaxy，Cl-VPE)、或類似的方法形成。在此實施例中，磊晶層101的導電類型為P型(第二導電類型)。
如第1A圖所示，井區102設置在晶磊層101中。在此實施例中，井區102的導電類型為N型（第一導電類型），且作為高壓N型井區（HVNW）。為了能清楚說明井區102的配置與導電類型，在下文中，井區102稱為高壓N型井區。
井區103與104設置在高壓N型井區102中。在此實施例中，井區103的導電類型為N型（第一導電類型），且井區104的導電類型為P型（第二導電類型）。為了能清楚說明井區103與104的配置與導電類型，在下文中，井區103稱為N型井區（NW），而井區104稱為P型井區（PW）。參閱第1A圖，N型井區103具有側壁W103A與W103B，且P型井區104具有側壁W104A與W104B。N型井區103的側壁W103A與P型井區104的側壁W104A接觸，以形成接觸接面111。
如第1A圖所示，隔離物106~108設置在磊晶層101上。在此實施例中，隔離物106~108可以是淺溝槽隔離物（shallow trench isolator，STI）。可藉由微影製程及蝕刻製程圖案化半導體基板100，以形成多個開口，之後再藉由沉積製程將介電材料填入開口內，以形成隔離區106~108。在其他實施例，隔離區106~108可為藉由矽氧化所形成之場氧化（field oxide）區。上述微影製程包含光阻塗佈（例如，自旋塗佈）、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗、乾燥（例如，硬烤）、其他適合製程或其組合來形成。微影製程也可藉由無遮罩微影、電子束寫入、離子束寫入或分子壓印（molecular imprint）替代。上述蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法（例如，反應式離子蝕刻）。蝕刻製程也可以是純化學蝕刻（電漿蝕刻）、純物理蝕刻（離子研磨）或其組合。上述沉積製程包含化學氣相沉積、化學氣相沉積、原子層沉積或其他沉積方法。
隔離物107設置在隔離物106與108之間。參閱第1A圖，隔離物107設置在N型井區103與P型井區104之間。詳細來說，隔離物107設置在設置接觸接面111之上，且覆蓋N型井區103的一部份以及P型井區104的一部份。隔離物106覆蓋N型井區103的另一部分，並覆蓋磊晶層101與高壓N型井區102。隔離物108覆蓋P型井區104的另一部分，並覆蓋磊晶層101與高壓N型井區102。
參閱第1A圖，摻雜區105設置在P型井區104中，且位在隔離物107與108之間。在此實施例中，摻雜區105的導電類型為N型且可作為N型重摻雜區（N+）。為了能清楚說明摻雜區105的配置與導電類型，在下文中，摻雜區105稱為N型摻雜區。根據第1A圖的配置，隔離物107隔開具有相同導電類型（N型）的N型摻雜區105與N型井區103。
如第1A圖所示，金屬電極109設置在N型井區103之上，且耦接接合墊10。金屬電極109與井區103之間形成蕭特基（Schottky）接觸。金屬電極110設置在N型摻雜區105之上，且耦接接合墊11。金屬電極110與N型摻雜區105之間形成歐姆（Ohmic）接觸。
在一實施例中，第1A圖中靜電放電保護裝置1結構形成三個二極體以及兩個雙載子電晶體（bipolar junction transistor，BJT）。依據金屬電極109的特性，金屬電極109為一類P型區域。參閱第1B圖，透過上述蕭特基接觸的金屬-半導體接面，金屬電極109與井區103之間形成一蕭特基二極體12。P型井區104與N型井區103之間形成二極體13。P型井區104與N型摻雜區105之間形成二極體14。
此外，參閱第1B圖，金屬電極109（類P型區域）、N型井區103、與P型井區104共同構成P型-N型-P型接面雙載子電晶體（PNP bipolar junction transistor，PNP BJT）20。金屬電極109作為PNP BJT 20的射極，N型井區103作為PNP BJT 20的基極，且P型井區104作為PNP BJT 20的集極。
N型井區103、P型井區104、與N型摻雜區105共同構成N型-P型-N型接面雙載子電晶體（NPN bipolar junction transistor，NPN BJT）21。N型井區103作為NPN BJT 21的集極，P型井區104作為NPN BJT 21的基極，且N型井區103作為NPN BJT 21的射極。
第2圖係表示靜電放電保護裝置1的等效電路示意圖。如第2圖所示，靜電放電保護裝置1的等效電路包括等效元件，包括PNP BJT 20、NPN BJT 21、以及電阻22與23。同時參閱第1B圖以及第2圖，PNP BJT 20的射極耦接接合墊10，PNP BJT 20的基極耦接節點N20，且PNP BJT 20的集極耦接節點N21。節點N20對應於在第1B圖中的N型井區103，且節點N21對應於在第1B圖中的P型井區104。NPN BJT 21的集極耦接於節點N20，NPN BJT 21的基極耦接節點N21，且NPN BJT 21的射極耦接接合墊11。
同時參閱第1B圖以及第2圖，電阻22為N型井區103的等效電阻，且電阻23為P型井區104的等效電阻。在電路架構上，電阻22的第一端耦接節點N20，且電阻22的第二端處於浮接（floating）狀態耦接；電阻23的第一端耦接節點N21，且電阻23的第二端處於浮接狀態耦接。
第2圖也顯示蕭特基二極體12以及二極體13與14。在等效電路架構上，蕭特基二極體12耦接於PNP BJT 20的射極與基極之間，二極體13耦接於PNP BJT 20的基極與集極之間（即是，於NPN BJT 21的集極與基極之間），以及二極體14耦接於NPN BJT 21的基極與射極之間。
同時參閱第1B圖以及第2圖，當在接合墊10上發生一靜電放電事件以引起一正電壓時（或者，當在接合墊10上發生一正極性靜電放電事件時），此正電壓對於蕭特基二極體12與二極體14為正向偏壓，且對於二極體13為逆向偏壓。因此，蕭特基二極體12提供屏障電位V12A且二極體14提供屏障電位V14A，而二極體13提供崩潰電壓V13B。屏障電位V12A與V14A以及崩潰電壓V13B的總和（V12A+V13B+V14A）作為靜電放電保護裝置1對於正極性靜電放電事件的正極性觸發電壓。正極性觸發電壓例如為8伏特（volt，V），但本發明不以此為限。一旦靜電放電事件所引起的正電壓大於正極性觸發電壓，接合墊10、金屬電極109（類P型區域）、N型井區103、P型井區104、N型摻雜區105、以及接合墊11形成一放電路徑。此放電路徑包括一P-N-P-N接面。基於接合墊10上的正電壓，接合墊10上的靜電電荷經由此放電路徑傳導至接合墊11。以靜電放電保護裝置1的等效電路的觀點來看，參閱第2圖，當在接合墊10上發生靜電放電事件以引起正電壓時，PNP BJT 20與NPN BJT 21導通。PNP BJT 20與NPN BJT 21構成一矽控整流器（silicon controlled rectifier，SCR）。對應在第1B圖中半導體結構上的放電路徑，接合墊10上的靜電電荷經由PNP BJT 20的射極與基極以及NPN BJT 22的集極、基極、與射極傳導至接合墊11，以實現靜電放電保護。
同時參閱第1B圖以及第2圖，當在接合墊10上發生一靜電放電事件以引起一負電壓時（或者，當在接合墊10上發生一負極性靜電放電事件時），此負電壓對於蕭特基二極體12與二極體14為逆向偏壓，且對於二極體13為正向偏壓。因此，蕭特基二極體12提供崩潰電壓V12B且二極體14提供崩潰電壓V14B，而二極體13提供供屏障電位V13A。屏障電位V13A以及崩潰電壓V12B與V14B的總和（V12B+V13A+V14B）作為靜電放電保護裝置1對於負極性靜電放電事件的負極性觸發電壓。負極性觸發電壓例如為-8V，但本發明不以此為限。一旦靜電放電事件所引起的負電壓的絕對值大於負極性觸發電壓的絕對值（即負電壓的小於負極性觸發電壓），接合墊10、金屬電極109（類P型區域）、N型井區103、P型井區104、N型摻雜區105、以及接合墊11形成一放電路徑。此放電路徑包括一P-N-P-N接面。由於相對於接合墊11上的電壓，接合墊10上的電壓（負電壓）較小，接合墊11上的電荷經由此放電路徑傳導至接合墊10。以靜電放電保護裝置1的等效電路的觀點來看，參閱第2圖，當在接合墊10上發生靜電放電事件以引起負電壓時，PNP BJT 20與NPN BJT 21導通。PNP BJT 20與NPN BJT 21構成一矽控整流器（SCR）。對應在第1B圖中半導體結構上的放電路徑，接合墊11上的電荷依序經由NPN BJT 22的射極、基極、與集極以及PNP BJT 20的基極與射極傳導至接合墊10，以實現靜電放電保護。
當在接合墊11上發生一靜電放電事件以引起一正電壓或一負電壓時（或者，當在接合墊10上發生一正極性靜電放電事件或一負極性靜電放電事件時），靜電放電保護裝置1以提供一放電電路，以實現靜電放電保護。靜電放電保護裝置1執行此前述相似的操作，在此省略敘述。
根據上述各實施例，本案所提出的靜電放電保護裝置1提供可雙向的放電路徑。本案在靜電放電保護裝置1的結構上形成蕭特基接觸，這可避免在靜電放電保護裝置1的觸發電壓受製程（例如，絕緣上覆半導體（SOI）製程）影響而降低，使得靜電放電保護裝置1不易被誤觸發。
第3圖表示根據本發明一實施例的電子裝置。參閱第3圖，電子裝置3包括上述實施例的靜電放電保護裝置1以及內部電路30。在第3圖中，靜電放電保護裝置1係以等效電路來呈現。靜電放電保護裝置1用以保護內部電路30不受靜電放電事件而損壞。舉例來說，假設內部電路30的操作電壓為5V與-5V，且本案的靜電放電保護裝置1的正極性觸發電壓與負極性觸發電壓分別為8V與-8V。當在一接合墊（例如，接合墊10）上發生一靜電放電事件以引起超過8V或低於-8V的電壓時，靜電放電保護裝置1被觸發以提供一放電電路，供靜電電荷放電，以實現靜電放電保護。
在一實施例中，電子裝置3可以是採用控制器區域網路（controller area network，CAN）的裝置。舉例來說，電子裝置3可以是車用裝置，且內部電路30為控制器區域網路中的一個節點，例如引擎控制器、防鎖死煞車系統控制器（anti-lock braking system，ABS）、車門控制器、燈光控制器、懸吊控制器等。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1:靜電放電保護裝置
3:電子裝置
10, 11:接合墊
12:蕭特基二極體
13, 14:二極體
20, 21:雙載子電晶體
22, 23:電阻
30:內部電路
100:半導體基板（P-sub）
101:磊晶層
102:井區/高壓N型井區（HVNW）
103:井區/N型井區（NW）
104:井區/P型井區（PW）
105:摻雜區（N+）
106~108:隔離物
109, 110:金屬電極
111:接觸接面
N20, N21:節點
W103A, W103B, W104A, W104B:側壁
第1A與1B圖表示根據本發明一實施例的靜電放電（Electrostatic Discharge，ESD）保護裝置的剖面示意圖。
第2圖表示本發明一實施例的靜電放電保護裝置的等效電路示意圖。
第3圖表示根據本發明一實施例的電子裝置。
1:靜電放電保護裝置
10,11:接合墊
100:半導體基板(P-sub)
101:磊晶層
102:井區/高壓N型井區(HVNW)
103:井區/N型井區(NW)
104:井區/P型井區(PW)
105:摻雜區(N+)
106~108:隔離物
109,110:金屬電極
111:接觸接面
W103A,W103B,W104A,W104B:側壁
Claims (14)
- 一種靜電放電保護裝置，包括：一半導體基板；一第一井區，設置在該半導體基板上，其中，該第一井區具有一第一導電類型；一第二井區，設置在該半導體基板上，其中，該第二井區具有相反於該第一導電類型的一第二導電類型；一第一隔離物，設置在該第一井區與該第二井區之間；一摻雜區，設置在該第二井區中，其中，該摻雜區具有該第一導電類型；以及一第一金屬電極，設置在該第一井區之上；其中，該第一金屬電極、該第一井區、與該第二井區分別形成一雙載子電晶體的一射極、一基極、與一集極；其中，該第一金屬電極與該第一井區分別形成一蕭特基二極體(Schottky diode)的一陽極與一陰極；以及其中，該第一井區與該第二井區形成一第一二極體。
- 如請求項1的靜電放電保護裝置，其中，該第一金屬電極耦接一第一接合墊，且該靜電放電保護裝置更包括：一第二金屬電極，設置在該第一井區之上，且耦接一第二接合墊；其中，當在該第一接合墊或在該第二接合墊上發生一靜電放電事件時，在該第一接合墊與該第二接合墊之間形成一放電路徑。
- 如請求項2的靜電放電保護裝置，其中，該第二金 屬電極與該摻雜區之間形成一歐姆(Ohmic)接觸。
- 如請求項1的靜電放電保護裝置，更包括：一磊晶層，設置在該半導體基板上；一第三井區，設置在該磊晶層中，其中，該第三井區具有該第一導電類型；其中，該第一井區以及該第二井區設置在該第三井區中。
- 如請求項1的靜電放電保護裝置，其中：該第一井區接觸該第二井區，且該第一井區與該第二井區之間具有一接觸接面；以及該第一隔離物覆蓋該第一井區的一部份以及該第二井區的一部份，且設置在該接觸接面之上。
- 如請求項1的靜電放電保護裝置，更包括：一第二隔離物，覆蓋該第二井區的一部份；其中，該第二井區具有一第一側壁以及相對於該第一側壁的一第二側壁，且該第一側壁接觸該第一井區；以及其中，該第一隔離物對應該第一側壁設置，以及該第二隔離物對應該第二側壁設置。
- 如請求項6的靜電放電保護裝置，其中，該摻雜區設置在該第一隔離物與該第二隔離物之間。
- 如請求項1的靜電放電保護裝置，更包括：一第二隔離物，覆蓋該第一井區的一部份；其中，該第一井區具有一第一側壁以及相對於該第一側壁的一第 二側壁，且該第一側壁接觸該第二井區；以及其中，該第一隔離物對應該第一側壁設置，以及該第二隔離物對應該第二側壁設置。
- 如請求項1的靜電放電保護裝置，其中，該第一金屬電極、該第一井區、與該第二井區構成一第一雙極性接面，以及該第一井區、該第二井區及該摻雜區構成一第二雙極性接面。
- 如請求項9的靜電放電保護裝置，其中，該第一雙極性接面為一P型-N型-P型接面，以及該第二雙極性接面為一N型-P型-N型接面。
- 如請求項1的靜電放電保護裝置，其中，該第一導電類型為N型，且該第二導電類型為P型。
- 一種靜電放電保護裝置，包括：一第一雙載子電晶體，具有耦接一第一接合墊的一射極、耦接一第一節點的一基極、以及耦接一第二節點的一集極；一第二雙載子電晶體，具有耦接該第一節點的一集極、耦接該第二節點的一基極、以及耦接一第二接合墊的一射極；一蕭特基二極體(Schottky diode)，具有耦接該第一雙載子電晶體的該射極的一陽極與耦接該基極的一陰極；以及一第一二極體，耦接於該第一雙載子二極體的該基極與該集極之間。
- 如請求項12的靜電放電保護裝置，其中，該第一雙載子電晶體為一P型-N型-P型接面雙載子電晶體，且該第二雙載 子電晶體為一N型-P型-N型接面雙載子電晶體。
- 如請求項13的靜電放電保護裝置，更包括：一第一電阻器，具有耦接該第一節點的一第一端子以及處於一浮接狀態的一第二端子；以及一第二電阻，具有耦接該第二節點的一第一端子以及處於該浮接狀態的一第二端子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112122810A TWI834573B (zh) | 2023-06-17 | 2023-06-17 | 靜電放電保護裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112122810A TWI834573B (zh) | 2023-06-17 | 2023-06-17 | 靜電放電保護裝置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI834573B true TWI834573B (zh) | 2024-03-01 |
Family
ID=91269594
Family Applications (1)
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| TW112122810A TWI834573B (zh) | 2023-06-17 | 2023-06-17 | 靜電放電保護裝置 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI834573B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220199611A1 (en) * | 2020-12-21 | 2022-06-23 | Texas Instruments Incorporated | Insulated-gate bipolar transistor with integrated schottky barrier |
-
2023
- 2023-06-17 TW TW112122810A patent/TWI834573B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220199611A1 (en) * | 2020-12-21 | 2022-06-23 | Texas Instruments Incorporated | Insulated-gate bipolar transistor with integrated schottky barrier |
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