JPH05121679A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH05121679A JPH05121679A JP3277847A JP27784791A JPH05121679A JP H05121679 A JPH05121679 A JP H05121679A JP 3277847 A JP3277847 A JP 3277847A JP 27784791 A JP27784791 A JP 27784791A JP H05121679 A JPH05121679 A JP H05121679A
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- JP
- Japan
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- diode
- open drain
- power supply
- integrated circuit
- output terminal
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの静電破壊等が生じ難
く、オ―プンドレイン出力端子の電圧に対する制約が少
ない集積回路装置を提供することである。 【構成】 プラス電源ＶＤＤとマイナス電源ＶＳＳとの
間にダイオ―ドＤ１１を設け、オ―プンドレイン端子Ｖ
Ｏとマイナス電源ＶＳＳとの間にダイオ―ドＤ１２を設
け、プラス電源ＶＤＤとオ―プンドレイン端子ＶＯとの
間に互いに逆方向に直列接続されたダイオ―ドＤ１３お
よびＤ１４を設けた。したがって、オ―プンドレイン端
子ＶＯに高電圧のプラスの静電気が印加された場合に
は、ダイオードＤ１３の逆方向降伏電流により静電気は
除去される。
く、オ―プンドレイン出力端子の電圧に対する制約が少
ない集積回路装置を提供することである。 【構成】 プラス電源ＶＤＤとマイナス電源ＶＳＳとの
間にダイオ―ドＤ１１を設け、オ―プンドレイン端子Ｖ
Ｏとマイナス電源ＶＳＳとの間にダイオ―ドＤ１２を設
け、プラス電源ＶＤＤとオ―プンドレイン端子ＶＯとの
間に互いに逆方向に直列接続されたダイオ―ドＤ１３お
よびＤ１４を設けた。したがって、オ―プンドレイン端
子ＶＯに高電圧のプラスの静電気が印加された場合に
は、ダイオードＤ１３の逆方向降伏電流により静電気は
除去される。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置に係わる
ものであり、特にＭＯＳ集積回路におけるオ―プンドレ
イン出力の保護回路に関するものである。
ものであり、特にＭＯＳ集積回路におけるオ―プンドレ
イン出力の保護回路に関するものである。
【０００２】
【従来の技術】図３に示した従来例では、プラス電源Ｖ
ＤＤとマイナス電源ＶＳＳ（通常はグランド）との間に
ダイオ―ドＤ３１を設けるとともに、オ―プンドレイン
出力端子ＶＯとマイナス電源ＶＳＳとの間にダイオ―ド
Ｄ３２を設け、ＭＯＳトランジスタＭＴ３を静電破壊等
から保護している。
ＤＤとマイナス電源ＶＳＳ（通常はグランド）との間に
ダイオ―ドＤ３１を設けるとともに、オ―プンドレイン
出力端子ＶＯとマイナス電源ＶＳＳとの間にダイオ―ド
Ｄ３２を設け、ＭＯＳトランジスタＭＴ３を静電破壊等
から保護している。
【０００３】図４に示した従来例では、ダイオ―ドＤ４
１、Ｄ４２を設けるとともに、さらにプラス電源ＶＤＤ
とオ―プンドレイン出力端子ＶＯとの間にダイオ―ドＤ
４３を設け、ＭＯＳトランジスタＭＴ４を静電破壊等か
ら保護している。
１、Ｄ４２を設けるとともに、さらにプラス電源ＶＤＤ
とオ―プンドレイン出力端子ＶＯとの間にダイオ―ドＤ
４３を設け、ＭＯＳトランジスタＭＴ４を静電破壊等か
ら保護している。
【０００４】
【発明が解決しようとする課題】図３に示した従来の保
護回路では、オ―プンドレイン出力端子ＶＯにプラスの
静電気が印加されると、ダイオ―ドＤ３２には逆方向の
電圧が印加されることになり、ＭＯＳトランジスタＭＴ
３では低電圧破壊が生じ易い。
護回路では、オ―プンドレイン出力端子ＶＯにプラスの
静電気が印加されると、ダイオ―ドＤ３２には逆方向の
電圧が印加されることになり、ＭＯＳトランジスタＭＴ
３では低電圧破壊が生じ易い。
【０００５】図４に示した従来の保護回路では、オ―プ
ンドレイン出力端子ＶＯにプラスの静電気が印加される
と、静電気はダイオ―ドＤ４３を通して除去される。し
たがって、オ―プンドレイン出力端子ＶＯの電圧が「プ
ラス電源ＶＤＤの電圧＋ダイオ―ドＤ４３の順方向電圧
（０．６ボルト程度）」よりも高くなるような条件で回
路を使用することができない。
ンドレイン出力端子ＶＯにプラスの静電気が印加される
と、静電気はダイオ―ドＤ４３を通して除去される。し
たがって、オ―プンドレイン出力端子ＶＯの電圧が「プ
ラス電源ＶＤＤの電圧＋ダイオ―ドＤ４３の順方向電圧
（０．６ボルト程度）」よりも高くなるような条件で回
路を使用することができない。
【０００６】本発明の目的は、ＭＯＳトランジスタの静
電破壊等が生じ難く、オ―プンドレイン出力端子の電圧
に対する制約が少ない集積回路装置を得ることである。
電破壊等が生じ難く、オ―プンドレイン出力端子の電圧
に対する制約が少ない集積回路装置を得ることである。
【０００７】
【課題を解決するための手段】本発明における集積回路
装置は、ＭＯＳトランジスタのオ―プンドレイン出力端
子と電源との間に、互いに逆方向に直列接続されたダイ
オ―ドを形成したものである。
装置は、ＭＯＳトランジスタのオ―プンドレイン出力端
子と電源との間に、互いに逆方向に直列接続されたダイ
オ―ドを形成したものである。
【０００８】
【実施例】図１は、本発明の実施例を示した電気回路図
であり、ＭＯＳ集積回路におけるオ―プンドレイン出力
の保護回路を示したものである。ＰＮ接合ダイオードＤ
１１、Ｄ１２、Ｄ１３およびＤ１４並びにＮチャンネル
ＭＯＳトランジスタＭＴ１は、いずれも単一のシリコン
集積回路に形成されている。ＶＤＤはプラス電源、ＶＳ
Ｓはマイナス電源（通常はグランド）であり、ＶＯはＭ
ＯＳトランジスタＭＴ１のオ―プンドレイン出力端子で
ある。オ―プンドレイン出力端子ＶＯには、図示しない
負荷（例えばブザーの駆動回路）が接続されている。
であり、ＭＯＳ集積回路におけるオ―プンドレイン出力
の保護回路を示したものである。ＰＮ接合ダイオードＤ
１１、Ｄ１２、Ｄ１３およびＤ１４並びにＮチャンネル
ＭＯＳトランジスタＭＴ１は、いずれも単一のシリコン
集積回路に形成されている。ＶＤＤはプラス電源、ＶＳ
Ｓはマイナス電源（通常はグランド）であり、ＶＯはＭ
ＯＳトランジスタＭＴ１のオ―プンドレイン出力端子で
ある。オ―プンドレイン出力端子ＶＯには、図示しない
負荷（例えばブザーの駆動回路）が接続されている。
【０００９】図２は、図１の回路が形成されたシリコン
集積回路基板の一部を断面的に示した説明図である。こ
のように、ダイオードＤ１１、Ｄ１２、Ｄ１３およびＤ
１４は、同一の半導体基板内に容易に形成することがで
きる。
集積回路基板の一部を断面的に示した説明図である。こ
のように、ダイオードＤ１１、Ｄ１２、Ｄ１３およびＤ
１４は、同一の半導体基板内に容易に形成することがで
きる。
【００１０】図１および図２に示した実施例では、オ―
プンドレイン出力端子ＶＯとプラス電源ＶＤＤとの間
に、互いに逆方向に直列接続されたダイオ―ドＤ１３お
よびＤ１４が形成されている。したがって、図４に示し
た従来例のような制約がなく、オ―プンドレイン端子Ｖ
Ｏの電圧が「プラス電源ＶＤＤの電圧＋ダイオ―ドＤ１
４の順方向電圧（０．６ボルト程度）」よりも高くなる
ような条件でも回路を使用することができる。また、オ
―プンドレイン出力端子ＶＯに高電圧のプラスの静電気
（ダイオードＤ１３の逆方向降伏電圧以上の電圧）が印
加された場合には、ダイオードＤ１３の逆方向降伏電流
により、静電気はダイオ―ドＤ１３およびＤ１４を通し
て除去されるため、ＭＯＳトランジスタＭＴ１を静電破
壊から保護することができる。
プンドレイン出力端子ＶＯとプラス電源ＶＤＤとの間
に、互いに逆方向に直列接続されたダイオ―ドＤ１３お
よびＤ１４が形成されている。したがって、図４に示し
た従来例のような制約がなく、オ―プンドレイン端子Ｖ
Ｏの電圧が「プラス電源ＶＤＤの電圧＋ダイオ―ドＤ１
４の順方向電圧（０．６ボルト程度）」よりも高くなる
ような条件でも回路を使用することができる。また、オ
―プンドレイン出力端子ＶＯに高電圧のプラスの静電気
（ダイオードＤ１３の逆方向降伏電圧以上の電圧）が印
加された場合には、ダイオードＤ１３の逆方向降伏電流
により、静電気はダイオ―ドＤ１３およびＤ１４を通し
て除去されるため、ＭＯＳトランジスタＭＴ１を静電破
壊から保護することができる。
【００１１】以上の実施例では、ＮチャンネルＭＯＳト
ランジスタのオ―プンドレイン出力の保護回路について
説明したが、図１に示した構成とコンプリメンタリな構
成にすれば、ＰチャンネルＭＯＳトランジスタのオ―プ
ンドレイン出力の保護回路も構成することができる。
ランジスタのオ―プンドレイン出力の保護回路について
説明したが、図１に示した構成とコンプリメンタリな構
成にすれば、ＰチャンネルＭＯＳトランジスタのオ―プ
ンドレイン出力の保護回路も構成することができる。
【００１２】
【発明の効果】本発明では、ＭＯＳトランジスタのオ―
プンドレイン出力端子と電源との間に、互いに逆方向に
直列接続されたダイオ―ドを形成したため、ＭＯＳトラ
ンジスタの静電破壊等が生じ難く、しかもオ―プンドレ
イン出力端子の電圧に対する制約が少ない集積回路装置
を構成することができる。
プンドレイン出力端子と電源との間に、互いに逆方向に
直列接続されたダイオ―ドを形成したため、ＭＯＳトラ
ンジスタの静電破壊等が生じ難く、しかもオ―プンドレ
イン出力端子の電圧に対する制約が少ない集積回路装置
を構成することができる。
【図１】本発明の実施例を示した電気回路図である。
【図２】図１の回路が形成されたシリコン集積回路基板
の一部を断面的に示した説明図である。
の一部を断面的に示した説明図である。
【図３】従来例を示した電気回路図である。
【図４】従来例を示した電気回路図である。
ＭＴ１……ＭＯＳトランジスタ ＶＯ………オ―プンドレイン出力端子 ＶＤＤ………電源 Ｄ１３、Ｄ１４……ダイオード
Claims (1)
- 【請求項１】 ＭＯＳトランジスタのオ―プンドレイン
出力端子と電源との間に、互いに逆方向に直列接続され
たダイオ―ドを形成した集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277847A JPH05121679A (ja) | 1991-10-24 | 1991-10-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277847A JPH05121679A (ja) | 1991-10-24 | 1991-10-24 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121679A true JPH05121679A (ja) | 1993-05-18 |
Family
ID=17589103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277847A Withdrawn JPH05121679A (ja) | 1991-10-24 | 1991-10-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060752A (en) * | 1997-12-31 | 2000-05-09 | Siliconix, Incorporated | Electrostatic discharge protection circuit |
| US6359313B1 (en) * | 1998-05-18 | 2002-03-19 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection transistor for a semiconductor chip |
-
1991
- 1991-10-24 JP JP3277847A patent/JPH05121679A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060752A (en) * | 1997-12-31 | 2000-05-09 | Siliconix, Incorporated | Electrostatic discharge protection circuit |
| US6359313B1 (en) * | 1998-05-18 | 2002-03-19 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection transistor for a semiconductor chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |