JPH0661433A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH0661433A JPH0661433A JP21175592A JP21175592A JPH0661433A JP H0661433 A JPH0661433 A JP H0661433A JP 21175592 A JP21175592 A JP 21175592A JP 21175592 A JP21175592 A JP 21175592A JP H0661433 A JPH0661433 A JP H0661433A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- surge pulse
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】
【目的】 ＣＭＯＳ論理集積回路の保護回路周辺の面積
を縮少できる入力保護回路を提供する。 【構成】 ＣＭＯＳ論理集積回路の入力保護回路１、２
には、正のサージパルスのクランプ用能動素子としてシ
ョットキーダイオードＤ1を用いる。また負のサージパ
ルスのクランプ用能動素子としてＰＮ接合ダイオードＤ
2を用いる。
を縮少できる入力保護回路を提供する。 【構成】 ＣＭＯＳ論理集積回路の入力保護回路１、２
には、正のサージパルスのクランプ用能動素子としてシ
ョットキーダイオードＤ1を用いる。また負のサージパ
ルスのクランプ用能動素子としてＰＮ接合ダイオードＤ
2を用いる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ、特にＣＭＯＳ論
理集積回路の入力部に設けられる入力保護回路に関する
ものである。
理集積回路の入力部に設けられる入力保護回路に関する
ものである。
【０００２】
【従来の技術】ＭＯＳ論理集積回路の入力部分には外部
からの情報を正しく受けとるための初段ゲートが設けら
れているが、一般にＭＯＳトランジスタのゲート酸化膜
は薄く、そのために外部から人体や器物の静電気等によ
ってサージパルスが加えられると破壊することがある。
こうした破壊を防止するために入力保護回路が設けられ
ている。この入力保護回路は、ダイオードや抵抗を組み
合わせて構成され、異常電圧を短絡してＭＯＳトランジ
スタのゲート酸化膜に伝わらないようにしている。
からの情報を正しく受けとるための初段ゲートが設けら
れているが、一般にＭＯＳトランジスタのゲート酸化膜
は薄く、そのために外部から人体や器物の静電気等によ
ってサージパルスが加えられると破壊することがある。
こうした破壊を防止するために入力保護回路が設けられ
ている。この入力保護回路は、ダイオードや抵抗を組み
合わせて構成され、異常電圧を短絡してＭＯＳトランジ
スタのゲート酸化膜に伝わらないようにしている。
【０００３】入力保護回路の従来例を図４に示す。初段
の論理ゲートはＰチャネルＭＯＳトランジスタＱｐとＮ
チャネルＭＯＳトランジスタＱｎから成るＣＭＯＳ回路
３で構成される。ＰチャネルＭＯＳトランジスタＱｐの
ゲート８とＮチャネルＭＯＳトランジスタＱｎのゲート
９との接続点Ａに入力された信号は、ＰチャネルＭＯＳ
トランジスタＱｐのドレイン１０とＮチャネルＭＯＳト
ランジスタＱｎのドレイン１１との接続点Ｙから出力端
子５へ出力されて後段の回路へ供給される。尚、Ｐチャ
ネルＭＯＳトランジスタＱｐのソース１２は電源電圧Ｖ
ｃｃに接続され、ＮチャネルＭＯＳトランジスタＱｎの
ソース１３は接地されている。以上のＣＭＯＳ回路３と
入力端子４との間に（ａ）では逆接続されたＰＮ接合ダ
イオードＤ2、Ｄ3から成る入力保護回路６を設置してい
る。また（ｂ）では（ａ）の入力保護回路に更に抵抗Ｒ
1を接続して入力保護回路７を構成している。尚、ＰＮ
接合ダイオードＤ3のカソードは電源電圧Ｖｃｃに接続
され、ＰＮ接合ダイオードＤ2のアノードは接地されて
いる。
の論理ゲートはＰチャネルＭＯＳトランジスタＱｐとＮ
チャネルＭＯＳトランジスタＱｎから成るＣＭＯＳ回路
３で構成される。ＰチャネルＭＯＳトランジスタＱｐの
ゲート８とＮチャネルＭＯＳトランジスタＱｎのゲート
９との接続点Ａに入力された信号は、ＰチャネルＭＯＳ
トランジスタＱｐのドレイン１０とＮチャネルＭＯＳト
ランジスタＱｎのドレイン１１との接続点Ｙから出力端
子５へ出力されて後段の回路へ供給される。尚、Ｐチャ
ネルＭＯＳトランジスタＱｐのソース１２は電源電圧Ｖ
ｃｃに接続され、ＮチャネルＭＯＳトランジスタＱｎの
ソース１３は接地されている。以上のＣＭＯＳ回路３と
入力端子４との間に（ａ）では逆接続されたＰＮ接合ダ
イオードＤ2、Ｄ3から成る入力保護回路６を設置してい
る。また（ｂ）では（ａ）の入力保護回路に更に抵抗Ｒ
1を接続して入力保護回路７を構成している。尚、ＰＮ
接合ダイオードＤ3のカソードは電源電圧Ｖｃｃに接続
され、ＰＮ接合ダイオードＤ2のアノードは接地されて
いる。
【０００４】入力端子４に正のサージパルスが印加され
ると過電圧部分は、（ａ）ではＰＮ接合ダイオードＤ3
により吸収され、また（ｂ）では抵抗Ｒ1とＰＮ接合ダ
イオードＤ3により吸収されて、ＣＭＯＳ回路３の接続
点Ａに加えられる電圧は電源電圧Ｖｃｃに抑えられる。
入力端子４に負のサージパルスが印加されると過電圧部
分は、（ａ）ではＰＮ接合ダイオードＤ2により吸収さ
れ、また（ｂ）では抵抗Ｒ1とＰＮ接合ダイオードＤ2に
より吸収されて、ＣＭＯＳ回路３の接続点Ａに加えられ
る電圧はグランド電圧０Ｖに抑えられる。従って、入力
端子４に図６（ａ）に示す様に、時間ｔ1、ｔ2に正、負
のサージパルスが入力されても、入力保護回路によって
ＣＭＯＳ回路３の接続点Ａに印加される電圧は同図
（ｂ）に示す如くクランプされるので、そのＣＭＯＳ回
路３を構成するトランジスタＱｐ、Ｑｎのゲート酸化膜
に異常電圧が印加されることはなく、従ってゲート酸化
膜が破壊されることはない。ところで、入力にサージパ
ルスが印加されて、ＰＮ接合ダイオードＤ2、Ｄ3に順方
向電流が流れると、この電流がＣＭＯＳ回路３にある寄
生サイリスタのトリガとなり、ラッチアップが起こる危
険性がある。一般にＣＭＯＳ論理集積回路に設置される
入力保護回路にはラッチアップを防止する対策が必要で
あり、図４（ａ）の入力保護回路６の対策例を図５に示
す。図５は入力保護回路６の断面構造図である。
ると過電圧部分は、（ａ）ではＰＮ接合ダイオードＤ3
により吸収され、また（ｂ）では抵抗Ｒ1とＰＮ接合ダ
イオードＤ3により吸収されて、ＣＭＯＳ回路３の接続
点Ａに加えられる電圧は電源電圧Ｖｃｃに抑えられる。
入力端子４に負のサージパルスが印加されると過電圧部
分は、（ａ）ではＰＮ接合ダイオードＤ2により吸収さ
れ、また（ｂ）では抵抗Ｒ1とＰＮ接合ダイオードＤ2に
より吸収されて、ＣＭＯＳ回路３の接続点Ａに加えられ
る電圧はグランド電圧０Ｖに抑えられる。従って、入力
端子４に図６（ａ）に示す様に、時間ｔ1、ｔ2に正、負
のサージパルスが入力されても、入力保護回路によって
ＣＭＯＳ回路３の接続点Ａに印加される電圧は同図
（ｂ）に示す如くクランプされるので、そのＣＭＯＳ回
路３を構成するトランジスタＱｐ、Ｑｎのゲート酸化膜
に異常電圧が印加されることはなく、従ってゲート酸化
膜が破壊されることはない。ところで、入力にサージパ
ルスが印加されて、ＰＮ接合ダイオードＤ2、Ｄ3に順方
向電流が流れると、この電流がＣＭＯＳ回路３にある寄
生サイリスタのトリガとなり、ラッチアップが起こる危
険性がある。一般にＣＭＯＳ論理集積回路に設置される
入力保護回路にはラッチアップを防止する対策が必要で
あり、図４（ａ）の入力保護回路６の対策例を図５に示
す。図５は入力保護回路６の断面構造図である。
【０００５】図５においてＰＮ接合ダイオードＤ3はＮ~
サブストレート２０上にＰ+層２１を形成して構成さ
れ、そのＰ+層２１の表面にアノード用電極２２を施し
ている。カソード用電極２４は、Ｐ+層２１の周囲に形
成されたＮ+層２３の表面上に設けられている。また、
ＰＮ接合ダイオードＤ2はＮ~サブストレート２０のＰウ
ェル２５の上部にＮ+層２６を形成して構成され、その
Ｎ+層２６の表面にカソード用電極２７が設けられてい
る。アノード用電極２９はこのＮ+層２６の周囲にＰ+層
２８を形成し、それらの表面に電極２９を設けて取り出
している。Ｎ~サブストレート２０上には、更にＮ+層３
０、Ｐ+層３１が形成されているが、これらの拡散層は
ラッチアップを防止するするために設けられたものであ
る。表面には電極３２、３３が設けられており、これら
の電極はそれぞれ電源電圧Ｖｃｃ及びグランド電圧に接
続されている。尚、４０はＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜、４１はＬ
ＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓ
ｉｌｉｃｏｎ）酸化膜である。
サブストレート２０上にＰ+層２１を形成して構成さ
れ、そのＰ+層２１の表面にアノード用電極２２を施し
ている。カソード用電極２４は、Ｐ+層２１の周囲に形
成されたＮ+層２３の表面上に設けられている。また、
ＰＮ接合ダイオードＤ2はＮ~サブストレート２０のＰウ
ェル２５の上部にＮ+層２６を形成して構成され、その
Ｎ+層２６の表面にカソード用電極２７が設けられてい
る。アノード用電極２９はこのＮ+層２６の周囲にＰ+層
２８を形成し、それらの表面に電極２９を設けて取り出
している。Ｎ~サブストレート２０上には、更にＮ+層３
０、Ｐ+層３１が形成されているが、これらの拡散層は
ラッチアップを防止するするために設けられたものであ
る。表面には電極３２、３３が設けられており、これら
の電極はそれぞれ電源電圧Ｖｃｃ及びグランド電圧に接
続されている。尚、４０はＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜、４１はＬ
ＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓ
ｉｌｉｃｏｎ）酸化膜である。
【０００６】図７は、上述の入力保護回路６（ただしＰ
Ｎ接合ダイオードＤ2は省略）を設けたＮ~サブストレー
ト２０内において、形成される寄生のトランジスタＴｒ
1〜Ｔｒ4を示している。このうち、トランジスタＴｒ1
とＴｒ2は寄生のサイリスタを構成する。入力端子４に
正のサージパルスが加えられると、ＰＮ接合ダイオード
Ｄ3のＰ+層２１からＮ~サブスレート２０へ少数キャリ
アである正孔が注入され、トランジスタＴｒ3とＴｒ4は
ＯＮする。トランシスタＴｒ4のコレクタ電流は寄生抵
抗Ｒ3に流れ、トランジスタＴｒ2のベース電位が上昇し
トランジスタＴｒ2もＯＮする。このためトランジスタ
Ｔｒ2のコレクタ電流が寄生抵抗Ｒ2に流れ、トランジス
タＴｒ1のベース電位が降下し、トランジスタＴｒ1もＯ
Ｎする。この結果トランジスタＴｒ1とＴｒ2でサイリス
タ動作が生じる。そこでトランジスタＴｒ3、Ｔｒ4がＯ
Ｎしたとき、トランジスタＴｒ3に多くの電流を流して
トランジスタＴｒ4には微量の電流しか流れないように
し、トランジスタＴｒ1とＴｒ2でサイリスタ動作が起こ
らないようにしている。尚、ＣＭＯＳ回路３の構造につ
いては後で詳しく説明する。
Ｎ接合ダイオードＤ2は省略）を設けたＮ~サブストレー
ト２０内において、形成される寄生のトランジスタＴｒ
1〜Ｔｒ4を示している。このうち、トランジスタＴｒ1
とＴｒ2は寄生のサイリスタを構成する。入力端子４に
正のサージパルスが加えられると、ＰＮ接合ダイオード
Ｄ3のＰ+層２１からＮ~サブスレート２０へ少数キャリ
アである正孔が注入され、トランジスタＴｒ3とＴｒ4は
ＯＮする。トランシスタＴｒ4のコレクタ電流は寄生抵
抗Ｒ3に流れ、トランジスタＴｒ2のベース電位が上昇し
トランジスタＴｒ2もＯＮする。このためトランジスタ
Ｔｒ2のコレクタ電流が寄生抵抗Ｒ2に流れ、トランジス
タＴｒ1のベース電位が降下し、トランジスタＴｒ1もＯ
Ｎする。この結果トランジスタＴｒ1とＴｒ2でサイリス
タ動作が生じる。そこでトランジスタＴｒ3、Ｔｒ4がＯ
Ｎしたとき、トランジスタＴｒ3に多くの電流を流して
トランジスタＴｒ4には微量の電流しか流れないように
し、トランジスタＴｒ1とＴｒ2でサイリスタ動作が起こ
らないようにしている。尚、ＣＭＯＳ回路３の構造につ
いては後で詳しく説明する。
【０００７】従って図５の入力端子４に正のサージパル
スが加えられた場合は、ＰＮ接合ダイオードＤ3のＰ+層
２１からＮ~サブストレート２０へ少数キャリアである
正孔が注入されるが、この電流は上述説明したようにＰ
+層３１に吸収されてＣＭＯＳ回路３にはほとんど流れ
ない。また入力端子４に負のサージパルスが加えられた
場合は、ＰＮ接合ダイオードＤ2のＮ+層２６からＮ~サ
ブストレート２０へ多数キャリアである電子が注入され
る。この電子による電流は上述のＮ+層３０に吸収され
て、ＣＭＯＳ回路３にはほとんど流れない。つまり、電
圧クランプ用のＰＮ接合ダイオードＤ3、Ｄ2によってＮ
~サブストレート２０へ注入される少数キャリア及び多
数キャリアをそれぞれＰ+層３１、Ｎ+層３０に吸収させ
ることにより、ＣＭＯＳ回路へこれらのキャリアが拡散
されてラッチアップが起こることを防止している。
スが加えられた場合は、ＰＮ接合ダイオードＤ3のＰ+層
２１からＮ~サブストレート２０へ少数キャリアである
正孔が注入されるが、この電流は上述説明したようにＰ
+層３１に吸収されてＣＭＯＳ回路３にはほとんど流れ
ない。また入力端子４に負のサージパルスが加えられた
場合は、ＰＮ接合ダイオードＤ2のＮ+層２６からＮ~サ
ブストレート２０へ多数キャリアである電子が注入され
る。この電子による電流は上述のＮ+層３０に吸収され
て、ＣＭＯＳ回路３にはほとんど流れない。つまり、電
圧クランプ用のＰＮ接合ダイオードＤ3、Ｄ2によってＮ
~サブストレート２０へ注入される少数キャリア及び多
数キャリアをそれぞれＰ+層３１、Ｎ+層３０に吸収させ
ることにより、ＣＭＯＳ回路へこれらのキャリアが拡散
されてラッチアップが起こることを防止している。
【０００８】
【発明が解決しようとする課題】上述のように、ＣＭＯ
Ｓ論理集積回路の入力保護回路の能動素子をＰＮ接合ダ
イオードのみによって構成すると、入力に印加されたサ
ージパルスがクランプされる際、回路の基板に注入され
るキャリアは少数キャリアの場合と多数キャリアの場合
とがある。しかしこのためにラッチアップを防止するに
当り、少数キャリアの場合と多数キャリアの場合の両方
を考慮しなければならず、入力保護回路周辺の面積が大
きくなっていた。本発明はこのような問題を解決し、入
力保護回路周辺の面積を縮少することのできる入力保護
回路を提供することを目的とする。
Ｓ論理集積回路の入力保護回路の能動素子をＰＮ接合ダ
イオードのみによって構成すると、入力に印加されたサ
ージパルスがクランプされる際、回路の基板に注入され
るキャリアは少数キャリアの場合と多数キャリアの場合
とがある。しかしこのためにラッチアップを防止するに
当り、少数キャリアの場合と多数キャリアの場合の両方
を考慮しなければならず、入力保護回路周辺の面積が大
きくなっていた。本発明はこのような問題を解決し、入
力保護回路周辺の面積を縮少することのできる入力保護
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の入力保護回路は、ＣＭＯＳ論理集積回路に
おいて、正のサージパルスのクランプ用能動素子として
ショットキーダイオードを用い、また負のサージパルス
のクランプ用能動素子としてはＰＮ接合ダイオードを用
いる。
め、本発明の入力保護回路は、ＣＭＯＳ論理集積回路に
おいて、正のサージパルスのクランプ用能動素子として
ショットキーダイオードを用い、また負のサージパルス
のクランプ用能動素子としてはＰＮ接合ダイオードを用
いる。
【００１０】
【作用】このような構成にするとＣＭＯＳ論理集積回路
の入力端に印加された正のサージパルスがショットキー
ダイオードによってクランプされる際、回路基板から多
数キャリアが抽出されるが、この電流によってＣＭＯＳ
回路３の寄生サイリスタが動作することはない。従って
ラッチアップ対策は負のサージパルスが印加された場合
だけの処理で済むのでその分、入力保護回路周辺の面積
を縮少することができる。
の入力端に印加された正のサージパルスがショットキー
ダイオードによってクランプされる際、回路基板から多
数キャリアが抽出されるが、この電流によってＣＭＯＳ
回路３の寄生サイリスタが動作することはない。従って
ラッチアップ対策は負のサージパルスが印加された場合
だけの処理で済むのでその分、入力保護回路周辺の面積
を縮少することができる。
【００１１】
【実施例】以下、本発明の実施例を図１、２、３を参照
しつつ説明する。尚、これらの図において従来例と同一
部分には同一符号を付して説明を省略する。図１に本発
明の入力保護回路の回路例を示す。図（ａ）、（ｂ）の
入力保護回路１、２は従来の入力保護回路６、７（図４
参照）のＰＮ接合ダイオードＤ3に換えてショットキー
ダイオードＤ1を用いて構成している。入力端子４に正
のサージパルスが印加された場合、過電圧部分は（ａ）
ではショットキーダイオードＤ1により吸収され、また
（ｂ）では抵抗Ｒ1とショットキーダイオードＤ1により
吸収されて、ＣＭＯＳ回路３の接続点Ａに加えられる電
圧は、電源電圧Ｖｃｃに抑えられる。入力端子４に負の
サージパルスが印加された場合は、従来例の時と同様の
動作によりＣＭＯＳ回路３の接続点Ａに加えられる電圧
はグランド電圧０Ｖに抑えられる。従って、入力に正負
どちらのサージパルスが印加されても、ＣＭＯＳ回路３
のゲート酸化膜に異常電圧が与えられることはない。
しつつ説明する。尚、これらの図において従来例と同一
部分には同一符号を付して説明を省略する。図１に本発
明の入力保護回路の回路例を示す。図（ａ）、（ｂ）の
入力保護回路１、２は従来の入力保護回路６、７（図４
参照）のＰＮ接合ダイオードＤ3に換えてショットキー
ダイオードＤ1を用いて構成している。入力端子４に正
のサージパルスが印加された場合、過電圧部分は（ａ）
ではショットキーダイオードＤ1により吸収され、また
（ｂ）では抵抗Ｒ1とショットキーダイオードＤ1により
吸収されて、ＣＭＯＳ回路３の接続点Ａに加えられる電
圧は、電源電圧Ｖｃｃに抑えられる。入力端子４に負の
サージパルスが印加された場合は、従来例の時と同様の
動作によりＣＭＯＳ回路３の接続点Ａに加えられる電圧
はグランド電圧０Ｖに抑えられる。従って、入力に正負
どちらのサージパルスが印加されても、ＣＭＯＳ回路３
のゲート酸化膜に異常電圧が与えられることはない。
【００１２】上述したように、本発明の入力保護回路で
は正のサージパルスがクランプされる場合は、ショット
キーダイオードＤ1に電流が流れるが、この電流がＣＭ
ＯＳ回路３のラッチアップトリガとなることはない（後
述説明する）ので、ラッチアップ防止用の拡散層は図２
に示す如くＮ+層３０のみでよい。図２は入力保護回路
１の構造図である。ショットキーダイオードＤ1はＮ~サ
ブストレート２０に直接金属２２´を接触して構成して
いる。入力端子４に正のサージパルスが印加された場
合、Ｎ~サブストレート２０からショットキーダイオー
ドＤ1の金属２２´中へ多数キャリアである電子が注入
されるが、この電子の移動はＣＭＯＳ回路３のラッチア
ップトリガとはならない。この点を以下説明しておく。
は正のサージパルスがクランプされる場合は、ショット
キーダイオードＤ1に電流が流れるが、この電流がＣＭ
ＯＳ回路３のラッチアップトリガとなることはない（後
述説明する）ので、ラッチアップ防止用の拡散層は図２
に示す如くＮ+層３０のみでよい。図２は入力保護回路
１の構造図である。ショットキーダイオードＤ1はＮ~サ
ブストレート２０に直接金属２２´を接触して構成して
いる。入力端子４に正のサージパルスが印加された場
合、Ｎ~サブストレート２０からショットキーダイオー
ドＤ1の金属２２´中へ多数キャリアである電子が注入
されるが、この電子の移動はＣＭＯＳ回路３のラッチア
ップトリガとはならない。この点を以下説明しておく。
【００１３】図３は図１（ａ）に対応する回路の断面構
造の簡略図である。ただしＰＮ接合ダイオードＤ2は省
略している。まず、ＣＭＯＳ回路３の構造について、Ｐ
チャネルＭＯＳトランジスタＱｐは、Ｎ~サブストレー
ト２０上にＰ+層４０、４１を形成して構成し、Ｎチャ
ネルＭＯＳトランジスタＱｎは、Ｐウェル４２の中にＮ
+層４３、４４を形成して構成している。尚、４５、４
６はＰチャネルＭＯＳトランジスタＱｐ、ＮチャネルＭ
ＯＳトランジスタＱｎのゲート酸化膜である。またＮ~
サブストレート２０及びＰウェル４２にそれぞれ形成さ
れているＮ+層４７、Ｐ+層４８は基板電位用に設けられ
た拡散層である。そしてＰチャネルＭＯＳトランジスタ
ＱｐのドレインのＰ+層４０と基板電位用Ｎ+層４７は電
源電圧Ｖｃｃに接続され、ＮチャネルＭＯＳトランジス
タＱｎのソースのＮ+層４４と基板電位用Ｐ+層４８は接
地されている。
造の簡略図である。ただしＰＮ接合ダイオードＤ2は省
略している。まず、ＣＭＯＳ回路３の構造について、Ｐ
チャネルＭＯＳトランジスタＱｐは、Ｎ~サブストレー
ト２０上にＰ+層４０、４１を形成して構成し、Ｎチャ
ネルＭＯＳトランジスタＱｎは、Ｐウェル４２の中にＮ
+層４３、４４を形成して構成している。尚、４５、４
６はＰチャネルＭＯＳトランジスタＱｐ、ＮチャネルＭ
ＯＳトランジスタＱｎのゲート酸化膜である。またＮ~
サブストレート２０及びＰウェル４２にそれぞれ形成さ
れているＮ+層４７、Ｐ+層４８は基板電位用に設けられ
た拡散層である。そしてＰチャネルＭＯＳトランジスタ
ＱｐのドレインのＰ+層４０と基板電位用Ｎ+層４７は電
源電圧Ｖｃｃに接続され、ＮチャネルＭＯＳトランジス
タＱｎのソースのＮ+層４４と基板電位用Ｐ+層４８は接
地されている。
【００１４】以上のように構成されたＣＭＯＳ回路３に
は上述したように横型のＰＮＰトランジスタＴｒ1と縦
型のＮＰＮトランジスタＴｒ2から成る寄生のサイリス
タが存在しており、また寄生抵抗Ｒ2、Ｒ3も存在する。
このＰＮＰトランジスタＴｒ1とＮＰＮトラジスタＴｒ2
のいずれかが導通すると大電流が流れ素子が破壊するラ
ッチアップ現象が生じてしまうが、本実施例においては
以下説明するように、このようなラッチアップは生じな
い。今、入力に正のサージパルスが印加されたとする。
このとき、上述した様にＮ~サブストレート２０からシ
ョットキーダイオードＤ1の金属２２´中へ電子が注入
される。その一部はＮ+層３０、４７から供給されるこ
とになり、Ｎ+層３０、４７からショットキーダイオー
ドＤ1の金属２２´中へ向かって電子の流れができる。
この電流はＮ~サブストレート２０の抵抗Ｒ2、Ｒ4を流
れることになり、抵抗Ｒ2、Ｒ4によってＰＮＰトランジ
スタＴｒ1のベース電位は上昇し、ベース・エミッタ間
は逆バイアスされるので、ＰＮＰトランジスタＴｒ1は
ＯＦＦ状態のままである。またＮＰＮトランジスタＴｒ
2のベース・エミッタ間が順バイアスされることもない
のでＮＰＮトランジスタＴｒ2もＯＦＦ状態のままであ
る。従って、ＰＮＰトランジスタＴｒ1とＮＰＮトラン
ジスタＴｒ2でサイリスタ動作が生じてラッチアップが
起こるといったことは生じない。
は上述したように横型のＰＮＰトランジスタＴｒ1と縦
型のＮＰＮトランジスタＴｒ2から成る寄生のサイリス
タが存在しており、また寄生抵抗Ｒ2、Ｒ3も存在する。
このＰＮＰトランジスタＴｒ1とＮＰＮトラジスタＴｒ2
のいずれかが導通すると大電流が流れ素子が破壊するラ
ッチアップ現象が生じてしまうが、本実施例においては
以下説明するように、このようなラッチアップは生じな
い。今、入力に正のサージパルスが印加されたとする。
このとき、上述した様にＮ~サブストレート２０からシ
ョットキーダイオードＤ1の金属２２´中へ電子が注入
される。その一部はＮ+層３０、４７から供給されるこ
とになり、Ｎ+層３０、４７からショットキーダイオー
ドＤ1の金属２２´中へ向かって電子の流れができる。
この電流はＮ~サブストレート２０の抵抗Ｒ2、Ｒ4を流
れることになり、抵抗Ｒ2、Ｒ4によってＰＮＰトランジ
スタＴｒ1のベース電位は上昇し、ベース・エミッタ間
は逆バイアスされるので、ＰＮＰトランジスタＴｒ1は
ＯＦＦ状態のままである。またＮＰＮトランジスタＴｒ
2のベース・エミッタ間が順バイアスされることもない
のでＮＰＮトランジスタＴｒ2もＯＦＦ状態のままであ
る。従って、ＰＮＰトランジスタＴｒ1とＮＰＮトラン
ジスタＴｒ2でサイリスタ動作が生じてラッチアップが
起こるといったことは生じない。
【００１５】以上説明したような、本実施例による入力
保護回路であれば、正のサージパルスが印加された場合
は、回路基板から多数キャリアが吸収されるだけで、回
路基板へ拡散される心配はなくラッチアップ対策を設け
る必要もない。負のサージパルスが印加された場合は、
回路基板へ注入される多数キャリアは図２のように入力
保護回路周辺に設けられたＮ+拡散層に吸収されて、Ｃ
ＭＯＳ回路へ多数キャリアが拡散されてラッチアップが
起こることを防止している。
保護回路であれば、正のサージパルスが印加された場合
は、回路基板から多数キャリアが吸収されるだけで、回
路基板へ拡散される心配はなくラッチアップ対策を設け
る必要もない。負のサージパルスが印加された場合は、
回路基板へ注入される多数キャリアは図２のように入力
保護回路周辺に設けられたＮ+拡散層に吸収されて、Ｃ
ＭＯＳ回路へ多数キャリアが拡散されてラッチアップが
起こることを防止している。
【００１６】
【発明の効果】以上説明したように本発明の入力保護回
路によれば、正のサージパルスが印加されてクランプさ
れる際、回路基板に影響する多数キャリアによってラッ
チアップは生じないためラッチアップ対策は、印加され
た負のサージパルスをクランプする際回路基板に注入さ
れる多数キャリアのみの処理で済む。従ってそのときの
多数キャリアの処理用の拡散層を設けるだけでよいの
で、入力保護回路周辺の面積は大幅に縮少できる。この
結果、ＣＭＯＳ論理集積回路装置自体のチップサイズの
縮少も図ることができる。またショットキーダイオード
は回路基板に直接金属接触をとることができるので集積
回路内に容易に実現でき、ＣＭＯＳ論理集積回路装置の
製造の簡略化も可能となる。
路によれば、正のサージパルスが印加されてクランプさ
れる際、回路基板に影響する多数キャリアによってラッ
チアップは生じないためラッチアップ対策は、印加され
た負のサージパルスをクランプする際回路基板に注入さ
れる多数キャリアのみの処理で済む。従ってそのときの
多数キャリアの処理用の拡散層を設けるだけでよいの
で、入力保護回路周辺の面積は大幅に縮少できる。この
結果、ＣＭＯＳ論理集積回路装置自体のチップサイズの
縮少も図ることができる。またショットキーダイオード
は回路基板に直接金属接触をとることができるので集積
回路内に容易に実現でき、ＣＭＯＳ論理集積回路装置の
製造の簡略化も可能となる。
【図１】 本発明を実施した入力保護回路の回路図。
【図２】 その一部の構造図。
【図３】 図１の一部の簡略構造図。
【図４】 従来の入力保護回路の回路図。
【図５】 その一部の構造図。
【図６】 信号波形図。
【図７】 図４の一部の簡略構造図。
１、２ 入力保護回路 ３ ＣＭＯＳ回路 ４ 入力端子 Ｄ1 ショットキーダイオード Ｄ2 ＰＮ接合ダイオード Ｒ1 抵抗
Claims (1)
- 【請求項１】 ＣＭＯＳ論理集積回路において、正のサ
ージパルスのクランプ用能動素子としてショットキーダ
イオードを用い、負のサージパルスのクランプ用能動素
子としてＰＮ接合ダイオードを用いた入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21175592A JPH0661433A (ja) | 1992-08-07 | 1992-08-07 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21175592A JPH0661433A (ja) | 1992-08-07 | 1992-08-07 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661433A true JPH0661433A (ja) | 1994-03-04 |
Family
ID=16611045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21175592A Pending JPH0661433A (ja) | 1992-08-07 | 1992-08-07 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661433A (ja) |
-
1992
- 1992-08-07 JP JP21175592A patent/JPH0661433A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0032046B1 (en) | Circuitry for protecting a semiconductor device against static electricity | |
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| US4647956A (en) | Back biased CMOS device with means for eliminating latchup | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| KR19980068159A (ko) | 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로 | |
| JPS6118317A (ja) | 過電圧サージから電子回路を保護する回路 | |
| US6215135B1 (en) | Integrated circuit provided with ESD protection means | |
| US4024417A (en) | Integrated semiconductor structure with means to prevent unlimited current flow | |
| US11742657B2 (en) | Electrostatic discharge protection circuit | |
| US5357126A (en) | MOS transistor with an integrated protection zener diode | |
| US6275367B1 (en) | Semiconductor circuit device with high electrostatic breakdown endurance | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH11178205A (ja) | 保護回路 | |
| ITGE950011A1 (it) | Dispositivo di protezione di ingressi contro scariche elettrostatiche | |
| JP3499578B2 (ja) | 半導体集積回路 | |
| JPH044755B2 (ja) | ||
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPH0661433A (ja) | 入力保護回路 | |
| US6414830B1 (en) | ESD protection circuit for integrated circuit with operating voltages exceeding power supply voltages | |
| JPH1079472A (ja) | 半導体集積回路 | |
| KR930009026B1 (ko) | 정전보호회로 | |
| JPH07122650A (ja) | 半導体装置 | |
| US6337503B1 (en) | Integrated power circuit with reduced parasitic current flow | |
| JPS63316475A (ja) | 入力保護回路 |