JP3277438B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3277438B2
JP3277438B2 JP24648294A JP24648294A JP3277438B2 JP 3277438 B2 JP3277438 B2 JP 3277438B2 JP 24648294 A JP24648294 A JP 24648294A JP 24648294 A JP24648294 A JP 24648294A JP 3277438 B2 JP3277438 B2 JP 3277438B2
Authority
JP
Japan
Prior art keywords
terminal
protection
transistor
voltage
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24648294A
Other languages
English (en)
Other versions
JPH08116027A (ja
Inventor
耕一 原田
哲也 飯塚
博 日比
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP24648294A priority Critical patent/JP3277438B2/ja
Priority to US08/540,074 priority patent/US5670813A/en
Priority to KR1019950034597A priority patent/KR100345318B1/ko
Priority to EP95402279A priority patent/EP0707342A3/en
Publication of JPH08116027A publication Critical patent/JPH08116027A/ja
Application granted granted Critical
Publication of JP3277438B2 publication Critical patent/JP3277438B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、例えばＣ
ＣＤ固体撮像素子のように、グランド電圧（ＧＮＤ）、
正の電圧、負の電圧等が混在し、各端子に保護素子が接
続されてなる半導体集積回路に関するもので、特にその
保護回路に係わる。
【０００２】
【従来の技術】ＣＣＤ固体撮像素子においては、グラン
ド電圧（ＧＮＤ）、電源電圧（ＶDD）の如き正の電圧、
垂直転送クロックパルスの如き負の電圧等が混在してお
り、夫々の電圧が印加される端子に、固体撮像素子の各
部分を保護するための例えばバイポーラトランジスタか
らなる保護素子が接続されている。例えば垂直転送レジ
スタの端子では、該端子に静電気が加えられたときに
も、転送電極下のゲート絶縁膜が破壊されないように保
護素子が接続される。同様に、リセットドレイン端子で
は、静電気によるリセットドレインの接合破壊を防止す
るために保護素子が接続される。その他、リセットゲー
ト端子、水平転送レジスタの端子、水平出力ゲート端
子、出力回路を構成する出力ＭＯＳトランジスタの端
子、等にも夫々保護素子が接続される。
【０００３】図９は、従来のＣＣＤ固体撮像素子におけ
る保護回路の一例を示す。同図において、Ｔ1 ，Ｔ2 及
びＴ3 は夫々端子、Ｌ1 は端子Ｔ1 に接続された被保護
部（例えば垂直転送レジスタのゲート）、Ｌ2 は端子Ｔ
2 に接続された他の被保護部（例えば出力ＭＯＳトラン
ジスタ）、Ｌ3 は端子Ｔ3 に接続された他の被保護部
（例えばリセットドレイン）を示す。従って、動作時に
は、端子Ｔ1 には例えば−９Ｖ，０Ｖ，１５Ｖの３値パ
ルスによる垂直転送クロックパルスφＶが印加され、端
子Ｔ2 には例えば１０Ｖのソース電圧が印加され、端子
Ｔ3 にはリセットドレイン電圧である例えば電源電圧Ｖ
DDが印加される。
【０００４】Ｑ1 ，Ｑ2 及びＱ3 は、上記各被保護部Ｌ
1 ，Ｌ2 及びＬ3 を保護するために各対応する端子
Ｔ1 ，Ｔ2 及びＴ3 に接続された例えばｎｐｎ型のバイ
ポーラ保護トランジスタである。各保護トランジスタＱ
1 ，Ｑ2 及びＱ3 は、ＣＣＤ固体撮像素子が形成された
共通のｎ型半導体基板をコレクタとして、該基板に形成
され、夫々のエミッタが対応する端子Ｔ1 ，Ｔ2 及びＴ
3 に接続され、夫々のベースが共通接続される。共通接
続されたベースには、回路内で使用する最低電圧Ｖ
L （例えば−１２Ｖ）が与えられ、共通接続されたコレ
クタには基板電圧Ｖsub（例えば１０Ｖ）が与えられ
る。
【０００５】各保護トランジスタＱ1 ，Ｑ2 及びＱ
3 は、降伏電圧、即ちベース・エミッタ間の逆耐圧を同
じにしたトランジスタが使用される。この例では、電源
電圧ＶDDが１５Ｖあるので、１５Ｖ−（−１２Ｖ）＝２
７Ｖ以上の降伏電圧を有するトランジスタが使用され
る。
【０００６】この図９の保護回路１では、セットとして
組み込む前の状態において、例えば端子Ｔ1 に正の静電
気が加えられたとき、図１０に示すように、保護トラン
ジスタＱ1 のエミッタ・ベース間がブレークダウンし、
端子Ｔ1 からエミッタ・ベース間を通って電流ａ1 が流
れることによって、端子Ｔ1 から保護トランジスタＱ 1
のエミッタ・コレクタ間を通って基板側に電流ａ2 が流
れ、被保護部Ｌ1 の破壊を防止する。また、端子Ｔ1 に
負の静電気が加えられたときには、保護トランジスタＱ
1 のエミッタ・ベース間が順方向電圧を受けてオン状態
となり、即ちベースからエミッタに電流ｂ1 が流れるこ
とによって、基板から保護トランジスタＱ1 のコレクタ
・エミッタ間を通って端子Ｔ1 に電流ｂ2 が流れ、被保
護部Ｌ1 の破壊を防止する。
【０００７】一方、端子−端子間に静電気が加えられて
も、被保護部は保護される。例えば端子Ｔ1 −端子Ｔ2
間において、端子Ｔ2 に正の静電気が加えられれば、図
１１Ａに示すように、保護トランジスタＱ2 のエミッタ
・ベース間がブレークダウンし、ベースが共通接続され
ている保護トランジスタＱ1 のベース電位が上昇し、保
護トランジスタＱ1 がオン状態となって電流ａ3 が流れ
ることによって、図１１Ｂに示すように、端子Ｔ2 から
保護トランジスタＱ2 のエミッタ・コレクタ間を通って
基板側に電流ａ4 が流れ、被保護部の破壊を防止する。
【０００８】また、端子Ｔ1 −端子Ｔ2 間において、例
えば端子Ｔ2 に負の静電気が加えられれば、図１２Ａに
示すように、保護トランジスタＱ2 のエミッタ・ベース
間が順方向電圧を受けオン状態となり、ベースが共通接
続されている保護トランジスタのベース電位が下げられ
てそのエミッタ・ベース間がブレークダウンして電流ｂ
3 が流れることによって、図１２Ｂに示すように、基板
から保護トランジスタＱ2 のコレクタ・エミッタ間を通
って端子Ｔ2 に電流ｂ4 が流れ、被保護部の破壊を防止
する。
【０００９】しかし、図９の保護回路１においては、被
保護部の耐圧、動作電圧の差異に無関係に同じ降伏電圧
即ちベース・エミッタ間逆耐圧の保護トランジスタ
Ｑ1 ，Ｑ 2 ，Ｑ3 によって保護しているため、例えば電
源電圧ＶDDが印加される端子Ｔ3での静電強度、即ち、
端子Ｔ3 に接続された被保護部の静電気に対する静電強
度が悪くなるという不都合が生じていた。
【００１０】尚、図９の保護回路１において、各保護ト
ランジスタＱ1 ，Ｑ2 ，Ｑ3 の降伏電圧を被保護部
Ｌ1 ，Ｌ2 ，Ｌ3 の耐圧や動作電圧に応じて異ならすよ
うにした保護回路も提案されている（特開平６−７７４
０６号参照）。
【００１１】図１３は、従来の保護回路の他の例を示
す。この保護回路２は、出力部の各端子の様に被保護部
の静電気に対する静電強度が比較的悪く、使用する電圧
が負にならない端子、例えば端子Ｔ2 ，Ｔ3 に関して、
その保護トランジスタＱ2 及びＱ3 のベースをグランド
（ＧＮＤ）に接続し、使用する電圧が負になる端子、例
えば端子Ｔ1 における保護トランジスタＱ1 のベースに
回路内で使用する最低電圧ＶL （例えば−１２Ｖ）を与
えて構成される。
【００１２】この保護回路２では、端子Ｔ2 及びＴ3 の
保護トランジスタＱ2 及びＱ3 のベースが共にグランド
電圧ＧＮＤが与えられるために、その分、保護トランジ
スタＱ2 及びＱ3 のベース・エミッタ間の逆耐圧を下げ
ることができ、被保護部の静電気に対する静電強度を改
善することができる。
【００１３】しかし、この図１３の保護回路２の場合、
ベースをグランド（ＧＮＤ）に接続した端子Ｔ2 及びＴ
3 間の静電強度は改善されるが、ベースをグランドに接
続した端子Ｔ2 又はＴ3 とベースをグランドに接続しな
い端子Ｔ1 との両端に加えられた静電気に対する静電強
度は、図９の場合よりも悪くなってしまうという不都合
があった。即ち、端子Ｔ1 と端子Ｔ2 又はＴ3 との間に
静電気が加えられた場合、ベースが共通接続されていな
いため、電流路が形成されず、静電強度が悪くなる。
【００１４】本発明は、上述の点に鑑み、各端子に保護
トランジスタを接続してなる半導体装置において、各端
子の対グランド（ＧＮＤ）間の静電強度、及び端子−端
子間の静電強度を改善することができる半導体装置を提
供するものである。
【００１５】
【課題を解決するための手段】第１の本発明に係る半導
体装置は、少なくとも２つ以上の端子Ｔ1 ，Ｔ2 を有
し、この端子に接続する保護素子としてバイポーラトラ
ンジスタを用いてなる半導体装置において、２つ以上の
端子のうち第１の端子Ｔ1 に第１の保護トランジスタＱ
11のエミッタが接続され、２つ以上の端子のうち第２の
端子Ｔ2 に第２の保護トランジスタＱ12が接続され、第
１の保護トランジスタＴ1 のベース及び第２の保護トラ
ンジスタＴ2 のベースが共通に接続され、第３の保護ト
ランジスタＱ22のエミッタが第２の端子Ｔ2 に接続され
た構成とする。
【００１６】第２の本発明に係る半導体装置は、第１の
発明の半導体装置において、第２の保護トランジスタＱ
12のベース・エミッタ間の逆耐圧の絶対値を、第３の保
護トランジスタＱ22のベース・エミッタ間の逆耐圧の絶
対値より大きくした構成とする。
【００１７】第３の本発明に係る半導体装置は、第２の
発明の半導体装置において、保護トランジスタＱ11，Ｑ
12，Ｑ22としてｎｐｎ型のトランジスタを用い、第３の
保護トランジスタＱ22のベース電圧を第２の保護トラン
ジスタＱ12のベース電圧より高くした構成とする。
【００１８】第４の本発明に係る半導体装置は、第２の
発明の半導体装置において、保護トランジスタＱ11，Ｑ
12，Ｑ22としてｐｎｐ型のトランジスタを用い、第３の
保護トランジスタＱ22のベース電圧を第２の保護トラン
ジスタＱ12のベース電圧より低くした構成とする。
【００１９】
【作用】第１の本発明においては、第１の端子Ｔ1 に第
１の保護トランジスタＱ11が接続され、第２の端子Ｔ2
に第２の保護トランジスタＱ12が接続され、第１の保護
トランジスタＱ11と第２の保護トランジスタＱ12のベー
スが共通に接続されるので、全ての端子Ｔ1 ，Ｔ2 はベ
ースを介して保護トランジスタＱ11，Ｑ12で接続され、
従って、端子ー端子間に静電気が印加された場合にも電
流路が形成されて、静電気を逃がすことができ、被保護
部の破壊を防止することができる。即ち、端子ー端子間
の静電強度が改善される。また、第３の保護トランジス
タＱ22のエミッタが第２の端子Ｔ2 に接続されるので、
端子Ｔ2 に静電気が加えられたときには、第３の保護ト
ランジスタＱ22を通じて電流が流れ、それ以外の端子Ｔ
1 に静電気が加えられたときには第１、第２の保護トラ
ンジスタＱ11，Ｑ12を通じて電流が流れ、端子ー基板
間、端子ーグランド（ＧＮＤ）間の静電強度が改善され
る。従って、被保護部の破壊が防止される。
【００２０】第２の本発明においては、第１の発明の半
導体装置において、第２の保護トランジスタＱ12のベー
ス・エミッタ間の逆耐圧の絶対値を、第３の保護トラン
ジスタＱ22のベース・エミッタ間の逆耐圧の絶対値より
大きくしたことにより、第３の保護トランジスタＱ22に
接続されている端子Ｔ2 おいて、その端子ー基板間、端
子ーグランド間の静電強度が改善される。
【００２１】第３の本発明においては、第２の発明の半
導体装置において、ｎｐｎ型の保護トランジスタを用い
て、第３の保護トランジスタＱ22のベース電圧を第２の
保護トランジスタＱ12のベース電圧より高くすることに
より、第３の保護トランジスタＱ22に接続されている端
子、即ち比較的静電強度の弱い被保護部の端子Ｔ2 にお
いて、その端子ー基板間、端子ーグランド間の静電強度
を改善することができる。
【００２２】第４の本発明においては、第２の発明の半
導体装置において、ｐｎｐ型の保護トランジスタを用い
て、第３の保護トランジスタＱ22のベース電圧を第２の
保護トランジスタＱ12のベース電圧より低くすることに
より、第３の保護トランジスタＱ22に接続されている端
子、即ち比較的静電強度の弱い被保護部の端子Ｔ2 にお
いて、その端子ー基板間、端子ーグランド間の静電強度
を改善することができる。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００２４】インターライン転送方式のＣＣＤ固体撮像
素子に適用した場合を示す。このＣＣＤ固体撮像素子１
１は、図６に示すように、画素となる複数の受光部１２
がマトリックス状に配列され、各受光部列の一側にＣＣ
Ｄ構造の垂直転送レジスタ１３が設けられた撮像領域１
４と、各垂直転送レジスタ１３の終段が接続されたＣＣ
Ｄ構造の水平転送レジスタ１５と、水平転送レジスタ１
５の出力側に接続された出力回路、即ち出力アンプ１６
とを備えて成る。
【００２５】垂直転送レジスタ１３は、図７に示すよう
に、第１導電型例えばｎ型のシリコン半導体基板２１上
に第２導電型即ちｐ型のウエル領域２２にｎ型の転送チ
ャンネル領域２３が形成され、このｎ型の転送チャンネ
ル領域２３上に、ＳｉＯ2 等のゲート絶縁膜２４を介し
て１層目多結晶シリコンからなる第１の転送電極２５Ａ
と２層目多結晶シリコンからなる第２の転送電極２５Ｂ
が転送方向に沿って交互に複数配列して構成される。こ
の垂直転送レジスタ１３では、互に接続された隣り合う
２つの転送電極２５Ａ及び２５Ｂを１組として各３つ置
きの組の転送電極２５〔２５Ａ，２５Ｂ〕が夫々共通接
続され、その各端子２６，２７，２８及び２９に夫々４
相の垂直駆動パルス（例えば−９Ｖ，０Ｖ，１５Ｖの３
値パルス）φＶ1 ，φＶ2 ，φＶ3 ，φＶ4 が印加され
る。
【００２６】水平転送レジスタ１５は、図８に示すよう
に、ｎ型チャンネル領域２３上に、上記と同様のＳｉＯ
2 等によるゲート絶縁膜２４を介して、１層目多結晶シ
リコンからなる第１の転送電極３１Ａと２層目多結晶シ
リコンからなる第２の転送電極３１Ｂが転送方向に沿っ
て交互に複数配列して構成される。この水平転送レジス
タ１５では、互に接続された隣り合う２つの転送電極３
１Ａ及び３１Ｂを１組として１つ置きの組の転送電極３
１〔３１Ａ，３１Ｂ〕と、他の１つ置きの組の転送電極
３１〔３１Ａ，３１Ｂ〕とに夫々端子４２，４３を介し
て２相の水平駆動パルス（例えば５Ｖと０Ｖの２値パル
ス）φＨ1 ，φＨ2 が印加される。
【００２７】水平転送レジスタ１５の最終段の転送部の
後にはゲート絶縁膜２４を介して例えば２層目多結晶シ
リコンからなるゲート電極３３を形成してなる水平出力
ゲート部ＨＯＧが形成される。水平出力ゲート部ＨＯＧ
には端子３４を介して固定の出力ゲート電圧、例えばグ
ランド電圧（ＧＮＤ）が印加される。この水平出力ゲー
ト部ＨＯＧの後段には、電荷検出部３６が形成される。
この電荷検出部３６は、水平出力ゲート部ＨＯＧに隣接
して信号電荷を蓄積するｎ型半導体領域からなるフロー
ティングディフージョン領域ＦＤと、このフローティン
グディフージョン領域ＦＤに隣接してフローティングデ
ィフージョン領域ＦＤの蓄積信号電荷をリセットするた
めのリセットゲート部３７と、リセットドレイン領域３
８と、フローティングディフージョン領域ＦＤに蓄積さ
れた信号電荷を検出する出力回路（即ち出力アンプ）１
６とを有して構成される。ｔ1 は出力端子である。
【００２８】リセットドレイン領域３８はｎ型半導体層
で形成され、之に端子３９を介してリセット電圧、例え
ば電源電圧ＶDDが印加される。リセットゲート部３７に
は端子４０を介してリセットパルスφRGが印加される。
また、図示せざるも、出力回路１６を構成する出力ＭＯ
Ｓトランジスタのソースに端子を介して例えば１０Ｖが
印加され、そのドレインは電源電圧ＶDDが与えられ、ゲ
ートには端子を介して所定電圧が印加される。
【００２９】このＣＣＤ固体撮像素子１１では、各受光
部１２において受光量に応じて光電変換された信号電荷
が垂直転送レジスタ１３に読み出され、垂直転送レジス
タ１３内を転送して水平転送レジスタ１５に転送され
る。水平転送レジスタ１５に転送された信号電荷は、１
画素分毎、フローティングディフージョン領域ＦＤに転
送され、出力回路１６を通じて電荷電圧変換されて端子
ｔ1 よりＣＣＤ出力として読み出される。１画素の信号
電荷が読み出された後、リセットゲート部３７にリセッ
トパルスφRGが印加されることにより、フローティング
ディフージョン領域ＦＤの信号電荷がリセットゲート部
３７を通じてリセットドレイン領域３８に掃き捨てら
れ、フローティングディフージョン領域ＦＤのポテンシ
ャルがリセットドレイン領域３８の電位にリセットされ
る。
【００３０】しかして、本例においては、上述したＣＣ
Ｄ固体撮像素子の各端子２６，２７，２８，２９，３
４，３９，４０，４２，４３、出力回路における出力Ｍ
ＯＳトランジスタの端子、等に保護トランジスタを接続
してなる保護回路５１を、図１に示すように構成する。
【００３１】図１は、上記端子のうちの３つの端子を代
表して示す。同図において、Ｔ1 は例えば垂直転送レジ
スタの端子、Ｔ2 は例えば出力回路における出力ＭＯＳ
トランジスタの端子、Ｔ3 は例えばリセットドレインの
端子を示し、Ｌ1 は端子Ｔ1に接続された被保護部（例
えば垂直転送レジスタのゲート）、Ｌ2 は端子Ｔ2 に接
続された被保護部（例えば出力ＭＯＳトランジスタ）、
Ｌ3 は端子Ｔ3 に接続された被保護部（例えばリセット
ドレイン）を示す。従って、動作時、端子Ｔ1には例え
ば−９Ｖ，０Ｖ，１５Ｖの３値パルスによる垂直転送ク
ロックパルスφＶが印加され、端子Ｔ2 には例えば１０
Ｖのソース電圧が印加され、端子Ｔ3 にはリセットドレ
イン電圧である例えば電源電圧ＶDDが印加される。
【００３２】本例に係る保護回路５１は、全ての端子Ｔ
1 ，Ｔ2 及びＴ3 に接続された第１群の例えばｎｐｎ型
のバイポーラ保護トランジスタＱ11，Ｑ12，Ｑ13と、こ
れら端子のうち、使用する最低電位が負となる端子Ｔ1
を除いて、他の使用する最低電位が負にならない端子Ｔ
2 ，Ｔ3 に夫々保護トランジスタＱ12，Ｑ13と並列に接
続された第２群の例えばｎｐｎ型のバイポーラ保護トラ
ンジスタＱ22，Ｑ23とを有してなる。なお、最低電位が
グランド電位ＧＮＤの端子は、例えば水平転送レジスタ
のような場合、０Ｖがばらつくと保護トランジスタがオ
ンする危険があるので、使用する最低電位が負となる端
子として取扱う。
【００３３】各保護トランジスタＱ11，Ｑ12，Ｑ13，Ｑ
22，Ｑ23は、ＣＣＤ固体撮像素子が形成された共通のｎ
型半導体基板をコレクタとして、この基板に形成され
る。第１群の各保護トランジスタＱ11，Ｑ12，Ｑ13のエ
ミッタは対応する端子Ｔ1 ，Ｔ 2 ，Ｔ3 に夫々接続さ
れ、その各ベースは共通接続されて後述する所定電圧Ｖ
1が与えられ、その各コレクタは共通接続されて基板電
圧Ｖsub （例えば１０Ｖ）が与えられる。
【００３４】第２群の各保護トランジスタＱ22，Ｑ23の
エミッタは対応する端子Ｔ2 ，Ｔ3に夫々接続され、そ
の各ベースは共通接続されて後述する所定電圧Ｖ2 が与
えられ、その各コレクタは共通接続されて基板電圧Ｖ
sub が与えられる。
【００３５】保護トランジスタをｎｐｎトランジスタと
した場合、第２群の保護トランジスタＱ22，Ｑ23のベー
ス電圧Ｖ2 は、第１群の保護トランジスタＱ11，Ｑ12，
Ｑ13のベース電圧Ｖ1 より高く設定する（Ｖ2 ＞
Ｖ1 ）。第１群の保護トランジスタＱ11，Ｑ12，Ｑ13の
ベース電圧Ｖ1 は、端子Ｔ1 に印加される最低電位Ｖ
A min（例えば−９Ｖ）より低い電圧、即ち回路内で使
用する最低電圧ＶL （例えば−１２Ｖ）とする。第２群
の保護トランジスタＱ22，Ｑ23のベース電圧Ｖ2 は、端
子Ｔ2 ，Ｔ3 に与えられる最低電圧ＶB min より低い電
圧とする。本例ではベース電圧Ｖ2 はグランド電位（Ｇ
ＮＤ）とする。
【００３６】また、本例では、第１群の保護トランジス
タＱ11，Ｑ12，Ｑ13のベース・エミッタ間の逆耐圧の絶
対値が第２群の保護トランジスタＱ22，Ｑ23のベース・
エミッタ間の逆耐圧の絶対値よりも大となるように、第
１群及び第２群の保護トランジスタが構成される。
【００３７】なお、第１群の保護トランジスタＱ11，Ｑ
12，Ｑ13及び第２群の保護トランジスタＱ22，Ｑ23は、
夫々の端子Ｔ1 ，Ｔ2 ，Ｔ3 に接続される被保護部
Ｌ1 ，Ｌ2 ，Ｌ 3 の耐圧、動作電圧に応じて、そのベー
ス・エミッタ間の逆耐圧を設定したトランジスタを用い
るを可とする。例えば保護トランジスタＱ11，Ｑ13のベ
ース・エミッタ間の逆耐圧を２７Ｖ、保護トランジスタ
Ｑ12のベース・エミッタ間の逆耐圧を２２Ｖ、保護トラ
ンジスタＱ22のベース・エミッタ間の逆耐圧を１０Ｖ、
保護トランジスタＱ23のベース・エミッタ間の逆耐圧を
１５Ｖとすることができる。
【００３８】次に、かかる構成の保護回路５１の動作を
説明する。セットに組み込まれる前の状態において、例
えば端子Ｔ1 に正の静電気が加えられたときには、図２
に示すように、第１群の保護トランジスタＱ11のエミッ
タ・ベース間がブレークダウンし、端子Ｔ1 からエミッ
タ・ベース間を通って電流ａ5 が流れることによって、
端子Ｔ1 から保護トランジスタＱ11のエミッタ・コレク
タ間を通って基板側へ電流ａ6 が流れる。端子Ｔ1 に負
の静電気が加えられたときには、保護トランジスタＱ11
のエミッタ・ベース間が順方向電圧を受けてトランジス
タがオン状態となり、即ちベースからエミッタに電流ｂ
5 が流れることによって、基板から保護トランジスタＱ
11のコレクタ・エミッタ間を通って端子Ｔ1 に電流ｂ6
が流れる。これによって、被保護部Ｌ1 の破壊が防止さ
れる。
【００３９】また、端子Ｔ2 に正の静電気が加えられた
ときには、図２に示すように、第２群の保護トランジス
タＱ22のエミッタ・ベース間がブレークダウンし、端子
Ｔ2からエミッタ・ベース間を通って電流ａ7 が流れる
ことによって、端子Ｔ2 から保護トランジスタＱ22のエ
ミッタ・コレクタ間を通って基板側へ電流ａ8 が流れ
る。端子Ｔ2 に負の静電気が加えられたときには、保護
トランジスタＱ22のエミッタ・ベース間が順方向電圧を
受けてトランジスタＱ22がオン状態となり、即ちベース
からエミッタに電流ｂ7 が流れることによって、基板か
ら保護トランジスタＱ22のコレクタ・エミッタ間を通っ
て端子Ｔ2 に電流ｂ8 が流れる。これによって被保護部
Ｌ2 の破壊が防止される。端子Ｔ3 に関しても、端子Ｔ
2 と同様に、第２群の保護トランジスタＱ23によってそ
の被保護部Ｌ3 の破壊が防止される。
【００４０】次に、端子−端子間に静電気が加えられた
場合について説明する。例えば端子Ｔ1 と端子Ｔ2 間
に、端子Ｔ2 が正となる静電気が加えられたとき、図３
Ａに示すように、保護トランジスタＱ12のエミッタ・ベ
ース間がブレークダウンし、ベースが共通接続されてい
る保護トランジスタＱ11のベース電位が上昇し、保護ト
ランジスタＱ11がオン状態となって電流ａ10が流れるこ
とによって、図３Ｂに示すように、端子Ｔ2 から保護ト
ランジスタＱ12のエミッタ・コレクタ間を通って基板側
に電流ａ11が流れる。
【００４１】また、例えば端子Ｔ1 と端子Ｔ2 間に、端
子Ｔ2 が負となる静電気が加えられたときには、図４Ａ
に示すように、保護トランジスタＱ12のエミッタ・ベー
ス間が順方向電圧を受けオン状態となり、ベースが共通
接続されている保護トランジスタＱ11のベース電位が下
げられてそのエミッタ・ベース間がブレークダウンして
電流ｂ10が流れることによって、図４Ｂに示すように、
基板から保護トランジスタＱ12のコレクタ・エミッタ間
を通って端子Ｔ2 に電流ｂ11が流れる。これによって、
被保護部が保護される。
【００４２】端子Ｔ1 と端子Ｔ3 間においても第１群の
保護トランジスタＱ11とＱ13のベースが共通接続されて
いるので、同様に動作する。端子Ｔ2 と端子Ｔ3 間では
第２群の保護トランジスタＱ22及びＱ23によって同様の
動作が行われる。
【００４３】上述の実施例によれば、端子に対して第１
群の保護トランジスタＱ11〜Ｑ13と、第２群の保護トラ
ンジスタＱ22，Ｑ23を設け、第１群の各保護トランジス
タＱ 11〜Ｑ13のベースを共通接続して回路内で使用する
最低電圧ＶL を与え、第２群の各保護トランジスタ
Ｑ22，Ｑ23のベースを例えばグランド（ＧＮＤ）に接続
することにより、第２群の保護トランジスタＱ22，Ｑ23
のベース・エミッタ間耐圧を図９の従来例よりも低く設
定することができ、その結果、端子Ｔ2 ，Ｔ3 に接続さ
れた被保護部Ｌ1 ，Ｌ2 の静電気に対する静電強度を改
善することができる。
【００４４】また、全ての端子Ｔ1 ，Ｔ2 ，Ｔ3 は、互
のベースが共通接続された第１群の保護トランジスタ
（Ｑ11，Ｑ12，Ｑ13）で接続されているので、端子−端
子間の静電強度を図９の従来例と同レベルとすることが
できる。特に、静電強度の弱い出力部での対グランド
（ＧＮＤ）間、対基板間及び端子−端子間の静電強度を
両方共に改善することができる。
【００４５】上述した静電強度とは、保護トランジスタ
とそれによる被保護部を含めての静電強度である。
【００４６】回路に使用する最低電位が負の端子Ｔ1 で
は、これに接続された保護トランジスタＱ11のゲート面
積が標準より大きく（例えば標準の２倍）、もともと静
電強度が強いので問題はない。
【００４７】上述の図１の保護回路５１では、保護トラ
ンジスタＱ11，Ｑ12，Ｑ13，Ｑ22，Ｑ23としてｎｐｎ型
バイポーラトランジスタを用いた場合であるが、その
他、ｐｎｐ型バイポーラトランジスタを用いて構成する
こともできる。保護トランジスタＱ11，Ｑ12，Ｑ13，Ｑ
22，Ｑ23としてｐｎｐ型バイポーラトランジスタを用い
たときには、第２群の保護トランジスタＱ22，Ｑ23のベ
ース電圧Ｖ2 を、第１群の保護トランジスタＱ11，
Ｑ12，Ｑ13のベース電圧Ｖ1 より低く設定する。これに
よって、同様の動作が得られ、被保護部を静電気から保
護できる。
【００４８】尚、上例において、図５に示すように、保
護トランジスタＱのエミッタと端子Ｔ間に保護抵抗Ｒや
保護ダイオードＤを接続することもできる。図５では、
保護トランジスタＱのエミッタと端子Ｔ間に保護抵抗Ｒ
を接続し、保護トランジスタＱのエミッタと基板間に保
護ダイオードＤを接続している。Ｌは被保護部である。
【００４９】上例においては、インターライン転送（Ｉ
Ｔ）方式のＣＣＤ固体撮像素子に適用したが、フレーム
インターライン転送（ＦＩＴ）方式のＣＣＤ固体撮像素
子、その他の半導体集積回路についても本発明に係る保
護回路５１を適用することができる。
【００５０】
【発明の効果】本発明によれば、グランド電圧、正の電
圧、負の電圧を印加する端子が混在する例えばＣＣＤ固
体撮像素子の如き半導体装置において、その端子ーグラ
ンド（ＧＮＤ）間、端子ー基板間の静電強度を改善する
ことができると共に、端子ー端子間の静電強度を改善す
ることができる。ベース電圧により保護トランジスタの
降伏電圧を決定するので、降伏電圧の制御が容易にな
る。従って、半導体装置、例えばＣＣＤ固体撮像素子の
高信頼性化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る保護回路の実施例を示す構成図で
ある。
【図２】図１の保護回路の動作説明図である。
【図３】Ａ 図１の保護回路の動作説明図である。 Ｂ 図１の保護回路の動作説明図である。
【図４】Ａ 図１の保護回路の動作説明図である。 Ｂ 図１の保護回路の動作説明図である。
【図５】本発明に係る保護回路の要部の変形側を示す構
成図である。
【図６】本発明に係るＣＣＤ固体撮像素子の一例を示す
構成図である。
【図７】図６のＡ−Ａ線上の断面図である。
【図８】図６のＢ−Ｂ線上の断面図である。
【図９】従来の保護回路の一例を示す構成図である。
【図１０】図９の保護回路の動作説明図である。
【図１１】Ａ 図９の保護回路の動作説明図である。 Ｂ 図９の保護回路の動作説明図である。
【図１２】Ａ 図９の保護回路の動作説明図である。 Ｂ 図９の保護回路の動作説明図である。
【図１３】従来の保護回路の他の例を示す構成図であ
る。
【符号の説明】
Ｔ1 ，Ｔ2 ，Ｔ3 端子 Ｌ1 ，Ｌ2 ，Ｌ3 被保護部 Ｑ1 ，Ｑ2 ，Ｑ3 保護トランジスタ Ｑ11，Ｑ12，Ｑ13 第１群の保護トランジスタ Ｑ22，Ｑ23 第２群の保護トランジスタ １，２，５１ 保護回路 １１ ＣＣＤ固体撮像素子 １２ 受光部 １３ 垂直転送レジスタ １４ 撮像領域 １５ 水平転送レジスタ １６ 出力回路 ＨＯＧ 水平出力ゲート部 ＦＤ フローティングディフージョン領域 ３７ リセットゲート部 ３８ リセットドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/762 (56)参考文献 特開 平６−77406（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/331 H01L 21/339 H01L 27/04 H01L 29/73 H01L 29/762

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも２つ以上の端子を有し、 該端子に接続する保護素子としてバイポーラトランジス
    タを用いてなる半導体装置において、 前記２つ以上の端子のうち第１の端子に第１の保護トラ
    ンジスタのエミッタが接続され、 前記２つ以上の端子のうち第２の端子に第２の保護トラ
    ンジスタのエミッタが接続され、 前記第１の保護トランジスタのベース及び前記第２の保
    護トランジスタのベースが共通に接続され、 第３の保護トランジスタのエミッタが前記第２の端子に
    接続されて成ることを特徴とする半導体装置。
  2. 【請求項２】 前記第２の保護トランジスタのベース・
    エミッタ間の逆耐圧の絶対値を、前記第３の保護トラン
    ジスタのベース・エミッタ間の逆耐圧の絶対値より大き
    くしたことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記保護トランジスタとしてｎｐｎ型の
    トランジスタを用い、前記第３の保護トランジスタのベ
    ース電圧を前記第２の保護トランジスタのベース電圧よ
    り高くしたことを特徴とする請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記保護トランジスタとしてｐｎｐ型の
    トランジスタを用い、前記第３の保護トランジスタのベ
    ース電圧を前記第２の保護トランジスタのベース電圧よ
    り低くしたことを特徴とする請求項２に記載の半導体装
    置。
JP24648294A 1994-10-12 1994-10-12 半導体装置 Expired - Fee Related JP3277438B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP24648294A JP3277438B2 (ja) 1994-10-12 1994-10-12 半導体装置
US08/540,074 US5670813A (en) 1994-10-12 1995-10-06 Protection circuit for electronic components employing bipolar transistors
KR1019950034597A KR100345318B1 (ko) 1994-10-12 1995-10-10 반도체장치
EP95402279A EP0707342A3 (en) 1994-10-12 1995-10-12 Semiconductor device including protection means

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24648294A JP3277438B2 (ja) 1994-10-12 1994-10-12 半導体装置

Publications (2)

Publication Number Publication Date
JPH08116027A JPH08116027A (ja) 1996-05-07
JP3277438B2 true JP3277438B2 (ja) 2002-04-22

Family

ID=17149059

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24648294A Expired - Fee Related JP3277438B2 (ja) 1994-10-12 1994-10-12 半導体装置

Country Status (4)

Country Link
US (1) US5670813A (ja)
EP (1) EP0707342A3 (ja)
JP (1) JP3277438B2 (ja)
KR (1) KR100345318B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3703293B2 (ja) * 1998-03-26 2005-10-05 シャープ株式会社 Ｃｃｄ固体撮像素子
KR100327429B1 (ko) * 1999-08-21 2002-03-13 박종섭 이에스디(ｅｓｄ) 보호회로
JP4495512B2 (ja) * 2004-05-11 2010-07-07 パナソニック株式会社 固体撮像装置
US9344078B1 (en) * 2015-01-22 2016-05-17 Infineon Technologies Ag Inverse current protection circuit sensed with vertical source follower

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267586A (ja) * 1992-03-18 1993-10-15 Sanyo Electric Co Ltd 出力保護回路
JP3318774B2 (ja) * 1992-06-29 2002-08-26 ソニー株式会社 半導体装置および固体撮像装置
JP3255186B2 (ja) * 1992-08-24 2002-02-12 ソニー株式会社 保護装置と固体撮像素子
JP2958202B2 (ja) * 1992-12-01 1999-10-06 シャープ株式会社 半導体装置

Also Published As

Publication number Publication date
KR100345318B1 (ko) 2003-01-08
EP0707342A2 (en) 1996-04-17
KR960015935A (ko) 1996-05-22
JPH08116027A (ja) 1996-05-07
EP0707342A3 (en) 1999-09-22
US5670813A (en) 1997-09-23

Similar Documents

Publication Publication Date Title
JP5015509B2 (ja) 静電保護回路および半導体装置
JP3318774B2 (ja) 半導体装置および固体撮像装置
JP3320335B2 (ja) 光電変換装置及び密着型イメージセンサ
JP3277438B2 (ja) 半導体装置
JP3442283B2 (ja) リニアイメージセンサ
JP2679046B2 (ja) メモリ装置
US6894320B2 (en) Input protection circuit
US6833590B2 (en) Semiconductor device
JP3255186B2 (ja) 保護装置と固体撮像素子
US6583475B2 (en) Semiconductor device
JP3703293B2 (ja) Ｃｃｄ固体撮像素子
JP2741797B2 (ja) Ｃｍｏｓ半導体集積回路装置
JP4826043B2 (ja) 入力保護回路
US7764316B2 (en) CCD array with integrated high voltage protection circuit
JP3441929B2 (ja) 受光素子
JP2822395B2 (ja) Ｃｃｄ
KR0182054B1 (ko) 과전압 보호 기능을 가지는 모스 전계 효과 트랜지스터
JP2633831B2 (ja) バイポーラ型半導体集積回路
JPH05211180A (ja) 電荷転送装置
JPH09191102A (ja) 半導体デバイスの保護回路
JPH06168964A (ja) 信号電荷検出回路
JPH0719879B2 (ja) 半導体集積回路装置
JP2001168283A (ja) サージ保護装置
JPH11297978A (ja) 固体撮像装置
JPS6286861A (ja) 電荷転送素子の出力装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080215

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100215

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees