JPS6286861A - 電荷転送素子の出力装置 - Google Patents
電荷転送素子の出力装置Info
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- JPS6286861A JPS6286861A JP22684485A JP22684485A JPS6286861A JP S6286861 A JPS6286861 A JP S6286861A JP 22684485 A JP22684485 A JP 22684485A JP 22684485 A JP22684485 A JP 22684485A JP S6286861 A JPS6286861 A JP S6286861A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電荷転送素子の出力装置に関し、特にリセット
ノイズの発生を防止する電荷転送素子の出力装置に関す
る。
ノイズの発生を防止する電荷転送素子の出力装置に関す
る。
背景技術
電荷転送素子（ＣＣ：Ｄ）の出力装置には、リセットの
ためのりセラｈ ＦＥＴが設けられ、例えばこのリセッ
） ＦＥＴのソースが出力アンプ部の初段ＦＥＴのゲー
トに、ＣＯＤの転送チャネルとともに接続されていた。
ためのりセラｈ ＦＥＴが設けられ、例えばこのリセッ
） ＦＥＴのソースが出力アンプ部の初段ＦＥＴのゲー
トに、ＣＯＤの転送チャネルとともに接続されていた。
このリセッ） ＦＥＴのソースは、初段ＦＥＴのゲート
に接続されるアルミニウム、ポリシリコンなどの電極が
接続されるため不純物の濃度を高くしなければならず、
またこの電極を形成するアルミニウムなどの電極に電子
が多着に含まれているため、電子を完全に掃き出すこと
ができなかった。
に接続されるアルミニウム、ポリシリコンなどの電極が
接続されるため不純物の濃度を高くしなければならず、
またこの電極を形成するアルミニウムなどの電極に電子
が多着に含まれているため、電子を完全に掃き出すこと
ができなかった。
しかも、リセッ） ＦＥＴのソースは基板との間で形成
されるダイオードがコンデンサの作用をするのでここに
電子が蓄積される。この蓄積される電子の量にゆらぎが
あるため、リセットＦＥＴのゲート電極をオンしてリセ
ットした場合に、ソースに残る電子の量が一定せず、こ
の残留電子が信号とともに初段ＦＥＴのゲートに印加さ
れることにより、リセットノイズが発生する欠点があっ
た。
されるダイオードがコンデンサの作用をするのでここに
電子が蓄積される。この蓄積される電子の量にゆらぎが
あるため、リセットＦＥＴのゲート電極をオンしてリセ
ットした場合に、ソースに残る電子の量が一定せず、こ
の残留電子が信号とともに初段ＦＥＴのゲートに印加さ
れることにより、リセットノイズが発生する欠点があっ
た。
しかも、残留電子の量がその都度変化するためこれによ
るノイズを除くための外部回路が複雑となり、完全にノ
イズを除去することはできなかった。
るノイズを除くための外部回路が複雑となり、完全にノ
イズを除去することはできなかった。
目 的
本発明はこのような従来技術の欠点を解消し。
リセットノイズの発生が最小限である電荷転送素子の出
力装置を提供することを目的とする。
力装置を提供することを目的とする。
発明の開示
本発明によれば、電荷転送素子から転送された信号電荷
を初段ＦＥＴのゲートから入力し、増幅して出力するア
ンプと、電荷転送素子から電荷が転送されない時に、ア
ンプの初段ＦＥＴのゲートに残存する電荷を掃き出すた
めのリセ−７トＦＥＴとを有する電荷転送素子の出力装
置は、アンプの初段ＦＥＴのゲートを、リセットＦＥＴ
のソースおよびトレインのいずれか一方と共通のフロー
ティングディフュージョン領域とし、フローティングデ
ィフュージョン領域に蓄積されていた電荷がリセット時
に完全に掃き出されるものである。
を初段ＦＥＴのゲートから入力し、増幅して出力するア
ンプと、電荷転送素子から電荷が転送されない時に、ア
ンプの初段ＦＥＴのゲートに残存する電荷を掃き出すた
めのリセ−７トＦＥＴとを有する電荷転送素子の出力装
置は、アンプの初段ＦＥＴのゲートを、リセットＦＥＴ
のソースおよびトレインのいずれか一方と共通のフロー
ティングディフュージョン領域とし、フローティングデ
ィフュージョン領域に蓄積されていた電荷がリセット時
に完全に掃き出されるものである。
実施例の説明
次に添付図面を参照して本発明による′電荷転送素子の
出力装置の実施例を詳細に説明する。
出力装置の実施例を詳細に説明する。
第２図に本発明による電荷転送素子の出力装置の一実施
例の回路が示され、第２図の点線内の部分の装置の平面
図が第１図（ａ）に、第１図（ａ）のＩ−Ｉ線断面図が
第１図（ｂ）に示されている。
例の回路が示され、第２図の点線内の部分の装置の平面
図が第１図（ａ）に、第１図（ａ）のＩ−Ｉ線断面図が
第１図（ｂ）に示されている。
ｐ型シリコンの基板１の表面にｎ十領域２０が形成され
、ｎ十領域２０から間隔をおいてｐ中領域３０が形成さ
れている。ｐ中領域３０の周囲にはｎ領域２２が形成さ
れている。ｎ＋領域２０とｎ領域２２の間の基板表面に
は絶縁層２４を介してゲート電極２Ｂが形成され、ｎ十
領域２０． ｎ領域２２．ゲート電極２Ｂにより第２
図に示すリセッ１−ＦＥＴ２が構成されている。
、ｎ十領域２０から間隔をおいてｐ中領域３０が形成さ
れている。ｐ中領域３０の周囲にはｎ領域２２が形成さ
れている。ｎ＋領域２０とｎ領域２２の間の基板表面に
は絶縁層２４を介してゲート電極２Ｂが形成され、ｎ十
領域２０． ｎ領域２２．ゲート電極２Ｂにより第２
図に示すリセッ１−ＦＥＴ２が構成されている。
ｎ÷領域２０はリセットＦＥＴ ２のドレインであり、
アルミニウムの電極２日により電源ＶＤＤに接続されて
いる。また、ｐ中領域３０、ｎ領域２２、Ｐ基板ｌによ
り第２図に示すＦＥＴ ３が構成されている。なお、Ｆ
ＥＴ ３は接合型ＦＥＴ （ＪＦＥＴ）、静電誘導型ト
ランジスタ（ＳＩＴ）のいずれでもよい０本明細書にお
いてはＦＥＴの語はＳＩＴを含むものとして使用する。
アルミニウムの電極２日により電源ＶＤＤに接続されて
いる。また、ｐ中領域３０、ｎ領域２２、Ｐ基板ｌによ
り第２図に示すＦＥＴ ３が構成されている。なお、Ｆ
ＥＴ ３は接合型ＦＥＴ （ＪＦＥＴ）、静電誘導型ト
ランジスタ（ＳＩＴ）のいずれでもよい０本明細書にお
いてはＦＥＴの語はＳＩＴを含むものとして使用する。
ｐ÷領域３０はＦＥＴ３のドレインであり、アルミニウ
ムの電極３２により抵抗Ｒを介して電源−ＶＤＤに接続
されるとともにＦＥＴ ４のゲートに接続されている。
ムの電極３２により抵抗Ｒを介して電源−ＶＤＤに接続
されるとともにＦＥＴ ４のゲートに接続されている。
ｎ領域２２はＦＥＴ３のゲートであり、リセットＦＥＴ
２のソースと共通である。ｎ領域２２は、電極３２およ
びｐ十領域とは接触しないフローティングディフユージ
ｇン領域である。 ＦＥＴ３のソースはｐ基板ｌであり
、ｐ基板１は接地されている。
２のソースと共通である。ｎ領域２２は、電極３２およ
びｐ十領域とは接触しないフローティングディフユージ
ｇン領域である。 ＦＥＴ３のソースはｐ基板ｌであり
、ｐ基板１は接地されている。
また、基板表面には埋め込み型のｎチャネル１２が形成
され、このｎチャネル１２の上面に絶縁層１４を介して
設けられたポリシリコンなどの複数の電極１６を転送用
の駆動電極としてＣＣＤ １０が構成されている。ＧＣ
Ｄ ｔｏ（７） ｎチャネル１２はＦＥＴ３（７）ゲー
トであるｎ領域２２に接続されている。第２図において
ＧＣＤ １０からの信号電荷は入力端子８からＦＥＴ３
のゲートに入力される。
され、このｎチャネル１２の上面に絶縁層１４を介して
設けられたポリシリコンなどの複数の電極１６を転送用
の駆動電極としてＣＣＤ １０が構成されている。ＧＣ
Ｄ ｔｏ（７） ｎチャネル１２はＦＥＴ３（７）ゲー
トであるｎ領域２２に接続されている。第２図において
ＧＣＤ １０からの信号電荷は入力端子８からＦＥＴ３
のゲートに入力される。
ＦＥＴ３のゲートであるｎ領域２２は、ｎ型の不純物を
濃度が１！１０ 〜１ｘｌｏ ／ ｃｒａ 、
好ま し くは５ｘ１０１６〜０．５菫１０１８／ ｃ
ｒａ３となるように導入し、空乏化させる。
濃度が１！１０ 〜１ｘｌｏ ／ ｃｒａ 、
好ま し くは５ｘ１０１６〜０．５菫１０１８／ ｃ
ｒａ３となるように導入し、空乏化させる。
また、ゲート電極２６、電極１６は、ＰＳＧの絶縁層１
８により被覆されている。
８により被覆されている。
第２図において、ＦＥＴ ４のドレインは電源ＶＤＤに
接続され、ＦＥＴ ４のソースはＦＥＴ ５のゲートに
接続されるとともに、ＦＥＴ ６のドレインに接続され
ている。 ＦＥＴ ８はゲートとソースが短絡され、抵
抗として機能するようになっている。
接続され、ＦＥＴ ４のソースはＦＥＴ ５のゲートに
接続されるとともに、ＦＥＴ ６のドレインに接続され
ている。 ＦＥＴ ８はゲートとソースが短絡され、抵
抗として機能するようになっている。
ＦＥＴ ５のドレインは電源ＶＤＤに接続され。
ＦＥＴ ５のソースは出力端子９に接続されるとともに
、ＦＥＴ ７のトレインに接続されている。ＦＥＴ ７
はゲートとソースが短絡され、抵抗として機能するよう
になっている。
、ＦＥＴ ７のトレインに接続されている。ＦＥＴ ７
はゲートとソースが短絡され、抵抗として機能するよう
になっている。
なお 上記の各ＦＥＴは異なる導電型のものとしてもよ
いし、ソースとドレインを逆としてもよい。
いし、ソースとドレインを逆としてもよい。
次に動作を説明する。
信号を読み出す場合には、駆動電極１８に電圧を印加す
ることによりｃａｎ ｔｏのｎチャネル１２内を転送さ
れてきた信号電荷が、入力端子８からＦＥＴ３のゲート
であるｎ領域２２に蓄積される。これによってｎ領域２
２の電位が変化し、ＦＥＴ３のゲートに印加される電圧
が変化するから、ＦＥＴ３のドレイン電流が変化し、こ
の変化に応じて抵抗Ｒにより電圧降下が生じ、点１０１
の電位が変化する。この電位の変化がＦＥＴ ４のゲー
トに印加されると、これに応じてＦＥＴ ４のドレイン
電流が変化し、ＦＥＴ Ｂが抵抗の１動きをするため点
１０２の電位が変化する。この電位の変化がＦＥＴ ５
のゲートに印加されると、これに応じてＦＥＴ ５のド
レイン電流が変化し、ＦＥＴ ７が抵抗の働きをするた
め点１０３の電位が変化し、この電位の変化が出力端子
３から出力される。
ることによりｃａｎ ｔｏのｎチャネル１２内を転送さ
れてきた信号電荷が、入力端子８からＦＥＴ３のゲート
であるｎ領域２２に蓄積される。これによってｎ領域２
２の電位が変化し、ＦＥＴ３のゲートに印加される電圧
が変化するから、ＦＥＴ３のドレイン電流が変化し、こ
の変化に応じて抵抗Ｒにより電圧降下が生じ、点１０１
の電位が変化する。この電位の変化がＦＥＴ ４のゲー
トに印加されると、これに応じてＦＥＴ ４のドレイン
電流が変化し、ＦＥＴ Ｂが抵抗の１動きをするため点
１０２の電位が変化する。この電位の変化がＦＥＴ ５
のゲートに印加されると、これに応じてＦＥＴ ５のド
レイン電流が変化し、ＦＥＴ ７が抵抗の働きをするた
め点１０３の電位が変化し、この電位の変化が出力端子
３から出力される。
次にリセットＦＥＴ２によりリセットする場合には、リ
セットＦＥＴ２のゲートに端子２０１からリセット電圧
を印加すると、リセッ）ＦＥＴ２が導通し、リセットＦ
ＥＴ２のソースであり、ＦＥＴ３のゲートであるｎ領域
２２に残っている電荷が、リセットＦＥＴ ２を通して
電源ＶＤＤに流れ、ｎ領域２２の電子が掃き出されてリ
セットされる。
セットＦＥＴ２のゲートに端子２０１からリセット電圧
を印加すると、リセッ）ＦＥＴ２が導通し、リセットＦ
ＥＴ２のソースであり、ＦＥＴ３のゲートであるｎ領域
２２に残っている電荷が、リセットＦＥＴ ２を通して
電源ＶＤＤに流れ、ｎ領域２２の電子が掃き出されてリ
セットされる。
本実施例によれば、ｎ領域２２は電極３２およびｐ＋領
領域接触しないフローティングディフュージョン領域で
あり、不純物濃度が低いから、リセットＦＥＴ２による
リセットにより完全に空乏化することができ、電荷が残
留することがない。
領域接触しないフローティングディフュージョン領域で
あり、不純物濃度が低いから、リセットＦＥＴ２による
リセットにより完全に空乏化することができ、電荷が残
留することがない。
本実施例の効果を明確にする５ため従来例と比較して説
明する。
明する。
第４図に従来の電荷転送素子の出力装置の回路が示され
、第４図の点線内の部分の装置の平面図が第３図Ｃａ）
に、第３図（ａ）のｍ−ｍ線断面図が第３図（ｂ）に示
されている。
、第４図の点線内の部分の装置の平面図が第３図Ｃａ）
に、第３図（ａ）のｍ−ｍ線断面図が第３図（ｂ）に示
されている。
この従来例においては、ｐ型基板１の表面にｎ÷領域２
０およびｎ領域２３が形成され、ｎ÷領域２０とｎ領域
２３の間の基板表面には絶縁°層２４を介してゲート電
極２６が形成されている。ｎ＋領域２０、ｎ領域２２、
ゲート電極２Ｂにより第４図に示すリセットＦＥ’ｒ
２が構成されている。
０およびｎ領域２３が形成され、ｎ÷領域２０とｎ領域
２３の間の基板表面には絶縁°層２４を介してゲート電
極２６が形成されている。ｎ＋領域２０、ｎ領域２２、
ゲート電極２Ｂにより第４図に示すリセットＦＥ’ｒ
２が構成されている。
ｎ＋領域２０はリセットＦＥ７２のトレインであり。
アルミニウムの電極２８により電源ＶＤＤに接続されて
いる。ｎ領域２３はリセットＦＥ７２のソースであり、
ｃｃｏ ｔｏのｎチャネル１２に接続され、ｎ領域２３
に接触するアルミニウムの電極３２によりＦＥＴ ４の
ゲートに接続されている。その他の構成は前記の実施例
と同様である。
いる。ｎ領域２３はリセットＦＥ７２のソースであり、
ｃｃｏ ｔｏのｎチャネル１２に接続され、ｎ領域２３
に接触するアルミニウムの電極３２によりＦＥＴ ４の
ゲートに接続されている。その他の構成は前記の実施例
と同様である。
この装置においては、ｎ領域２３がｐ型基板１との間で
ｐｎ接合ダイオードを形成するので、ここに電荷が蓄積
される。ｎ領域２３はアルミニウムの電極３２に接続さ
れるため比較的不純物濃度が高く、アルミニウムの電８
ｉ３２に電子が多く含まれるため、この電子が流入し、
空乏化することができず、電子が蓄積され易い。したが
ってリセットＦＥＴ ２をリセットしてもｎ領域２３に
電荷が残り、しかも残存する電荷は前述のように一定し
ない。
ｐｎ接合ダイオードを形成するので、ここに電荷が蓄積
される。ｎ領域２３はアルミニウムの電極３２に接続さ
れるため比較的不純物濃度が高く、アルミニウムの電８
ｉ３２に電子が多く含まれるため、この電子が流入し、
空乏化することができず、電子が蓄積され易い。したが
ってリセットＦＥＴ ２をリセットしてもｎ領域２３に
電荷が残り、しかも残存する電荷は前述のように一定し
ない。
このため、リセットされたときの電荷量〔リセットレベ
ル〕を外部回路によりその都度測定して、信号電荷がｎ
領域２３に転送、蓄積された時のレベルと比較すること
により、残存する電荷によるノイズをなくす必要があっ
た。しかしこのようにしても残存する電荷の影響を完全
になくすことは困難なため、リセットノイズとなって信
号にもとすく電荷とともにＦＥＴ４のゲートに印加され
。
ル〕を外部回路によりその都度測定して、信号電荷がｎ
領域２３に転送、蓄積された時のレベルと比較すること
により、残存する電荷によるノイズをなくす必要があっ
た。しかしこのようにしても残存する電荷の影響を完全
になくすことは困難なため、リセットノイズとなって信
号にもとすく電荷とともにＦＥＴ４のゲートに印加され
。
出力端子９から出力される。
これに対して本実施例によれば、前述のようにｎ領域２
２はフローテインクディフユージョンであり、不純物濃
度が低いから、リセットＦＥ７２によるリセットにより
空乏化することができ、電荷が残留することがない。
２はフローテインクディフユージョンであり、不純物濃
度が低いから、リセットＦＥ７２によるリセットにより
空乏化することができ、電荷が残留することがない。
したがって、リセットＦＥＴ ２をリセットした場合に
リセットノイズの発生するのを防止することができ、Ｃ
ＯＤ １０のノイズを大幅に改善することができる０本
実施例によれば、前述のようなリセットノイズをなくす
ための外部回路を必要としないから、読み出しが容易で
ある。
リセットノイズの発生するのを防止することができ、Ｃ
ＯＤ １０のノイズを大幅に改善することができる０本
実施例によれば、前述のようなリセットノイズをなくす
ための外部回路を必要としないから、読み出しが容易で
ある。
なお、上記の実施例ではＣＯＤのチャネルをｎチャネル
とし、ＦＥＴのゲートをｎ領域としているが、異なる導
電型としてもよい。
とし、ＦＥＴのゲートをｎ領域としているが、異なる導
電型としてもよい。
肱−１
本発明によれば、初段ＦＥＴのゲートとして不純物濃度
の低いフローティングディフュージョンを用いているの
で、リセットＦＥＴによるリセットにより空乏化するこ
とができ、リセットノイズの発生するのを防止すること
ができ、 ｃａｎのノイズを大幅に改善することができ
る。
の低いフローティングディフュージョンを用いているの
で、リセットＦＥＴによるリセットにより空乏化するこ
とができ、リセットノイズの発生するのを防止すること
ができ、 ｃａｎのノイズを大幅に改善することができ
る。
また、リセットノイズをなくすための外部回路を必要と
しないから、読み出しが容易である。
しないから、読み出しが容易である。
第１図（ａ）は第２図の点線部を示す平面図、第１図（
ｂ）は第１図（ａ）のＩ−Ｉ＆ｉ断面図、第２図は本発
明による電荷転送素子の出力装置の一実施例の回路図、 第３図（ａ）は第４図の点線部を示す平面図、第３図（
ｂ）は第３図（ａ）ｃ７）ｍ−ｍＷ断面図、第４図は電
荷転送素子の出力装置の従来例の回路図である。 主要部分の符号の説明 ｌ 、１．基板 ２８０．リセットＦＥＴ ３、、、ＦＥＴ ８０．、入力端子 ｉｏ、 、 、 ｃａｎ １２、 、 、 ｎチャネル １４、、、絶縁層 １Ｂ・・・電極 ２０、、、ｎ＋領領 域２、、、ｎｆｆ４域 ２４、、、絶縁層 ２１３、、、ゲート電極 ３０、、、ｐ＋領領 域１図 （ｂ） 第２図 し−−−＋＋＋＋ ＋＋−＋＋＋＋＋＋＋１第３図 第４図
ｂ）は第１図（ａ）のＩ−Ｉ＆ｉ断面図、第２図は本発
明による電荷転送素子の出力装置の一実施例の回路図、 第３図（ａ）は第４図の点線部を示す平面図、第３図（
ｂ）は第３図（ａ）ｃ７）ｍ−ｍＷ断面図、第４図は電
荷転送素子の出力装置の従来例の回路図である。 主要部分の符号の説明 ｌ 、１．基板 ２８０．リセットＦＥＴ ３、、、ＦＥＴ ８０．、入力端子 ｉｏ、 、 、 ｃａｎ １２、 、 、 ｎチャネル １４、、、絶縁層 １Ｂ・・・電極 ２０、、、ｎ＋領領 域２、、、ｎｆｆ４域 ２４、、、絶縁層 ２１３、、、ゲート電極 ３０、、、ｐ＋領領 域１図 （ｂ） 第２図 し−−−＋＋＋＋ ＋＋−＋＋＋＋＋＋＋１第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、電荷転送素子から転送された信号電荷を初段ＦＥＴ
のゲートから入力し、増幅して出力するアンプと、 電荷転送素子から電荷が転送されない時に、前記アンプ
の初段ＦＥＴのゲートに残存する電荷を掃き出すための
リセットＦＥＴとを有する電荷転送素子の出力装置にお
いて、該装置は、 前記アンプの初段ＦＥＴのゲートを、リセットＦＥＴの
ソースおよびドレインのいずれか一方と共通のフローテ
ィングディフュージョン領域とし、該フローティングデ
ィフュージョン領域に蓄積されていた電荷がリセット時
に掃き出されることを特徴とする電荷転送素子の出力装
置。 ２、特許請求の範囲第１項記載の装置において、前記初
段ＦＥＴが接合型ＦＥＴであることを特徴とする電荷転
送素子の出力装置。 ３、特許請求の範囲第１項記載の装置において、前記初
段ＦＥＴが静電誘導型トランジスタであることを特徴と
する電荷転送素子の出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22684485A JPS6286861A (ja) | 1985-10-14 | 1985-10-14 | 電荷転送素子の出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22684485A JPS6286861A (ja) | 1985-10-14 | 1985-10-14 | 電荷転送素子の出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286861A true JPS6286861A (ja) | 1987-04-21 |
Family
ID=16851453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22684485A Pending JPS6286861A (ja) | 1985-10-14 | 1985-10-14 | 電荷転送素子の出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436001A (en) * | 1987-07-08 | 1989-02-07 | Danfoss As | Electric film resistor and its manufacture |
| JPH0242724A (ja) * | 1988-04-28 | 1990-02-13 | Tel Sagami Ltd | 処理装置および処理装置のクリーニング方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146680A (ja) * | 1984-08-10 | 1986-03-06 | Shoichi Tanaka | 電荷検出回路 |
-
1985
- 1985-10-14 JP JP22684485A patent/JPS6286861A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146680A (ja) * | 1984-08-10 | 1986-03-06 | Shoichi Tanaka | 電荷検出回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436001A (en) * | 1987-07-08 | 1989-02-07 | Danfoss As | Electric film resistor and its manufacture |
| JPH0242724A (ja) * | 1988-04-28 | 1990-02-13 | Tel Sagami Ltd | 処理装置および処理装置のクリーニング方法 |
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