JP4268321B2 - 固体撮像素子用駆動回路およびそれを備えた固体撮像素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子用駆動回路及びそれを備えた固体撮像素子に関し、特に入力信号の値を調整することにより固体撮像素子の動作特性に合った出力信号を出力できる技術に関する。
【０００２】
【従来の技術】
図１１は、固体撮像素子を含むＣＣＤセンサの全体構成を示す機能ブロック図である。
【０００３】
図１１に示すように、固体撮像素子を含むＣＣＤセンサは、固体撮像素子５１と、固体撮像素子５１の駆動信号を発生させる駆動信号発生回路５２と、固体撮像素子５１の出力信号を処理する出力信号処理回路５３と、出力信号を記憶する記憶回路５４と、出力信号を画像として表示する表示器５５とを含む。
【０００４】
図１２に、一般的なインタライン型ＣＣＤ固体撮像素子の平面図を示す。
【０００５】
固体撮像素子５１は、たとえばシリコン等の半導体基板６１上に形成されている。画素６３、垂直電荷転送路６５、水平電荷転送路６７、出力アンプ７１が半導体基板６１上に形成され、全体として一つのＣＣＤ固体撮像素子を構成する。
【０００６】
複数の画素６３は、半導体基板６１上において、垂直方向及び水平方向に整列配置されている。
【０００７】
画素６３は、フォトダイオード（光電変換素子）６３ａとトランスファーゲート６３ｂとを含む。フォトダイオード６３ａは、受光した光を電荷に変換して蓄積する。トランスファーゲート６３ｂは、フォトダイオード６３ａに蓄積されている電荷を垂直電荷転送路６５に読み出す。
【０００８】
複数の画素６３、６３、６３が垂直方向に整列して配置された各画素列の間には、１画素列に対応して各１本の垂直電荷転送路６５が配置されている。垂直電荷転送路６５は、例えば半導体基板に形成されたｎ型導電層である。垂直電荷転送路６５の下端には、水平電荷転送路６７が設けられている。水平電荷転送路６７の一端には、水平電荷転送路６７から転送された電荷信号を増幅して出力する出力アンプ７１が設けられている。
【０００９】
出力アンプ７１からの出力信号は、図１１に示す出力信号処理回路５３によって処理される。出力信号処理回路５３の出力は、記憶カード等の記憶装置（回路）５４および／または液晶表示装置等の表示装置（器）５５に出力する。記憶装置５４は、スマートメディアやコンパクトフラッシュカードなどの記憶カード等を用い、情報の書き込み読み出しができるように構成されている。表示装置５５は、動画を表示して撮影すべき画像のモニタリングを行うこともできる。
【００１０】
【発明が解決しようとする課題】
ところで、実際には、固体撮像素子の特性は、個々の装置によりバラツキを有している。
【００１１】
そこで、固体撮像素子の特性のバラツキに対応するためには、駆動信号発生装置５２からの出力信号を変化させることにより固体撮像素子の特性のバラツキに対応し、安定した出力を得るようにする必要がある。
【００１２】
これまでは、駆動信号発生装置５２内に、固体撮像素子の特性のバラツキに対応する信号を発生させるための調整回路を組み込んでおき、個々の固体撮像素子の特性に対応して調整していた。
【００１３】
しかしながら、この方法では、固体撮像素子を組み込んだカメラとして調整することになり、画像を見ながらカメラ組み立て作業者が行うことになり煩雑である。
【００１４】
本発明の目的は、従来の調整回路を固体撮像素子と同一チップ内に組み込むことにより、入力信号値を固体撮像素子ごとの特性に対応させて固体撮像素子特性を評価するテスタにより簡易に調整することができる固体撮像素子を提供することである。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、電圧Ｖａが入力される入力端子と、固体撮像素子に対して出力電圧Ｖｂを出力する出力端子と、一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子を含み、前記出力電圧Ｖｂを調整することができる出力電圧調整回路とを含み、前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点とを含み、複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されており、さらに、ソース、ゲート及びドレインを含む複数のスイッチングトランジスタを含み、前記複数のスイッチングトランジスタは、前記各々の不揮発性メモリ素子用ソース／ドレインと前記一方の節点との間と、前記不揮発性メモリ素子用ドレイン／ソースと前記他方の節点との間とに前記不揮発性メモリ素子と直列に接続されており、前記複数のスイッチングトランジスタのゲートが共通に接続されている固体撮像素子用駆動回路が提供される。
【００１６】
前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点と、一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子とを含み、前記複数の不揮発性メモリ素子の各々は、前記不揮発性メモリ素子用ソース／ドレイン端子の一方が複数の前記節点のうちいずれかと接続されているとともに、他方が共通に接続されていることが好ましい。
【００１７】
前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点と、不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子とを含み、複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されているのが好ましい。
【００１９】
本発明の別の観点によれば、第１導電型の基板と、前記基板表面に形成された第２導電型のウェル層と、前記ウェル層内に形成され、前記基板の表面において垂直方向及び水平方向に整列して配置され、前記第２導電型のウェル層とともに光電変換素子を形成する第１の第１導電型半導体層と、前記光電変換素子に近接して配置され、垂直方向に延びて垂直電荷転送路を形成する第１の第１導電型半導体層と、固体撮像素子用駆動回路とを含み、前記固体撮像素子用駆動回路は、電圧Ｖａが入力される入力端子と、固体撮像素子に対して出力電圧Ｖｂを出力する出力端子と、一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子を含み、前記出力電圧Ｖｂを調整することができる出力電圧調整回路とを含み、前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点とを含み、複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されており、さらに、ソース、ゲート及びドレインを含む複数のスイッチングトランジスタを含み、前記複数のスイッチングトランジスタは、前記各々の不揮発性メモリ素子用ソース／ドレインと前記一方の節点との間と、前記不揮発性メモリ素子用ドレイン／ソースと前記他方の節点との間とに前記不揮発性メモリ素子と直列に接続されており、前記複数のスイッチングトランジスタのゲートが共通に接続されており、前記出力端子と前記接地とが、前記基板と前記ウェル層とに接続されている固体撮像素子が提供される。
【００２０】
【発明の実施の形態】
本明細書においては、不揮発性トランジスタを含むトランジスタの端子を、ソース／ドレイン端子、（蓄積）ゲート端子、ドレイン／ソース端子と称する。
【００２１】
この場合において、ソース／ドレイン端子とドレイン／ソース端子とは、蓄積ゲートを挟んで反対側に設けられている端子を指す。そして、両端子を入れ替えても動作が可能であることを意味する。例えば、ｎチャネルトランジスタにおいて、電子が出ていく方の端子をソース／ドレイン端子と、電子が集まる方の端子をドレイン／ソース端子と称するが、両端子間に印加する電圧の正負を代えても動作する。
【００２２】
また、本明細書における「抵抗」との用語は、通常の抵抗（ｒｅｓｉｓｔｏｒ）のみに限定されるものではない。例えば、トランジスタ（ＦＥＴ）のゲートとソース間を短絡させた２端子素子（通常はダイオードと称される）も本明細書における「抵抗」に含まれる。すなわち、素子間に所定の電圧を印加した際に、所定の電圧降下が生じるものであれば、それような素子も「抵抗」の範疇に入るものである。
【００２３】
以下に、本発明の一実施の形態による固体撮像素子について、図面を参照しつつ説明する。
【００２４】
図１（ａ）は、固体撮像素子を含むＣＣＤセンサの機能ブロック図である。
【００２５】
図１（ａ）に示すように、ＣＣＤセンサは、固体撮像素子Ａと、固体撮像素子Ａを駆動するための駆動信号を発生させる駆動信号発生回路Ｗと、固体撮像素子Ａの出力信号を処理する出力信号処理回路Ｘと、出力信号を記憶する記憶回路Ｙと、出力信号を画像として表示する表示器Ｚとを含む。
【００２６】
固体撮像素子Ａは、通常の撮像処理を行う第１の固体撮像回路Ａ１と、第１の固体撮像回路に付与される一部の入力信号を内部処理する第２の固体撮像回路Ａ２とを有している。尚、第１の固体撮像回路Ａ１と第２の固体撮像回路Ａ２との詳細な構成については後述する。
【００２７】
駆動信号発生回路Ｗは、固体撮像素子Ａを駆動するための駆動信号Ｓ１を生成し、この駆動信号Ｓ１を固体撮像素子Ａに対して出力する。
【００２８】
駆動信号Ｓ１は、第１の駆動信号Ｓ１１と第２の駆動信号Ｓ１２とに分類される。第１の駆動信号Ｓ１１は、駆動信号発生回路Ｗから第１の固体撮像回路Ａ１に直接入力される駆動信号である。例えば、垂直電荷転送路内の電荷を転送するための垂直電荷転送路用駆動信号、水平電荷転送路内の電荷を転送する水平電荷転送路用駆動信号である。
【００２９】
第２の駆動信号Ｓ１２は、第１の固体撮像回路Ａ１に直接入力されずに、第２の固体撮像回路Ａ２に入力される。そして固体撮像回路Ａ２において信号処理が行われる。第２の固体撮像回路Ａ２により信号処理を行った後、第３の駆動信号Ｓ１３として第１の固体撮像回路Ａ１に入力される。第３の駆動信号Ｓ１３は、例えば固体撮像素子に対して付与される基板バイアス信号である。
【００３０】
第１の固体撮像回路Ａ１からの出力信号Ｓ２は、出力信号処理回路Ｘによって処理される。出力信号処理回路Ｘの出力信号Ｓ３は、記憶カード等を含む記憶回路Ｙに出力される。同じく出力信号処理回路Ｘの出力信号Ｓ４は、液晶表示装置等の表示器Ｚに出力される。
【００３１】
記憶回路は、例えば、スマートメディアやコンパクトフラッシュカードなどの記憶カード用のインタフェイスと接続されており、記憶カードとの間で記憶情報のやりとりができるように構成されている。表示器Ｚは、例えば液晶表示装置であり、動画を表示して撮影すべき画像のモニタリングを行うこともできる。
【００３２】
次に、固体撮像素子Ａの構造について説明する。
【００３３】
図１（ｂ）は、ＣＣＤ固体撮像素子Ａの全体の構成を示す平面図であり、図２は、図１（ｂ）に示す固体撮像素子を構成する画素の構造を示す図である。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＩＩｂ−ＩＩｂ'線断面図、図２（ｃ）は、図２（ａ）のＩＩｃ−ＩＩｃ'線断面図である。
【００３４】
図１（ａ）に示すように、ＣＣＤ固体撮像素子Ａは、第１の固体撮像回路Ａ１と第２の固体撮像回路Ａ２とを含む。
【００３５】
第１の固体撮像回路Ａ１は、２次元平面を形成する半導体基板１上に、行方向及び列方向に整列して配置されている複数の画素３と、画素３に近接して配置され垂直方向に延びる垂直電荷転送路５とを含む画素配列部Ｂと、画素配列部Ｂに隣接して配置され、垂直電荷転送路５内の電荷を駆動するための駆動信号を発生する行走査回路Ｃと、画素配列部Ｂの下端に隣接して配置され垂直電荷転送路５から転送された電荷を水平方向に転送するための水平電荷転送路７と、水平電荷転送路７により転送された電荷を増幅して出力する出力アンプ１１とを含む。行走査回路Ｃ１とは別に、水平電荷転送路７を駆動するための駆動パルスを発生する水平電荷転送路用駆動回路Ｃ２が別に設けられている。各画素は、光電変換素子３ａと読み出しゲート３ｂとを含む。
【００３６】
図２（ａ）には２画素分の構造が示されている。
【００３７】
図２（ａ）に示すように、半導体基板１上に形成されている画素３は、例えばフォトダイオードなどの光電変換素子３ａと、光電変換素子３ａと、光電変換素子３ａと垂直電荷転送路５との間に形成され、光電変換素子３ａに蓄積されている信号電荷を垂直電荷転送路５へ転送するための読み出しゲート３ｂとを含む。
【００３８】
半導体基板１上には、光電変換素子３ａを避けた領域に設けられ水平方向に延びる第１層目のポリシリコン（以下「１ポリ」と称する。）電極２１と、第１層目のポリシリコン電極２１と同じく光電変換素子３ａを避けた領域に設けられ水平方向に延びる第２層目のポリシリコン（以下「２ポリ」と称する。）電極２３とが設けられている。
【００３９】
１ポリ電極２１と２ポリ電極２３とは、画素３を水平方向にほぼ半分に分割する直線に対してほぼ線対称に形成され、垂直電荷転送路５上を覆って電荷転送段を形成する。
【００４０】
図２（ｂ）は、図２（ａ）のＩＩｂ−ＩＩｂ'線に沿う断面である。
【００４１】
ｎ型シリコン半導体基板１内に形成されたｐウェル層３１と、ｐウェル層３１上に形成された層間絶縁膜（平坦化膜）３３と、層間絶縁膜３３上に形成され入射光の色選択を行うカラーフィルタＣＦと、カラーフィルタＣＦ上に形成され光電変換素子３ａ内に光を集光するためのマイクロレンズＭＬとを含む。
【００４２】
ｐウェル層３１内の表面領域には、ｎ型半導体層により形成される垂直電荷転送路５と、ｐウェル層３１とともに光電変換素子（フォトダイオード）を形成するｎ型半導体領域３５とが形成されている。
【００４３】
図２（ｃ）に示すように、半導体基板１の表面上に第１層目の絶縁膜２２が形成されている。第１層目の絶縁膜２２上に１ポリ電極２１が形成されている。
【００４４】
第一層目の絶縁膜２２ｃは、例えば酸化珪素からなる絶縁膜２２ａと、その上に形成され窒化珪素からなる絶縁膜２２ｂと、その上に形成され酸化珪素からなる絶縁膜２２ｃとの３層構造により形成されている。この３層構造は、後に述べる不揮発性トランジスタの電荷蓄積層を兼ねたゲート酸化膜と兼用にすることができる。
【００４５】
１ポリ電極２１上に別の絶縁膜が形成されており、その上に２ポリ電極２２が形成されている。
【００４６】
上記の構造の上に層間絶縁膜３３が形成されている。層間絶縁膜３３内において、１ポリ電極２１及び２ポリ電極２３上に、少なくとも光電変換素子３ａ領域に開口部を有する遮光膜ＳＦが形成されている。遮光膜ＳＦは、入射光が垂直電荷転送路５内に入射するのを防止する。
【００４７】
マイクロレンズＭＬの表面側から入射する入射光は、マイクロレンズＭＬにより集光され、カラーフィルタＣＦにより色情報を与えられ、光電変換素子３ａ内に照射される。
【００４８】
図２（ａ）に示される１ポリ電極２１に高い正の電圧を印加すると、フォトダイオードの電荷蓄積領域に対して垂直電荷転送路５を形成するｎ型半導体層のポテンシャルが低くなる。光電変換素子３ａに蓄積された信号電荷は、読み出しゲート３ｂを通して垂直電荷転送路５内に転送される。
【００４９】
垂直電荷転送路５内に転送された信号電荷は、１ポリ電極と２ポリ電極とに順次電圧を印加することにより、垂直電荷転送路５内を水平電荷転送路７方向に転送される。
【００５０】
ところで、光電変換素子に光が照射されると電子−正孔対が生成し、ｐ−ｎ接合内に形成されているｎ型領域中に電子が蓄積される。照射される光の強度が高すぎると、ｎ型領域の電荷蓄積容量を超え、周囲の画素又は垂直電荷転送路内に余剰の電荷が入り込む。このため、光が照射されていない部分まで明るい領域が膨らむ、いわゆるブルーミング現象が起きる。
【００５１】
そこで、ｐウェル層とｎ型半導体基板との間に基板バイアス（逆バイアス）Ｖｂを与えておき、ｐウェル層をほぼ完全に空乏化する。
【００５２】
光電変換素子に強い光が照射されると、発生した電子がｎ領域に溜まり、ｎ領域の電子に対するポテンシャルが上がる。電子に対するポテンシャルウェルが浅くなる。その結果、過剰な電荷は、ｎ+−ｐ−ｎの経路を通って基板側に捨てられる。この構造を、縦型オーバーフロードレイン構造と称する。縦型オーバーフロードレイン構造において、電荷が基板側に捨てられるしきい値となる蓄積電荷量は、基板とｐウェルとの間に印加される基板バイアス電圧によって調整できる。従って、基板バイアス電圧Ｖｂの設定値が重要になってくる。
【００５３】
図３に、第１の固体撮像回路Ａ１に印加される基板バイアス電圧Ｖｂを制御するため第２の固体撮像回路Ａ２に含まれる固体撮像素子用駆動回路の回路図を示す。
【００５４】
図３に示すように、固体撮像素子用駆動回路は、入力端子Ｔａと、出力端子Ｔｂと、両端子間の電圧を調整する出力電圧調整回路とを含む。破線で囲まれた領域で示される出力電圧調整回路ＣＣ１は、例えば、４つのトランジスタＴ１からＴ４と、浮遊ゲートを有する２つの不揮発性メモリ素子Ｔ５、Ｔ６とを含む。
【００５５】
入力電圧Ｖａが入力される入力端子Ｔａと基板へのバイアス電圧Ｖｂを取り出すための出力端子Ｔｂとの間に第１の配線Ｌ１が設けられ、第１の配線Ｌ１の途中に第１の抵抗Ｒ１が形成されている。第１の抵抗Ｒ１は、入力端子Ｔａと節点ａ'との間に形成される。
【００５６】
節点ａ'から第２の配線Ｌ２が分岐されている。第２の配線Ｌ２は第１の接地点Ｇ１において接地されている。節点ａ'と第１の接地点Ｇ１との間に第２の抵抗Ｒ２が設けられている。
【００５７】
より詳細には、第２の抵抗Ｒ２は節点ａ'方向から順に節点ｈと節点ｉとを有している。すなわち、第２の抵抗Ｒ２は節点ｉと節点ｈとにより３つの直列抵抗に分割されている。第１の接地点Ｇ１と節点ｉとの間の抵抗をＲｉ、接点ｉと節点ｈとの間の抵抗をＲｈとする。接点ｈと接点ａ'との間には、抵抗Ｒ２−Ｒｈ−Ｒｉが接続される。
【００５８】
節点ｉと第２の接地点Ｇ２との間に第３の配線Ｌ３が設けられている。第３の配線Ｌ３の途中には、２つのトランジスタＴ１とＴ２とが直列に接続されている。節点ｈと第２の接地点Ｇ２との間に第４の配線Ｌ４が設けられている。第４の配線Ｌ４の途中には、２つのトランジスタＴ３とＴ４とが直列に接続されている。
【００５９】
トランジスタＴ１のゲートから第５の配線Ｌ５が延びており、その一端は、端子Ｔｃに接続されている。トランジスタＴ２のゲートから第６の配線Ｌ６が延びており、その一端は、端子Ｔｄに接続されている。
【００６０】
トランジスタＴ３のゲートと第５の配線Ｌ５とが接続されている。トランジスタＴ４のゲートと第６の配線Ｌ６とが接続されている。
【００６１】
第３の配線Ｌ３のうちトランジスタＴ１とトランジスタＴ２との間に節点ｊが形成されている。
【００６２】
第３の配線Ｌ３の節点ｊから分岐されて第７の配線Ｌ７が設けられて、一端において端子Ｔｇに接続されている。第７の配線Ｌ７の途中に不揮発性メモリ素子Ｔ６が直列に接続されている。不揮発性メモリ素子Ｔ６のゲートは端子Ｔｆに接続されている。
【００６３】
第４の配線Ｌ４のトランジスタＴ３とトランジスタＴ４との間に節点ｋが形成され、節点ｋから第８の配線Ｌ８が分岐している。第８の配線Ｌ８の一端は第７の配線Ｌ７と節点ｏにおいて接続され、端子Ｔｇに接続されている。
【００６４】
第８の配線Ｌ８の途中に、不揮発性メモリ素子Ｔ５が直列に接続されている。不揮発性メモリ素子Ｔ５のゲートは端子Ｔｅに接続されている。
【００６５】
図４に不揮発性メモリ素子Ｔ５、Ｔ６の断面構造例を示す。
【００６６】
図４に示すように、ｎ型シリコン半導体基板１内に、ｐ型ウェル層３１が形成されている。この構造は、図２（ｂ）に示す固体撮像素子の画素部の構造と同様である。
【００６７】
ｐウェル層３１の表面上には、第１の酸化膜４０が、例えば厚さ５０ｎｍ程度堆積されている。第１の酸化膜４０上には、第１の窒化膜４１が例えば厚さ１００ｎｍ程度堆積されている。第１の窒化膜４１上には、第２の酸化膜４３が例えば厚さ１００ｎｍ程度堆積されている。第２の酸化膜４３の上には、例えばＡｌにより形成された厚さ１００ｎｍ程度のゲート電極４５が形成されている。
【００６８】
尚、前述のように、第１の酸化膜４０を図２（ｃ）に示す酸化膜２２ａとし、第１の窒化膜４１を図２（ｃ）に示す窒化膜２２ｂとし、第２の酸化膜４３を図２（ｃ）に示す酸化膜２２ｃとすれば、固体撮像素子の画素部と不揮発性メモリ素子とを同一のプロセスで形成することができる。ＣＣＤ固体撮像素子と不揮発性メモリ素子とをモノリシックに形成する際の製造工程を簡単にすることができる。ＣＣＤセンサと同様の構造を有しているため、ＣＣＤ固体撮像素子内に上記の不揮発性メモリ素子を形成することができる。不揮発性メモリ素子の信頼性を確保するため、特に情報保持時間を長くするためには、不揮発性メモリ素子上に遮光膜を設けることが望ましい。
【００６９】
上記の第１の酸化膜４０、第１の窒化膜４１，第２の酸化膜４３、ゲート電極４５との積層構造を島状に加工して、記憶情報を蓄積するための蓄積ゲートＳＧが形成される。
【００７０】
蓄積ゲートＳＧの両側のｐウェル層３１内に、ｎ型半導体領域のソース領域５１とドレイン領域５３とが形成されている。
【００７１】
次に、不揮発性メモリ素子Ｔ５（Ｔ６）の動作について説明する。
【００７２】
不揮発性メモリ素子Ｔ５、Ｔ６は同じ構造を有しており、しきい値電圧等の電気的特性も同じである。蓄積ゲートＳＧに電荷が蓄積されていない状態において、不揮発性メモリ素子Ｔ５、Ｔ６のｐウェル層３１と第１の酸化膜４０との間には、電子が蓄積されてチャネル層を形成している。
【００７３】
不揮発性メモリ素子Ｔ５のソース／ドレイン領域５３（ソース／ドレイン電極）を接地し、ドレイン／ソース領域５１（ソース電極）とゲート電極４５とに対して高電圧、例えば１５Ｖの電圧を印加すると、ドレイン／ソース領域５１の近傍においてアバランシェ破壊が生じる。電子は高い運動エネルギーを得て熱い電子、いわゆるホットエレクトロンとなる。
【００７４】
ドレイン／ソースと同電位になるようにゲート電圧を印加すると、ホットエレクトロンは、ドレイン／ソース領域５１とほぼ同電位の状態にあるゲート方向に引きつけられる。ホットエレクトロンの一部は、第１の酸化膜４０と第１の窒化膜４１との界面にトラップされて蓄積され電荷蓄積領域を形成する。第１の窒化膜４１の代わりに多結晶シリコン層を用いていれば、その多結晶シリコン層中に電子がトラップさせることができる。
【００７５】
電荷蓄積領域に電子がトラップされると、電子が有するマイナス電荷の影響により、不揮発性メモリ素子Ｔ５（Ｔ６）のｐウェル層３１と第１の酸化膜４０との界面に形成されているチャネル層を空乏化させる。チャネル層が空乏化すると、不揮発性メモリ素子Ｔ５（Ｔ６）はオフ状態となる。
【００７６】
電荷蓄積領域に蓄積されている電荷（電子）は半永久的に蓄積ゲートに蓄積され、不揮発性メモリ素子はオフ状態を維持する。
【００７７】
次に、固体撮像素子用駆動回路の動作について説明する。
【００７８】
図５に、固体撮像素子用駆動回路の信号波形例を示す。図６に、図３に示した回路を動作させた場合の簡単な等価回路を示す。
【００７９】
不揮発性メモリ素子Ｔ５、Ｔ６の蓄積ゲートＳＧには、初期状態において電荷は蓄積されていない。不揮発性メモリ素子Ｔ５、Ｔ６は、初期状態においてはオン状態となっている。
【００８０】
端子ＴｃにＨｉｇｈの電圧信号、例えば５Ｖの電圧を印加すると、トランジスタＴ１とトランジスタＴ３とがオン状態となる。図３に示す回路は、この状態において図６（ａ）に示す等価回路で表される。節点ｈと節点ｉとの間が短絡状態となり、端子Ｔｇに接地電位を与えると、節点ｈの電位も接地電位となる。
【００８１】
従って、端子Ｔｂの電圧Ｖｂは以下の（１）式で表される電圧になる。
【００８２】
Ｖｂ ＝ （Ｒ２−Ｒｈ）Ｖａ／（Ｒ２−Ｒｈ＋Ｒｉ） （１）
ここで、Ｒｈは接点ｈから接地点Ｇ１までの抵抗値である。
【００８３】
次に、端子Ｔｂの電位を変化させる手順について説明する。まず、図５に示すように、初期設定値として以下の電圧を印加する。
【００８４】
▲１▼端子Ｔｃに０Ｖの電圧を印加すると、トランジスタＴ１とトランジスタＴ３とはオフ状態になる（時間ｔ0）。
【００８５】
▲２▼時間ｔ1において、端子ＴｄにＶｄ（約５Ｖ）を印加すると、トランジスタＴ２とトランジスタＴ４とがオン状態になる。
【００８６】
▲３▼時間ｔ2において端子Ｔｇに電圧Ｖｇ（約１５Ｖ）を印加する。この状態のままで時間ｔ3において、端子Ｔｅに電圧Ｖｅ（約１５Ｖ）を印加する。端子Ｔｆに０Ｖの電圧を印加する。
【００８７】
この状態において、不揮発性メモリ素子Ｔ６のゲート電圧は０Ｖである。従って、ソース／ドレインとドレイン／ソース間に高電界が存在し、電子がホットエレクトロンになっても、ホットエレクトロンはゲート方向には走行しない。
【００８８】
従って、不揮発性メモリ素子Ｔ６の電荷蓄積領域（酸化膜と窒化膜との界面）には電子は蓄積されず、不揮発性メモリ素子Ｔ６はオン状態を保つ。
【００８９】
不揮発性メモリ素子Ｔ５においては、ゲートとドレイン／ソースとの間に高い電圧（約１５Ｖ）が印加される。ソース／ドレインはほぼ０Ｖであるため、ソース／ドレインからドレイン／ソースに向けて生じている大きな電界により電子が加速され、ホットエレクトロンになる。
【００９０】
ゲートにも１５Ｖの電圧が印加されているため、ホットエレクトロンの一部はゲートの電荷蓄積領域にトラップされる。電子の蓄積量が一定値以上になると、チャネル層が空乏化するようにしておけば、不揮発性メモリ素子Ｔ５はオフ状態となる。
【００９１】
以上のように、図５（ａ）に示す工程を行うことにより、不揮発性メモリ素子Ｔ５、Ｔ６のうちＴ５のみがオフ状態に変化する。
【００９２】
時間ｔ4において、端子Ｔｅへの印加電圧を１５Ｖから０Ｖに変化させ、時間ｔ５において端子Ｔｇへの印加電圧をＶｇから０Ｖに変化させても、不揮発性メモリ素子Ｔ５、Ｔ６のオン−オフ状態に変化はない。
【００９３】
時間ｔ6で端子Ｔｄへの印加電圧を０Ｖにし、時間ｔ7において端子Ｔｃへの印加電圧を５Ｖにすると、図３に示す回路は、図６（ｂ）に示す等価回路で表せる状態になる。端子Ｔｇに接地電位を印加すると、接点ｉの電位も接地となる。接点ｉとｈとの間の短絡状態は解消される。
【００９４】
端子Ｔｂの電位Ｖｂは、下記の（２）式で表される電圧に変化する。
【００９５】
Ｖｂ ＝ （Ｒ２−Ｒｉ）Ｖａ／（（Ｒ２−Ｒｉ）＋Ｒ１） （２）
ここで、Ｒｉは、接点ｉから接地点Ｇ１までの抵抗値である。
【００９６】
以上のように、図３に示す回路において、不揮発性メモリＴ５、Ｔ６の記憶状態を変化させることにより、端子Ｔｂと接続されている基板バイアス電圧Ｖｂを変化させることができる。
【００９７】
不揮発性メモリＴ５、Ｔ６は、端子Ｔｅ、Ｔｆに高電圧を印加しない限り、半永久的にその記憶状態を維持する。トランジスタＴ５のオフ状態を維持することができ、（２）式に基づく基板バイアス電圧Ｖｂを、基板に与え続けることができる。
【００９８】
図７に、上記第１の実施の形態による固体撮像素子の第１変形例について図面を参照しつつ説明する。図７（ａ）は回路図、図７（ｂ）は、トランジスタの断面図である。
【００９９】
図７（ａ）は、図３に示した固体撮像素子に印加される基板バイアス信号を制御するための固体撮像素子用駆動回路の変形例である。
【０１００】
図７（ａ）に示すように、変形例による固体撮像素子用駆動回路に含まれ破線で囲まれている出力電圧調整回路ＣＣ２は、不揮発性メモリ素子Ｔ５とＴ６との一端側にトランジスタＴ７（ドレイン端子）が接続されている。
【０１０１】
トランジスタＴ７のソース端子は接地（ＧＮＤ）されている。トランジスタＴ７のゲート端子Ｋから信号を入力する。
【０１０２】
トランジスタＴ７は、不揮発性メモリ素子Ｔ５及びＴ６のソース端子に接続されており、不揮発性メモリ素子Ｔ５及びＴ６のゲート保護のために設けられている。
【０１０３】
図７（ｂ）に、トランジスタＴ７の断面図を示す。図７（ｂ）に示すトランジスタＴ７は、図４に示すトランジスタＴ１からＴ４とほぼ同様の構造を有しているが、ドレイン５３とゲート４５との間にオフセット部ＯＦを設けたいわゆるオフセットドレイン構造のトランジスタである。
【０１０４】
オフセットドレイン構造を有する高耐圧トランジスタＴ７を接続することにより、例えば、静電気などの影響により高電圧が印加された場合などに出力電圧調整回路を保護することができる。
【０１０５】
図８（ａ）、（ｂ）に、本発明の第２変形例による固体撮像素子に用いられる不揮発性メモリ素子の構造を示す断面図と不揮発性メモリ素子のリーク電流特性とを示す。
【０１０６】
図８（ａ）に示す不揮発性メモリ素子は、ゲート領域のうちソース領域側又はドレイン領域側に電荷が局在して蓄積されるいわゆる蓄積電荷局在型不揮発性メモリ素子である。この蓄積電荷局在型不揮発性メモリ素子は、例えば米国特許公報第５，７６８，１９２号の実施例の欄に、その構造及び特性等が開示されている。
【０１０７】
図８(ａ)に示す蓄積電荷局在型不揮発性メモリ素子は、図４に示す不揮発性メモリ素子とほぼ同様の構造を有している。不揮発性メモリ素子の動作について説明する。
【０１０８】
まず、ソース／ドレイン近傍に電子が蓄積された電荷蓄積層ＣＳＲを形成するための書き込み動作について説明する。
【０１０９】
ソース／ドレイン５３（端子Ｊ）を接地し、ドレイン／ソース５１（端子Ｇ）とゲート４５（端子Ｅ）との間に正の高電圧、例えば１５Ｖを印加する。
【０１１０】
チャネル層中に形成された電界により、ソース／ドレイン５３からドレイン／ソース５１に向けて電子が走行する。電子がドレイン／ソース５１近傍のチャネル層に達するまでに大きなエネルギーを受け取り、いわゆるホットエレクトロンとなる。ホットエレクトロンは高いエネルギーを有しており、その一部は第１の絶縁膜４０により形成されているポテンシャルバリアを越えてゲート方向に走行する。その途中でドレイン／ソース領域５１の近傍の第１の絶縁膜（ＳｉＯ2）４０と第２の絶縁膜（Ｓｉ3Ｎ4）４１との界面に蓄積される。
【０１１１】
ソース近傍の電荷蓄積領域ＣＳＲに適度な電子が蓄積されると、その電荷の影響により電荷蓄積領域ＣＳＲの下のチャネル層は空乏化する。
【０１１２】
この状態でソース−ドレイン間に電圧を印加して記憶情報を読みとる場合を考える。
【０１１３】
まず、ソース／ドレイン５３を接地してドレイン／ソース５１に例えば２Ｖの電圧を印加した場合を考える。チャネル層がソース／ドレイン５３からドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍まで延びているが、元々ソース／ドレイン５３は接地されているため、ドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍でのチャネル層は、ほぼ０Ｖの電位を保っている。ドレイン／ソース５に印加されている電圧は２Ｖであるため、電荷蓄積領域ＣＳＲとその近傍のドレイン／ソース５１との間には２Ｖの電位差が生じている。
【０１１４】
一方、ドレイン／ソース５１を接地してソース／ドレイン５３に例えば２Ｖの電圧を印加した場合を考える。チャネル層がソース／ドレイン５３からドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍まで延びている。ドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍でのチャネル層は、例えばほぼ１Ｖ程度の電圧降下の影響を受ける。従って、ドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍でのチャネル層は１Ｖ程度の電位になる。ドレイン／ソース５１は接地されているので、電荷蓄積領域ＣＳＲの下に形成されているチャネル層には、約１Ｖの電圧しか印加されない。
【０１１５】
以上のように、ソース／ドレイン５３を接地して、ドレイン／ソース５３に例えば２Ｖの電圧を印加して記憶情報を読みとると、電荷蓄積領域ＣＳＲを横切る電圧は２Ｖであり、読み出し動作を行う際における電荷蓄積領域ＣＳＲからチェネルへの電荷の移動（いわゆるリーク電流）は大きくなる。
【０１１６】
一方、ドレイン／ソース５１を接地してソース／ドレイン５３に例えば２Ｖの電圧を印加して記憶情報を読みとると、電荷蓄積領域ＣＳＲを横切る電圧は、約１Ｖである。図（８ｂ）に示すように、読み出し動作を行う際における電荷蓄積領域ＣＳＲからチャネル層への電荷の移動（いわゆるリーク電流ＩL）が低減する。
【０１１７】
従って、ドレイン／ソース５１を接地してソース／ドレイン５３に例えば２Ｖの電圧を印加して読み出し動作を行うと、不揮発性メモリ素子の記憶情報の保持時間の短縮（リーク電流に起因する）の影響を大幅に低減することができる。
【０１１８】
図９に、本発明の第２の実施の形態による固体撮像素子用の固体撮像素子駆動回路を示す。
【０１１９】
図９に示す固体撮像素子駆動回路にも、図３と同様に、破線で囲まれた領域に、固体撮像素子に印加される基板バイアス信号を制御するための出力電圧調整回路ＣＣ３が設けられている。
【０１２０】
図９に示すように、固体撮像素子駆動回路は、例えば、入力電圧Ｖａ２が入力される入力端子Ｔａ２と、出力電圧調整回路ＣＣ３とを含む。出力電圧調整回路ＣＣ３には、基板バイアス電圧Ｖｂ２を取り出すための出力端子Ｔｂ２との間に第１の抵抗Ｒ１１が形成されている。第１の抵抗Ｒ１１は、入力端子Ｔａ２側から出力端子Ｔｂ２側に向けて順に、節点ｈ、節点ｉ、節点ｊ、節点ｏを有している。
【０１２１】
節点ｏから第２の配線Ｌ１２が分岐して第２の接地ＧＮＤ１２に接続されている。配線Ｌ１２の途中に第２の抵抗Ｒ２が形成されている。
【０１２２】
節点ｈと第１の接地点ＧＮＤ１１との間に、２つのトランジスタＴ１１とトランジスタＴ１７とが直列に接続されている。２つのトランジスタＴ１１とＴ１７との間に節点ｋが形成されている。
【０１２３】
節点ｉと端子Ｔｇ２との間に、トランジスタＴ１２とトランジスタＴ１８とが直列に接続されている。トランジスタＴ１２とトランジスタＴ１８との間に節点ｌが存在する。
【０１２４】
節点ｉと接地点ＧＮＤ１１との間に、トランジスタＴ１６とトランジスタＴ１９とが直列に接続されている。トランジスタＴ１１、Ｔ１７とトランジスタＴ１３、Ｔ１９とは並列に接続されている。トランジスタＴ１３、Ｔ１９間に、節点ｍが存在する。
【０１２５】
節点ｊと端子Ｔｇ２との間に、トランジスタＴ１４とトランジスタＴ２０とが直列に接続されている。トランジスタＴ１４とトランジスタＴ２０との間に、節点ｎが存在する。
【０１２６】
節点ｋと節点ｌとの間には、不揮発性メモリ素子Ｔ１５のソース／ドレインとドレイン／ソースとがそれぞれ接続されている。不揮発性メモリ素子Ｔ１５のゲートは、端子Ｔｅ２に接続されている。
【０１２７】
節点ｍと節点ｎとの間には、不揮発性メモリ素子Ｔ１６のソース／ドレインとドレイン／ソースとがそれぞれ接続されている。不揮発性メモリ素子Ｔ１６のゲートは端子Ｔｆ２に接続されている。
【０１２８】
４つのトランジスタＴ１１からＴ１４のゲートは、共通に接続されて端子Ｔｃ２に接続されている。
【０１２９】
４つのトランジスタＴ１７からＴ２０のゲートは、共通に接続されて端子Ｔｄ２に接続されている。
【０１３０】
２つの不揮発性メモリ素子Ｔ１５、Ｔ１６は、第１の実施の形態において説明した不揮発性メモリ素子と同様の構造の素子を用いることができる。
【０１３１】
第１の抵抗Ｒ１１は、接点ｈ及びｉを境にして３つの直列抵抗に分割可能に形成されている。すなわち、節点ｉと節点ｊとの間に第１の分割抵抗Ｒｉｊ、節点ｈと節点ｉとの間に第２の分割抵抗Ｒｈｉ、端子Ｔａ２と節点ｈとの間に第３の分割抵抗Ｒ１−（Ｒｈｉ＋Ｒｉｊ）との３つの直列抵抗に分割されている。
【０１３２】
上記の出力電圧調整回路ＣＣ３においては、節点ｈと節点ｉとの間、節点ｉと節点ｊとの間に、各１個、合計で２個の不揮発性メモリ素子Ｔ１５、Ｔ１６を繋げて入力信号値を調整する。
【０１３３】
図１０に、図９に示す固体撮像素子用駆動回路の動作波形を示す。
【０１３４】
不揮発性メモリ素子Ｔ１５、Ｔ１６は、当初はオン状態である。
【０１３５】
端子Ｔｃ２にＨｉｇｈの電圧、例えば５Ｖの電圧が印加されると、トランジスタＴ１１からＴ１４がオンとなる。第１の抵抗Ｒ１１は、節点ｈと節点ｊとの間が短絡されることにより、Ｒ１１−（Ｒｈｉ＋Ｒｉｊ）となる。
【０１３６】
従って、端子Ｔｂ２に印加される電圧Ｖｂ２は、以下の（３）式で表される。
【０１３７】
Ｖｂ ＝ （Ｒ１２）Ｖａ／（Ｒ１２＋Ｒ１１−（Ｒｈｉ＋Ｒｉｊ）） （３）ここで、Ｒｈｉは、節点ｈから節点ｉまでの抵抗値であり、Ｒｉｊは、節点ｉから節点ｊまでの抵抗値である。
【０１３８】
初期設定値として、図１０に示す信号を印加した場合には、固体用駆動回路は、以下のように動作する。
【０１３９】
１）端子Ｔｃ２を０Ｖとして、トランジスタＴ１１からトランジスタＴ１４までをオフにする。
【０１４０】
２）時間ｔ１１において、端子Ｔｄ２をＶｄ２（約１５Ｖ）にして、トランジスタＴ１７からＴ２０までをオンにする。
【０１４１】
３）時間ｔ１２において、端子Ｔｇ２にＶｇ２（約１５Ｖ）の電圧を印加する。
【０１４２】
４）時間ｔ１３において、端子Ｔｅ２に約１５Ｖの電圧を印加する。尚、端子Ｔｆ２には、０Ｖの電圧が印加されている。
【０１４３】
上記の電圧を印加した結果、図９に示す固体撮像素子用駆動回路（出力電圧調整回路）において、不揮発性メモリ素子Ｔ１５のゲートのみに電荷が蓄積される。不揮発性メモリ素子Ｔ１５がオフ状態となり、この状態は時間ｔ１４において端子Ｔｅ２の印加電圧を０Ｖとし、時間ｔ１５において端子Ｔｆ２への印加電圧が０Ｖになっても変化しない。
【０１４４】
図１０に示されるように、時間ｔ１６において端子Ｔｄ２に０Ｖを印加し、時間ｔ１７において端子Ｔｃ２の電圧を５Ｖにする。節点ｈと節点ｉとの間の短絡が解除され、第１の抵抗Ｒ１の値がＲ１−Ｒｉｊに変化する。
【０１４５】
端子Ｔｂ２から出力される電圧Ｖｂは以下の（４）式で表される。
【０１４６】
Ｖｂ＝（Ｒ１２）／（（Ｒ１２）＋（Ｒ１−Ｒｉｊ）） （４）
以上のように、初期状態と動作状態とで、基板バイアスＶｂを変化させることができる。不揮発性メモリ素子Ｔ１５、Ｔ１６の記憶状態を半永久的に維持することができるため、基板に対して継続して（４）式で表される基板バイアス電圧Ｖｂを与えることができる。
【０１４７】
尚、トランジスタＴ１８、Ｔ２０には、ドレイン／ゲート間に高電圧が印加されるため、ゲート幅（Ｗ）／ゲート長（Ｌ）の値は、トランジスタＴ１５、Ｔ１６に比べて十分に大きな値を持たせる必要がある。ゲート幅を大きくすると局所的に電界が集中するのを防止でき、高電圧を印加しても素子の劣化等の可能性が低減する。
【０１４８】
以上、本発明の実施の形態について例示したが、その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【０１４９】
例えば、第２の実施の形態による固体撮像素子用出力電圧調整回路においては、第１の抵抗Ｒ１１を２つの節点ｈ、ｉにより３分割する構造について例示したが、３つの節点を用いて第１の抵抗Ｒ１１を４分割しても良い。
【０１５０】
ｎ個の節点（ｎ＝２、３，４、・・・）によりｎ＋１個の抵抗に分割すれば、第１の抵抗Ｒ１１の抵抗値を細かく設定することも可能である。
【０１５１】
加えて、第２の抵抗Ｒ１２に関しても、同様にｎ個の節点によりｎ＋１個の抵抗に分割することが可能である。この場合には、基板バイアス電圧を表す（３）式及び（４）式において、Ｒ１２の値が変化することになる。
【０１５２】
実施の形態においては、基板バイアス電圧Ｖｂの調整を行う出力電圧調整回路を含む固体撮像素子用駆動回路を例に説明したが、固体撮像素子用駆動回路は、固体撮像素子Ａに付与される他の入力端子、例えば、固体撮像素子の増幅率（図１（ｂ）の符号１１で示される）のオフセットドレイン電圧値（オフセットをなくすための微小調整）や、水平電荷転送路（図１（ｂ）の符号７で示される）の駆動パルス電圧値（転送効率と消費電力とを最適化するための）の調整に適用可能である。
【０１５３】
尚、出力電圧調整回路を含む固体撮像素子用駆動回路は、固体撮像素子と同一の基板上に形成するのが好ましい。
【０１５４】
上記固体撮像素子用駆動回路は、ＣＣＤ固体撮像素子に適用できる。上記実施の形態においては、エリアセンサを例にしたが、ＣＣＤラインセンサに用いることも可能であることは明らかである。そのた、ＣＣＤセンサ以外にも、ＣＭＯＳ型のエリアセンサやラインセンサにもそのままの構成で適用できる。
【０１５５】
従って、これらの装置を制御するための回路も本発明の範疇に入ることは言うまでもない。
【０１５６】
【発明の効果】
入力信号値の最大値を固体撮像素子ごとの特性に対応させて調整することができる。
【図面の簡単な説明】
【図１】 図１（ａ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路を含むＣＣＤセンサの機能ブロック図であり、図１（ｂ）は、固体撮像素子の概略構造を示す平面図である。
【図２】 本発明の第１の実施の形態による固体撮像素子のうち画素部の詳細な構造を示す図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＩＩｂ−ＩＩｂ'線断面図であり、図２（ｃ）は、図２（ａ）のＩＩｃ−ＩＩｃ'線断面図である。
【図３】 本発明の第１の実施の形態による固体撮像素子用駆動回路を含む回路図である。
【図４】 本発明の第１の実施の形態による固体撮像素子用駆動回路に用いられる不揮発性メモリ素子の構造を示す断面図である。
【図５】 本発明の第１の実施の形態による固体撮像素子用駆動回路の動作を示すタイミングチャートである。
【図６】 図６（ａ）、（ｂ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路の動作を説明するための簡略化した回路図である。
【図７】 図７（ａ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路の第１変形例による回路図であり、図７（ｂ）は、固体撮像素子用駆動回路に含まれる出力電圧調整回路に用いられるスイッチングトランジスタの構造を示す断面図である。
【図８】 図８（ａ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路の出力電圧調整回路に用いられる揮発性メモリ素子の構造の変形例であり、図８（ｂ）は、図８（ａ）の不揮発性メモリ素子における、トラップされた電荷を横切る電圧とリーク電流との関係を示す図である。
【図９】 本発明の第２の実施の形態による固体撮像素子用駆動回路の回路図である。
【図１０】 本発明の第２の実施の形態による固体撮像素子用駆動回路の動作を示すタイミングチャートである。
【図１１】 従来のＣＣＤセンサの機能ブロック図である。
【図１２】 従来のＣＣＤ固体撮像素子の平面図である。
【符号の説明】
Ａ 固体撮像素子
Ａ１ 第１の固体撮像回路
Ａ２ 第２の固体撮像回路
Ｂ 表示部
Ｃ 水平行駆動部
ＣＣ 出力電圧調整回路
ＣＦ カラーフィルタ
ＣＳＲ 電荷蓄積領域
Ｌ 配線
ＭＬ マイクロレンズ
ＯＦ オフセット領域
Ｒ１、Ｒ１１ 第１の抵抗
Ｒ２、Ｒ１２ 第２の抵抗
ＳＦ 遮光膜
Ｔ１〜Ｔ４、Ｔ７、T８、Ｔ１１〜Ｔ１４、Ｔ１７〜Ｔ２０ トランジスタ
Ｔ５、Ｔ６、Ｔ１５、Ｔ１６ 不揮発性メモリ素子
Ｖｂ 基板バイアス電圧
Ｗ 駆動信号処理回路
Ｘ 出力信号処理回路
Ｙ 記憶回路
Ｚ 表示器
１ 半導体基板
３ 画素
３ａ 光電変換素子
３ｂ 読み出しゲート
５ 垂直電荷転送路
７ 水平電荷転送路
１１ 出力アンプ
２１、２３ 垂直電荷転送電極
２２ 絶縁膜
３１ ｐウェル
３３ 平坦化膜
３５ 光電変換素子用ｎ型半導体層
【発明の属する技術分野】
本発明は、固体撮像素子用駆動回路及びそれを備えた固体撮像素子に関し、特に入力信号の値を調整することにより固体撮像素子の動作特性に合った出力信号を出力できる技術に関する。
【０００２】
【従来の技術】
図１１は、固体撮像素子を含むＣＣＤセンサの全体構成を示す機能ブロック図である。
【０００３】
図１１に示すように、固体撮像素子を含むＣＣＤセンサは、固体撮像素子５１と、固体撮像素子５１の駆動信号を発生させる駆動信号発生回路５２と、固体撮像素子５１の出力信号を処理する出力信号処理回路５３と、出力信号を記憶する記憶回路５４と、出力信号を画像として表示する表示器５５とを含む。
【０００４】
図１２に、一般的なインタライン型ＣＣＤ固体撮像素子の平面図を示す。
【０００５】
固体撮像素子５１は、たとえばシリコン等の半導体基板６１上に形成されている。画素６３、垂直電荷転送路６５、水平電荷転送路６７、出力アンプ７１が半導体基板６１上に形成され、全体として一つのＣＣＤ固体撮像素子を構成する。
【０００６】
複数の画素６３は、半導体基板６１上において、垂直方向及び水平方向に整列配置されている。
【０００７】
画素６３は、フォトダイオード（光電変換素子）６３ａとトランスファーゲート６３ｂとを含む。フォトダイオード６３ａは、受光した光を電荷に変換して蓄積する。トランスファーゲート６３ｂは、フォトダイオード６３ａに蓄積されている電荷を垂直電荷転送路６５に読み出す。
【０００８】
複数の画素６３、６３、６３が垂直方向に整列して配置された各画素列の間には、１画素列に対応して各１本の垂直電荷転送路６５が配置されている。垂直電荷転送路６５は、例えば半導体基板に形成されたｎ型導電層である。垂直電荷転送路６５の下端には、水平電荷転送路６７が設けられている。水平電荷転送路６７の一端には、水平電荷転送路６７から転送された電荷信号を増幅して出力する出力アンプ７１が設けられている。
【０００９】
出力アンプ７１からの出力信号は、図１１に示す出力信号処理回路５３によって処理される。出力信号処理回路５３の出力は、記憶カード等の記憶装置（回路）５４および／または液晶表示装置等の表示装置（器）５５に出力する。記憶装置５４は、スマートメディアやコンパクトフラッシュカードなどの記憶カード等を用い、情報の書き込み読み出しができるように構成されている。表示装置５５は、動画を表示して撮影すべき画像のモニタリングを行うこともできる。
【００１０】
【発明が解決しようとする課題】
ところで、実際には、固体撮像素子の特性は、個々の装置によりバラツキを有している。
【００１１】
そこで、固体撮像素子の特性のバラツキに対応するためには、駆動信号発生装置５２からの出力信号を変化させることにより固体撮像素子の特性のバラツキに対応し、安定した出力を得るようにする必要がある。
【００１２】
これまでは、駆動信号発生装置５２内に、固体撮像素子の特性のバラツキに対応する信号を発生させるための調整回路を組み込んでおき、個々の固体撮像素子の特性に対応して調整していた。
【００１３】
しかしながら、この方法では、固体撮像素子を組み込んだカメラとして調整することになり、画像を見ながらカメラ組み立て作業者が行うことになり煩雑である。
【００１４】
本発明の目的は、従来の調整回路を固体撮像素子と同一チップ内に組み込むことにより、入力信号値を固体撮像素子ごとの特性に対応させて固体撮像素子特性を評価するテスタにより簡易に調整することができる固体撮像素子を提供することである。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、電圧Ｖａが入力される入力端子と、固体撮像素子に対して出力電圧Ｖｂを出力する出力端子と、一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子を含み、前記出力電圧Ｖｂを調整することができる出力電圧調整回路とを含み、前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点とを含み、複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されており、さらに、ソース、ゲート及びドレインを含む複数のスイッチングトランジスタを含み、前記複数のスイッチングトランジスタは、前記各々の不揮発性メモリ素子用ソース／ドレインと前記一方の節点との間と、前記不揮発性メモリ素子用ドレイン／ソースと前記他方の節点との間とに前記不揮発性メモリ素子と直列に接続されており、前記複数のスイッチングトランジスタのゲートが共通に接続されている固体撮像素子用駆動回路が提供される。
【００１６】
前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点と、一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子とを含み、前記複数の不揮発性メモリ素子の各々は、前記不揮発性メモリ素子用ソース／ドレイン端子の一方が複数の前記節点のうちいずれかと接続されているとともに、他方が共通に接続されていることが好ましい。
【００１７】
前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点と、不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子とを含み、複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されているのが好ましい。
【００１９】
本発明の別の観点によれば、第１導電型の基板と、前記基板表面に形成された第２導電型のウェル層と、前記ウェル層内に形成され、前記基板の表面において垂直方向及び水平方向に整列して配置され、前記第２導電型のウェル層とともに光電変換素子を形成する第１の第１導電型半導体層と、前記光電変換素子に近接して配置され、垂直方向に延びて垂直電荷転送路を形成する第１の第１導電型半導体層と、固体撮像素子用駆動回路とを含み、前記固体撮像素子用駆動回路は、電圧Ｖａが入力される入力端子と、固体撮像素子に対して出力電圧Ｖｂを出力する出力端子と、一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子を含み、前記出力電圧Ｖｂを調整することができる出力電圧調整回路とを含み、前記出力電圧調整回路は、前記入力端子と前記出力端子とを接続する第１の配線と、前記第１の配線の途中に設けられた第１の抵抗と、前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、前記第２の配線の途中に設けられた第２の抵抗と、前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点とを含み、複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されており、さらに、ソース、ゲート及びドレインを含む複数のスイッチングトランジスタを含み、前記複数のスイッチングトランジスタは、前記各々の不揮発性メモリ素子用ソース／ドレインと前記一方の節点との間と、前記不揮発性メモリ素子用ドレイン／ソースと前記他方の節点との間とに前記不揮発性メモリ素子と直列に接続されており、前記複数のスイッチングトランジスタのゲートが共通に接続されており、前記出力端子と前記接地とが、前記基板と前記ウェル層とに接続されている固体撮像素子が提供される。
【００２０】
【発明の実施の形態】
本明細書においては、不揮発性トランジスタを含むトランジスタの端子を、ソース／ドレイン端子、（蓄積）ゲート端子、ドレイン／ソース端子と称する。
【００２１】
この場合において、ソース／ドレイン端子とドレイン／ソース端子とは、蓄積ゲートを挟んで反対側に設けられている端子を指す。そして、両端子を入れ替えても動作が可能であることを意味する。例えば、ｎチャネルトランジスタにおいて、電子が出ていく方の端子をソース／ドレイン端子と、電子が集まる方の端子をドレイン／ソース端子と称するが、両端子間に印加する電圧の正負を代えても動作する。
【００２２】
また、本明細書における「抵抗」との用語は、通常の抵抗（ｒｅｓｉｓｔｏｒ）のみに限定されるものではない。例えば、トランジスタ（ＦＥＴ）のゲートとソース間を短絡させた２端子素子（通常はダイオードと称される）も本明細書における「抵抗」に含まれる。すなわち、素子間に所定の電圧を印加した際に、所定の電圧降下が生じるものであれば、それような素子も「抵抗」の範疇に入るものである。
【００２３】
以下に、本発明の一実施の形態による固体撮像素子について、図面を参照しつつ説明する。
【００２４】
図１（ａ）は、固体撮像素子を含むＣＣＤセンサの機能ブロック図である。
【００２５】
図１（ａ）に示すように、ＣＣＤセンサは、固体撮像素子Ａと、固体撮像素子Ａを駆動するための駆動信号を発生させる駆動信号発生回路Ｗと、固体撮像素子Ａの出力信号を処理する出力信号処理回路Ｘと、出力信号を記憶する記憶回路Ｙと、出力信号を画像として表示する表示器Ｚとを含む。
【００２６】
固体撮像素子Ａは、通常の撮像処理を行う第１の固体撮像回路Ａ１と、第１の固体撮像回路に付与される一部の入力信号を内部処理する第２の固体撮像回路Ａ２とを有している。尚、第１の固体撮像回路Ａ１と第２の固体撮像回路Ａ２との詳細な構成については後述する。
【００２７】
駆動信号発生回路Ｗは、固体撮像素子Ａを駆動するための駆動信号Ｓ１を生成し、この駆動信号Ｓ１を固体撮像素子Ａに対して出力する。
【００２８】
駆動信号Ｓ１は、第１の駆動信号Ｓ１１と第２の駆動信号Ｓ１２とに分類される。第１の駆動信号Ｓ１１は、駆動信号発生回路Ｗから第１の固体撮像回路Ａ１に直接入力される駆動信号である。例えば、垂直電荷転送路内の電荷を転送するための垂直電荷転送路用駆動信号、水平電荷転送路内の電荷を転送する水平電荷転送路用駆動信号である。
【００２９】
第２の駆動信号Ｓ１２は、第１の固体撮像回路Ａ１に直接入力されずに、第２の固体撮像回路Ａ２に入力される。そして固体撮像回路Ａ２において信号処理が行われる。第２の固体撮像回路Ａ２により信号処理を行った後、第３の駆動信号Ｓ１３として第１の固体撮像回路Ａ１に入力される。第３の駆動信号Ｓ１３は、例えば固体撮像素子に対して付与される基板バイアス信号である。
【００３０】
第１の固体撮像回路Ａ１からの出力信号Ｓ２は、出力信号処理回路Ｘによって処理される。出力信号処理回路Ｘの出力信号Ｓ３は、記憶カード等を含む記憶回路Ｙに出力される。同じく出力信号処理回路Ｘの出力信号Ｓ４は、液晶表示装置等の表示器Ｚに出力される。
【００３１】
記憶回路は、例えば、スマートメディアやコンパクトフラッシュカードなどの記憶カード用のインタフェイスと接続されており、記憶カードとの間で記憶情報のやりとりができるように構成されている。表示器Ｚは、例えば液晶表示装置であり、動画を表示して撮影すべき画像のモニタリングを行うこともできる。
【００３２】
次に、固体撮像素子Ａの構造について説明する。
【００３３】
図１（ｂ）は、ＣＣＤ固体撮像素子Ａの全体の構成を示す平面図であり、図２は、図１（ｂ）に示す固体撮像素子を構成する画素の構造を示す図である。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＩＩｂ−ＩＩｂ'線断面図、図２（ｃ）は、図２（ａ）のＩＩｃ−ＩＩｃ'線断面図である。
【００３４】
図１（ａ）に示すように、ＣＣＤ固体撮像素子Ａは、第１の固体撮像回路Ａ１と第２の固体撮像回路Ａ２とを含む。
【００３５】
第１の固体撮像回路Ａ１は、２次元平面を形成する半導体基板１上に、行方向及び列方向に整列して配置されている複数の画素３と、画素３に近接して配置され垂直方向に延びる垂直電荷転送路５とを含む画素配列部Ｂと、画素配列部Ｂに隣接して配置され、垂直電荷転送路５内の電荷を駆動するための駆動信号を発生する行走査回路Ｃと、画素配列部Ｂの下端に隣接して配置され垂直電荷転送路５から転送された電荷を水平方向に転送するための水平電荷転送路７と、水平電荷転送路７により転送された電荷を増幅して出力する出力アンプ１１とを含む。行走査回路Ｃ１とは別に、水平電荷転送路７を駆動するための駆動パルスを発生する水平電荷転送路用駆動回路Ｃ２が別に設けられている。各画素は、光電変換素子３ａと読み出しゲート３ｂとを含む。
【００３６】
図２（ａ）には２画素分の構造が示されている。
【００３７】
図２（ａ）に示すように、半導体基板１上に形成されている画素３は、例えばフォトダイオードなどの光電変換素子３ａと、光電変換素子３ａと、光電変換素子３ａと垂直電荷転送路５との間に形成され、光電変換素子３ａに蓄積されている信号電荷を垂直電荷転送路５へ転送するための読み出しゲート３ｂとを含む。
【００３８】
半導体基板１上には、光電変換素子３ａを避けた領域に設けられ水平方向に延びる第１層目のポリシリコン（以下「１ポリ」と称する。）電極２１と、第１層目のポリシリコン電極２１と同じく光電変換素子３ａを避けた領域に設けられ水平方向に延びる第２層目のポリシリコン（以下「２ポリ」と称する。）電極２３とが設けられている。
【００３９】
１ポリ電極２１と２ポリ電極２３とは、画素３を水平方向にほぼ半分に分割する直線に対してほぼ線対称に形成され、垂直電荷転送路５上を覆って電荷転送段を形成する。
【００４０】
図２（ｂ）は、図２（ａ）のＩＩｂ−ＩＩｂ'線に沿う断面である。
【００４１】
ｎ型シリコン半導体基板１内に形成されたｐウェル層３１と、ｐウェル層３１上に形成された層間絶縁膜（平坦化膜）３３と、層間絶縁膜３３上に形成され入射光の色選択を行うカラーフィルタＣＦと、カラーフィルタＣＦ上に形成され光電変換素子３ａ内に光を集光するためのマイクロレンズＭＬとを含む。
【００４２】
ｐウェル層３１内の表面領域には、ｎ型半導体層により形成される垂直電荷転送路５と、ｐウェル層３１とともに光電変換素子（フォトダイオード）を形成するｎ型半導体領域３５とが形成されている。
【００４３】
図２（ｃ）に示すように、半導体基板１の表面上に第１層目の絶縁膜２２が形成されている。第１層目の絶縁膜２２上に１ポリ電極２１が形成されている。
【００４４】
第一層目の絶縁膜２２ｃは、例えば酸化珪素からなる絶縁膜２２ａと、その上に形成され窒化珪素からなる絶縁膜２２ｂと、その上に形成され酸化珪素からなる絶縁膜２２ｃとの３層構造により形成されている。この３層構造は、後に述べる不揮発性トランジスタの電荷蓄積層を兼ねたゲート酸化膜と兼用にすることができる。
【００４５】
１ポリ電極２１上に別の絶縁膜が形成されており、その上に２ポリ電極２２が形成されている。
【００４６】
上記の構造の上に層間絶縁膜３３が形成されている。層間絶縁膜３３内において、１ポリ電極２１及び２ポリ電極２３上に、少なくとも光電変換素子３ａ領域に開口部を有する遮光膜ＳＦが形成されている。遮光膜ＳＦは、入射光が垂直電荷転送路５内に入射するのを防止する。
【００４７】
マイクロレンズＭＬの表面側から入射する入射光は、マイクロレンズＭＬにより集光され、カラーフィルタＣＦにより色情報を与えられ、光電変換素子３ａ内に照射される。
【００４８】
図２（ａ）に示される１ポリ電極２１に高い正の電圧を印加すると、フォトダイオードの電荷蓄積領域に対して垂直電荷転送路５を形成するｎ型半導体層のポテンシャルが低くなる。光電変換素子３ａに蓄積された信号電荷は、読み出しゲート３ｂを通して垂直電荷転送路５内に転送される。
【００４９】
垂直電荷転送路５内に転送された信号電荷は、１ポリ電極と２ポリ電極とに順次電圧を印加することにより、垂直電荷転送路５内を水平電荷転送路７方向に転送される。
【００５０】
ところで、光電変換素子に光が照射されると電子−正孔対が生成し、ｐ−ｎ接合内に形成されているｎ型領域中に電子が蓄積される。照射される光の強度が高すぎると、ｎ型領域の電荷蓄積容量を超え、周囲の画素又は垂直電荷転送路内に余剰の電荷が入り込む。このため、光が照射されていない部分まで明るい領域が膨らむ、いわゆるブルーミング現象が起きる。
【００５１】
そこで、ｐウェル層とｎ型半導体基板との間に基板バイアス（逆バイアス）Ｖｂを与えておき、ｐウェル層をほぼ完全に空乏化する。
【００５２】
光電変換素子に強い光が照射されると、発生した電子がｎ領域に溜まり、ｎ領域の電子に対するポテンシャルが上がる。電子に対するポテンシャルウェルが浅くなる。その結果、過剰な電荷は、ｎ+−ｐ−ｎの経路を通って基板側に捨てられる。この構造を、縦型オーバーフロードレイン構造と称する。縦型オーバーフロードレイン構造において、電荷が基板側に捨てられるしきい値となる蓄積電荷量は、基板とｐウェルとの間に印加される基板バイアス電圧によって調整できる。従って、基板バイアス電圧Ｖｂの設定値が重要になってくる。
【００５３】
図３に、第１の固体撮像回路Ａ１に印加される基板バイアス電圧Ｖｂを制御するため第２の固体撮像回路Ａ２に含まれる固体撮像素子用駆動回路の回路図を示す。
【００５４】
図３に示すように、固体撮像素子用駆動回路は、入力端子Ｔａと、出力端子Ｔｂと、両端子間の電圧を調整する出力電圧調整回路とを含む。破線で囲まれた領域で示される出力電圧調整回路ＣＣ１は、例えば、４つのトランジスタＴ１からＴ４と、浮遊ゲートを有する２つの不揮発性メモリ素子Ｔ５、Ｔ６とを含む。
【００５５】
入力電圧Ｖａが入力される入力端子Ｔａと基板へのバイアス電圧Ｖｂを取り出すための出力端子Ｔｂとの間に第１の配線Ｌ１が設けられ、第１の配線Ｌ１の途中に第１の抵抗Ｒ１が形成されている。第１の抵抗Ｒ１は、入力端子Ｔａと節点ａ'との間に形成される。
【００５６】
節点ａ'から第２の配線Ｌ２が分岐されている。第２の配線Ｌ２は第１の接地点Ｇ１において接地されている。節点ａ'と第１の接地点Ｇ１との間に第２の抵抗Ｒ２が設けられている。
【００５７】
より詳細には、第２の抵抗Ｒ２は節点ａ'方向から順に節点ｈと節点ｉとを有している。すなわち、第２の抵抗Ｒ２は節点ｉと節点ｈとにより３つの直列抵抗に分割されている。第１の接地点Ｇ１と節点ｉとの間の抵抗をＲｉ、接点ｉと節点ｈとの間の抵抗をＲｈとする。接点ｈと接点ａ'との間には、抵抗Ｒ２−Ｒｈ−Ｒｉが接続される。
【００５８】
節点ｉと第２の接地点Ｇ２との間に第３の配線Ｌ３が設けられている。第３の配線Ｌ３の途中には、２つのトランジスタＴ１とＴ２とが直列に接続されている。節点ｈと第２の接地点Ｇ２との間に第４の配線Ｌ４が設けられている。第４の配線Ｌ４の途中には、２つのトランジスタＴ３とＴ４とが直列に接続されている。
【００５９】
トランジスタＴ１のゲートから第５の配線Ｌ５が延びており、その一端は、端子Ｔｃに接続されている。トランジスタＴ２のゲートから第６の配線Ｌ６が延びており、その一端は、端子Ｔｄに接続されている。
【００６０】
トランジスタＴ３のゲートと第５の配線Ｌ５とが接続されている。トランジスタＴ４のゲートと第６の配線Ｌ６とが接続されている。
【００６１】
第３の配線Ｌ３のうちトランジスタＴ１とトランジスタＴ２との間に節点ｊが形成されている。
【００６２】
第３の配線Ｌ３の節点ｊから分岐されて第７の配線Ｌ７が設けられて、一端において端子Ｔｇに接続されている。第７の配線Ｌ７の途中に不揮発性メモリ素子Ｔ６が直列に接続されている。不揮発性メモリ素子Ｔ６のゲートは端子Ｔｆに接続されている。
【００６３】
第４の配線Ｌ４のトランジスタＴ３とトランジスタＴ４との間に節点ｋが形成され、節点ｋから第８の配線Ｌ８が分岐している。第８の配線Ｌ８の一端は第７の配線Ｌ７と節点ｏにおいて接続され、端子Ｔｇに接続されている。
【００６４】
第８の配線Ｌ８の途中に、不揮発性メモリ素子Ｔ５が直列に接続されている。不揮発性メモリ素子Ｔ５のゲートは端子Ｔｅに接続されている。
【００６５】
図４に不揮発性メモリ素子Ｔ５、Ｔ６の断面構造例を示す。
【００６６】
図４に示すように、ｎ型シリコン半導体基板１内に、ｐ型ウェル層３１が形成されている。この構造は、図２（ｂ）に示す固体撮像素子の画素部の構造と同様である。
【００６７】
ｐウェル層３１の表面上には、第１の酸化膜４０が、例えば厚さ５０ｎｍ程度堆積されている。第１の酸化膜４０上には、第１の窒化膜４１が例えば厚さ１００ｎｍ程度堆積されている。第１の窒化膜４１上には、第２の酸化膜４３が例えば厚さ１００ｎｍ程度堆積されている。第２の酸化膜４３の上には、例えばＡｌにより形成された厚さ１００ｎｍ程度のゲート電極４５が形成されている。
【００６８】
尚、前述のように、第１の酸化膜４０を図２（ｃ）に示す酸化膜２２ａとし、第１の窒化膜４１を図２（ｃ）に示す窒化膜２２ｂとし、第２の酸化膜４３を図２（ｃ）に示す酸化膜２２ｃとすれば、固体撮像素子の画素部と不揮発性メモリ素子とを同一のプロセスで形成することができる。ＣＣＤ固体撮像素子と不揮発性メモリ素子とをモノリシックに形成する際の製造工程を簡単にすることができる。ＣＣＤセンサと同様の構造を有しているため、ＣＣＤ固体撮像素子内に上記の不揮発性メモリ素子を形成することができる。不揮発性メモリ素子の信頼性を確保するため、特に情報保持時間を長くするためには、不揮発性メモリ素子上に遮光膜を設けることが望ましい。
【００６９】
上記の第１の酸化膜４０、第１の窒化膜４１，第２の酸化膜４３、ゲート電極４５との積層構造を島状に加工して、記憶情報を蓄積するための蓄積ゲートＳＧが形成される。
【００７０】
蓄積ゲートＳＧの両側のｐウェル層３１内に、ｎ型半導体領域のソース領域５１とドレイン領域５３とが形成されている。
【００７１】
次に、不揮発性メモリ素子Ｔ５（Ｔ６）の動作について説明する。
【００７２】
不揮発性メモリ素子Ｔ５、Ｔ６は同じ構造を有しており、しきい値電圧等の電気的特性も同じである。蓄積ゲートＳＧに電荷が蓄積されていない状態において、不揮発性メモリ素子Ｔ５、Ｔ６のｐウェル層３１と第１の酸化膜４０との間には、電子が蓄積されてチャネル層を形成している。
【００７３】
不揮発性メモリ素子Ｔ５のソース／ドレイン領域５３（ソース／ドレイン電極）を接地し、ドレイン／ソース領域５１（ソース電極）とゲート電極４５とに対して高電圧、例えば１５Ｖの電圧を印加すると、ドレイン／ソース領域５１の近傍においてアバランシェ破壊が生じる。電子は高い運動エネルギーを得て熱い電子、いわゆるホットエレクトロンとなる。
【００７４】
ドレイン／ソースと同電位になるようにゲート電圧を印加すると、ホットエレクトロンは、ドレイン／ソース領域５１とほぼ同電位の状態にあるゲート方向に引きつけられる。ホットエレクトロンの一部は、第１の酸化膜４０と第１の窒化膜４１との界面にトラップされて蓄積され電荷蓄積領域を形成する。第１の窒化膜４１の代わりに多結晶シリコン層を用いていれば、その多結晶シリコン層中に電子がトラップさせることができる。
【００７５】
電荷蓄積領域に電子がトラップされると、電子が有するマイナス電荷の影響により、不揮発性メモリ素子Ｔ５（Ｔ６）のｐウェル層３１と第１の酸化膜４０との界面に形成されているチャネル層を空乏化させる。チャネル層が空乏化すると、不揮発性メモリ素子Ｔ５（Ｔ６）はオフ状態となる。
【００７６】
電荷蓄積領域に蓄積されている電荷（電子）は半永久的に蓄積ゲートに蓄積され、不揮発性メモリ素子はオフ状態を維持する。
【００７７】
次に、固体撮像素子用駆動回路の動作について説明する。
【００７８】
図５に、固体撮像素子用駆動回路の信号波形例を示す。図６に、図３に示した回路を動作させた場合の簡単な等価回路を示す。
【００７９】
不揮発性メモリ素子Ｔ５、Ｔ６の蓄積ゲートＳＧには、初期状態において電荷は蓄積されていない。不揮発性メモリ素子Ｔ５、Ｔ６は、初期状態においてはオン状態となっている。
【００８０】
端子ＴｃにＨｉｇｈの電圧信号、例えば５Ｖの電圧を印加すると、トランジスタＴ１とトランジスタＴ３とがオン状態となる。図３に示す回路は、この状態において図６（ａ）に示す等価回路で表される。節点ｈと節点ｉとの間が短絡状態となり、端子Ｔｇに接地電位を与えると、節点ｈの電位も接地電位となる。
【００８１】
従って、端子Ｔｂの電圧Ｖｂは以下の（１）式で表される電圧になる。
【００８２】
Ｖｂ ＝ （Ｒ２−Ｒｈ）Ｖａ／（Ｒ２−Ｒｈ＋Ｒｉ） （１）
ここで、Ｒｈは接点ｈから接地点Ｇ１までの抵抗値である。
【００８３】
次に、端子Ｔｂの電位を変化させる手順について説明する。まず、図５に示すように、初期設定値として以下の電圧を印加する。
【００８４】
▲１▼端子Ｔｃに０Ｖの電圧を印加すると、トランジスタＴ１とトランジスタＴ３とはオフ状態になる（時間ｔ0）。
【００８５】
▲２▼時間ｔ1において、端子ＴｄにＶｄ（約５Ｖ）を印加すると、トランジスタＴ２とトランジスタＴ４とがオン状態になる。
【００８６】
▲３▼時間ｔ2において端子Ｔｇに電圧Ｖｇ（約１５Ｖ）を印加する。この状態のままで時間ｔ3において、端子Ｔｅに電圧Ｖｅ（約１５Ｖ）を印加する。端子Ｔｆに０Ｖの電圧を印加する。
【００８７】
この状態において、不揮発性メモリ素子Ｔ６のゲート電圧は０Ｖである。従って、ソース／ドレインとドレイン／ソース間に高電界が存在し、電子がホットエレクトロンになっても、ホットエレクトロンはゲート方向には走行しない。
【００８８】
従って、不揮発性メモリ素子Ｔ６の電荷蓄積領域（酸化膜と窒化膜との界面）には電子は蓄積されず、不揮発性メモリ素子Ｔ６はオン状態を保つ。
【００８９】
不揮発性メモリ素子Ｔ５においては、ゲートとドレイン／ソースとの間に高い電圧（約１５Ｖ）が印加される。ソース／ドレインはほぼ０Ｖであるため、ソース／ドレインからドレイン／ソースに向けて生じている大きな電界により電子が加速され、ホットエレクトロンになる。
【００９０】
ゲートにも１５Ｖの電圧が印加されているため、ホットエレクトロンの一部はゲートの電荷蓄積領域にトラップされる。電子の蓄積量が一定値以上になると、チャネル層が空乏化するようにしておけば、不揮発性メモリ素子Ｔ５はオフ状態となる。
【００９１】
以上のように、図５（ａ）に示す工程を行うことにより、不揮発性メモリ素子Ｔ５、Ｔ６のうちＴ５のみがオフ状態に変化する。
【００９２】
時間ｔ4において、端子Ｔｅへの印加電圧を１５Ｖから０Ｖに変化させ、時間ｔ５において端子Ｔｇへの印加電圧をＶｇから０Ｖに変化させても、不揮発性メモリ素子Ｔ５、Ｔ６のオン−オフ状態に変化はない。
【００９３】
時間ｔ6で端子Ｔｄへの印加電圧を０Ｖにし、時間ｔ7において端子Ｔｃへの印加電圧を５Ｖにすると、図３に示す回路は、図６（ｂ）に示す等価回路で表せる状態になる。端子Ｔｇに接地電位を印加すると、接点ｉの電位も接地となる。接点ｉとｈとの間の短絡状態は解消される。
【００９４】
端子Ｔｂの電位Ｖｂは、下記の（２）式で表される電圧に変化する。
【００９５】
Ｖｂ ＝ （Ｒ２−Ｒｉ）Ｖａ／（（Ｒ２−Ｒｉ）＋Ｒ１） （２）
ここで、Ｒｉは、接点ｉから接地点Ｇ１までの抵抗値である。
【００９６】
以上のように、図３に示す回路において、不揮発性メモリＴ５、Ｔ６の記憶状態を変化させることにより、端子Ｔｂと接続されている基板バイアス電圧Ｖｂを変化させることができる。
【００９７】
不揮発性メモリＴ５、Ｔ６は、端子Ｔｅ、Ｔｆに高電圧を印加しない限り、半永久的にその記憶状態を維持する。トランジスタＴ５のオフ状態を維持することができ、（２）式に基づく基板バイアス電圧Ｖｂを、基板に与え続けることができる。
【００９８】
図７に、上記第１の実施の形態による固体撮像素子の第１変形例について図面を参照しつつ説明する。図７（ａ）は回路図、図７（ｂ）は、トランジスタの断面図である。
【００９９】
図７（ａ）は、図３に示した固体撮像素子に印加される基板バイアス信号を制御するための固体撮像素子用駆動回路の変形例である。
【０１００】
図７（ａ）に示すように、変形例による固体撮像素子用駆動回路に含まれ破線で囲まれている出力電圧調整回路ＣＣ２は、不揮発性メモリ素子Ｔ５とＴ６との一端側にトランジスタＴ７（ドレイン端子）が接続されている。
【０１０１】
トランジスタＴ７のソース端子は接地（ＧＮＤ）されている。トランジスタＴ７のゲート端子Ｋから信号を入力する。
【０１０２】
トランジスタＴ７は、不揮発性メモリ素子Ｔ５及びＴ６のソース端子に接続されており、不揮発性メモリ素子Ｔ５及びＴ６のゲート保護のために設けられている。
【０１０３】
図７（ｂ）に、トランジスタＴ７の断面図を示す。図７（ｂ）に示すトランジスタＴ７は、図４に示すトランジスタＴ１からＴ４とほぼ同様の構造を有しているが、ドレイン５３とゲート４５との間にオフセット部ＯＦを設けたいわゆるオフセットドレイン構造のトランジスタである。
【０１０４】
オフセットドレイン構造を有する高耐圧トランジスタＴ７を接続することにより、例えば、静電気などの影響により高電圧が印加された場合などに出力電圧調整回路を保護することができる。
【０１０５】
図８（ａ）、（ｂ）に、本発明の第２変形例による固体撮像素子に用いられる不揮発性メモリ素子の構造を示す断面図と不揮発性メモリ素子のリーク電流特性とを示す。
【０１０６】
図８（ａ）に示す不揮発性メモリ素子は、ゲート領域のうちソース領域側又はドレイン領域側に電荷が局在して蓄積されるいわゆる蓄積電荷局在型不揮発性メモリ素子である。この蓄積電荷局在型不揮発性メモリ素子は、例えば米国特許公報第５，７６８，１９２号の実施例の欄に、その構造及び特性等が開示されている。
【０１０７】
図８(ａ)に示す蓄積電荷局在型不揮発性メモリ素子は、図４に示す不揮発性メモリ素子とほぼ同様の構造を有している。不揮発性メモリ素子の動作について説明する。
【０１０８】
まず、ソース／ドレイン近傍に電子が蓄積された電荷蓄積層ＣＳＲを形成するための書き込み動作について説明する。
【０１０９】
ソース／ドレイン５３（端子Ｊ）を接地し、ドレイン／ソース５１（端子Ｇ）とゲート４５（端子Ｅ）との間に正の高電圧、例えば１５Ｖを印加する。
【０１１０】
チャネル層中に形成された電界により、ソース／ドレイン５３からドレイン／ソース５１に向けて電子が走行する。電子がドレイン／ソース５１近傍のチャネル層に達するまでに大きなエネルギーを受け取り、いわゆるホットエレクトロンとなる。ホットエレクトロンは高いエネルギーを有しており、その一部は第１の絶縁膜４０により形成されているポテンシャルバリアを越えてゲート方向に走行する。その途中でドレイン／ソース領域５１の近傍の第１の絶縁膜（ＳｉＯ2）４０と第２の絶縁膜（Ｓｉ3Ｎ4）４１との界面に蓄積される。
【０１１１】
ソース近傍の電荷蓄積領域ＣＳＲに適度な電子が蓄積されると、その電荷の影響により電荷蓄積領域ＣＳＲの下のチャネル層は空乏化する。
【０１１２】
この状態でソース−ドレイン間に電圧を印加して記憶情報を読みとる場合を考える。
【０１１３】
まず、ソース／ドレイン５３を接地してドレイン／ソース５１に例えば２Ｖの電圧を印加した場合を考える。チャネル層がソース／ドレイン５３からドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍まで延びているが、元々ソース／ドレイン５３は接地されているため、ドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍でのチャネル層は、ほぼ０Ｖの電位を保っている。ドレイン／ソース５に印加されている電圧は２Ｖであるため、電荷蓄積領域ＣＳＲとその近傍のドレイン／ソース５１との間には２Ｖの電位差が生じている。
【０１１４】
一方、ドレイン／ソース５１を接地してソース／ドレイン５３に例えば２Ｖの電圧を印加した場合を考える。チャネル層がソース／ドレイン５３からドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍まで延びている。ドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍でのチャネル層は、例えばほぼ１Ｖ程度の電圧降下の影響を受ける。従って、ドレイン／ソース５１側の電荷蓄積領域ＣＳＲ近傍でのチャネル層は１Ｖ程度の電位になる。ドレイン／ソース５１は接地されているので、電荷蓄積領域ＣＳＲの下に形成されているチャネル層には、約１Ｖの電圧しか印加されない。
【０１１５】
以上のように、ソース／ドレイン５３を接地して、ドレイン／ソース５３に例えば２Ｖの電圧を印加して記憶情報を読みとると、電荷蓄積領域ＣＳＲを横切る電圧は２Ｖであり、読み出し動作を行う際における電荷蓄積領域ＣＳＲからチェネルへの電荷の移動（いわゆるリーク電流）は大きくなる。
【０１１６】
一方、ドレイン／ソース５１を接地してソース／ドレイン５３に例えば２Ｖの電圧を印加して記憶情報を読みとると、電荷蓄積領域ＣＳＲを横切る電圧は、約１Ｖである。図（８ｂ）に示すように、読み出し動作を行う際における電荷蓄積領域ＣＳＲからチャネル層への電荷の移動（いわゆるリーク電流ＩL）が低減する。
【０１１７】
従って、ドレイン／ソース５１を接地してソース／ドレイン５３に例えば２Ｖの電圧を印加して読み出し動作を行うと、不揮発性メモリ素子の記憶情報の保持時間の短縮（リーク電流に起因する）の影響を大幅に低減することができる。
【０１１８】
図９に、本発明の第２の実施の形態による固体撮像素子用の固体撮像素子駆動回路を示す。
【０１１９】
図９に示す固体撮像素子駆動回路にも、図３と同様に、破線で囲まれた領域に、固体撮像素子に印加される基板バイアス信号を制御するための出力電圧調整回路ＣＣ３が設けられている。
【０１２０】
図９に示すように、固体撮像素子駆動回路は、例えば、入力電圧Ｖａ２が入力される入力端子Ｔａ２と、出力電圧調整回路ＣＣ３とを含む。出力電圧調整回路ＣＣ３には、基板バイアス電圧Ｖｂ２を取り出すための出力端子Ｔｂ２との間に第１の抵抗Ｒ１１が形成されている。第１の抵抗Ｒ１１は、入力端子Ｔａ２側から出力端子Ｔｂ２側に向けて順に、節点ｈ、節点ｉ、節点ｊ、節点ｏを有している。
【０１２１】
節点ｏから第２の配線Ｌ１２が分岐して第２の接地ＧＮＤ１２に接続されている。配線Ｌ１２の途中に第２の抵抗Ｒ２が形成されている。
【０１２２】
節点ｈと第１の接地点ＧＮＤ１１との間に、２つのトランジスタＴ１１とトランジスタＴ１７とが直列に接続されている。２つのトランジスタＴ１１とＴ１７との間に節点ｋが形成されている。
【０１２３】
節点ｉと端子Ｔｇ２との間に、トランジスタＴ１２とトランジスタＴ１８とが直列に接続されている。トランジスタＴ１２とトランジスタＴ１８との間に節点ｌが存在する。
【０１２４】
節点ｉと接地点ＧＮＤ１１との間に、トランジスタＴ１６とトランジスタＴ１９とが直列に接続されている。トランジスタＴ１１、Ｔ１７とトランジスタＴ１３、Ｔ１９とは並列に接続されている。トランジスタＴ１３、Ｔ１９間に、節点ｍが存在する。
【０１２５】
節点ｊと端子Ｔｇ２との間に、トランジスタＴ１４とトランジスタＴ２０とが直列に接続されている。トランジスタＴ１４とトランジスタＴ２０との間に、節点ｎが存在する。
【０１２６】
節点ｋと節点ｌとの間には、不揮発性メモリ素子Ｔ１５のソース／ドレインとドレイン／ソースとがそれぞれ接続されている。不揮発性メモリ素子Ｔ１５のゲートは、端子Ｔｅ２に接続されている。
【０１２７】
節点ｍと節点ｎとの間には、不揮発性メモリ素子Ｔ１６のソース／ドレインとドレイン／ソースとがそれぞれ接続されている。不揮発性メモリ素子Ｔ１６のゲートは端子Ｔｆ２に接続されている。
【０１２８】
４つのトランジスタＴ１１からＴ１４のゲートは、共通に接続されて端子Ｔｃ２に接続されている。
【０１２９】
４つのトランジスタＴ１７からＴ２０のゲートは、共通に接続されて端子Ｔｄ２に接続されている。
【０１３０】
２つの不揮発性メモリ素子Ｔ１５、Ｔ１６は、第１の実施の形態において説明した不揮発性メモリ素子と同様の構造の素子を用いることができる。
【０１３１】
第１の抵抗Ｒ１１は、接点ｈ及びｉを境にして３つの直列抵抗に分割可能に形成されている。すなわち、節点ｉと節点ｊとの間に第１の分割抵抗Ｒｉｊ、節点ｈと節点ｉとの間に第２の分割抵抗Ｒｈｉ、端子Ｔａ２と節点ｈとの間に第３の分割抵抗Ｒ１−（Ｒｈｉ＋Ｒｉｊ）との３つの直列抵抗に分割されている。
【０１３２】
上記の出力電圧調整回路ＣＣ３においては、節点ｈと節点ｉとの間、節点ｉと節点ｊとの間に、各１個、合計で２個の不揮発性メモリ素子Ｔ１５、Ｔ１６を繋げて入力信号値を調整する。
【０１３３】
図１０に、図９に示す固体撮像素子用駆動回路の動作波形を示す。
【０１３４】
不揮発性メモリ素子Ｔ１５、Ｔ１６は、当初はオン状態である。
【０１３５】
端子Ｔｃ２にＨｉｇｈの電圧、例えば５Ｖの電圧が印加されると、トランジスタＴ１１からＴ１４がオンとなる。第１の抵抗Ｒ１１は、節点ｈと節点ｊとの間が短絡されることにより、Ｒ１１−（Ｒｈｉ＋Ｒｉｊ）となる。
【０１３６】
従って、端子Ｔｂ２に印加される電圧Ｖｂ２は、以下の（３）式で表される。
【０１３７】
Ｖｂ ＝ （Ｒ１２）Ｖａ／（Ｒ１２＋Ｒ１１−（Ｒｈｉ＋Ｒｉｊ）） （３）ここで、Ｒｈｉは、節点ｈから節点ｉまでの抵抗値であり、Ｒｉｊは、節点ｉから節点ｊまでの抵抗値である。
【０１３８】
初期設定値として、図１０に示す信号を印加した場合には、固体用駆動回路は、以下のように動作する。
【０１３９】
１）端子Ｔｃ２を０Ｖとして、トランジスタＴ１１からトランジスタＴ１４までをオフにする。
【０１４０】
２）時間ｔ１１において、端子Ｔｄ２をＶｄ２（約１５Ｖ）にして、トランジスタＴ１７からＴ２０までをオンにする。
【０１４１】
３）時間ｔ１２において、端子Ｔｇ２にＶｇ２（約１５Ｖ）の電圧を印加する。
【０１４２】
４）時間ｔ１３において、端子Ｔｅ２に約１５Ｖの電圧を印加する。尚、端子Ｔｆ２には、０Ｖの電圧が印加されている。
【０１４３】
上記の電圧を印加した結果、図９に示す固体撮像素子用駆動回路（出力電圧調整回路）において、不揮発性メモリ素子Ｔ１５のゲートのみに電荷が蓄積される。不揮発性メモリ素子Ｔ１５がオフ状態となり、この状態は時間ｔ１４において端子Ｔｅ２の印加電圧を０Ｖとし、時間ｔ１５において端子Ｔｆ２への印加電圧が０Ｖになっても変化しない。
【０１４４】
図１０に示されるように、時間ｔ１６において端子Ｔｄ２に０Ｖを印加し、時間ｔ１７において端子Ｔｃ２の電圧を５Ｖにする。節点ｈと節点ｉとの間の短絡が解除され、第１の抵抗Ｒ１の値がＲ１−Ｒｉｊに変化する。
【０１４５】
端子Ｔｂ２から出力される電圧Ｖｂは以下の（４）式で表される。
【０１４６】
Ｖｂ＝（Ｒ１２）／（（Ｒ１２）＋（Ｒ１−Ｒｉｊ）） （４）
以上のように、初期状態と動作状態とで、基板バイアスＶｂを変化させることができる。不揮発性メモリ素子Ｔ１５、Ｔ１６の記憶状態を半永久的に維持することができるため、基板に対して継続して（４）式で表される基板バイアス電圧Ｖｂを与えることができる。
【０１４７】
尚、トランジスタＴ１８、Ｔ２０には、ドレイン／ゲート間に高電圧が印加されるため、ゲート幅（Ｗ）／ゲート長（Ｌ）の値は、トランジスタＴ１５、Ｔ１６に比べて十分に大きな値を持たせる必要がある。ゲート幅を大きくすると局所的に電界が集中するのを防止でき、高電圧を印加しても素子の劣化等の可能性が低減する。
【０１４８】
以上、本発明の実施の形態について例示したが、その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【０１４９】
例えば、第２の実施の形態による固体撮像素子用出力電圧調整回路においては、第１の抵抗Ｒ１１を２つの節点ｈ、ｉにより３分割する構造について例示したが、３つの節点を用いて第１の抵抗Ｒ１１を４分割しても良い。
【０１５０】
ｎ個の節点（ｎ＝２、３，４、・・・）によりｎ＋１個の抵抗に分割すれば、第１の抵抗Ｒ１１の抵抗値を細かく設定することも可能である。
【０１５１】
加えて、第２の抵抗Ｒ１２に関しても、同様にｎ個の節点によりｎ＋１個の抵抗に分割することが可能である。この場合には、基板バイアス電圧を表す（３）式及び（４）式において、Ｒ１２の値が変化することになる。
【０１５２】
実施の形態においては、基板バイアス電圧Ｖｂの調整を行う出力電圧調整回路を含む固体撮像素子用駆動回路を例に説明したが、固体撮像素子用駆動回路は、固体撮像素子Ａに付与される他の入力端子、例えば、固体撮像素子の増幅率（図１（ｂ）の符号１１で示される）のオフセットドレイン電圧値（オフセットをなくすための微小調整）や、水平電荷転送路（図１（ｂ）の符号７で示される）の駆動パルス電圧値（転送効率と消費電力とを最適化するための）の調整に適用可能である。
【０１５３】
尚、出力電圧調整回路を含む固体撮像素子用駆動回路は、固体撮像素子と同一の基板上に形成するのが好ましい。
【０１５４】
上記固体撮像素子用駆動回路は、ＣＣＤ固体撮像素子に適用できる。上記実施の形態においては、エリアセンサを例にしたが、ＣＣＤラインセンサに用いることも可能であることは明らかである。そのた、ＣＣＤセンサ以外にも、ＣＭＯＳ型のエリアセンサやラインセンサにもそのままの構成で適用できる。
【０１５５】
従って、これらの装置を制御するための回路も本発明の範疇に入ることは言うまでもない。
【０１５６】
【発明の効果】
入力信号値の最大値を固体撮像素子ごとの特性に対応させて調整することができる。
【図面の簡単な説明】
【図１】 図１（ａ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路を含むＣＣＤセンサの機能ブロック図であり、図１（ｂ）は、固体撮像素子の概略構造を示す平面図である。
【図２】 本発明の第１の実施の形態による固体撮像素子のうち画素部の詳細な構造を示す図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＩＩｂ−ＩＩｂ'線断面図であり、図２（ｃ）は、図２（ａ）のＩＩｃ−ＩＩｃ'線断面図である。
【図３】 本発明の第１の実施の形態による固体撮像素子用駆動回路を含む回路図である。
【図４】 本発明の第１の実施の形態による固体撮像素子用駆動回路に用いられる不揮発性メモリ素子の構造を示す断面図である。
【図５】 本発明の第１の実施の形態による固体撮像素子用駆動回路の動作を示すタイミングチャートである。
【図６】 図６（ａ）、（ｂ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路の動作を説明するための簡略化した回路図である。
【図７】 図７（ａ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路の第１変形例による回路図であり、図７（ｂ）は、固体撮像素子用駆動回路に含まれる出力電圧調整回路に用いられるスイッチングトランジスタの構造を示す断面図である。
【図８】 図８（ａ）は、本発明の第１の実施の形態による固体撮像素子用駆動回路の出力電圧調整回路に用いられる揮発性メモリ素子の構造の変形例であり、図８（ｂ）は、図８（ａ）の不揮発性メモリ素子における、トラップされた電荷を横切る電圧とリーク電流との関係を示す図である。
【図９】 本発明の第２の実施の形態による固体撮像素子用駆動回路の回路図である。
【図１０】 本発明の第２の実施の形態による固体撮像素子用駆動回路の動作を示すタイミングチャートである。
【図１１】 従来のＣＣＤセンサの機能ブロック図である。
【図１２】 従来のＣＣＤ固体撮像素子の平面図である。
【符号の説明】
Ａ 固体撮像素子
Ａ１ 第１の固体撮像回路
Ａ２ 第２の固体撮像回路
Ｂ 表示部
Ｃ 水平行駆動部
ＣＣ 出力電圧調整回路
ＣＦ カラーフィルタ
ＣＳＲ 電荷蓄積領域
Ｌ 配線
ＭＬ マイクロレンズ
ＯＦ オフセット領域
Ｒ１、Ｒ１１ 第１の抵抗
Ｒ２、Ｒ１２ 第２の抵抗
ＳＦ 遮光膜
Ｔ１〜Ｔ４、Ｔ７、T８、Ｔ１１〜Ｔ１４、Ｔ１７〜Ｔ２０ トランジスタ
Ｔ５、Ｔ６、Ｔ１５、Ｔ１６ 不揮発性メモリ素子
Ｖｂ 基板バイアス電圧
Ｗ 駆動信号処理回路
Ｘ 出力信号処理回路
Ｙ 記憶回路
Ｚ 表示器
１ 半導体基板
３ 画素
３ａ 光電変換素子
３ｂ 読み出しゲート
５ 垂直電荷転送路
７ 水平電荷転送路
１１ 出力アンプ
２１、２３ 垂直電荷転送電極
２２ 絶縁膜
３１ ｐウェル
３３ 平坦化膜
３５ 光電変換素子用ｎ型半導体層
Claims (5)
- 電圧Ｖａが入力される入力端子と、
固体撮像素子に対して出力電圧Ｖｂを出力する出力端子と、
一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮発性メモリ素子を含み、前記出力電圧Ｖｂを調整することができる出力電圧調整回路と
を含み、
前記出力電圧調整回路は、
前記入力端子と前記出力端子とを接続する第１の配線と、
前記第１の配線の途中に設けられた第１の抵抗と、
前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、
前記第２の配線の途中に設けられた第２の抵抗と、
前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点と
を含み、
複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されており、
さらに、ソース、ゲート及びドレインを含む複数のスイッチングトランジスタを含み、
前記複数のスイッチングトランジスタは、前記各々の不揮発性メモリ素子用ソース／ドレインと前記一方の節点との間と、前記不揮発性メモリ素子用ドレイン／ソースと前記他方の節点との間とに前記不揮発性メモリ素子と直列に接続されており、
前記複数のスイッチングトランジスタのゲートが共通に接続されている固体撮像素子用駆動回路。 - 前記出力電圧調整回路は、前記固体撮像素子の特性に応じて前記不揮発性メモリ素子の記憶状態を変化させることにより前記出力電圧Ｖｂを調整する請求項１に記載の固体撮像素子用駆動回路。
- 前記不揮発性メモリ素子は、オフ状態において前記蓄積ゲートのうち前記不揮発性メモリ素子用ドレイン端子又はソース端子のうちのいずれか一方側に偏在して電子が蓄積されている請求項１または２に記載の固体撮像素子用駆動回路。
- 請求項１から３までのいずれか１項に記載されている固体撮像素子用駆動回路と、前記固体撮像素子とが同一の基板上に形成されている固体撮像素子。
- 第１導電型の基板と、
前記基板表面に形成された第２導電型のウェル層と、
前記ウェル層内に形成され、前記基板の表面において垂直方向及び水平方向に整列して配置され、前記第２導電型のウェル層とともに光電変換素子を形成する第１の第１導電型半導体層と、
前記光電変換素子に近接して配置され、垂直方向に延びて垂直電荷転送路を形成する第１の第１導電型半導体層と、
固体撮像素子用駆動回路と
を含み、
前記固体撮像素子用駆動回路は、
電圧Ｖａが入力される入力端子と、
固体撮像素子に対して出力電圧Ｖｂを出力する出力端子と、
一対の不揮発性メモリ素子用ソース／ドレイン、蓄積ゲートの各端子を含む複数の不揮 発性メモリ素子を含み、前記出力電圧Ｖｂを調整することができる出力電圧調整回路と
を含み、
前記出力電圧調整回路は、
前記入力端子と前記出力端子とを接続する第１の配線と、
前記第１の配線の途中に設けられた第１の抵抗と、
前記第１の抵抗と前記出力端子との間において前記第１の配線から分岐し他端側において接地される第２の配線と、
前記第２の配線の途中に設けられた第２の抵抗と、
前記第１の抵抗または前記第２の抵抗をｎ（ｎは２以上の正の整数）分割するｎ−１個の節点と
を含み、
複数の前記節点のうち隣接する２つの節点のいずれか一方に前記不揮発性メモリ素子用ソース／ドレイン端子が、他方に前記不揮発性メモリ素子用ドレイン／ソース端子が接続されており、
さらに、ソース、ゲート及びドレインを含む複数のスイッチングトランジスタを含み、
前記複数のスイッチングトランジスタは、前記各々の不揮発性メモリ素子用ソース／ドレインと前記一方の節点との間と、前記不揮発性メモリ素子用ドレイン／ソースと前記他方の節点との間とに前記不揮発性メモリ素子と直列に接続されており、
前記複数のスイッチングトランジスタのゲートが共通に接続されており、
前記出力端子と前記接地とが、前記基板と前記ウェル層とに接続されている固体撮像素子。
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