JPH0296363A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0296363A JPH0296363A JP24821088A JP24821088A JPH0296363A JP H0296363 A JPH0296363 A JP H0296363A JP 24821088 A JP24821088 A JP 24821088A JP 24821088 A JP24821088 A JP 24821088A JP H0296363 A JPH0296363 A JP H0296363A
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
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- 230000001681 protective effect Effects 0.000 abstract 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置に関するものである。
従来の技術
半導体装置の中で内部発生したバイアス電位を与えて動
作するＣＭＯＳ型の半導体装置がある。
作するＣＭＯＳ型の半導体装置がある。
このような基板バイアス印加のＣＭＯ８型半導体装置の
入力保護回路の例を第２図、第３図に示す。
入力保護回路の例を第２図、第３図に示す。
この入力保護回路は、Ｐ型基板上に形成したＮウェルＣ
ＭＯ８集積回路の入力保護回路で、保護回路としてＮ−
チャンネルの５ＣＡＤ （ＳｅｌｆＣｏｎｔｒｏｌｌｅ
ｄ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）を用いてい
る。第２図、第３図に５ＣＡＤの回路図及びレイアウト
図を示す。８は５ＣＡＤ、９はパッドで第３図の１４に
相当する。１０はパッド９から５ＣＡＤ８の一方の端子
に入る配線で第３図の１５に相当し、拡散領域と接続し
ている。１１は５ＣＡＤ８の他端から、ＶＳＳへつなが
る配線で、第３図の１６に相当し、拡散領域と接続して
いる。１２は５ＣＡＤ８のトランジスタ構成要素のゲー
トでＶＳＳに接続しており第３図では、１７に相当する
。なお、第３図の１８はＶＳＳで、第３図の１７は内部
回路に接続する配線である。ＣＭＯ３回路の場合、構造
的にサイリスク構造を持ち、ラッチアップが問題となる
が、入出力端子周辺は端子より外部のサージ電圧、電流
注入などの影響を受は易く問題となる。第４図はＣＭＯ
Ｓ集積回路のサイリスクを示した等価回路図である。２
１は、Ｎウェル内のＶＳＳ電位のＰ拡散をエミッタ、Ｎ
ウェルをベース、Ｐ型基板をコレクタとしたＰＮＰトラ
ンジスタ、２５はＶＳＳ電位のＮ拡散をエミッタ、Ｐ型
基板をベース、ＮウェルをコレクタとしたＮＰＮトラン
ジスタである。２３は基板抵抗、２４は基板バイアス電
位発生回路、２６はＮウェル抵抗である。従来の技術に
おける半導体装置の入力保護回路においては、正のサー
ジが印加された場合には、入力保護回路のトランジスタ
がブレイクダウンを起こし、パッドと同電位のＮ形拡散
からホールが基板に放出され、その部分に基板電位が高
くなってしまう。基板電位の上昇は、第４図ではノード
２２の電位の上昇を示し、それによりＮＰＮトランジス
タ２５がオンし、サイリスタに電流が流れラッチアップ
が発生する。従って、基板にバイアス電位を与えて使用
するＣＭＯＳ型半導体装置では、上記の様に基板の浮き
を押えることが、ラッチアップ発生の防止対策となる。
ＭＯ８集積回路の入力保護回路で、保護回路としてＮ−
チャンネルの５ＣＡＤ （ＳｅｌｆＣｏｎｔｒｏｌｌｅ
ｄ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）を用いてい
る。第２図、第３図に５ＣＡＤの回路図及びレイアウト
図を示す。８は５ＣＡＤ、９はパッドで第３図の１４に
相当する。１０はパッド９から５ＣＡＤ８の一方の端子
に入る配線で第３図の１５に相当し、拡散領域と接続し
ている。１１は５ＣＡＤ８の他端から、ＶＳＳへつなが
る配線で、第３図の１６に相当し、拡散領域と接続して
いる。１２は５ＣＡＤ８のトランジスタ構成要素のゲー
トでＶＳＳに接続しており第３図では、１７に相当する
。なお、第３図の１８はＶＳＳで、第３図の１７は内部
回路に接続する配線である。ＣＭＯ３回路の場合、構造
的にサイリスク構造を持ち、ラッチアップが問題となる
が、入出力端子周辺は端子より外部のサージ電圧、電流
注入などの影響を受は易く問題となる。第４図はＣＭＯ
Ｓ集積回路のサイリスクを示した等価回路図である。２
１は、Ｎウェル内のＶＳＳ電位のＰ拡散をエミッタ、Ｎ
ウェルをベース、Ｐ型基板をコレクタとしたＰＮＰトラ
ンジスタ、２５はＶＳＳ電位のＮ拡散をエミッタ、Ｐ型
基板をベース、ＮウェルをコレクタとしたＮＰＮトラン
ジスタである。２３は基板抵抗、２４は基板バイアス電
位発生回路、２６はＮウェル抵抗である。従来の技術に
おける半導体装置の入力保護回路においては、正のサー
ジが印加された場合には、入力保護回路のトランジスタ
がブレイクダウンを起こし、パッドと同電位のＮ形拡散
からホールが基板に放出され、その部分に基板電位が高
くなってしまう。基板電位の上昇は、第４図ではノード
２２の電位の上昇を示し、それによりＮＰＮトランジス
タ２５がオンし、サイリスタに電流が流れラッチアップ
が発生する。従って、基板にバイアス電位を与えて使用
するＣＭＯＳ型半導体装置では、上記の様に基板の浮き
を押えることが、ラッチアップ発生の防止対策となる。
発明が解決しようとする課題
上記従来の技術においては、基板抵抗が高いために、局
所的な基板バイアス電位の安定が困難であり、外部端子
からの電流の注入によって局所的な基板電位が浮き易（
ラッチアップが発生しやすいという問題点があった。
所的な基板バイアス電位の安定が困難であり、外部端子
からの電流の注入によって局所的な基板電位が浮き易（
ラッチアップが発生しやすいという問題点があった。
課題を解決するための手段
上記の問題点を解決するために、本発明の半導体装置は
バット近傍に存在する前記パッドと同電位のＮ型拡散領
域の近傍に、基板バイアス電位源と低抵抗で接続した拡
散領域を設けることにより、基板電位の安定を図るもの
である。
バット近傍に存在する前記パッドと同電位のＮ型拡散領
域の近傍に、基板バイアス電位源と低抵抗で接続した拡
散領域を設けることにより、基板電位の安定を図るもの
である。
作用
上記の構成により、半導体装置の入力保護回路のトラン
ジスタのブレイクダウンによって入力端子と接続された
拡散領域から放出されたホールを基板バイアス電位源と
抵抗で接続した拡散領域によって吸収することによって
、基板電位を安定させラッチアップの発生を防止するこ
とが可能である。
ジスタのブレイクダウンによって入力端子と接続された
拡散領域から放出されたホールを基板バイアス電位源と
抵抗で接続した拡散領域によって吸収することによって
、基板電位を安定させラッチアップの発生を防止するこ
とが可能である。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第１図は本発明の半導体装置の入力保護回路のレイアウ
ト図である。入力保護回路としては従来例と同じ（ＳＣ
ＡＤを用いている。１はパッド、２は１のパッドと５Ｃ
ＡＤを構成するトランジスタのソースまたはドレインを
結ぶ配線で、拡散領域と接続している。３はＶＳＳと前
記トランジスタのソースまたはドレインを結ぶ配線で、
拡散領域と接続している。４は前記トランジスタのゲー
トでＶＳＳ電位、５はＶＳＳ配線、６は内部回路へ接続
している。７は、入力保護回路の周囲に設けた基板バイ
アス電位の拡散領域である。以上の様に構成された実施
例においては、入力保護回路の周囲に基板バイアス電位
の拡散領域７を設けたことにより基板抵抗を下げ、基板
バイアス電位を安定させると同時に、基板に放出された
ホールをこの拡散領域７で吸収することが可能である。
ト図である。入力保護回路としては従来例と同じ（ＳＣ
ＡＤを用いている。１はパッド、２は１のパッドと５Ｃ
ＡＤを構成するトランジスタのソースまたはドレインを
結ぶ配線で、拡散領域と接続している。３はＶＳＳと前
記トランジスタのソースまたはドレインを結ぶ配線で、
拡散領域と接続している。４は前記トランジスタのゲー
トでＶＳＳ電位、５はＶＳＳ配線、６は内部回路へ接続
している。７は、入力保護回路の周囲に設けた基板バイ
アス電位の拡散領域である。以上の様に構成された実施
例においては、入力保護回路の周囲に基板バイアス電位
の拡散領域７を設けたことにより基板抵抗を下げ、基板
バイアス電位を安定させると同時に、基板に放出された
ホールをこの拡散領域７で吸収することが可能である。
この様に、本実施例は基板バイアス電位を安定させラッ
チアップを防止するために有効な手段である。
チアップを防止するために有効な手段である。
なお、本実施例では、パッド周辺に存在する、前記パッ
ドと同電位のＮ型拡散領域として入力保護回路である５
ＣＡＤを用いて説明したが、この人力保護回路を厚膜ト
ランジスタで構成するものであっても、本発明が適用で
きるのは言うまでもない。
ドと同電位のＮ型拡散領域として入力保護回路である５
ＣＡＤを用いて説明したが、この人力保護回路を厚膜ト
ランジスタで構成するものであっても、本発明が適用で
きるのは言うまでもない。
発明の効果
以上の様に本発明によれば、半導体装置のパッド周辺に
存在する前記パッドと同電位のＮ型拡散領域の近傍に、
これらを囲み、基板バイアス電位源と低抵抗で接続した
拡散領域を設けることにより、基板基抗を下げ、基板バ
イアス電位を安定させることが可能となり、ラッチアッ
プ対策として有効な手段となる。
存在する前記パッドと同電位のＮ型拡散領域の近傍に、
これらを囲み、基板バイアス電位源と低抵抗で接続した
拡散領域を設けることにより、基板基抗を下げ、基板バ
イアス電位を安定させることが可能となり、ラッチアッ
プ対策として有効な手段となる。
第１図は本発明の半導体装置の入力保護回路のレイアウ
ト図、第２図は入力保護回路の回路図、第３図は従来の
入力保護回路のレイアウト図、第４図はＣＭＯ８集積回
路のサイリスタ構造の等価回路図である。 １・・・・・・パッド、２〜６・・・・・・配線、７・
・・・・・拡散領域。 代理人の氏名 弁理士 粟野重孝 ほか１名第 ！ 図 ｌ 第 図 第 図
ト図、第２図は入力保護回路の回路図、第３図は従来の
入力保護回路のレイアウト図、第４図はＣＭＯ８集積回
路のサイリスタ構造の等価回路図である。 １・・・・・・パッド、２〜６・・・・・・配線、７・
・・・・・拡散領域。 代理人の氏名 弁理士 粟野重孝 ほか１名第 ！ 図 ｌ 第 図 第 図
Claims (1)
- 接地電位とは異なる基板バイアス電位を与えたＰ形半
導体基板上に形成した、パッド近傍に存在する前記パッ
ドと同電位のＮ形拡散領域の近傍に基板バイアス電位源
と低抵抗で接続したＰ形またはＮ形の拡散領域を設けた
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24821088A JPH0296363A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24821088A JPH0296363A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296363A true JPH0296363A (ja) | 1990-04-09 |
Family
ID=17174822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24821088A Pending JPH0296363A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296363A (ja) |
-
1988
- 1988-09-30 JP JP24821088A patent/JPH0296363A/ja active Pending
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