JPH0296363A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0296363A
JPH0296363A JP24821088A JP24821088A JPH0296363A JP H0296363 A JPH0296363 A JP H0296363A JP 24821088 A JP24821088 A JP 24821088A JP 24821088 A JP24821088 A JP 24821088A JP H0296363 A JPH0296363 A JP H0296363A
Authority
JP
Japan
Prior art keywords
substrate
diffusion region
potential
pad
bias potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24821088A
Other languages
English (en)
Inventor
Jiyunko Hatsuta
潤子 八田
Setsuya Kengaku
見学 節哉
Masaru Fujii
勝 藤井
Michiharu Yomo
四方 道治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP24821088A priority Critical patent/JPH0296363A/ja
Publication of JPH0296363A publication Critical patent/JPH0296363A/ja
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置に関するものである。
従来の技術 半導体装置の中で内部発生したバイアス電位を与えて動
作するCMOS型の半導体装置がある。
このような基板バイアス印加のCMO8型半導体装置の
入力保護回路の例を第2図、第3図に示す。
この入力保護回路は、P型基板上に形成したNウェルC
MO8集積回路の入力保護回路で、保護回路としてN−
チャンネルの5CAD (SelfControlle
d  Avalanche  Diode)を用いてい
る。第2図、第3図に5CADの回路図及びレイアウト
図を示す。8は5CAD、9はパッドで第3図の14に
相当する。10はパッド9から5CAD8の一方の端子
に入る配線で第3図の15に相当し、拡散領域と接続し
ている。11は5CAD8の他端から、VSSへつなが
る配線で、第3図の16に相当し、拡散領域と接続して
いる。12は5CAD8のトランジスタ構成要素のゲー
トでVSSに接続しており第3図では、17に相当する
。なお、第3図の18はVSSで、第3図の17は内部
回路に接続する配線である。CMO3回路の場合、構造
的にサイリスク構造を持ち、ラッチアップが問題となる
が、入出力端子周辺は端子より外部のサージ電圧、電流
注入などの影響を受は易く問題となる。第4図はCMO
S集積回路のサイリスクを示した等価回路図である。2
1は、Nウェル内のVSS電位のP拡散をエミッタ、N
ウェルをベース、P型基板をコレクタとしたPNPトラ
ンジスタ、25はVSS電位のN拡散をエミッタ、P型
基板をベース、NウェルをコレクタとしたNPNトラン
ジスタである。23は基板抵抗、24は基板バイアス電
位発生回路、26はNウェル抵抗である。従来の技術に
おける半導体装置の入力保護回路においては、正のサー
ジが印加された場合には、入力保護回路のトランジスタ
がブレイクダウンを起こし、パッドと同電位のN形拡散
からホールが基板に放出され、その部分に基板電位が高
くなってしまう。基板電位の上昇は、第4図ではノード
22の電位の上昇を示し、それによりNPNトランジス
タ25がオンし、サイリスタに電流が流れラッチアップ
が発生する。従って、基板にバイアス電位を与えて使用
するCMOS型半導体装置では、上記の様に基板の浮き
を押えることが、ラッチアップ発生の防止対策となる。
発明が解決しようとする課題 上記従来の技術においては、基板抵抗が高いために、局
所的な基板バイアス電位の安定が困難であり、外部端子
からの電流の注入によって局所的な基板電位が浮き易(
ラッチアップが発生しやすいという問題点があった。
課題を解決するための手段 上記の問題点を解決するために、本発明の半導体装置は
バット近傍に存在する前記パッドと同電位のN型拡散領
域の近傍に、基板バイアス電位源と低抵抗で接続した拡
散領域を設けることにより、基板電位の安定を図るもの
である。
作用 上記の構成により、半導体装置の入力保護回路のトラン
ジスタのブレイクダウンによって入力端子と接続された
拡散領域から放出されたホールを基板バイアス電位源と
抵抗で接続した拡散領域によって吸収することによって
、基板電位を安定させラッチアップの発生を防止するこ
とが可能である。
実施例 以下本発明の実施例について、図面を参照しながら説明
する。
第1図は本発明の半導体装置の入力保護回路のレイアウ
ト図である。入力保護回路としては従来例と同じ(SC
ADを用いている。1はパッド、2は1のパッドと5C
ADを構成するトランジスタのソースまたはドレインを
結ぶ配線で、拡散領域と接続している。3はVSSと前
記トランジスタのソースまたはドレインを結ぶ配線で、
拡散領域と接続している。4は前記トランジスタのゲー
トでVSS電位、5はVSS配線、6は内部回路へ接続
している。7は、入力保護回路の周囲に設けた基板バイ
アス電位の拡散領域である。以上の様に構成された実施
例においては、入力保護回路の周囲に基板バイアス電位
の拡散領域7を設けたことにより基板抵抗を下げ、基板
バイアス電位を安定させると同時に、基板に放出された
ホールをこの拡散領域7で吸収することが可能である。
この様に、本実施例は基板バイアス電位を安定させラッ
チアップを防止するために有効な手段である。
なお、本実施例では、パッド周辺に存在する、前記パッ
ドと同電位のN型拡散領域として入力保護回路である5
CADを用いて説明したが、この人力保護回路を厚膜ト
ランジスタで構成するものであっても、本発明が適用で
きるのは言うまでもない。
発明の効果 以上の様に本発明によれば、半導体装置のパッド周辺に
存在する前記パッドと同電位のN型拡散領域の近傍に、
これらを囲み、基板バイアス電位源と低抵抗で接続した
拡散領域を設けることにより、基板基抗を下げ、基板バ
イアス電位を安定させることが可能となり、ラッチアッ
プ対策として有効な手段となる。
【図面の簡単な説明】
第1図は本発明の半導体装置の入力保護回路のレイアウ
ト図、第2図は入力保護回路の回路図、第3図は従来の
入力保護回路のレイアウト図、第4図はCMO8集積回
路のサイリスタ構造の等価回路図である。 1・・・・・・パッド、2〜6・・・・・・配線、7・
・・・・・拡散領域。 代理人の氏名 弁理士 粟野重孝 ほか1名第 ! 図 l 第 図 第 図

Claims (1)

    【特許請求の範囲】
  1.  接地電位とは異なる基板バイアス電位を与えたP形半
    導体基板上に形成した、パッド近傍に存在する前記パッ
    ドと同電位のN形拡散領域の近傍に基板バイアス電位源
    と低抵抗で接続したP形またはN形の拡散領域を設けた
    半導体装置。
JP24821088A 1988-09-30 1988-09-30 半導体装置 Pending JPH0296363A (ja)

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