DE69027831T2 - Integrierte MOS-Schaltung - Google Patents
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Description
- Diese Erfindung bezieht sich auf eine integrierte Schaltung de MOS-Typs zur Verwendung in einem Ausgangsschaltungselement einer integrierten Schaltung mit hoher Durchbruchsspannung.
- In der konventionellen Ausgangsschaltung einer integrierten Schaltung mit hoher Durchbruchsspannung werden ein p-Kanal MOSFET, welcher eine hohe Durchbruchsspannung hat und als Pegelverschieber dient, und ein n-Kanal D-MOSFET mit einer hohen Durchbruchsspannung in verschiedenen Inselgebieten eines Siliziumhalbleitersubstrats gebildet, und voneinander elektrisch isoliert.
- Die Struktur dieser Ausgangsschaltung wird unter Bezugnahme auf Figur 1 erklärt, welche einen wesentlichen Bestandteil davon zeigt. Nachdem ein Oxid (nicht abgebildet) auf einer Oberfläche eines p-Typ Siliziumhalbleitersubstrats 50, welches eine Borkonzentration von ungefähr 5 x 10¹&sup4;/cm³ hat, abgelagert wurde, werden Öffnungen in der Oxidschicht an vorbestimmten Orten mittels Photolithographie gebildet. Durch die Öffnungen wird Antimon (Sb) in das Substrat 50 dotiert. Dann wird eine Schicht 51, welche eine Phosphorkonzentration von 1 x 10¹&sup5;/cm³ hat, epitaktisch auf dem Substrat gebildet, wodurch vergrabene Gebiete 52 mit einer Antimon-Konzentration von ungefähr 10¹&sup8;cm³ gebildet werden. P-isolierende Gebiete 53, welche eine Oberflächendotierkonzentration von ungefähr 1 x 10¹&sup9; cm³ haben, werden in der n&supmin;-Epitaxieschicht 51 gebildet, wodurch Inselbereiche definiert werden. Ferner werden tiefe n-Gebiete 54, welche eine Oberflächendotierkonzentration von ungefähr 1 x 10¹&sup9;/cm³ haben, an beiden Seiten der vergrabenen Gebiete 52 gebildet. In dem oberen Endabschnitt des tiefen n-Gebiets 54 eines der vergrabenen Gebiete 52 wird ein n-Gebiet 55, welches eine Oberflächenarsenkonzentration (As) von ungefähr 1 x 10²&sup0;/cm³ hat, so gebildet, daß es mit einer später zu bildenden Elektrode in ohmschen Kontakt steht.
- Ein p&supmin;-Gebiet 56, welches eine Oberflächenborkonzentration von ungefähr 1 x 10¹&sup7;/cm³ hat, wird in einem der Inselgebiete der n&supmin;-Epitaxieschicht 51 gebildet. In dem p&spplus;-Gebiet 56, werden n&spplus;-Gebiete 57, welche eine Oberflächenarsenkonzentration von ungefähr 1 x 10²&sup0;/cm³ haben, gebildet. Ein p+ Gebiet 58 wird zwischen den Gebieten 57 gebildet. Das Gebiet 58 hat eine Oberflächenborkonzentration von ungefähr 1 x 10²&sup0;/cm³. Andererseits wird in dem anderen Inselgebiet ein n&supmin; Gebiet 59 mit einer Phosphorkonzentration von ungefähr 1 x 10¹&sup7;/cm³ so gebildet, daß es eines der tiefen n-Gebiete 54 kontaktiert. In dem Gebiet 59 werden ein p&spplus;-Gebiet 60 und ein n&spplus;-Gebiet 61 so gebildet, daß sie einander kontaktieren. Das Gebiet 60 hat eine Oberflächenborkonzentration von ungefähr 1 x 10²&sup0;/cm³, und das Gebiet 61 hat eine Oberflächenarsenkonzentration von ungefähr 1 x 10²&sup0;/cm³. Weiterhin wird ein p-Gebiet 62 so gebildet, daß es das Gebiet 59 kontaktiert. Das Gebiet 62 wird durch Bordotierung von ungefähr 5 x¹&sup6;/cm³ gebildet, und hat ein großes Xj. In dem Gebiet 62 wird ein p-Gebiet 63 gebildet, welches eine Oberflächenborkonzentration von ungefähr 1 x 10²&sup0;/cm³ hat.
- Die pn-Übergänge, welche aus den verschiedenen, oben beschriebenen Dotiergebieten gebildet werden, liegen in der Oberfläche der Schicht 51 frei, und werden von einer Isolierschicht 64 geschützt. Während die Schicht 64 in Figur 1 als eine Schicht gezeigt wird, besteht sie aus einer CVD- Oxidschicht und einer thermisch oxidierten Schicht. Polykristalline Siliziumschichten 65 sind in der Isolierschicht 64 vergraben. Eine Gate-Elektrode 66, eine Source-Elektrode 67 und eine Drain-Elektrode 68, welche aus Al oder einer Al-Legierung bestehen, sind an entsprechenden Öffnungen vorgesehen. Jede Öffnung wird gebildet durch Entfernen eines Teils der Isolierschicht 64 über der polykristallinen Siliziumschicht 65. Ein Widerstand 69, welcher aus polykristallinem Silizium besteht, wird auf der Isolierschicht 64 gebildet und mit den Source- und Drainelektroden 67 oder 68 verbunden.
- Wie oben beschrieben, sind der p-Kanal MOSFET und der n-Kanal MOSFET in verschiedenen Inselgebieten der integrierten Schaltung des MOS-Typs gebildet. Die Struktur läßt die Schaltung eine große parasitäre Gesamtkapazität haben, so groß wie jene von zwei MOSFETs, da die parasitäre Kapazität proportional zur Fläche eines Elements ist. Da dies so ist, wird eine zusätzliche Strommenge von der parasitären Kapazität während des Betriebs der Schaltung geladen oder entladen, was unweigerlich den Energieverbrauch erhöht, und auch die für das Laden/Entladen erforderliche Zeit erhöht, und daher die Betriebsgeschwindigkeit vermindert.
- Diese Erfindung wurde gemacht, um die oben beschriebenen Nachteile zu überwinden und zielt daher darauf ab, den Energieverbrauch einer Ausgangsschaltung, welche eine hohe Durchbruchsspannung hat und eine integrierte Schaltung des MOS-Typs umfaßt, zu senken, und auch die Betriebsgeschwindigkeit der Schaltung zu erhöhen.
- Gemäß der vorliegenden Erfindung wird eine integrierte Schaltung des MOS-Typs geschaffen, welche umfaßt:
- Ein Halbleitersubstrat eines ersten Leitfähigkeitstyps;
- eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, auf dem Halbleitersubstrat;
- ein vergrabenes Gebiet des zweiten Leitfähigkeitstyps, welches eine hohe Dotierkonzentration hat und zwischen den Halbleitersubstrat und der Halbleiterschicht gebildet ist;
- ein ringförmiges Kontaktgebiet des zweiten Leitfähigkeitstyps, welches sich von dem vergrabenen Gebiet zur Oberfläche der Halbleiterschicht erstreckt, und welches die Halbleiterschicht umgibt und eine hohe Dotierkonzentration hat;
- ein erstes Gebiet des zweiten Leitfähigkeitstyps, welches in Kontakt mit dem ringförmigen Kontaktgebiet des zweiten Leitfähigkeitstyps gebildet ist, welches ein niedrige Dotierkonzentration hat und sich in die Halbleiterschicht erstreckt;
- ein drittes Gebiet des ersten Leitfähigkeitstyps und ein zweites Gebiet des zweiten Leitfähigkeitstyps, welche eine hohe Dotierkonzentration haben, und welche in Kontakt miteinander in dem ersten Gebiet des zweiten Leitfähigkeitstyps gebildet sind;
- ein erstes Gebiet des ersten Leitfähigkeitstyps, gebildet in der Halbleiterschicht, welches eine niedrige Dotierkonzentration hat und welches in Kontakt ist mit dem ersten Gebiet des zweiten Leitfähigkeitstyps;
- ein viertes Gebiet des ersten Leitfähigkeitstyps, welches eine hohe Dotierkonzentration hat und in dem ersten Gebiet des ersten Leitfähigkeitstyps gebildet ist; ein zweites Gebiet des ersten Leitfähigkeitstyps, welches eine niedrige Dotierkonzentration hat und in der oberen Oberfläche der von dem ringförmigen Kontaktgebiet umgebenen Halbleiterschicht des zweiten Leitfähigkeitstyps gebildet ist, und lateral beabstandet ist von dem ersten Gebiet des zweiten Leitfähigkeitstyps und lateral beabstandet ist von dem ersten Gebiet des ersten Leitfähigkeitstyps;
- ein drittes Gebiet des zweiten Leitfähigkeitstyps, ein fünftes Gebiet des ersten Leitfähigkeitstyps, und viertes Gebiet des zweiten Leitfähigkeitstyps, welche eine hohe Dotierkonzentration haben, und welche in dem zweiten Gebiet des ersten Leitfähigkeitstyps gebildet sind, wobei das fünfte Gebiet sich zwischen und in Kontakt mit dem dritten und vierten Gebieten des zweiten Leitfähigkeitstyps befindet;
- eine Isolierschicht, welche Übergänge abdeckt, welche durch die Gebiete unterschiedlichen Leitfähigkeitstyps gebildet werden, welche Isolierschicht auf der Haibleiterschicht des zweiten Leitfähigkeitstyps und dem ringförmigen Kontaktgebiet gebildet ist;
- eine erste polykristalline Siliziumschicht, welche in der Isolierschicht an einer Position vergraben ist, welche dem ersten Gebiet des zweiten Leitfähigkeitstyps entspricht, und zwischen dem ersten Gebiet des ersten Leitfähigkeitstyps und dem dritten Gebiet des ersten Leitfähigkeitstyps;
- eine zweite polykristalline Siliziumschicht, welche in der Isolierschicht an einer Position vergraben ist, welche dem zweiten Gebiet des ersten Leitfähigkeitstyps entspricht, und welche das dritte Gebiet des zweiten Leitfähigkeitstyps, das fünfte Gebiet des ersten Leitfähigkeitstyps und das vierte Gebiet des zweiten Leitfähigkeitstyps umgibt;
- eine Drain-Elektrode, welche elektrisch verbunden ist mit dem dritten Gebiet des ersten Leitfähigkeitstyps und mit dem zweiten Gebiet des zweiten Leitfähigkeitstyps durch die Isolierschicht, und welche aus der Oberfläche der Isolierschicht hervorsteht;
- eine Source-Elektrode, welche elektrisch verbunden ist mit dem fünften Gebiet des ersten Leitfähigkeitstyps, und mit dem dritten und vierten Gebiet des zweiten Leitfähigkeitstyps durch die Isolierschicht, und welche aus der Oberfläche der Isolierschicht hervorsteht;
- erste und zweite Gate-Elektroden, welche elektrisch verbunden sind mit den ersten und zweiten polykristallinen Schichten durch die Isolierschicht, und welche aus der Oberfläche der Isolierschicht hervorstehen.
- Diese Erfindung kann besser verstanden werden, mit der folgenden ausführlichen Beschreibung, zusammengenommen mit den begleitenden Zeichnungen, in welchen:
- Figur 1 eine Schnittansicht eines wesentliches Bestandteils einer konventionellen integrierten Schaltung des MOS-Typs ist;
- Figur 2 ist eine Schnittansicht eines wesentlichen Bestandteils einer integrierten Schaltung des MOS- Typs gemäß der vorliegenden Erfindung;
- Figur 3 ist ein Schaltbild einer Ausgangsschaltung, welche eine hohe Durchbruchsspannung hat, welche nützlich ist zum Vergleich der vorliegenden Erfindung mit der konventionellen Schaltung; und
- Figuren 4A bis 4M zeigen Schnittansichten, welche den Herstellungsprozeß der integrierten Schaltung des MOS-Typs gemäß der Erfindung der Reihe nach zeigen.
- Nun wird die Erfindung unter Bezugnahme auf die Figuren 2 bis 4 erklärt, welche eine Ausführung davon zeigt.
- Die in Figur 2 gezeigte Struktur wir durch den in den Figuren 4A bis 4M gezeigten Prozeß hergestellt.
- Eine Oxidschicht 2 mit einer Dicke von 0,1 µm wird auf einem p-Typ Siliziumhalbleitersubstrat 1, welches eine Bor(B)- Konzentration von 5 x 10¹&sup4;/cm³ hat, durch Dampfoxidation bei 1100 ºC laminiert (Figur 4A) . Eine Öffnung wird in einem vorbestimmten Abschnitt der Oxidschicht durch Photoätzen (Figur 4B) gebildet. In der Folge wird eine vorbestimmte Menge von Antinon (Sb) dotiert und in die Oberfläche des freigelegten Abschnitts des p-Typ-Silizium- Halbleitersubstrats diffundiert, um so eine Basis eines vergrabenen Gebiets 3 zu bilden, welches eine Sb- Konzentration von 10¹&sup8;/cm³ hat, wie in Figur 4C gezeigt. Dann, wie in Figur 4D gezeigt, wird eine n&supmin;- Schicht 4, welche eine Phosphorkonzentration (P) von ungefähr 1 x 10¹&sup5;/cm³ hat, auf dem Substrat 1 und der Basis 3 mittels eines epitaktischen Wachstumsverfahrens abgeschieden, bis sie eine Dicke von 1,5 µm hat. Ferner wird eine Oxidschicht 5, welche eine Dicke von 0,1 µm hat, auf der n&supmin; Schicht 4 durch Dampfoxidation bei ungefähr 1000 ºC gebildet, welche Schicht als Maske in einern Ionenimplantationsschritt verwendet werden soll, auf welchen im folgenden Bezug genommen wird. Als ein Ergebnis wird die vergrabene Schicht 3, welche die oben beschriebene Oberflächendotierkonzentration und eine Dicke von ungefähr 3 µm hat, zwischen dem p-Typ Siliziumhalbleitersubstrat 1 und der n&supmin; Schicht 4 gebildet.
- Wie in Figur 4E gezeigt, wird ein Photoresist-Muster 6 auf der Maskenoxidschicht 5 abgeschieden, wobei das Muster eine ringförmige Öffnung hat, die darin an einem Ort entsprechend einer ringförmigen Tiefendiffusionsschicht 8 und 8 (worauf im folgenden Bezug genommen wird) gebildet ist, welche als Kontakte der vergrabenen Schicht gebildet werden. Danach wird Phosphor in die n&supmin; Schicht 4 durch eine Ionenimplantationsverfahren dotiert. Ferner, nachdem das Photoresist-Muster 6 von der Schicht 4 entfernt wurde, wird ein weiteres Photoresist-Muster 7, welches eine Öffnung zur Bildung von Isoliergebieten durch Diffusion hat, auf diese abgeschieden, durch welche Bor in die Schicht 4 durch ein Ionenimplantationsverfahren dotiert wird, wie in Figur 4F gezeigt. Das Photoresistmuster 7 wird dann entfernt, und der Chip wird in einer Stickstoffatmosphäre bei 1200 ºC für eine Stunde erhitzt, so daß die ionendiffundierte Schicht das vergrabene Gebiet 3 und die Grenze zwischen der n-Schicht 4 und dem p-Typ Siliziumsubstrat 1 erreicht, wodurch die ringförmige tiefe n-Region (d.h. ringförmiges Kontaktgebiet) 8 und 8 und das Isoliergebiet 9 und 9 gebildet werden. Das tiefe n-Gebiet 8 und das Isoliergebiet 9 haben eine Oberflächendotierkonzentration von ungefähr 1 x 10¹&sup9;/cm³.
- In der Folge wird ein Photoresist-Muster 10, welches eine Öffnung zur Bildung eines Hochwiderstands-Draingebiets für einen p-Kanal MOSFET hat, und Bor wird in die Schicht 4 dotiert, wie in Figur 4G gezeigt. Danach wird das Photoresist-Muster entfernt und der Chip wird einem Abrutschungsprozeß (slumping process) unterzogen, in welchem er in einer Stickstoffatmosphäre bei 1200 ºC erhitzt wird. In diesem Prozeß wird ein Hochwiderstands-Draingebiet (d.h. ein erstes Gebiet des ersten Leitfähigkeitstyps) 11 gebildet, welches eine niedrige Oberflächendotierkonzentration von ungefähr 5 x 10¹&sup6;/cm³ und eine Dicke von 4 µm hat, und eine thermische Oxidschicht 12, welche eine Dicke von 1 µm hat, wird durch ein bekanntes Verfahren gebildet, nachdem die Maskenoxidschicht 5 entfernt wurde, wie in Figur 4H gezeigt.
- Ein neues Photoresist-Muster wird auf der Oxidschicht 12 gebildet, und vorbestimmte Abschnitte der Schicht werden entfernt durch isotropisches oder aerotropisches Ätzen, wodurch die n&supmin; Schicht 4 freigelegt wird (Figur 4I). In der Folge wird eine Gateoxidschicht 13 mit einer Dicke von 0,1 µm auf der Schicht 4 durch Oxidation unter Verwendung von Dampf bei 1000 ºC gebildet. Erste und zweite polykristalline Siliziumschichten 14 und 15, welche eine Dicke von 5 µm haben, werden durch CVD (Chemical Vapor Deposition) abgeschieden und mit einem Muster versehen.
- Wie in Figur 4J gezeigt, wird die polykristalline Siliziumschicht 14 durch Photoätzen mit einem Muster versehen, so daß sie an einem Ort vorgesehen ist, welcher einem p-Typ-Gebiet 16 entspricht (d.h. ein zweites Gebiet eines ersten Leitfähigkeitstyps), welche eine niedrige Dotierkonzentration hat, worauf im folgenden Bezug genommen wird. Die Größe der Schicht 14 in Kontakt mit der Gateoxidschicht 13 ist im wesentlichen gleich dem Durchmesser des p-Typ Gebiets 16, welches 1,5 µm dick durch Implantation und Diffusion von Bor in die n&supmin; Schicht 4 zu bilden ist. Ähnlich wird die andere polykristalline Siliziumschicht 15 mit einem Muster durch Photoätzen versehen, so daß sie an einem Ort vorgesehen wird, welcher einem n-Typ Gebiet 17 entspricht, worauf im folgenden Bezug genommen wird. Die Größe der Schicht 15 ist im wesentlichen gleich dem Durchmesser des n-Typ Gebiets 17, welches 1,5 µm dick durch Implantation und Diffusion von Phosphor in die n&supmin; Schicht 4 zu bilden ist. Das Gebiet 17 dient als ein Rückgate (Backgate), und hat ein Xy, welches kleiner ist als das Hochwiderstands-Draingebiet 11. Zur Dotierung von Bor unter Verwendung der Schicht 14 als einer Maske, wird Bor ionenimplantiert nachdem eine Photoresist-Muster den Chip bedeckt, welches so gemacht ist, daß nur ein durch A (Figur 4J) bezeichneter Abschnitt offen ist. Dann wird der Photoresist entfernt. Zur Dotierung von Phosphor, unter Verwendung der Schicht 15 als einer Maske, wird Phosphor ionenimplantiert nachdem ein Photoresistmuster den Chip bedeckt, welches so gebildet ist, daß nur ein durch B (Figur 4J) bezeichneter Abschnitt offen ist. Dann wird der Photoresist entfernt und die dotierten Materialien werden für eine halbe Stunde bei 1200 ºC in einer Stickstoffatmosphäre diffundiert, wie in Figur 4K gezeigt.
- In der Folge wird ein weiteres Photoresist-Muster darauf vorgesehen, welches Öffnungen hat, die an Orten gebildet sind entsprechend einem n&spplus;-Gebiet 18 (d.h. der zweite Leitfähigkeitstyp), einem ersten Gebiet 21 (entsprechend dem durch B in Figur 4J bezeichneten Gebiet), einem zweiten Gebiet 19, und einem dritten Gebiet 20, welche gebildet werden um 0,5 µm dick zu sein. Dann wird Arsen durch die Öffnungen durch Ionenimplantation dotiert, und der Chip wird der Abrutschung (slumping) für eine halbe Stunde bei 1000 ºC in der Stickstoffatmosphäre ausgesetzt.
- Ferner, zur Bildung eines dritten Gebiets 22, eines zweiten Gebiets 23 und eines ersten Gebiets 24, welche vom ersten Leitfähigkeits oder p&spplus;-Typ sind, und eine Dicke von 0,5 µm haben, wird ein weiteres Photoresistmuster auf dem Chip vorgesehen nachdem die vorhergehenden Muster entfernt wurden, welches Muster Öffnungen hat, die den jeweiligen Gebieten entsprechen, dann wird Bor durch ein Ionenimplantationsverfahren dotiert, eine 30-minütige Abrutschung (slumping) bei 1000 ºC in der Stickstoffatmosphäre durchgeführt, und so der in Figur 4L gezeigte Chip erhalten.
- In der Folge, wie in Figur 4M gezeigt, wird eine Siliziumoxidschicht 25, welche beispielsweise aus, SiO&sub2; besteht, durch CVD abgeschieden, bis die Schicht eine Dicke von 1 µm hat, danach werden Kontaktlöcher durch Photoätzen gebildet, dann weiter eine Al-oder Al-Legierungsschicht (Al-Si; Al-Si-Cu) von ungefähr 1 µm Dicke durch CVD oder Sputtern abgeschieden, und schließlich der Chip durch Photoätzen zur Bildung einer Elektrode gemustert (patterning), wie in der fertigen Schaltung der Figur 2 gezeigt. In einem Sinterprozeß, wird der Chip für eine halbe Stunde bei 450 ºC in der Stickstoffatmosphäre erhitzt. Ferner wird eine Passivierungsschicht, bestehend aus einer einzigen Schicht oder aus einer Vielzahl von Schichten und hergestellt aus PSG (Phosphor Silicate Glass), Siliziumnitrid oder dergleichen auf der Oberfläche der Chips im abschließenden Prozeß gebildet, wobei dieser Prozeß nicht in den Figuren gezeigt ist. Darüber hinaus ist es überflüssig zu sagen, daß die weiteren Halbleiterelemete, welche für die integrierte Schaltung des NOS-Typs erforderlich sind, in den anderen Inselgebieten (oben nicht erklärt) der Schaltung eingebaut sind.
- Die integrierte Schaltung des MOS-Typs, welche wie oben beschrieben aufgebaut ist, benötigt nicht den konventionellen Widerstand 69, wie aus Figur 3 ersichtlich ist, und schließt den n-Kanal MOSFET mit einer hohen Durchbruchsspannung und den Pegel verschiebenden p-Kanal MOSFET mit einer hohen Durchbruchsspannung ein, welche in dem gleichen Inselgebiet gebildet sind.
- Bezugszeichen in den Ansprüchen dienen nur dem besseren Verständnis und beschränken nicht den Schutzumfang.
Claims (4)
1. Integrierte Schaltung des MOS-Typs, umfassend:
ein Halbleitersubstrat (1) eines ersten
Leitfähigkeitstyps;
eine Halbleiterschicht (4) eines zweiten
Leitfähigkeitstyps, auf dem Halbleitersubstrat;
ein vergrabenes Gebiet (3) des zweiten
Leitfähigkeitstyps, welches eine hohe
Dotierkonzentration hat und zwischen dem
Halbleitersubstrat (1) und der Halbleiterschicht (4)
gebildet ist;
ein ringförmiges Kontaktgebiet (8) des zweiten
Leitfähigkeitstyps, welches sich von dem vergrabenen
Gebiet (3) zur Oberfläche der Haibleiterschicht (4)
erstreckt, die Halbleiterschicht (4) umgibt und eine
hohe Dotierkonzentration hat;
ein erstes Gebiet (17) des zweiten Leitfähigkeitstyps,
welches in Kontakt mit dem ringförmigen Kontaktgebiet
(8) des zweiten Leitfähigkeitstyps gebildet ist, eine
niedrige Dotierkonzentration hat und sich in die
Halbleiterschicht (4) erstreckt;
ein drittes Gebiet (24) des ersten Leitfähigkeitstyps
und ein zweites Gebiet (21) des zweiten
Leitfähigkeitstyps, welche eine hohe Dotierkonzentration
haben und welche in dem ersten Gebiet (17) des zweiten
Leitfähigkeitstyps in Kontakt miteinander gebildet sind;
ein erstes Gebiet (11) des ersten Leitfähigkeitstyps,
gebildet in der Halbleiterschicht (4), welches eine
niedrige Dotierkonzentration hat und in Kontakt ist mit
dem ersten Gebiet des zweiten Leitfähigkeitstyps;
eine viertes Gebiet (23) des ersten Leitfähigkeitstyps,
welches eine hohe Dotierkonzentration hat und in dem
ersten Gebiet (11) des ersten Leitfähigkeitsyps gebildet
ist;
ein zweites Gebiet (16) des ersten Leitfähigkeitstyps,
welches eine niedrige Dotierkonzentration hat und in der
oberen Oberfläche der von dem ringförmigen Kontaktgebiet
(8) umgebenen Halbleiterschicht (4) gebildet ist, und
lateral beabstandet ist von dem ersten Gebiet (17) des
zweiten Leitfähigkeitstyps und lateral beabstandet ist
von dem ersten Gebiet (11) des ersten
Leitfähigkeitstyps;
ein drittes Gebiet (19) des zweiten Leitfähigkeitstyps,
ein fünftes Gebiet (22) des ersten Leitfähigkeitstyps,
und ein viertes Gebiet (20) des zweiten
Leitfähigkeitstyps, welche eine hohe Dotierkonzentration
haben, und in dem zweiten Gebiet (16) des ersten
Leitfähigkeitstyps gebildet sind, wobei das fünfte
Gebiet (22) sich zwischen und in Kontakt mit den dritten
(19) und vierten (20) Gebieten des zweiten
Leitfähigkeitstyps befindet;
eine Isolierschicht (25), welche Übergänge abdeckt, die
durch die Gebiete unterschiedlichen Leitfähigkeitstyps
gebildet werden, gebildet auf der Halbleiterschicht des
zweiten Leitfähigkeitstyps und dem ringförmigen
Kontaktgebiet;
eine erste polykristalline Siliziumschicht (15), welche
in der Isolierschicht (25) an einem Ort vergraben ist,
welcher dem ersten Gebiet (17) des zweiten
Leitfähigkeitstyps entspricht, und zwischen dem ersten
Gebiet (11) des ersten Leitfähigkeitstyps und dem
dritten Gebiet (24) des ersten Leitfähigkeitstyps;
eine zweite polykristalline Schicht (14), welche in der
Isolierschicht (25) an einem Ort vergraben ist, welcher
dem zweiten Gebiet (16) des ersten Leitfähigkeitstyps
entspricht, und das dritte Gebiet (19) des zweiten
Leitfähigkeitstyps, das fünfte Gebiet (22) des ersten
Leitfähigkeitstyps, und das vierte Gebiet (20) des
zweiten Leitfähigkeitstyps umgibt;
eine Drainelektrode, welche elektrisch verbunden ist mit
dem dritten Gebiet (24) des ersten Leitfähigkeitstyps
und mit dem zweiten Gebiet (21) des zweiten
Leitfähigkeitstyps durch die Isolierschicht, und welche
von der Oberfläche der Isolierschicht (25) vorsteht;
eine Source-Elektrode, welche elektrisch verbunden ist
mit dem fünften Gebiet (22) des ersten
Leitfähigkeitstyps, und mit den dritten (19) und vierten
(20) Gebieten des zweiten Leitfähigkeitstyp durch die
Isolierschicht, und welche von der Oberfläche der
Isolierschicht (25) vorsteht;
erste und zweite Gate-Elektroden, welche elektrisch
verbunden sind mit dem ersten und zweiten
polykristallinen Schichten durch die Isolierschicht, und
welche von der Oberfläche der Isolierschicht (25)
vorstehen.
2. Integrierte Schaltung des MOS-Typs nach Anspruch 1,
wobei der erste Leitfähigkeitstyp ein p-Typ ist und der
zweite Leitfähigkeitstyp ein n-Typ ist.
3. Integrierte Schaltung des MOS-Typs nach Anspruch 2,
wobei die ersten und zweiten Gate-Elektroden Teil eines
Pegel-verschiebenden p-Kanal MOSFETs sind, der eine hohe
Durchbruchsspannung hat, und eines n-Kanal MOSFETs,
welcher eine hohe Durchbruchsspannung hat.
4. Integrierte Schaltung des MOS-Typs, umfassend:
ein gemeinsames Halbleitersubstrat (1) eines ersten
Leitfähigkeitstyps;
ein Inselgebiet, einschließlich einer integrierten
Schaltung des MOS-Typs nach einem der vorstehenden
Ansprüche; und
weitere Inselgebiete, welche weitere Haibleiterelemente
einschließen.
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