CN110690195A - 半导体器件的测试结构及其测试方法 - Google Patents

半导体器件的测试结构及其测试方法 Download PDF

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Abstract

一种半导体器件的测试结构及其测试方法，其中测试结构包括：若干第一晶体管，各第一晶体管包括第一栅极、位于第一栅极两侧的第一源极和第一漏极、以及位于第一源极和第一漏极表面的源漏插塞，各第一晶体管的源漏插塞到第一栅极的间距均不相同；分别与各第一栅极电连接的第一测试端；分别与各源漏插塞电连接的第二测试端，所述第一测试端和第二测试端之间用于施加测试电压；分别与各第一栅极电连接的检测单元，用于在若干第一晶体管中，检测第一栅极具有击穿电压的第一晶体管数量。所述测试结构提高了半导体器件的测试效率。

Description

半导体器件的测试结构及其测试方法
技术领域
本发明涉及半导体测试领域，尤其涉及一种半导体器件的测试结构及其测试方法。
背景技术
随着半导体技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。半导体器件的结构变得越来越小，半导体器件的关键尺寸也越来越小。
MOS晶体管的栅极和插塞之间的距离也越来越小，栅极和插塞之间通过介质层隔离，半导体器件的可靠性测试包括过载测试，过载电压需要小于栅极和插塞之间的击穿电压，因此需要得到MOS晶体管的栅极和插塞之间的间距对应的击穿电压。MOS晶体管的栅极和插塞之间通过介质层隔离，目前主要采用与时间相关的介质击穿测试(TDDB)或斜坡测试来评估介质层的完整性。
然而，现有技术的半导体器件的测试结构的测试效率低，测试成本高。
发明内容
本发明解决的技术问题是提供一种半导体器件的测试结构及其测试方法，结构简单，测试效率高，测试成本低。
为解决上述技术问题，本发明实施例提供一种半导体器件的测试结构，包括：若干第一晶体管，各第一晶体管包括第一栅极、位于第一栅极两侧的第一源极和第一漏极、以及位于第一源极和第一漏极表面的源漏插塞，各第一晶体管的源漏插塞到第一栅极的间距均不相同；分别与各第一栅极电连接的第一测试端；分别与各源漏插塞电连接的第二测试端，所述第一测试端和第二测试端之间用于施加测试电压；分别与各第一栅极电连接的检测单元，用于在若干第一晶体管中，检测第一栅极具有击穿电压的第一晶体管数量。
可选的，所述检测单元包括：若干第二晶体管，所述第二晶体管与第一晶体管一一对应，各第二晶体管包括第二栅极、第二源极和第二漏极，所述第二晶体管的第二栅极与对应的第一晶体管的第一栅极电连接；分别与各第二源极电连接的第三测试端；分别与各第二漏极电连接的第四测试端。
可选的，所述第一晶体管为NMOS晶体管或PMOS晶体管。
可选的，所述第二晶体管为NMOS晶体管或PMOS晶体管。
可选的，所述各第一晶体管的第一栅极和源漏插塞之间的间距均不相同，每个第一晶体管的第一栅极和源漏插塞之间的间距为第一间距，若干所述第一间距按照等差数列排列。
可选的，所述测试结构还包括与所述若干第一晶体管一一对应的若干电阻，各电阻一端连接第一测试端，各电阻另一端与相对应的第一晶体管的第一栅极相连。
可选的，若干所述电阻的阻值相同。
可选的，所述电阻的阻值为1E3欧姆～1E5欧姆。
本发明还提供一种上述任一种半导体器件的测试结构的形成方法。
本发明还提供一种测试方法，包括：提供一个上述任一种半导体器件的测试结构；在第一测试端和第二测试端之间施加测试电压；在施加测试电压之后，采用所述检测单元检测获取被击穿的第一晶体管的数量，所述被击穿的第一晶体管的第一栅极具有击穿电压；当所述被击穿的第一晶体管的数量增加时，获取测试电压和击穿时间中的一种或两种。
可选的，所述检测单元包括：若干与第一晶体管一一对应的第二晶体管，各第二晶体管包括第二栅极、第二源极和第二漏极，所述第二晶体管的第二栅极与对应的第一晶体管的第一栅极电连接；分别与各第二源极电连接的第三测试端；分别与各第二漏极电连接的第四测试端，第三测试端和第四测试端施加有源漏电压；采用所述检测单元检测获取被击穿的第一晶体管的数量的方法包括：当至少一个第一栅极具有击穿电压时，检测第三测试端和第四测试端之间的总源漏电流；当所述第三测试端和第四测试端之间的总源漏电流等于第二晶体管的饱和源漏电流的N倍时，被击穿的第一晶体管数量为N个，N为大于或等于1的自然数。
可选的，所述测试电压为随时间线性增加的电压。
可选的，所述测试电压为恒定电压。
可选的，当所述被击穿的第一晶体管的数量增加时，获取第一晶体管的数量增加时的测试电压。
可选的，当所述被击穿的第一晶体管的数量增加时，获取第一晶体管的数量增加时的击穿时间和测试电压。
可选的，当所述第一晶体管为NMOS晶体管时，第二测试端的电位比第一测试端的电位高。
可选的，当所述第一晶体管为PMOS晶体管时，第一测试端的电位比第二测试端的电位高。
可选的，所述第三测试端和第四测试端中的一端施加源漏电压、另一端接地。
与现有技术相比，本发明实施例的测试结构具有以下有益效果：
由于第一测试端与第一晶体管的第一栅极电连接，第二测试端与第一晶体管的源漏插塞电连接，第一栅极和源漏插塞之间通过介质层隔离，在第一测试端和第二测试端施加测试电压时，第一栅极和源漏插塞之间的介质层未被击穿时，第一栅极不具有电位；当第一栅极和源漏插塞之间的介质层被击穿而导通时，第一栅极上具有电位。因此，只需要在第一测试端和第二测试端连接测试电压，通过检测单元检测有多少个第一晶体管的第一栅极上具有击穿电压，即可判断不同间距的第一栅极和源漏插塞之间是否短路，从而无需多次重复测试各第一晶体管的第一栅极和源漏插塞之间电压的步骤，使测试简单方便。
进一步的，所述第一测试端连接有电阻，所述电阻阻值较高，当第一晶体管的第一栅极和源漏插塞之间发生击穿时，所述发生击穿的第一晶体管与第一测试端和第二测试端的回路中电流较小，避免了对测试设备和测试回路的影响，使得测试结果精确。
采用本发明的测试结构，通过检测单元中第一栅极具有击穿电压的第一晶体管数量增加时，获取测试电压和击穿时间中的一种或两种，即可得到不同间距的第一栅极和源漏插塞的击穿电压或者击穿时间。利用本发明实施例的测试结构对多种间距进行测试时只需要测试一次即可，可以极大的降低测试时间，测试简单方便。
附图说明
图1是一种半导体器件的测试结构的结构示意图；
图2是本发明一实施例中半导体器件的测试结构的结构示意图；
图3是本发明一实施例的测试方法的流程图；
图4是本发明另一实施例的测试方法的流程图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的测试结构的性能有待提高。
图1是一种半导体器件的测试结构的结构示意图。
参考图1，半导体器件的测试结构包括：第一测试端110、第二测试端120和待测MOS晶体管，待测MOS晶体管具有栅极130和源漏插塞140，所述栅极130和源漏插塞140的间距为a；所述第一测试端110与MOS晶体管的栅极130电连接，所述第二测试端120与待测MOS晶体管的源漏插塞140电连接。
所述半导体器件的测试结构的测试方法通常包括：制作若干不同间距a的栅极和源漏插塞的MOS晶体管，在第一测试端和第二测试端施加测试电压，通过检测第一测试端和第二测试端的电流，检测MOS晶体管的栅极和源漏插塞之间是否发生短路，即二者之间的介质层是否发生击穿，从而获得对应的间距的击穿电压。
利用所述测试方法只能对多个不同间距的MOS晶体管依次进行测试，测试效率低，且每次测试都需要将测试端与栅极或源漏插塞电学连接，检测过程麻烦，且需要制作不用的测试区域和掩膜区域，工艺复杂且工艺过程中的材料成本高。
本发明，将若干第一栅极和源漏插塞之间间距不同的第一晶体管的第一栅极连接到第一测试端，源漏插塞连接到第二测试端，通过分别与各第一栅极电连接的检测单元，检测第一栅极具有击穿电压的第一晶体管的数量，当第一栅极具有击穿电压的第一晶体管数量增加时，获取测试电压和击穿时间中的一种或两种，即可得到不同间距的第一栅极和源漏插塞之间的击穿电压或击穿时间。利用本发明实施例的测试结构对多种间距进行测试时只需要测试一次即可，可以极大的降低测试时间，测试简单方便。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明一实施例中半导体器件的测试结构的结构示意图。
请参考图2，为本发明实施例的半导体器件的测试结构的结构示意图，具体包括：若干第一晶体管，各第一晶体管包括第一栅极230、位于第一栅极两侧的第一源极和第一漏极、以及位于第一源极和第一漏极表面的源漏插塞240，各第一晶体管的源漏插塞240到第一栅极230的间距均不相同；分别与各第一栅极230电连接的第一测试端210；分别与各源漏插塞240电连接的第二测试端220，所述第一测试端210和第二测试端220之间用于施加测试电压；分别与各第一栅极230电连接的检测单元，用于在若干第一晶体管中，检测第一栅极230具有击穿电压的第一晶体管数量。
所述检测单元包括：若干第二晶体管260，所述第二晶体管260与第一晶体管一一对应，各第二晶体管260包括第二栅极、第二源极和第二漏极，所述第二晶体管260的第二栅极与对应的第一晶体管的第一栅极230电连接；分别与各第二源极电连接的第三测试端270；分别与各第二漏极电连接的第四测试端280。
所述第一晶体管为NMOS晶体管或PMOS晶体管。
本实施例中，所述第一晶体管为NMOS晶体管。
在其他实施例中，所述第一晶体管为PMOS晶体管。
所述第一测试端210与所有的第一晶体管的第一栅极230电相连，所述第二测试端220与所有第一晶体管的源漏插塞240电相连，所有的第一晶体管并联连接。当所述第一测试端210和第二测试端220施加有电压时，可以同时施加到所有第一晶体管的第一栅极230和源漏插塞240上，使的所述第一晶体管的第一栅极230和源漏插塞240施加的电压相同。
第一晶体管的第一栅极230和源漏插塞240之间通过介质层隔离，介质层为绝缘材料，故第一栅极230和源漏插塞240之间不导通，当第一栅极230和源漏插塞240之间的介质层被击穿后，二者之间会发生短路。
本实施例中，所述各第一晶体管的第一栅极230和源漏插塞240之间的间距均不相同，每个第一晶体管的第一栅极230和源漏插塞240之间的间距为第一间距，所述第一间距按照等差数列排列。
介质层越厚，越难以击穿，则所需要击穿的电压也相应较高或者所需要的击穿时间越长。
在本实施例中，所述第二测试端220上施加测试电压，所述第一测试端210接地，即第一晶体管的第一栅极230接地，源漏插塞240具有与第二测试端220相同的电位。当部分第一晶体管的第一栅极230和源漏插塞240之间发生导通时，所述导通第一晶体管的第一栅极230上的电位与第二测试端220的电位相同，则与所述导通第一晶体管的第一栅极230对应的检测单元中的第二晶体管260的第二栅极具有电位，则该对应的第二晶体管260的沟道区发生导通，该对应的第二晶体管260的源漏电流为饱和源漏电流，所述检测单元中的总源漏电流发生变化，获取此时的测试电压和测试时间中的一种或两种，从而得到对应的间距的第一栅极230和源漏插塞240之间的击穿电压或击穿时间。
由于第一测试端210与第一晶体管的第一栅极230电连接，第二测试端110与第一晶体管的源漏插塞240电连接，第一栅极230和源漏插塞240之间通过介质层隔离，在第一测试端210和第二测试端220施加测试电压时，第一栅极230和源漏插塞240之间的介质层未被击穿时，第一栅极230不具有电位；当第一栅极230和源漏插塞240之间的介质层被击穿而导通时，第一栅极230上具有电位。只需要在第一测试端210和第二测试端220连接测试电压，通过检测单元检测有多少个第一晶体管的第一栅极230上具有击穿电压即可判断有多少个不同间距的第一栅极230和源漏插塞240之间发生短路。控制测试电压，能够使得所有的第一晶体管都击穿，记录检测单元中的总电流发生变化时的测试电压或者击穿时间，能够得到所有不同间距的第一栅极和源漏插塞的第一晶体管的测试电压或者击穿时间。不需要多次重复连接各不同间距的第一栅极和源漏插塞的第一晶体管的第一栅极230和源漏插塞240，测试简单方便，成本较少。
所述测试结构还包括与所述若干第一晶体管一一对应的若干电阻250，各电阻250两端分别连接第一测试端210和相对应的第二晶体管260的第二栅极。
本实施例中，所述电阻250的阻值相同。所述电阻的250的阻值相同，能够减少由于阻值不同带来的误差和噪声。
其他实施例中，所述电阻250的阻值不同。
在一实施例中，没有所述电阻250。
所述电阻250的阻值为1E3欧姆～1E5欧姆。
所述电阻250阻值较高，当第一晶体管的第一栅极230和源漏插塞240之间发生击穿时，所述发生击穿的第一晶体管230与第一测试端210和第二测试端220的回路中电流较小，避免了对测试设备和测试回路的影响，使得测试结果精确。
本实施例中，所述第二测试端220上施加测试电压，所述第一测试端210接地，所述电阻250阻值较高，能够保证在由第二测试端220、源漏插塞240、第一栅极230、电阻250和第一测试端210组成的测试结构的回路中，当源漏插塞240和第一栅极230发生导通时，与电阻250一端相连的第一栅极230上具有电位，从而使得检测单元中对应的第二晶体管260的第二栅极上具有电位，相对应的第二晶体管260的源漏电流为饱和源漏电流，检测单元总源漏电流发生变化。
所述第二晶体管为NMOS晶体管或PMOS晶体管。
本实施例中，所述第二晶体管为NMOS晶体管。
所述第三测试端270与所有的第二晶体管260的第二源极相连，所述第四测试端280与所有第二晶体管260的第二漏极相连，所有的第二晶体管260并联连接。当所述第三测试端270、第四测试端280施加有电压时，可以同时施加到所有第二晶体管260的第二源极和第二漏极上，使的所述第二晶体管260的第二源极和第二漏极上施加的电压相同。
在本实施例中，所述第三测试端270上施加源漏电压，例如1.8V、2.0V或2.5V等，所述第四测试端280接地，当所述第二晶体管260的第二栅极施加电压使得所述第二晶体管260的沟道区发生导通时，所述第二晶体管260的源漏电流为饱和源漏电流。
在其他实施例中，还可以在所述第四测试端280施加源漏电压，将所述第三测试端270接地。
所述各个第二晶体管260的结构相同，使得当各个第二晶体管260在栅极、源极和漏极施加的电压时，各个第二晶体管260的饱和源漏电流和截至源漏电流相同，通过获取检测单元中，所述第三测试端270、第四测试端280之间的若干个第二晶体管260的总源漏电流，将所述总源漏电路与一个第二晶体管的饱和源漏电流做商处理，就能了解测试结构中有几个第一晶体管的第一栅极230施加有电压，从而可以判断出测试结构中有多少个第一晶体管的第一栅极230和源漏插塞240之间发生短路。
本实施例中，一个检测单元的回路为自第三测试端270经由第二晶体管260的第二源极和第二晶体管260的第二漏极至第四测试端280的电路。当第二晶体管的第二栅极不具有偏压时，第二晶体管的第二源极和第二漏极处于截至状态，该检测单元的回路中的电流为第二晶体管260的截至源漏电流；当第二晶体管的第二栅极具有偏压时，第二晶体管的第二源极和第二漏极处于导通状态，该检测单元的回路中的电流为第二晶体管260的饱和源漏电流。
当第三测试端270和第四测试端280之间的总源漏电流等于第二晶体管260的截至源漏电流的N倍时，N为第二晶体管的数量，所述第一晶体管的第一栅极230与源漏插塞240之间未发生短路，第一栅极230不具有电位；当所述第三测试端270和第四测试端280之间的总源漏电流不等于第二晶体管260的截止源漏电流的N倍时，表明部分第一晶体管的第一栅极230与源漏插塞240之间发生短路，对应的第一栅极230具有电位。
由于MOS晶体管的饱和源漏电流与截至源漏电流相差很大，通常相差3至4个数量级。当其中至少一个第二晶体管260中的电流为饱和源漏电流时，可以很容易识别出是否有至少一个第一晶体管的第一栅极230和源漏插塞240之间发生短路，简单方便。
第三测试端270和第四测试端280之间的总源漏电流等于第二晶体管的饱和源漏电流的M倍时，表示有M个第一晶体管的第一栅极230和源漏插塞240之间发生短路。
由于本发明实施例的测试单元可以应用于测试数量较大的情况，可以尽可能的减小制造工艺、测试接触带来的误差，同时利用本发明实施例的测试结构能够实现对不同间距进行测试时只需要试一次，可以极大的缩短测试时间，测试简单方便。
相应的，本发明实施例还提供一种上述任一种半导体器件的测试结构的形成方法。
本发明实施例还提供一种测试方法，请参考图3，为本发明一实施例的测试方法的流程图，包括：
步骤101，提供半导体器件的测试结构；
步骤102，在第一测试端和第二测试端之间施加测试电压，所述测试电压为随时间线性增加的电压；
步骤103，在施加测试电压之后，采用所述检测单元检测获取被击穿的第一晶体管的数量，所述被击穿的第一晶体管的第一栅极具有击穿电压；
步骤104，当所述被击穿的第一晶体管的数量增加时，获取测试电压。
以下将结合附图进行详细说明。
请参考图2和图3，提供半导体器件的测试结构。
所述半导体器件的测试结构如图2所示，且如上述实施例所述，在此不做赘述。
请继续参考图2，在第一测试端210和第二测试端220之间施加测试电压。
当所述第一晶体管为NMOS晶体管时，在第一测试端210和第二测试端220施加测试电压时，第二测试端220的电位高于第一测试端210的电位。
当所述第一晶体管为PMOS晶体管时，在第一测试端210和第二测试端220施加测试电压时，第一测试端210的电位高于第二测试端220的电位。
所述第一测试端210和第二测试端220其中一端施加测试电压，另一端接地。
本实施例中，所述第一晶体管为NMOS晶体管，第二测试端220的电位高于第一测试端210的电位，在所述第一测试端210接地，第二测试端220接测试电压。
在一实施例中，所述第一晶体管为PMOS晶体管，第一测试端210的电位高于第二测试端220的电位，在所述第一测试端210接地，第二测试端220接测试电压。
在本实施例中，通过斜坡电压测试获取第一栅极230具有击穿电压的第一晶体管数量增加时的测试电压。
所述测试电压为随时间线性增加的电压。
请继续参考图2和图3，在施加测试电压之后，采用所述检测单元获取被击穿的第一晶体管的数量，所述被击穿的第一晶体管的第一栅极具有击穿电压。
所述检测单元包括：若干与第一晶体管一一对应的第二晶体管260，各第二晶体管260包括第二栅极、第二源极和第二漏极，所述第二晶体管260的第二栅极与对应的第一晶体管的第一栅极230电连接；分别与各第二源极电连接的第三测试端270；分别与各第二漏极电连接的第四测试端280，第三测试端270和第四测试端280施加有源漏电压；
所述第三测试端270和第四测试端280中一端施加源漏电压、另一端接地。
本实施例中，所述第二晶体管为NMOS晶体管，所述第四测试端280接地，第三测试端270接源漏电压。其他实施例中，所述第二晶体管为PMOS晶体管，在所述第三测试端270接地，第四测试端280接源漏电压。
采用所述检测单元检测获取被击穿的第一晶体管的数量的方法包括：检测第三测试端270和第四测试端280之间的总源漏电流；判断第一晶体管的第一栅极230是否具有击穿电压。
具体为，在第一测试端210和第二测试端220之间施加测试电压；当所有的第一晶体管的第一栅极230和源漏插塞240之间的均介质层未被击穿时，第一栅极230不具有电位，相应的第二晶体管的第二栅极不具有电位，则第三测试端270和第四测试端280之间的电流为第二晶体管260的截止源漏电流的和。
当第一晶体管的第一栅极230和源漏插塞240之间的介质层被击穿时，第一晶体管的第一栅极230和源漏插塞240之间发生短路时，所述第一晶体管的第一栅极230上具有击穿电压，相应的第二晶体管的第二栅极具有电位，第二栅极具有电位的第二晶体管的源漏电路为饱和源漏电流，第三测试端270和第四测试端280之间的总源漏电流等于各第二晶体管260的源漏电流的和，由于MOS晶体管的饱和源漏电流与截至源漏电流相差很大，通常相差3至4个数量级，当其中一个第二晶体管260中的电流为饱和源漏电流时，第三测试端270和第四测试端280之间的总源漏电流等于第二晶体管的饱和源漏电流。
当所述第三测试端270和第四测试端280之间的总源漏电流等于第二晶体管260的饱和源漏电流的N倍时，有N个第二晶体管的第二栅极具有电位，相应的有N个第一栅极上具有击穿电压，即具有击穿电压的第一晶体管数量为N个，N为大于或等于1的自然数。。
本实施例中，所述测试电压为随时间线性增加的电压。
所述测试的方法包括：在第一测试端210和第二测试端220之间施加随时间线性增加的电压，持续施加测试电压，直至被击穿的第一晶体管数量为第一晶体管的总数量。
请参考图2和图3，当所述被击穿的第一晶体管的数量增加时，获取测试电压。
当第三测试端270和第四测试端280之间的总源漏电流增加时，第一栅极230具有击穿电压的第一晶体管数量增加，表示此时有第一晶体管的第一栅极230和源漏插塞240之间发生击穿，获取此时的测试电压，该测试电压即为该间距的第一栅极230和源漏插塞240之间的击穿电压。
本实施例中，通过斜坡电压测试获取第一栅极具有击穿电压的第一晶体管数量增加时的测试电压。
所述测试方法包括：在第一测试端210和第二测试端220之间施加随时间线性增加的电压，持续施加测试电压，直至所有第一晶体管均被击穿，当所述被击穿的第一晶体管的数量增加时，获取该时刻的测试电压，即可得到不同间距的第一栅极230和源漏插塞240的击穿电压。
采用本发明实施例的测试结构，通过检测单元检测获取被击穿的第一晶体管的数量，获取所述被击穿的第一晶体管的数量增加时的测试电压，即可得到不同间距的第一栅极230和源漏插塞240的击穿电压。利用本发明实施例的测试结构对多种间距进行测试时只需要测试一次即可，可以极大的降低测试时间，测试简单方便。
本发明实施例还提供一种采用上述测试结构进行测试的测试方法，请参考图4，为本发明实施例的测试方法的流程图，包括：
步骤201，提供半导体器件的测试结构；
步骤202，在第一测试端和第二测试端之间施加测试电压，所述测试电压为恒定电压；
步骤203，在施加测试电压之后，采用所述检测单元检测获取被击穿的第一晶体管的数量，所述被击穿的第一晶体管的第一栅极具有击穿电压；
步骤204，当所述被击穿的第一晶体管的数量增加时，获取测试电压和击穿时间。
以下将结合附图进行详细说明。
请参考图2和图4，提供半导体器件的测试结构。
所述半导体器件的测试结构如图2所示，且如上述实施例所述，在此不做赘述。
请继续参考图2，在第一测试端210和第二测试端220之间施加测试电压。
当所述第一晶体管为NMOS晶体管时，在第一测试端210和第二测试端220施加测试电压时，第二测试端220的电位高于第一测试端210的电位。
当所述第一晶体管为PMOS晶体管时，在第一测试端210和第二测试端220施加测试电压时，第一测试端210的电位高于第二测试端220的电位。
所述第一测试端210和第二测试端220其中一端施加测试电压，另一端接地。
本实施例中，所述第一晶体管为NMOS晶体管，第二测试端220的电位高于第一测试端210的电位，在所述第一测试端210接地，第二测试端220接测试电压。
在一实施例中，所述第一晶体管为PMOS晶体管，第一测试端210的电位高于第二测试端220的电位，在所述第一测试端210接地，第二测试端220接测试电压。
在本实施例中，通过与时间相关的介质击穿测试获取被击穿的第一晶体管的测试电压和击穿时间。
所述测试电压为恒定电压。
请继续参考图2和图4，在施加测试电压之后，采用所述检测单元检测获取被击穿的第一晶体管的数量，所述被击穿的第一晶体管的第一栅极具有击穿电压。
所述检测单元如前述实施例所述，不再赘述。
采用所述检测单元检测获取被击穿的第一晶体管的数量的方法包括：检测第三测试端270和第四测试端280之间的总源漏电流；获取被击穿的第一晶体管的数量。
当所述第三测试端270和第四测试端280之间的总源漏电流等于第二晶体管260的饱和源漏电流的N倍时，有N个第二晶体管的第二栅极具有电位，相应的有N个第一栅极上具有击穿电压，即具有击穿电压的第一晶体管数量为N个，N为大于或等于1的自然数。
本实施例中，所述测试电压为恒定电压。
所述测试的方法包括：在第一测试端210和第二测试端220之间施加恒定电压，持续施加测试电压，直至被击穿的第一晶体管数量为第一晶体管的总数量。
请参考图2和图4，当所述被击穿的第一晶体管的数量增加时，获取击穿时间和测试电压。
当第三测试端270和第四测试端280之间的总源漏电流增加时，第二栅极具有电位的第二晶体管数量增加，与所述第二晶体管相对于的第一晶体管的第一栅极具有击穿电压，被击穿的第一晶体管数量增加，表示有第一晶体管的第一栅极230和源漏插塞240之间发生击穿，获取此时的测试电压，该测试电压即为该间距的第一栅极230和源漏插塞240之间的击穿电压。
本实施例中，通过与时间相关的介质击穿测试法获取被击穿的第一晶体管数量增加时的测试电压和击穿时间。
所述测试方法包括：在第一测试端210和第二测试端220之间施加恒定电压，持续施加测试电压，直至被击穿的第一晶体管数量为第一晶体管的总数量，当所述被击穿的第一晶体管数量增加时，获取该时刻的击穿时间和测试电压，即可得到不同间距的第一栅极230和源漏插塞240的测试电压和击穿时间。
采用本发明实施例的测试结构，通过检测单元检测获取被击穿的第一晶体管的数量，获取所述被击穿的第一晶体管的数量增加时的测试电压和击穿时间，即可得到不同间距的第一栅极230和源漏插塞240的击穿电压和击穿时间。利用本发明实施例的测试结构对多种间距进行测试时只需要测试一次即可，可以极大的降低测试时间，测试简单方便。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的测试结构，其特征在于，包括：
若干第一晶体管，各第一晶体管包括第一栅极、位于第一栅极两侧的第一源极和第一漏极、以及位于第一源极和第一漏极表面的源漏插塞，各第一晶体管的源漏插塞到第一栅极的间距均不相同；
分别与各第一栅极电连接的第一测试端；
分别与各源漏插塞电连接的第二测试端，所述第一测试端和第二测试端之间用于施加测试电压；
分别与各第一栅极电连接的检测单元，用于在若干第一晶体管中，检测第一栅极具有击穿电压的第一晶体管数量。
2.根据权利要求1所述的半导体器件的测试结构，其特征在于，所述检测单元包括：若干第二晶体管，所述第二晶体管与第一晶体管一一对应，各第二晶体管包括第二栅极、第二源极和第二漏极，所述第二晶体管的第二栅极与对应的第一晶体管的第一栅极电连接；分别与各第二源极电连接的第三测试端；分别与各第二漏极电连接的第四测试端。
3.根据权利要求1所述的半导体器件的测试结构，其特征在于，所述第一晶体管为NMOS晶体管或PMOS晶体管。
4.根据权利要求2所述的半导体器件的测试结构，其特征在于，所述第二晶体管为NMOS晶体管或PMOS晶体管。
5.根据权利要求1所述的半导体器件的测试结构，其特征在于，所述各第一晶体管的第一栅极和源漏插塞之间的间距均不相同，每个第一晶体管的第一栅极和源漏插塞之间的间距为第一间距，若干所述第一间距按照等差数列排列。
6.根据权利要求2所述的半导体器件的测试结构，其特征在于，所述测试结构还包括与所述若干第一晶体管一一对应的若干电阻，各电阻一端连接第一测试端，各电阻另一端与相对应的第一晶体管的第一栅极相连。
7.根据权利要求6所述的半导体器件的测试结构，其特征在于，若干所述电阻的阻值相同。
8.根据权利要求7所述的半导体器件的测试结构，其特征在于，所述电阻的阻值为1E3欧姆～1E5欧姆。
9.一种形成如权利要求1至8任一项半导体器件的测试结构的形成方法。
10.一种测试方法，其特征在于，包括：
提供如权利要求1至8任一项所述半导体器件的测试结构；
在第一测试端和第二测试端之间施加测试电压；
在施加测试电压之后，采用所述检测单元检测获取被击穿的第一晶体管的数量，所述被击穿的第一晶体管的第一栅极具有击穿电压；
当所述被击穿的第一晶体管的数量增加时，获取测试电压和击穿时间中的一种或两种。
11.根据权利要求10所述的测试方法，其特征在于，所述检测单元包括：若干与第一晶体管一一对应的第二晶体管，各第二晶体管包括第二栅极、第二源极和第二漏极，所述第二晶体管的第二栅极与对应的第一晶体管的第一栅极电连接；分别与各第二源极电连接的第三测试端；分别与各第二漏极电连接的第四测试端，第三测试端和第四测试端施加有源漏电压；
采用所述检测单元检测获取被击穿的第一晶体管的数量的方法包括：当至少一个第一栅极具有击穿电压时，检测第三测试端和第四测试端之间的总源漏电流；当所述第三测试端和第四测试端之间的总源漏电流等于第二晶体管的饱和源漏电流的N倍时，被击穿的第一晶体管数量为N个，N为大于或等于1的自然数。
12.根据权利要求10所述的测试方法，其特征在于，所述测试电压为随时间线性增加的电压。
13.根据权利要求10所述的测试方法，其特征在于，所述测试电压为恒定电压。
14.根据权利要求12所述的测试方法，其特征在于，当所述被击穿的第一晶体管的数量增加时，获取第一晶体管的数量增加时的测试电压。
15.根据权利要求13所述的测试方法，其特征在于，当所述被击穿的第一晶体管的数量增加时，获取第一晶体管的数量增加时的击穿时间和测试电压。
16.根据权利要求11所述的测试方法，其特征在于，当所述第一晶体管为NMOS晶体管时，第二测试端的电位比第一测试端的电位高。
17.根据权利要求11所述的测试方法，其特征在于，当所述第一晶体管为PMOS晶体管时，第一测试端的电位比第二测试端的电位高。
18.根据权利要求12所述的测试方法，其特征在于，所述第三测试端和第四测试端中的一端施加源漏电压、另一端接地。
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