JPH0777561A - 半導体集積回路装置及び内部回路検査方法 - Google Patents
半導体集積回路装置及び内部回路検査方法Info
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- JPH0777561A JPH0777561A JP5223091A JP22309193A JPH0777561A JP H0777561 A JPH0777561 A JP H0777561A JP 5223091 A JP5223091 A JP 5223091A JP 22309193 A JP22309193 A JP 22309193A JP H0777561 A JPH0777561 A JP H0777561A
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Abstract
(57)【要約】
【目的】 複数のゲート回路を具えたＬＳＩにおいて、
何れかのゲート回路に異常が発生した場合であっても、
異常ゲート回路の後段、又は前段の他のゲート回路の特
性検査を可能にする。 【構成】 補助回路１０は出力バッファ回路１１と入力
保護回路１２とを具え、主たる内部論理回路２３に接続
されない状態で、当該ＬＳＩチップ上に複数個設置され
る。仮に出力バッファ回路１１の入力端子（ｎ１）をＬ
ＳＩの特定の論理ゲート回路の出力端子に接続させれ
ば、当該ゲートの出力側のゲートが異常であっても、当
該出力信号を、安定した状態で出力できる。又、入力保
護回路１２の出力端子（ｎ２）を特定論理ゲート回路の
入力端子に接続すれば、その入力側のゲートが異常であ
っても、当該入力端子に、一定レベルの検査用信号を加
えることができる。
何れかのゲート回路に異常が発生した場合であっても、
異常ゲート回路の後段、又は前段の他のゲート回路の特
性検査を可能にする。 【構成】 補助回路１０は出力バッファ回路１１と入力
保護回路１２とを具え、主たる内部論理回路２３に接続
されない状態で、当該ＬＳＩチップ上に複数個設置され
る。仮に出力バッファ回路１１の入力端子（ｎ１）をＬ
ＳＩの特定の論理ゲート回路の出力端子に接続させれ
ば、当該ゲートの出力側のゲートが異常であっても、当
該出力信号を、安定した状態で出力できる。又、入力保
護回路１２の出力端子（ｎ２）を特定論理ゲート回路の
入力端子に接続すれば、その入力側のゲートが異常であ
っても、当該入力端子に、一定レベルの検査用信号を加
えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置さ
らには当該集積回路の回路試験に適用して特に有効な技
術に関し、例えばマスタスライス法により製造される論
理ＬＳＩの回路試験に利用して有用な技術に関する。
らには当該集積回路の回路試験に適用して特に有効な技
術に関し、例えばマスタスライス法により製造される論
理ＬＳＩの回路試験に利用して有用な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置を製造するに当って
は、半導体ウェハ上の素子形成工程が終了した時点（ダ
イシング前）で、ウェハ上に形成されている各ＬＳＩチ
ップに対してプローブ検査が行われる。
は、半導体ウェハ上の素子形成工程が終了した時点（ダ
イシング前）で、ウェハ上に形成されている各ＬＳＩチ
ップに対してプローブ検査が行われる。
【０００３】このプローブ検査は、ＬＳＩチップ上の所
定の入・出力ピン（基準入・出力ピン）に、探針（プロ
ーブ）をあて、この探針を介して検査用の信号をＬＳＩ
チップに入力し、このとき対応する所定の入・出力ピン
から出力された信号を検出し、このとき得られた信号に
基いて、ＬＳＩの特性が検査される。
定の入・出力ピン（基準入・出力ピン）に、探針（プロ
ーブ）をあて、この探針を介して検査用の信号をＬＳＩ
チップに入力し、このとき対応する所定の入・出力ピン
から出力された信号を検出し、このとき得られた信号に
基いて、ＬＳＩの特性が検査される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。
【０００５】即ち、ＬＳＩの内部論理回路では、複数の
論理ゲート回路が多段接続されているため（図３参
照）、上記のように、単に、ＬＳＩチップに設けられた
標準入・出力ピンから入力／出力された信号をモニタす
るだけでは、何れかのゲート回路に異常が発生した場
合、その異常ゲート回路を特定することができない。
論理ゲート回路が多段接続されているため（図３参
照）、上記のように、単に、ＬＳＩチップに設けられた
標準入・出力ピンから入力／出力された信号をモニタす
るだけでは、何れかのゲート回路に異常が発生した場
合、その異常ゲート回路を特定することができない。
【０００６】また、仮に異常が発生したゲート回路が特
定できたとしても、その後段（出力側）に接続された他
のゲート回路に関しては、その入力端子に検査用の信号
が入力されないために、これらのゲート回路に対して
は、特性の検査を続行することができない。
定できたとしても、その後段（出力側）に接続された他
のゲート回路に関しては、その入力端子に検査用の信号
が入力されないために、これらのゲート回路に対して
は、特性の検査を続行することができない。
【０００７】更に、異常が発生したゲート回路の前段
（入力側）に接続された他のゲート回路に関しては、そ
の出力端子からの信号を取り出せず、これらのゲート回
路に対する特性の検査も行なうことができない。
（入力側）に接続された他のゲート回路に関しては、そ
の出力端子からの信号を取り出せず、これらのゲート回
路に対する特性の検査も行なうことができない。
【０００８】本発明は、かかる事情に鑑みてなされたも
ので、半導体集積回路装置の内部論理回路に異常が発生
した場合であっても、異常ゲート回路の後段の他のゲー
ト回路の特性検査、更には、その前段の他のゲート回路
の特性検査を、引続き行なうことができる補助回路を具
えた半導体集積回路装置を提供することをその主たる目
的とする。
ので、半導体集積回路装置の内部論理回路に異常が発生
した場合であっても、異常ゲート回路の後段の他のゲー
ト回路の特性検査、更には、その前段の他のゲート回路
の特性検査を、引続き行なうことができる補助回路を具
えた半導体集積回路装置を提供することをその主たる目
的とする。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】即ち、本発明は、論理ＬＳＩのチップ上
に、検査用補助出力バッファ回路と検査用補助入力保護
回路と検査用予備端子とを互いに近接して、且つ、主た
る内部論理回路（論理ゲート回路）に接続されない状態
で複数個設置するようにしたものである。
に、検査用補助出力バッファ回路と検査用補助入力保護
回路と検査用予備端子とを互いに近接して、且つ、主た
る内部論理回路（論理ゲート回路）に接続されない状態
で複数個設置するようにしたものである。
【００１２】
【作用】上記検査用補助出力バッファ回路の入力端子
を、内部論理回路の特定の論理ゲート回路の出力端子に
接続させることによって、当該ゲート回路からの出力信
号を取り出すことができる。このとき出力バッファ回路
の働きによって、安定した信号を得ることができる。
を、内部論理回路の特定の論理ゲート回路の出力端子に
接続させることによって、当該ゲート回路からの出力信
号を取り出すことができる。このとき出力バッファ回路
の働きによって、安定した信号を得ることができる。
【００１３】又、上記検査用補助保護回路の出力端子
を、内部論理回路の特定の論理ゲート回路の入力端子に
接続させることによって、特定のゲート回路に所望の検
査用の信号を入力することができる。このとき保護回路
の働きにより、該ゲート回路に印加される測定用電圧が
許容範囲を越えることがないようにできる。
を、内部論理回路の特定の論理ゲート回路の入力端子に
接続させることによって、特定のゲート回路に所望の検
査用の信号を入力することができる。このとき保護回路
の働きにより、該ゲート回路に印加される測定用電圧が
許容範囲を越えることがないようにできる。
【００１４】
（第１実施例）以下、本発明の第１実施例を添付図面を
参照して説明する。
参照して説明する。
【００１５】図１は、本実施例の検査用補助回路１０の
回路構成を示す回路図、図２は上記補助回路のうち検査
用補助出力バッファ回路１１を当該ＬＳＩの内部論理回
路に接続する手順を説明するための回路図、図３は検査
用補助出力バッファ回路１１を内部論理回路の特定ゲー
ト回路（Ａ）に接続した状態を示す説明図、図４は検査
用補助入力保護回路１２を上記内部論理回路に接続する
手順を説明するための回路図、図５は上記保護回路１２
を内部論理回路の特定ゲート回路（Ｂ）に接続した状態
を示す説明図である。尚、本実施例で用いられるＬＳＩ
は、ゲートアレイ方式のＬＳＩである。
回路構成を示す回路図、図２は上記補助回路のうち検査
用補助出力バッファ回路１１を当該ＬＳＩの内部論理回
路に接続する手順を説明するための回路図、図３は検査
用補助出力バッファ回路１１を内部論理回路の特定ゲー
ト回路（Ａ）に接続した状態を示す説明図、図４は検査
用補助入力保護回路１２を上記内部論理回路に接続する
手順を説明するための回路図、図５は上記保護回路１２
を内部論理回路の特定ゲート回路（Ｂ）に接続した状態
を示す説明図である。尚、本実施例で用いられるＬＳＩ
は、ゲートアレイ方式のＬＳＩである。
【００１６】上記補助回路１０は、図１に示すように、
検査用補助出力バッファ回路１１、検査用補助入力保護
回路１２によって構成されている。
検査用補助出力バッファ回路１１、検査用補助入力保護
回路１２によって構成されている。
【００１７】このうち検査用補助出力バッファ回路１１
は、ゲートアレイ方式のＬＳＩ内部に形成された論理回
路２１を構成する複数の論理ゲート回路（図３）のうち
特定の論理ゲート回路（例えばゲート回路Ａ）からの出
力信号を、安定したレベルで出力させるものである。
は、ゲートアレイ方式のＬＳＩ内部に形成された論理回
路２１を構成する複数の論理ゲート回路（図３）のうち
特定の論理ゲート回路（例えばゲート回路Ａ）からの出
力信号を、安定したレベルで出力させるものである。
【００１８】この出力バッファ回路１１は、ｎｐｎバイ
ポーラトランジスタＴｒ１，該トランジスタＴｒ１のエ
ミッタに接続された抵抗Ｒ１とからなるエミッタホロワ
回路によって構成されている。そしてトランジスタＴｒ
１と抵抗Ｒとの接続点（ノード）ｎ１に引出し用配線Ｌ
１１が接続されている。
ポーラトランジスタＴｒ１，該トランジスタＴｒ１のエ
ミッタに接続された抵抗Ｒ１とからなるエミッタホロワ
回路によって構成されている。そしてトランジスタＴｒ
１と抵抗Ｒとの接続点（ノード）ｎ１に引出し用配線Ｌ
１１が接続されている。
【００１９】又、検査用補助入力保護回路１２は、電源
電圧ＶCC−ＶEE間に逆方向接続された２つのダイオード
Ｄ１，Ｄ２からなり、２つのダイオードＤ１，Ｄ２の接
続点（ノード）ｎ２に引出し用配線Ｌ１２が接続されて
いる。
電圧ＶCC−ＶEE間に逆方向接続された２つのダイオード
Ｄ１，Ｄ２からなり、２つのダイオードＤ１，Ｄ２の接
続点（ノード）ｎ２に引出し用配線Ｌ１２が接続されて
いる。
【００２０】ところで、上記配線Ｌ１１，Ｌ１２は、当
該ＬＳＩの配線層のうち最上の配線層に形成され、詳細
は後述するように、補助回路１０を、ＬＳＩの内部に設
けられた論理ゲート回路（図３のＡ，Ｂ，Ｃ…）の何れ
かに接続させる際には、その上に形成されたパッシベー
ション膜に開口部（図中破線で示す箇所）を設けてこれ
を露出させるようになっている。
該ＬＳＩの配線層のうち最上の配線層に形成され、詳細
は後述するように、補助回路１０を、ＬＳＩの内部に設
けられた論理ゲート回路（図３のＡ，Ｂ，Ｃ…）の何れ
かに接続させる際には、その上に形成されたパッシベー
ション膜に開口部（図中破線で示す箇所）を設けてこれ
を露出させるようになっている。
【００２１】上記構成の補助回路１０は、回路試験の内
容に応じて、その出力バッファ回路１１と入力保護回路
１２の何れか一方が、当該ＬＳＩの内部論理回路の特定
の論理ゲート回路（Ａ，Ｂ，Ｃ…）の出力端子又は入力
端子に接続されて、所望の回路試験に用いられる。
容に応じて、その出力バッファ回路１１と入力保護回路
１２の何れか一方が、当該ＬＳＩの内部論理回路の特定
の論理ゲート回路（Ａ，Ｂ，Ｃ…）の出力端子又は入力
端子に接続されて、所望の回路試験に用いられる。
【００２２】次に、上記補助回路１０の出力バッファ回
路１１を、特定の論理ゲート回路の出力端子に接続させ
る場合について説明する（図２，図３）。
路１１を、特定の論理ゲート回路の出力端子に接続させ
る場合について説明する（図２，図３）。
【００２３】特定の論理ゲート回路（例えばＡ）の出力
端子に当該出力バッファ回路１１を接続する場合として
は、例えば、その出力端子に接続された論理ゲート回路
（Ｂ）が異常である場合に、その前段に設けられた論理
ゲート回路（Ａ）の出力レベルを取り出す場合が考えら
れる。
端子に当該出力バッファ回路１１を接続する場合として
は、例えば、その出力端子に接続された論理ゲート回路
（Ｂ）が異常である場合に、その前段に設けられた論理
ゲート回路（Ａ）の出力レベルを取り出す場合が考えら
れる。
【００２４】上記出力バッファ回路１１を、実際に特定
の論理ゲート回路（Ａ）に接続するには、先ず、ノード
ｎ１に接続された配線Ｌ１１の端部の上に形成されたパ
ッシベーション膜に開口部を設ける。そして、この開口
部より、配線Ｌ１１の端部を露出させ、この配線Ｌ１１
の端部と電位測定用ピン（検査用予備端子）Ｐ１との間
に、例えば、レーザＣＶＤ装置によって導電パターン
（配線Ｌ２）を選択的に形成する方法がとられる（図
２）。
の論理ゲート回路（Ａ）に接続するには、先ず、ノード
ｎ１に接続された配線Ｌ１１の端部の上に形成されたパ
ッシベーション膜に開口部を設ける。そして、この開口
部より、配線Ｌ１１の端部を露出させ、この配線Ｌ１１
の端部と電位測定用ピン（検査用予備端子）Ｐ１との間
に、例えば、レーザＣＶＤ装置によって導電パターン
（配線Ｌ２）を選択的に形成する方法がとられる（図
２）。
【００２５】このとき、出力バッファ回路１１を構成す
るトランジスタＴｒ１のベースは、当該論理ゲート回路
（Ａ）の出力端子側（ノードｎ１１）に配線Ｌ３によっ
て接続される。この配線Ｌ３は、上記配線Ｌ２と同様
に、レーザＣＶＤ法によって形成される。
るトランジスタＴｒ１のベースは、当該論理ゲート回路
（Ａ）の出力端子側（ノードｎ１１）に配線Ｌ３によっ
て接続される。この配線Ｌ３は、上記配線Ｌ２と同様
に、レーザＣＶＤ法によって形成される。
【００２６】このような接続状態をとることによって、
論理ゲート回路が多段直列形態で接続されている場合に
（図３）、論理ゲート回路（Ｂ）に異常が発生した場合
であっても、その前段の論理ゲート回路（Ａ）の出力信
号を取り出すことができるようになる。
論理ゲート回路が多段直列形態で接続されている場合に
（図３）、論理ゲート回路（Ｂ）に異常が発生した場合
であっても、その前段の論理ゲート回路（Ａ）の出力信
号を取り出すことができるようになる。
【００２７】次に、上記補助回路の入力保護回路１２
を、特定の論理ゲート回路（Ｃ）の入力端子に接続させ
る場合を考える（図４，図５）。
を、特定の論理ゲート回路（Ｃ）の入力端子に接続させ
る場合を考える（図４，図５）。
【００２８】論理ゲート回路の入力端子に入力保護回路
１２を接続する場合としては、例えば、図５に示す内部
論理回路２１において論理ゲート回路Ｂが異常である場
合に、その後段（出力側）の論理ゲート回路Ｃに検査用
の信号（一定レベルの電圧）を加える場合が考えられ
る。
１２を接続する場合としては、例えば、図５に示す内部
論理回路２１において論理ゲート回路Ｂが異常である場
合に、その後段（出力側）の論理ゲート回路Ｃに検査用
の信号（一定レベルの電圧）を加える場合が考えられ
る。
【００２９】この場合、論理ゲート回路Ｃの入力端子に
接続されたノードｎ１２に、入力保護回路１２のノード
２が接続される。このような接続状態をとることによっ
て、外部（予備ピンＰ２）から送られてくる電圧信号
は、当該入力保護回路１２の働きによって、一定レベル
内（ＶCC〜−ＶEE）に調整され、多大なサージ電圧など
が発生した場合、これらの大きな電圧がそのまま当該Ｌ
ＳＩの内部論理回路２１に印加されて内部論理回路が破
壊されるのを防止する。
接続されたノードｎ１２に、入力保護回路１２のノード
２が接続される。このような接続状態をとることによっ
て、外部（予備ピンＰ２）から送られてくる電圧信号
は、当該入力保護回路１２の働きによって、一定レベル
内（ＶCC〜−ＶEE）に調整され、多大なサージ電圧など
が発生した場合、これらの大きな電圧がそのまま当該Ｌ
ＳＩの内部論理回路２１に印加されて内部論理回路が破
壊されるのを防止する。
【００３０】上記入力保護回路１２の、特定の論理ゲー
ト回路（Ｃ）の入力端子への接続は以下の手順に従って
行われる。
ト回路（Ｃ）の入力端子への接続は以下の手順に従って
行われる。
【００３１】先ず、入力保護回路１２のノードｎ２に接
続された配線Ｌ１２の端部の上に形成されたパッシベー
ション膜に開口部を設ける。そして、この開口部より、
配線Ｌ１２の端部を露出させ、この配線Ｌ１２の端部と
電圧印加用ピン（検査用予備端子）Ｐ２との間に、例え
ば、レーザＣＶＤ装置によって導電パターン（配線Ｌ
４）を選択的に形成する方法がとられる（図４）。
続された配線Ｌ１２の端部の上に形成されたパッシベー
ション膜に開口部を設ける。そして、この開口部より、
配線Ｌ１２の端部を露出させ、この配線Ｌ１２の端部と
電圧印加用ピン（検査用予備端子）Ｐ２との間に、例え
ば、レーザＣＶＤ装置によって導電パターン（配線Ｌ
４）を選択的に形成する方法がとられる（図４）。
【００３２】又、入力保護回路１２のノードｎ２と論理
ゲート回路（Ｃ）の入力端子との接続（配線Ｌ５による
接続）にもレーザＣＶＤ装置が用いられる。
ゲート回路（Ｃ）の入力端子との接続（配線Ｌ５による
接続）にもレーザＣＶＤ装置が用いられる。
【００３３】このような接続状態をとることによって、
論理ゲート回路が多段直列形態で接続されている場合に
（図５）、論理ゲート回路（Ｂ）に異常が発生した場合
であっても、その後段の論理ゲート回路（Ｃ，Ｄ，…）
に対して検査用信号を送って、その回路試験を行うこと
ができるようになる。
論理ゲート回路が多段直列形態で接続されている場合に
（図５）、論理ゲート回路（Ｂ）に異常が発生した場合
であっても、その後段の論理ゲート回路（Ｃ，Ｄ，…）
に対して検査用信号を送って、その回路試験を行うこと
ができるようになる。
【００３４】尚、補助回路１０は、論理ＬＳＩの内部論
理回路２１と同じ製造工程（マスタスライス法）にて、
半導体ウェハ上に製造され得るものであり、その主たる
配線も、当該内部論理回路２１の配線パターンと同じ工
程で形成される。
理回路２１と同じ製造工程（マスタスライス法）にて、
半導体ウェハ上に製造され得るものであり、その主たる
配線も、当該内部論理回路２１の配線パターンと同じ工
程で形成される。
【００３５】この補助回路１０は、ＬＳＩチップの空き
領域に所定の割合にて予め形成され、論理ＬＳＩの結線
パターンや、回路試験の内容、更には、異常ゲート回路
の発生箇所等に応じて、回路の特定部位に、適宜組み込
まれる。
領域に所定の割合にて予め形成され、論理ＬＳＩの結線
パターンや、回路試験の内容、更には、異常ゲート回路
の発生箇所等に応じて、回路の特定部位に、適宜組み込
まれる。
【００３６】以上説明したように、本実施例の補助回路
１０は、１組の出力バッファ回路１１と入力保護回路１
２とによって構成され、主たる内部論理回路（論理ゲー
ト回路）２１に接続されない状態で、当該チップ上に複
数個設置されている。従って、仮にその出力バッファ回
路１１の入力端子（ノードｎ１）を内部論理回路の特定
の論理ゲート回路（Ａ）の出力端子（ノードｎ１１）に
接続させれば、その出力側のゲート回路（Ｂ）が異常で
あっても、当該ゲート回路（Ａ）の出力信号を、出力バ
ッファ回路の働きにより安定した状態で、即ち、検査装
置側の負荷状態に係わらず出力させることができる。
１０は、１組の出力バッファ回路１１と入力保護回路１
２とによって構成され、主たる内部論理回路（論理ゲー
ト回路）２１に接続されない状態で、当該チップ上に複
数個設置されている。従って、仮にその出力バッファ回
路１１の入力端子（ノードｎ１）を内部論理回路の特定
の論理ゲート回路（Ａ）の出力端子（ノードｎ１１）に
接続させれば、その出力側のゲート回路（Ｂ）が異常で
あっても、当該ゲート回路（Ａ）の出力信号を、出力バ
ッファ回路の働きにより安定した状態で、即ち、検査装
置側の負荷状態に係わらず出力させることができる。
【００３７】又、仮に補助回路１０の入力保護回路１２
の出力端子（ノードｎ２）を特定の論理ゲート回路
（Ｃ）の入力端子（ｎ１２）に接続させれば、その入力
側のゲート回路（Ｂ）が異常であっても、当該ゲート回
路（Ｃ）の入力端子に、当該保護回路の働きにより、一
定レベルの検査用信号（許容範囲を越えない電圧値の信
号）を加えることができる。
の出力端子（ノードｎ２）を特定の論理ゲート回路
（Ｃ）の入力端子（ｎ１２）に接続させれば、その入力
側のゲート回路（Ｂ）が異常であっても、当該ゲート回
路（Ｃ）の入力端子に、当該保護回路の働きにより、一
定レベルの検査用信号（許容範囲を越えない電圧値の信
号）を加えることができる。
【００３８】尚、上記本実施例では、補助回路１０を、
マスタスライス法にて形成されるゲートアレイ方式の論
理ＬＳＩに適用する例を示した。このようにマスタスラ
イス法による論理ＬＳＩに用いる場合には、配線パター
ンが決定されるまでは、如何なる論理が組まれるかが分
からないため、この実施例の補助回路を当該チップ上
に、所定の割合で予め組み込んでおくことにより、主た
る内部論理回路２１の構成に合わせて、所望の部位から
出力信号を取り込んだり、或は、所定の部位に所定電圧
を印加させることが容易にできる。
マスタスライス法にて形成されるゲートアレイ方式の論
理ＬＳＩに適用する例を示した。このようにマスタスラ
イス法による論理ＬＳＩに用いる場合には、配線パター
ンが決定されるまでは、如何なる論理が組まれるかが分
からないため、この実施例の補助回路を当該チップ上
に、所定の割合で予め組み込んでおくことにより、主た
る内部論理回路２１の構成に合わせて、所望の部位から
出力信号を取り込んだり、或は、所定の部位に所定電圧
を印加させることが容易にできる。
【００３９】（第２実施例）図６は、本発明の第２実施
例の補助回路２０を示す回路図である。
例の補助回路２０を示す回路図である。
【００４０】この補助回路２０では、出力バッファ回路
１１’のノードｎ２１と入力保護回路１２’のノードｎ
２２とを、予めピンＰ（検査用予備端子）に電気的に接
続しておき、その使用用途に応じて、何れか一方の接続
を断つことによって、２つの回路１１’，１２’の何れ
かを選択的に、内部回路に接続させるようにしたもので
ある。
１１’のノードｎ２１と入力保護回路１２’のノードｎ
２２とを、予めピンＰ（検査用予備端子）に電気的に接
続しておき、その使用用途に応じて、何れか一方の接続
を断つことによって、２つの回路１１’，１２’の何れ
かを選択的に、内部回路に接続させるようにしたもので
ある。
【００４１】即ち、上記ノードｎ２１は配線Ｌ６によっ
て中間のノードｎ２３に接続され、上記ノードｎ２２は
配線Ｌ７によってノードｎ２３に接続されている。そし
て、この中間ノードｎ２３と上記ピンＰとが、配線Ｌ８
によって電気的に接続されている。
て中間のノードｎ２３に接続され、上記ノードｎ２２は
配線Ｌ７によってノードｎ２３に接続されている。そし
て、この中間ノードｎ２３と上記ピンＰとが、配線Ｌ８
によって電気的に接続されている。
【００４２】しかして、出力バッファ回路１１’を内部
回路に接続するのであれば、ノードｎ２３とノードｎ２
２とを接続している配線Ｌ７を所定の切断箇所（図中破
線で示す）にて、電子ビームを用いて切断すればよい
（このれにより、ピンＰと不要となった入力保護回路１
２’との接続が断たれる。反対に、入力保護回路１２’
を内部回路に接続したいのであれば、配線Ｌ６を所定の
切断箇所（図中破線で示す）にて、電子ビームを用いて
切断すればよい。
回路に接続するのであれば、ノードｎ２３とノードｎ２
２とを接続している配線Ｌ７を所定の切断箇所（図中破
線で示す）にて、電子ビームを用いて切断すればよい
（このれにより、ピンＰと不要となった入力保護回路１
２’との接続が断たれる。反対に、入力保護回路１２’
を内部回路に接続したいのであれば、配線Ｌ６を所定の
切断箇所（図中破線で示す）にて、電子ビームを用いて
切断すればよい。
【００４３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００４４】例えば、上記第１実施例では、入力保護回
路のノードｎ１、出力バッファ回路のノードｎ２の何れ
か一方を、レーザＣＶＤによって得られる配線（Ｌ２，
Ｌ４）にて予備ピン（Ｐ１，Ｐ２）に電気的に接続する
例を示し、第２実施例では入力保護回路のノードｎ２
１、出力バッファ回路のノードｎ２２の双方を、予め配
線（Ｌ６，Ｌ７）にて予備ピン（Ｐ）に電気的に接続し
ておき、後から電子ビームによって何れか一方の配線を
切断して、いずれかのノードを選択的に予備ピン（Ｐ）
に接続する例を示したが、入力保護回路と出力バッファ
回路を選択的に内部回路に接続する手法はこれに限るこ
とはない。一例としては、入力保護回路のノードと出力
バッファ回路のノードとを所定の配線にて互いに接続し
ておき、その後、上記所定の配線を電子ビームにて切断
し、切断された一方を予備ピンＰに、レーザＣＶＤによ
る配線等で電気的に接続してもよい。
路のノードｎ１、出力バッファ回路のノードｎ２の何れ
か一方を、レーザＣＶＤによって得られる配線（Ｌ２，
Ｌ４）にて予備ピン（Ｐ１，Ｐ２）に電気的に接続する
例を示し、第２実施例では入力保護回路のノードｎ２
１、出力バッファ回路のノードｎ２２の双方を、予め配
線（Ｌ６，Ｌ７）にて予備ピン（Ｐ）に電気的に接続し
ておき、後から電子ビームによって何れか一方の配線を
切断して、いずれかのノードを選択的に予備ピン（Ｐ）
に接続する例を示したが、入力保護回路と出力バッファ
回路を選択的に内部回路に接続する手法はこれに限るこ
とはない。一例としては、入力保護回路のノードと出力
バッファ回路のノードとを所定の配線にて互いに接続し
ておき、その後、上記所定の配線を電子ビームにて切断
し、切断された一方を予備ピンＰに、レーザＣＶＤによ
る配線等で電気的に接続してもよい。
【００４５】又、上記実施例では、入力保護回路を、２
つのダイオードＤ１，Ｄ２にて構成するようにしたが、
バイポーラトランジスタを用いた保護回路等、他の構造
の入力保護回路を用いてもよい。
つのダイオードＤ１，Ｄ２にて構成するようにしたが、
バイポーラトランジスタを用いた保護回路等、他の構造
の入力保護回路を用いてもよい。
【００４６】又、出力バッファ回路の構成も、上記実施
例のものに限られない。
例のものに限られない。
【００４７】又、上記実施例では、当該補助回路をマス
タスライス法により形成された論理ＬＳＩに適用する例
について説明したが、カスタムＬＳＩにも適用可能であ
る。以上の説明では主として本発明者によってなされた
発明をその背景となった利用分野である半導体集積回路
装置の回路試験に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、半導体装置の特
定の部位に所定の電圧を印加させ、或は当該部位での電
位を検出する技術一般に利用することができる。
タスライス法により形成された論理ＬＳＩに適用する例
について説明したが、カスタムＬＳＩにも適用可能であ
る。以上の説明では主として本発明者によってなされた
発明をその背景となった利用分野である半導体集積回路
装置の回路試験に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、半導体装置の特
定の部位に所定の電圧を印加させ、或は当該部位での電
位を検出する技術一般に利用することができる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４９】すなわち、半導体集積回路装置の内部論理
回路に異常が発生した場合に、異常となったゲート回路
の前段のゲート回路の出力信号を取り出すことができ、
又、異常ゲート回路の後段のゲート回路に検査用信号を
入力することができるので、ゲート回路の特性検査を続
行することができる。
回路に異常が発生した場合に、異常となったゲート回路
の前段のゲート回路の出力信号を取り出すことができ、
又、異常ゲート回路の後段のゲート回路に検査用信号を
入力することができるので、ゲート回路の特性検査を続
行することができる。
【図１】本実施例の検査用補助回路１０の回路構成を示
す回路図である。
す回路図である。
【図２】補助回路のうち検査用補助出力バッファ回路１
１を内部論理回路に接続する手順を説明するための回路
図である。
１を内部論理回路に接続する手順を説明するための回路
図である。
【図３】検査用補助出力バッファ回路１１を内部論理回
路の特定ゲート回路（Ａ）に接続した状態を示す説明図
である。
路の特定ゲート回路（Ａ）に接続した状態を示す説明図
である。
【図４】検査用補助入力保護回路１２を内部論理回路に
接続する手順を説明するための回路図である。
接続する手順を説明するための回路図である。
【図５】検査用補助入力保護回路１２を内部論理回路の
特定ゲート回路（Ｂ）に接続した状態を示す説明図であ
る。
特定ゲート回路（Ｂ）に接続した状態を示す説明図であ
る。
【図６】本発明の第２実施例の補助回路２０を示す回路
図である。
図である。
１０，２０ 補助回路 １１ 検査用補助出力バッファ回路 １２ 検査用補助入力保護回路 ２１ 内部論理回路 Ｌ１，Ｌ２… 配線 Ｐ１，Ｐ２ 予備ピン（検査用予備端子）
Claims (3)
- 【請求項１】 検査用補助出力バッファ回路と検査用補
助入力保護回路と検査用予備端子とが互いに近接し、且
つ主たる内部回路に接続されない状態で、当該チップ上
に、複数個設置されていることを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、レーザ光を用いた化学的成膜形成方法により形
成される配線によって検査用補助出力バッファ回路と検
査用予備端子、検査用補助入力保護回路と検査用予備端
子との間を接続し、当該検査用予備端子を介して、外部
からの入力信号を内部回路に入力させ、或は、内部回路
からの信号を検査用予備端子から出力させてこれを観測
して、上記内部論理回路の検査を行なうようにしたこと
を特徴とする内部回路検査方法。 - 【請求項３】 検査用補助出力バッファ回路と検査用補
助入力保護回路と検査用予備端子とが互いに近接し、且
つ主たる内部回路に接続されない状態で、当該チップ上
に、複数個設置され、上記検査用補助出力バッファ回路
と検査用予備端子とが第１の配線を電気的に接続され、
上記検査用補助入力保護回路と検査用予備端子とが第２
の配線にて互いに接続され、上記第１又は第２の配線を
断つことによって、検査用補助入力保護回路と検査用補
助出力バッファ回路の何れかを一方を、当該検査用端子
に実効的に接続するようにし、当該検査用予備端子を介
して、外部からの入力信号を内部回路に入力させ、或
は、内部回路からの信号を検査用予備端子から出力させ
てこれを観測して、上記内部回路の検査を行なうように
したことを特徴とする内部回路検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223091A JPH0777561A (ja) | 1993-09-08 | 1993-09-08 | 半導体集積回路装置及び内部回路検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223091A JPH0777561A (ja) | 1993-09-08 | 1993-09-08 | 半導体集積回路装置及び内部回路検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0777561A true JPH0777561A (ja) | 1995-03-20 |
Family
ID=16792697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223091A Pending JPH0777561A (ja) | 1993-09-08 | 1993-09-08 | 半導体集積回路装置及び内部回路検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777561A (ja) |
-
1993
- 1993-09-08 JP JP5223091A patent/JPH0777561A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |