TWI587484B - 半導體裝置 - Google Patents

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TWI587484B
TWI587484B TW105110080A TW105110080A TWI587484B TW I587484 B TWI587484 B TW I587484B TW 105110080 A TW105110080 A TW 105110080A TW 105110080 A TW105110080 A TW 105110080A TW I587484 B TWI587484 B TW I587484B
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長塚修平
井上廣樹
松崎隆德
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半導體能源研究所股份有限公司
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Description

半導體裝置
本發明係有關使用半導體元件的半導體裝置以及半導體裝置的製造方法。
包含半導體元件的記憶裝置廣義地分成二類：未被供電時喪失儲存的資料之非揮發性記憶體、以及即使未被供電時仍然可以固持儲存的資料之非揮發性記憶體。
揮發性記憶裝置的典型實施例是動態隨機存取記憶體(DRAM)。DRAM以包含於記憶元件中的電晶體被選取及電荷累積於電容器中的方式來儲存資料。
基於上述原理，當DRAM中的資料被讀出時電容器中的電荷喪失；因此，每當資料被讀出時需要另一個寫入操作。此外，即使電晶體未被選取，包含於記憶元件中的電晶體在關閉狀態時於源極與汲極之間仍然具有漏電流(關閉狀態電流)以及電荷流入或流出，使得資料固持週期短。基於該理由，在預定的時間間隔，需要另一個寫入操作(更新(refresh)操作)，難以充份地降低耗電。此 外，由於當電源停止時儲存的資料喪失，所以，需要使用磁性材料或光學材料的另一個記憶裝置以長時間地固持資料。
揮發性記憶體的另一實施例是靜態隨機存取記憶體(SRAM)。SRAM藉由使用例如正反器等電路來固持儲存的資料，因此不需要更新操作，這點優於DRAM。但是，由於使用例如正反器等電路而使每一個容量的成本增加。此外，如同在DRAM中一般，當電源停止時，SRAM中的儲存資料喪失。
非揮發性記憶體的典型實施例是快閃記憶體。快閃記憶體在電晶體中的閘極電極與通道形成區之間包含浮動閘極以及藉由將電荷固持在浮動閘極中以儲存資料。因此，快閃記憶體具有資料固持時間相當長(半永久)且不需要揮發性記憶體中所需的更新操作(舉例而言，請參見專利文獻1)。
但是，在快閃記憶體中，由於包含於記憶元件中的閘極絕緣層會因寫入操作時產生的穿隧電流而劣化，所以，具有記憶元件在重複寫入操作之後不作用的問題。為了避免此問題，舉例而言，使用記憶元件之間寫入操作次數等化之方法，但是，需要複雜的週邊電路以實現此方法。此外，即使當使用此方法，仍然無法解決使用壽命的基本問題。換言之，快閃記憶體不適用於經常寫入資料的應用。
此外，需要高電壓以將電荷注入至浮動閘極或去除電荷。此外，要耗費相當長的時間來注入或去除電荷，且不 易增加寫入及抹拭資料的速度。
[參考文獻]
專利文獻：日本公告專利申請號S57-105889。
慮及上述問題，本發明之一個實施例的目的在於提供具有新穎結構的半導體裝置，其中，即使當未被供電時仍然能夠固持儲存的資料且對於寫入次數並無限制。
在本發明中，使用純化的氧化物半導體以製造半導體裝置。使用純化的氧化物半導體具有相當低的漏電流；因此，資料可以長時間地儲存。
根據本發明的一個實施例，舉例而言，用於連接一個記憶胞至另一個記憶胞的佈線(也稱為位元線)與第一電晶體的源極電極或汲極電極經由第二電晶體的源極電極或汲極電極而彼此電連接。相較於第一電晶體中的源極電極或汲極電極與第二電晶體中的源極電極或汲極電極連接至不同佈線的情形，上述結構允許降佈線數目。因此，可以增加半導體裝置的集成度。
根據本發明的一個實施例，舉例而言，用於連接一個記憶胞至另一個記憶胞的佈線(也稱為源極線)的其中之一電連接至包含於多個記憶胞(至少包含連接至不同位元線的記憶胞)中的所有第一電晶體的源極電極或汲極電極，因而使源極線的數目小於位元線的數目。因此，源極 線的數目充份降低。因此，可以增加半導體裝置的集成度。
具體而言，可以使用例如下述的結構。
根據本發明的一個實施例之半導體裝置包含多個記憶胞，每一個記憶胞均包含第一電晶體和第二電晶體。第一電晶體包含第一通道形成區；設於第一通道形成區之上的第一閘極絕緣層；第一閘極電極層，係設於第一閘極絕緣層之上以便與第一通道形成區重疊；以及，第一源極電極和第一汲極電極，係電連接至第一通道形成區。第二電晶體包含第二通道形成區；第二源極電極和第二汲極電極，係電連接至第二通道形成區；第二閘極電極，係設置成與第二通道形成區重疊；以及，第二閘極絕緣層，係設於第二通道形成區與第二閘極電極之間。第一通道形成區與第二通道形成區包含不同的半導體材料。第一電晶體及第二電晶體被設置成至少部份第一電晶體與部份第二電晶體彼此重疊。用以連接記憶胞的其中之一與另一個記憶胞的佈線經由第二源極電極和第二汲極電極的其中之一而被電連接至第一源極電極和第一汲極電極的其中之一。
較佳的是，在上述半導體裝置中，第一源極電極和第一汲極電極的其中之一與第二源極電極和第二汲極電極的其中之一彼此接觸於其中的區域與第二源極電極和第二汲極電極的其中之一和用以連接記憶胞的其中之一與另一個記憶胞的佈線相接觸於其中的區域相重疊。
此外，較佳的是，在上述半導體裝置中，第二源極電 極和第二汲極電極的其中之一與第一源極電極和第一汲極電極的其中之一是相同的。在該情形中，更佳的是，第二源極電極和第二汲極電極的其中之一以及第一源極電極和第一汲極電極的其中之一相接觸於其中的區域與第二源極電極和第二汲極電極的其中之一與用以連接記憶胞的其中之一和另一個記憶胞的佈線相接觸於其中的區域相重疊。
根據本發明的另一實施例之半導體裝置包含m條(m是2或更大的整數)訊號線；m條字線；n條(n是2或更大的整數)位元線；k條(k是小於n的自然數)源極線；以矩陣形式配置的(m×n)記憶胞；第一驅動電路，係電連接至位元線；第二驅動電路，係電連接至源極線；第三驅動電路，係電連接至訊號線；及，第四驅動電路，係電連接至字線。記憶胞的其中之一包含：第一電晶體，包括第一閘極電極、第一源極電極、第一汲極電極、以及第一通道形成區；第二電晶體，包括第二閘極電極、第二源極電極、第二汲極電極、以及第二通道形成區；以及，電容器。第一通道形成區和第二通道形成區包含不同的半導體材料。第二源極電極和第二汲極電極的其中之一、電容器的電極的其中之一、以及第一閘極電極彼此電連接。源極線的其中之一和第一源極電極彼此電連接。位元線的其中之一、第二源極電極和第二汲極電極中的另一個電極、以及第一汲極電極彼此電連接。字線的其中之一及電容器的另一個電極彼此電連接。訊號線的其中之一和第二閘極電極彼此電連接。源極線的其中之一電連接至包含於 j個記憶胞中的所有第一源極電極(j是大於或等於(m+1)且小於或等於(m×n)的整數)，j個記憶胞包含記憶胞的其中之一。
根據本發明的另一實施例之半導體裝置包含m條(m是2或更大的整數)訊號線；m條字線；n條(n是2或更大的整數)位元線；k條(k是小於n的自然數)源極線；以矩陣形式配置的(m×n)記憶胞；第一驅動電路，係電連接至位元線；第二驅動電路，係電連接至源極線；第三驅動電路，係電連接至訊號線；及，第四驅動電路，係電連接至字線。記憶胞的其中之一包含：第一電晶體，包括第一閘極電極、第一源極電極、第一汲極電極、以及第一通道形成區；第二電晶體，包括第二閘極電極、第二源極電極、第二汲極電極、以及第二通道形成區；以及，電容器。第一通道形成區和第二通道形成區包含不同的半導體材料。第二源極電極和第二汲極電極的其中之一、電容器的電極的其中之一、以及第一閘極電極彼此電連接。源極線的其中之一和第一源極電極彼此電連接。位元線的其中之一、第二源極電極和第二汲極電極中的另一個電極、以及第一汲極電極彼此電連接。字線的其中之一及電容器的另一個電極彼此電連接。訊號線的其中之一和第二閘極電極彼此電連接。源極線的其中之一電連接至包含於(m×n/k)個記憶胞中的所有第一源極電極，(m×n/k)個記憶胞包含記憶胞的其中之一。
此外，較佳的是，在上述半導體裝置中，第一電晶體 包含雜質區，被設置成將第一通道形成區夾於其間。
此外，較佳的是，在上述半導體裝置中，在第二電晶體中的第二通道形成區包含氧化物半導體。
注意，雖然在上述半導體裝置中使用氧化物半導體材料以形成電晶體，但是本發明不限於此。可以使用例如碳化矽等寬能隙材料(更具體而言，具有大於3eV的能隙Eg之半導體材料)，藉以取得等於同氧化物半導體材料的關閉狀態電流特徵。
注意，在本說明書中，「在...之上」或「在...之下」並不一定意指元件設置為「直接在另一元件之上」或「直接在另一元件之下」。舉例而言，「在閘極絕緣層上的閘極電極」之說明意指增加的元件係設於閘極絕緣層與閘極電極之間的情形。此外，僅為方便說明而使用例如「在...之上」及「在...之下」等用語，除非另外指明，否則它們包含元件關係相反的情形。
此外，在本說明書等中，例如「電極」或「佈線」等名詞並非限定元件的功能。舉例而言，「電極」有時可以作為「佈線」的一部份，反之亦然。此外，舉例而言，「電極」或「佈線」等詞包含也意指複數個「電極」和「佈線」的組合。
舉例而言，當使用具有相反極性的電晶體時或在電路操作時改變電流方向時，「源極」和「汲極」的功能有時可以互相取代。因此，在本說明書中，「源極」和「汲極」可以彼此取互換。
注意，在本說明書中，「電連接」一詞包含經由具有任何電功能的物體而連接複數個元件之情形。只要可以在經由物體而連接的複數個元件之間發送及接收電訊號，則對於「具有任何電功能的物體」並無特別限定。
「具有任何電功能的物體」的實施例是例如電晶體等切換元件、電阻器、電感器、電容器、及具有各種不同功能的元件與電極和佈線。
由於包含氧化物半導體之電晶體的關閉狀態電流極度低，所以，藉由使用電晶體，可以很長時間固持儲存的資料。換言之，更新操作變成不必要的，或是更新操作頻率可以極度低，導致耗電充份降低。此外，即使當未被供予電力時，仍然可以長時間固持儲存的資料。
此外，根據本發明的一個實施例之半導體裝置不需要高電壓以寫入資料以及不具有元件劣化的問題。舉例而言，由於不需要執行習知非揮發性記憶體中所需的電子注入至浮動閘極以及從浮動閘極取出電子，所以，閘極絕緣層的劣化不會發生。換言之，根據本發明的半導體裝置之一個實施例對於改寫次數並無限制且其可靠度大幅增進，改寫次數在習知的非揮發性記憶體中是問題。此外，藉由開啟及關閉電晶體以寫入資料，因而容易取得高速操作。此外，具有不需要抹拭資料的操作之優點。
包含不是氧化物半導體的材料之電晶體能夠比包含氧化物半導體的電晶體更高速地操作；因此，當其與包含氧化物半導體的電晶體結合時，半導體裝置可以以足夠高的 速度執行操作(例如，資料讀取操作)。此外，藉由包含不是氧化物半導體的材料之電晶體，可以有利地取得要求高速操作的各種電路(例如，邏輯電路、驅動電路、等等)。
因此，藉由設置包含不是氧化物半導體的半導體材料之電晶體(一般而言，能夠充份高速操作的電晶體)以及包含氧化物半導體的電晶體(一般而言，關閉狀態電流充份低的電晶體)，取得具有新穎特點的半導體裝置。
此外，在本發明的一個實施例中，共用佈線以降低佈線數目；因此，可以提供具有增加的集成度的半導體裝置。
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區
106‧‧‧元件隔離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區
122‧‧‧金屬層
124‧‧‧金屬化合物區
126‧‧‧電極
128‧‧‧絕緣層
130‧‧‧絕緣層
142a‧‧‧源極或汲極電極
142b‧‧‧源極或汲極電極
143a‧‧‧絕緣層
143b‧‧‧絕緣層
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧電極
150‧‧‧絕緣層
152‧‧‧絕緣層
154‧‧‧電極
156‧‧‧佈線
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容器
180‧‧‧區域
182‧‧‧接觸區
500‧‧‧基底基板
502‧‧‧含氮層
510‧‧‧單晶半導體基板
512‧‧‧氧化物膜
514‧‧‧易脆區
516‧‧‧單晶半導體層
518‧‧‧單晶半導體層
520‧‧‧半導體層
522‧‧‧絕緣層
522a‧‧‧閘極絕緣層
524‧‧‧導電層
524a‧‧‧閘極電極
526‧‧‧通道形成區
528‧‧‧雜質區
530‧‧‧電極
532‧‧‧絕緣層
534‧‧‧絕緣層
542a‧‧‧源極或汲極電極
542b‧‧‧源極或汲極電極
543a‧‧‧絕緣層
543b‧‧‧絕緣層
544‧‧‧氧化物半導體層
546‧‧‧閘極絕緣層
548a‧‧‧閘極電極
548b‧‧‧電極
550‧‧‧絕緣層
552‧‧‧絕緣層
554‧‧‧電極
556‧‧‧佈線
560‧‧‧電晶體
562‧‧‧電晶體
564‧‧‧電容器
701‧‧‧機殼
702‧‧‧機殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧主體
712‧‧‧探針
713‧‧‧顯示部
714‧‧‧操作鍵
715‧‧‧外部介面
720‧‧‧電子書讀取器
721‧‧‧機殼
723‧‧‧機殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源開關
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧機殼
741‧‧‧機殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧相機鏡頭
748‧‧‧外部連接端子
749‧‧‧太陽能電池
750‧‧‧外部記憶體槽
761‧‧‧主體
763‧‧‧目鏡
764‧‧‧操作鍵
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧機殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控器
800‧‧‧測量系統
802‧‧‧電容器
804‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
808‧‧‧電晶體
1100‧‧‧記憶胞
1111‧‧‧第一驅動電路
1112‧‧‧第二驅動電路
1113‧‧‧第三驅動電路
1114‧‧‧第四驅動電路
圖1A及1B分別為半導體裝置的剖面視圖及平面視圖。
圖2A至2D是剖面視圖，顯示半導體裝置的製造步驟。
圖3A至3D是剖面視圖，顯示半導體裝置的製造步驟。
圖4A至4D是剖面視圖，顯示半導體裝置的製造步驟。
圖5A至5C是剖面視圖，顯示半導體裝置的製造步驟。
圖6A及6B分別為半導體裝置的剖面視圖及平面視 圖。
圖7A至7H是剖面視圖，顯示用以製造半導體裝置的半導體基板的製造步驟。
圖8A至8E是剖面視圖，顯示半導體裝置的製造步驟。
圖9A及9B分別為半導體裝置的剖面視圖及平面視圖。
圖10A至10C是剖面視圖，顯示半導體裝置的製造步驟。
圖11A至11C是半導體裝置的電路圖。
圖12是半導體裝置的電路圖。
圖13是半導體裝置的平面視圖。
圖14是時序圖。
圖15是半導體裝置的電路圖。
圖16是時序圖。
圖17A至17F均顯示包含半導體裝置的電子裝置。
圖18顯示包含氧化物半導體的電晶體之特徵。
圖19是用於評估包含氧化物半導體的電晶體的特徵之電路圖。
圖20是用於評估包含氧化物半導體的電晶體的特徵之時序圖。
圖21顯示包含氧化物半導體的電晶體的特徵之圖形。
圖22顯示包含氧化物半導體的電晶體的特徵之圖 形。
圖23顯示包含氧化物半導體的電晶體的特徵之圖形。
圖24是顯示記憶窗寬度的檢查結果之圖形。
於下，將參考附圖，詳述本發明的實施例及實例。注意，本發明不限於下述說明，習於此技藝者清楚知道，在不悖離本發明的精神及範圍下，可以以不同方式修改模式及細節。因此，本發明不應被解釋成侷限於下述實施例模式的說明。
注意，在某些情形中，為了易於瞭解，圖式等中所示的每一個結構的位置、尺寸、範圍、等等未準確地表示。因此，本發明不限於圖式中所示的位置、尺寸、範圍、等等。
在本說明書中，使用例如「第一」、「第二」及「第三」等序號以避免在元件之間造成混淆，這些名詞並非以數字方式限定元件。
(實施例1)
在本實施例中，將參考圖1A和1B、圖2A至圖2D、圖3A至3D、圖4A至4D、及圖5A至5C，說明根據本發明之一個實施例的半導體裝置之結構及製造方法。
<半導體裝置的剖面結構及平面結構>
圖1A及1B顯示半導體裝置的結構實例。圖1A是半導體裝置的剖面視圖，圖1B是其平面視圖。此處，圖1A對應於圖1B中的A1-A2和B1-B2剖面。圖1A及1B中所示的半導體裝置包含電晶體160及電晶體162，電晶體160在其下部包括第一半導體材料，電晶體162在其上部包括第二半導體材料。此處，較佳的是第一半導體材料及第二半導體材料彼此不同。舉例而言，第一半導體材料是非氧化物半導體的半導體材料，第二半導體材料是氧化物半導體。舉例而言，非氧化物半導體的半導體材料可為矽、鍺、矽鍺、碳化矽、或砷化鎵，以及，較佳使用單晶半導體。此外，可以使用有機半導體材料等等。包含此非氧化物半導體的半導體材料之電晶體容易以高速操作。相對地，包含氧化物半導體的電晶體因其特徵而能長時間地固持電荷。
雖然這二個電晶體都是n通道電晶體，但是，無需多言，可以使用p通道電晶體。本發明的技術特點在於在電晶體162中使用例如氧化物半導體等使關閉狀態電流充份降低的半導體材料，以固持資料。因此，無需將例如半導體裝置的材料、結構、等特定條件限定於此處所示的條件。
圖1A及1B中的電晶體160包含設於包含半導體材料(例如，矽)的基板100中的通道形成區116；雜質區120，係設置成將通道形成區116夾於其間；金屬化合物 區124，接觸雜質區120；閘極絕緣層108，係設置於通道形成區116之上；以及閘極電極110，係設置於閘極絕緣層108之上。注意，為了便於說明，源極電極和汲極電極未被顯示於圖式中的電晶體可以稱為電晶體。此外，在此情形中，在電晶體的連接說明中，源極區和源極電極統稱「源極電極」，汲極區和汲極電極統稱「汲極電極」。換言之，在本說明書中，「源極電極」一詞包含源極區，「汲極電極」一詞包含汲極區。
電極126連接至電晶體160的部份金屬化合物區124。此處，電極126作為電晶體160的源極電極或汲極電極。基板100係設有圍繞電晶體160的元件隔離絕緣層106。絕緣層128及絕緣層130係設於電晶體160之上。注意，較佳的是，如圖1A和1B所示，電晶體160未包含側壁絕緣層以增加集成度。另一方面，在電晶體160的特徵優先的情形中，可以在閘極電極110的側表面上設置側壁絕緣層，以及，雜質區120可以均在與側壁絕緣層重疊的區域中包含具有不同雜質濃度的區域。
圖1A及1B中所示的電晶體162包含：源極或汲極電極142a和源極或汲極電極142b，係設於絕緣層130之上；氧化物半導體層144，係電連接至源極或汲極電極142a和源極或汲極電極142b；閘極絕緣層146覆蓋源極或汲極電極142a、源極或汲極電極142b、及氧化物半導體層144；閘極電極148a，係設於閘極絕緣層146之上而與氧化物半導體層144重疊；絕緣層143a，係設於源極 或汲極電極142a與氧化物半導體層144之間且與閘極電極148a重疊的區域中；絕緣層143b，係設於源極或汲極電極142b與氧化物半導體層144之間且與閘極電極148a重疊的區域中。注意，雖然較佳的是設置絕緣層143a和絕緣層143b以降低源極或汲極電極與閘極電極之間的電容，但是，並不一定要設置絕緣層143a和絕緣層143b。
此處，較佳的是，藉由充份地去除例如氫等雜質或充份供應氧，以純化氧化物半導體層144。具體而言，舉例而言，氧化物半導體層144中的氫濃度為低於或等於5×1019原子/cm3，較佳為低於或等於5×1018原子/cm3，更佳為低於或等於5×1017原子/cm3。注意，氧化物半導體層144中的氫濃度以二次離子質譜儀(SIMS)測量。因此，在氫濃度充份地降低以致於純化氧化物半導體層144及藉由充份供應氧而降低導因於氧缺陷的能隙中的缺陷狀態之氧化物半導體層144中，載子濃度低於1×1012/cm3，較佳為低地於1×1011/cm3，更佳為低於1.45×1010/cm3。舉例而言，在室溫(25℃)下的關閉狀態電流(此處，每微米(μm)的通道寬度之電流)低於或等於100zA(1zA(介安培(zeptoampere))是1×10-21A)，較佳為低於或等於10zA。藉由使用此i型(本質的)或實上i型的氧化物半導體，取得具有高度優良關閉狀態電流特徵的電晶體162。
注意，雖然圖1A和1B中的電晶體162包含被處理成島狀以抑制因微小化而造成的元件之間的漏電流之氧化 物半導體層144，但是，可以採用被處理成島狀的氧化物半導體層144。在氧化物半導體層未被處理成島狀的情形中，可以防止製程步驟中因蝕刻而造成的氧化物半導體層144的污染。
圖1A及1B中的電容器164包含源極或汲極電極142a、氧化物半導體層144、閘極絕緣層146、以及電極148b。換言之，源極或汲極電極142a作為電容器164的電極，電極148b作為電容器164的另一個電極。
注意，在圖1A及1B中所示的電容器164中，氧化物半導體層144及閘極絕緣層146相堆疊，因而充份地確保源極或汲極電極142a與電極148b之間的絕緣。無需多言，電容器164中的氧化物半導體層144可以省略以確保充份的電容。或者，以同於絕緣層143a的方式形成的絕緣層可以包含於電容器164中。又或者，在不需要電容器的情形中，電容器164可以省略。
注意，在電晶體162及電容器164中，源極或汲極電極142a以及源極或汲極電極142b的邊緣部份較佳為錐狀的。當源極或汲極電極142a以及源極或汲極電極142b的邊緣部份為錐狀時，藉由氧化物半導體層144的覆蓋率可以增進以及可以防止其斷裂。此處，舉例而言，錐角大於或等於30°且小於或等於60°。注意，「錐角」是當在垂直於剖面平面(垂直於基板表面的平面)的方向上從具有錐狀的層(例如，源極或汲極電極142a)觀視時，其側表面與底表面之間的傾斜角。
在本實施例中，電晶體162及電容器164被設置成與電晶體160重疊。此平面配置允許集成度增加。舉例而言，當使用F以表示最小的特徵尺寸時，記憶胞的面積可以表示為15F2至25F2。
絕緣層150係設於電晶體162和電容器164之上，絕緣層152係設於絕緣層150上。電極154係設於形成在閘極絕緣層146、絕緣層150、及絕緣層152中的開口中。連接至電極154的佈線156係形成於絕緣層152之上。注意，雖然在圖1A及1B中，金屬化合物區124、源極或汲極電極142b、及佈線156經由電極126和電極154而彼此連接，但是，本發明不限於此。舉例而言，源極或汲極電極142b可以與金屬化合物區124直接接觸。或者，佈線156可以與源極或汲極電極142b直接地接觸。
注意，在圖1A及1B中，用以連接金屬化合物區124至源極或汲極電極142b的電極126以及用以連接源極或汲極電極142b至佈線156的電極154彼此重疊。換言之，作為電晶體160的源極電極或汲極電極之電極126與電晶體162的源極或汲極電極142b相接觸於其中之區域與電晶體162的源極或汲極電極142b接觸連接一個記憶胞至另一個記憶胞的佈線156於其中之區域相重疊。此配置允許集成度增加。
<半導體裝置的製造方法>
接著，將說明半導體裝置的製造方法實施例。首先， 將參考圖2A至2D及圖3A至3D，說明下部中電晶體160的製造方法，然後，將參考圖4A至4D及圖5A至5C，說明上部中電晶體162和電容器164的製造方法。
<下部中的電晶體製造方法>
首先，製備包含半導體材料的基板100(請參見圖2A)。關於包含半導體材料的基板100，舉例而言，使用矽、碳化矽、等等製成的單晶半導體基板或多晶半導體基板；矽鍺等製成的化合物半導體基板；SOI基板；等等。此處，說明使用單晶矽基板作為包含半導體材料的基板100的實施例。注意，一般而言，「SOI基板」也意指包含矽以外的材料之半導體層設於絕緣表面上的基板。換言之，包含於「SOI」基板中的半導體層不限於矽層。此外，SOI基板可以是具有半導體層設於例如玻璃基板等絕緣基板上而以絕緣層介於其間的結構。
矽或類似者之單晶半導體基板特別較佳作為包含半導體材料的基板100，在此情形中，增加半導體裝置的讀取操作速度。
在基板100上形成保護層102，作為用於形成元件隔離絕緣層的掩罩(請參見圖2A)。關於保護層102，舉例而言，使用氧化矽、氮化矽、氧氮化矽、等等形成的絕緣層。注意，在此步驟之前或之後，施予n型導電率的雜質元素或施予p型導電率的雜質元素可以添加至基板100以控制電晶體的臨界電壓。在包含矽作為基板100中的半導 體材料的情形中，使用磷、砷、等等作為施予n型導電率的雜質元素。相反地，使用硼、鋁、鎵、等等作為施予p型導電率的雜質。
接著，使用保護層102作為掩罩，藉由蝕刻，去除未由保護層102覆蓋的區域中(亦即，在曝露的區域中)的部份基板100。因此，形成與其它半導體區隔離的半導體區104(請參見圖2B)。關於蝕刻，較佳執行乾式蝕刻，但是，可以執行濕式蝕刻。視要被蝕刻的材料而適當地選取蝕刻氣體或蝕刻劑。
然後，形成絕緣層以覆蓋半導體區104，以及，選擇性地去除與半導體區104重疊的區域中的絕緣層，因而形成元件隔離絕緣層106(請參見圖2C)。絕緣層由氧化矽、氮化矽、氧氮化矽、等等製成。為了去除絕緣層，使用蝕刻處理及例如化學機械拋光(CMP)等拋光處理、等等中的任何處理。注意，在形成半導體區104之後或是在形成元件隔離絕緣層106之後，去除保護層102。
注意，關於元件隔離絕緣層106的形成方法，也可以使用導入氧等以形成絕緣區的方法以及絕緣層被選擇性地去除的方法。
接著，在半導體區104的表面上形成絕緣層，以及，在絕緣層上形成含有導電材料的層。
絕緣層稍後作為閘極絕緣層，以及，舉例而言，對半導體區104的表面執行熱處理(例如，熱氧化處理、熱氮化處理、等等)。可以使用高密度電漿處理以取代熱處 理。舉例而言，使用例如He、Ar、Kr、或Xe等稀有氣體與氧、氧化氮、氨、氮、和氫中任何氣體的混合氣體，執行高密度電漿處理。無需多言，可以使用CVD法、濺射法、等等，以形成絕緣層。絕緣層較佳具有單層結構或疊層結構，單層結構或疊層結構包括含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSixOy(x>0，y>0))、添加氮的鋁酸鉿(HfAlxOy(x>0，y>0))、等等的膜。舉例而言，絕緣層的厚度大於或等於1nm且小於或等於100nm(含)，較佳為大於或等於10nm且小於或等於50nm。
使用例如鋁、銅、鈦、鉭、或鎢等金屬材料，以形成含有導電材料的層。使用例如多晶矽等半導體材料，以形成含有導電材料的層。對於形成含有導電材料的層之方法並無特別限定，以及，可以使用例如蒸鍍法、CVD法、濺射法、或旋轉塗敷法等各種膜形成方法。注意，在本實施例中，說明使用金屬材料以形成含有導電材料的層之情形的實施例。
之後，選擇性地蝕刻絕緣層及含有導電材料的層，因而形成閘極絕緣層108a和閘極電極110a(請參見圖2C)。
接著，將磷(P)、砷(As)、等等添加至半導體區104，因而形成通道形成區116和雜質區120(請參見圖2D)。注意，雖然此處添加磷或砷以製造n通道電晶體， 但是，在製造p通道電晶體的情形中，可以添加例如硼(B)或鋁(Al)等雜質元素。此處，適當地設定添加的雜質濃度，在半導體元件高度微小化的情形中，較佳的是增加添加的雜質之濃度。
注意，在閘極電極110的週圍中形成側壁絕緣層以形成添加不同濃度的雜質元素之雜質區。
接著，形成金屬層122以覆蓋閘極電極110、雜質區120、等等(請參見圖3A)。以例如真空蒸鍍法、濺射法、或旋轉塗敷法等各種膜形成方法，以形成金屬層122。較佳的是，使用與含於半導體區104中的半導體材料反應成為低電阻金屬化合物的金屬材料，以形成金屬層122。此金屬材料的實施例包含鈦、鉭、鎢、鎳、鈷、及鉑。
接著，執行熱處理，因而金屬層122與含於半導體區104中的半導體材料反應。因此，形成與雜質區120接觸之金屬化合物區124(請參見圖3A)。注意，在使用多晶矽等形成閘極電極110的情形中，在與金屬層122接觸的閘極電極110的區域中也形成金屬化合物區。
關於熱處理，舉例而言，使用閃光燈照射。雖然，無需多言，可以使用另一種熱處理方法，但是，為了在形成金屬化合物時增進化學反應的控制力，較佳使用可以在極短時間內達成熱處理的方法。注意，藉由金屬材料與半導體材料的反應，以形成金屬化合物區，所述金屬化合物區具有充份高的導電率。金屬化合物區的形成充份地降低電 阻及增進元件特徵。注意，在形成金屬化合物區124之後，去除金屬層122。
接著，在與部份金屬化合物區124重疊的區域中形成電極126(請參見圖3B)。舉例而言，以形成含有導電材料的層、然後選擇性地蝕刻含有材料的層之方式，以形成電極126。使用例如鋁、銅、鈦、鉭、或鎢等金屬材料，以形成含有導電材料的層。使用例如多晶矽等半導體材料，以形成含有導電材料的層。對於含有導電材料的層之形成方法並無特別限定，可以使用例如蒸鍍法、CVD法、濺射法、或旋轉塗敷法等各種膜形成方法。
注意，在形成絕緣層128和130之後，替代地形成電極126以填充形成於絕緣層128和絕緣層130中的開口而抵達化合物區124。
在該情形中，舉例而言，能夠使用一種方法，其中，以PVD法，在包含開口的區域中形成薄的鈦膜，並且，以CVD法形成薄的氮化鈦膜，然後，形成鎢膜以填充開口。此處，由PVD法形成的鈦膜具有減少形成於有鈦膜形成於上之表面上的氧化物膜(例如，自然氧化物膜)之功能，因而降低與下電極等(此處為金屬化合物區124)的接觸電阻。在鈦膜形成後形成的氮化鈦膜具有防止導電材料擴散的障壁功能。在形成鈦、氮化鈦、或類似者的障壁膜之後，以電鍍法形成銅膜。
接著，形成層間絕緣層128和絕緣層130以覆蓋上述步驟中形成的元件(請參見圖3C)。由包含例如氧化 矽、氧氮化矽、氮化矽、或氧化鋁等無機絕緣材料之材料，以形成絕緣層128和絕緣層130。使用低介電常數(低k)材料，特別較佳形成絕緣層128和絕緣層130，在此情形中，可以充份地降低導因於重疊電極或佈線的電容。注意，使用此材料形成的多孔絕緣層可以作為絕緣層128和絕緣層130。多孔絕緣層比具有高密度的絕緣層具有更低的介電常數；因此，可以進一步降低導因於電極或佈線的電容。此外，使用例如聚醯亞胺或丙稀酸等有機絕緣材料形成絕緣層128和絕緣層130。注意，雖然此處使用層間絕緣層128和絕緣層130的疊層結構，但是，本發明的一個實施例不限於此。也可以使用單層結構、或二或更多層的疊層結構。
經由上述步驟，藉由使用包含半導體材料的基板100(請參見圖3C)，製造電晶體160。以此方式製造的電晶體160能夠高速操作。因此，當電晶體作讀取電晶體時，可以高速地讀取資料。
之後，對絕緣層128和絕緣層130執行CMP處理，作為電晶體162和電容器164形成前的處理，因而曝露閘極電極110和電極126的上表面。關於使閘極電極110和電極126的上表面曝露之處理，可以使用蝕刻處理等以替代(或結合)CMP處理。注意，較佳的是儘可能地平坦化絕緣層128和絕緣層130的表面，以增進電晶體162的特徵。
注意，在上述步驟之前及之後，可以進一步地形成電 極、佈線、半導體層、絕緣層。舉例而言，使用絕緣層與導電層堆疊的多層佈線結構作為佈線結構，因而可以取得高度集成的半導體裝置。
<上部中的電晶體製造方法>
接著，在閘極電極110、電極126、絕緣層128、絕緣層130、等等之上形成導電層，然後選擇性地蝕刻導電層，因而形成源極或汲極電極142。
以例如濺射法等PVD法、或例如電漿CVD法等CVD法，形成導電層。關於用於導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢之元素；含有任何這些元素作為成分的合金；或類似者。
導電層可以具有單層結構或包含二或更多層的疊層結構。舉例而言，導電層可為鈦膜或氮化鈦膜的單層結構、具有含矽的鋁膜之單層結構、鈦膜堆疊於鋁膜上之雙層結構、鈦膜堆疊於氮化鈦膜上之雙層結構、或鈦膜、鋁膜、及鈦膜依序堆疊的三層結構、等等。注意，在導電層具有鈦膜或氮化鈦膜的單層結構之情形中，具有導電層容易處理成具有錐狀的源極或汲極電極142a和源極或汲極電極142b。
或者，使用導電金屬氧化物，以形成導電層。關於導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在某些情形中縮寫為ITO)、氧化銦-氧 化鋅合金(In2O3-ZnO)、或是包含矽或氧化矽的任何這些金屬氧化物材料。
將導電層較佳地蝕刻成源極或汲極電極142a和源極或汲極電極142b的邊緣部份成為錐狀的。此處，較佳的是，舉例而言，錐角大於或等於30°且小於或等於60°。源極或汲極電極142a和源極或汲極電極142b被蝕刻成具有錐邊緣部份；因此，增進由稍後形成的閘極絕緣層146達成的覆蓋率及防止其斷裂。
上部中電晶體的通道長度(L)由源極或汲極電極142a的下邊緣部份與源極或汲極電極142b的下邊緣部份之間的距離來決定。注意，在用於形成通道長度(L)短於25nm的電晶體之掩罩的曝光中，較佳的是波長短至數奈米至數十奈米的極端紫外光。在藉由極端紫外光的曝光中，解析度高且聚焦深度大。因此，稍後完成的電晶體的通道長度(L)大於或等於10nm且小於或等於1000nm(1μm)，因此，電路的操作速度可以增加。此外，微小化能夠降低半導體裝置的耗電。
注意，可以在絕緣層128與絕緣層130之上設置作為基底的絕緣層。以PVD法、CVD法、或類似方法，形成絕緣層。
接著，分別在源極或汲極電極142a和源極或汲極電極142b之上形成絕緣層143a和絕緣層143b(請參見圖4B)。形成覆蓋源極或汲極電極142a和源極或汲極電極142b之絕緣層、然後選擇性地蝕刻絕緣層，以形成絕緣 層143a和絕緣層143b。絕緣層143a和絕緣層143b形成為重疊稍後要被形成的部份閘極電極。當設置此絕緣層時，在閘極電極與源極或汲極電極之間的電容可以降低。
使用包含例如氧化矽、氧氮化矽、氮化矽、或氧化鋁等無機絕緣材料之材料，以形成絕緣層143a和絕緣層143b。使用低介電常數(低k)材料，特別較佳地形成絕緣層143a和絕緣層143b，在此情形中，可以充份地降低閘極電極與源極或汲極電極之間的電容。注意，使用此材料形成的多孔絕緣層可以作為絕緣層143a和絕緣層143b。多孔絕緣層比具有高密度的絕緣層具有更低的介電常數；因此，可以進一步降低閘極電極與源極或汲極電極之間的電容。
以降低閘極電極與源極或汲極電極之間的電容之觀點而言，形成絕緣層143a和絕緣層143b是較佳的。但是，可以使用未設置絕緣層的結構。
接著，形成氧化物半導體層以覆蓋源極或汲極電極142a和源極或汲極電極142b，然後，選擇性地蝕刻氧化物半導體層，因而形成氧化物半導體層144(請參見圖4C)。
使用四元素金屬氧化物之以In-Sn-Ga-Zn-O為基礎的材料；三元素金屬氧化物之以In-Ga-Zn-O為基礎的材料、以In-Sn-Zn-O為基礎的材料、以In-Al-Zn-O為基礎的材料、以Sn-Ga-Zn-O為基礎的材料、以Al-Ga-Zn-O為基礎的材料、或以Sn-Al-Zn-O為基礎的材料；二元素金 屬氧化物之以In-Zn-O為基礎的材料、以Sn-Zn-O為基礎的材料、以Al-Zn-O為基礎的材料、以Zn-Mg-O為基礎的材料、以Sn-Mg-O為基礎的材料、或以In-Mg-O為基礎的材料；或單一元素金屬氧化物之以In-O為基礎的材料、以Sn-O為基礎的材料、以Zn-O為基礎的材料、等等。
特別是，以In-Ga-Zn-O為基礎的氧化物半導體材料當無電場時具有足夠高的電阻；因此，可以充份降低關閉狀態電流。此外，也具有高場效遷移率，所以，以In-Ga-Zn-O為基礎的氧化物半導體材料適用於半導體裝置。
以In-Ga-Zn-O為基礎的氧化物半導體材料的典型實施例以InGaO3(ZnO)m(m>0)表示。此外，當使用M取代Ga時，有以InMO3(ZnO)m(m>0)表示的氧化物半導體材料。此處，M代表選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、等等的其中之一或更多金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co、或類似者。注意，上述成份為從結晶結構導出且僅為實施例。
關於用於以濺射法形成氧化物半導體層144的靶材，較佳使用In對Ga和Zn的成份比為1：x：y(x是大於或等於0且y是大於或等於0.5且小於或等於5)之靶材。舉例而言，使用In2O3對Ga2O3和ZnO的成份比為1：1：2[莫耳比](x=1,y=1)的靶材。或者，使用In2O3對Ga2O3和ZnO的成份比為1：1：1[莫耳比](x=1,y=0.5)的靶材、 In2O3對Ga2O3和ZnO的成份比為1：1：4[莫耳比](x=1,y=2)的靶材、或In2O3對Ga2O3和ZnO的成份比為1：0：2[莫耳比](x=0,y=1)的靶材。
在本實施例中，以用於膜形成的以In-Ga-Zn-O為基礎的氧化物半導體靶材，以濺射法形成氧化物半導體層。
較佳的是，含於用於膜形成的氧化物半導體靶材中的金屬氧化物半導體具有80%或更大的相對密度，較佳為95%或更多，更佳為99.9%或更大。藉由使用具有高相對密度的用於形成氧化物半導體之靶材，能夠形成具有緻密結構的氧化物半導體層。
形成氧化物半導體層的氛圍較佳的是稀有氣體(典型上為氬)氛圍、氧氛圍、或稀有氣體(典型上為氬)與氧的混合氛圍。具體而言，較佳的是使用例如高純度氣體，其中，例如氫、水、羥基或氫化物等雜質被去除至其濃度降為1ppm或更低(較佳地，濃度為10ppb或更低)。
在形成氧化物半導體層時，舉例而言，要被處理的物體被固持於維持降壓的處理室中且物體被加熱至其溫度為高於或等於100℃且低於550℃，較佳為高於或等於200℃且低於或等於400℃。或者，形成氧化物半導體層時物體的溫度可為室溫(25℃±10℃)。然後，去除處理室中的濕氣，將氫、水、等等被去除的濺射氣體導入，以及使用上述靶材，以便形成氧化物半導體層144。藉由加熱基板時形成氧化物半導體層，能夠降低氧化物半導體層中的雜質。此外，能夠降低氧化物半導體層導因於濺射的損 傷。為了去除處理室中的濕氣，較佳使用吸附型真空泵。舉例而言，使用低溫泵、離子泵、鈦昇華泵、等等。可以使用設有冷阱的渦輪泵。藉由使用低溫泵或類似者，從處理室中去除氫、水、等等；因此，可以降低氧化物半導體層中的雜質濃度。
舉例而言，在下述條件下，形成氧化物半導體層：物體與靶材之間的距離為170mm，壓力為0.4Pa，直流(DC)電力為0.5kW，以及氛圍為氧(氧：100%)氛圍、氬(氬：100%)、或氧及氬的混合氛圍。由於脈衝式直流(DC)電源可以降低粉末物質(也稱為粒子或灰塵)以及降低膜厚分佈，所以較佳的是使用脈衝式直流(DC)電源。氧化物半導體層的厚度為大於或等於1nm且小於或等於50nm，較佳為大於或等於1nm且小於或等於30nm，更佳為大於或等於1nm且小於或等於10nm。藉由具有此厚度的氧化物半導體層，可以抑制隨著微小化發生的短通道效應。注意，氧化物半導體層的適當厚度視所使用的氧化物半導體材料、半導體裝置用途等等而定，因此，可以根據材料、用途、等等而適當地選擇厚度。
注意，在以濺射法形成氧化物半導體層之前，較佳的是執行反向濺射以便去除附著於形成的氧化物半導體層的表面(例如，絕緣層130的表面)的灰塵，在反向濺射中，藉由導入的氬氣以產生電漿。此處，反向濺射係一方法，與離子撞擊濺射靶材的一般濺射相對地，其係使離子 撞擊要被處理的基板的表面，以修改表面。使離子撞擊要被處理的表面之方法的實施例是在氬氛圍中將高電頻電壓施加至表面以便在接近基板處產生電漿。注意，可以使用氮氛圍、氦氛圍、氧氛圍或類似者以取代氬氛圍。
之後，對氧化物半導體層較佳執行熱處理(第一熱處理)。藉由第一熱處理，去除氧化物半導體層中的過量氫(包含水及羥基)，增進氧化物半導體層的結構、以及降低能隙中的缺陷狀態。舉例而言，第一熱處理的溫度等於或高於300℃且低於550℃的溫度，或高於或等於400℃且低於或等於550℃。
舉例而言，以下述方式執行熱處理：將要熱處理的物體導入使用電阻式加熱元件等的電熱爐中，然後，在450℃下，在氮氛圍中，加熱一小時。在第一熱處理期間，氧化物半導體層未曝露於空氣，以防止水和氫進入。
熱處理設備不限於電熱爐，可以是以來自例如受熱氣體等媒介的熱傳導或熱輻射來加熱要被處理的物品之設備。舉例而言，使用例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將要被處理的物體加熱。GRTA設備是使用高溫氣體以執行熱處理之設備。關於氣體，使用不會與熱處理要被處理的物體反應之惰性氣體，例如氮或例如氬等稀有氣體。
舉例而言，關於第一熱處理，執行GRTA處理，其中，將物體置於受加熱的惰性氣體氛圍中加熱數分鐘、然後自惰性氣體氛圍取出。GRTA製程能夠在短時間內取得高溫熱處理。此外，即使當溫度超過物體的溫度上限時，仍然能夠使用GRTA製程。注意，在製程期間，惰性氣體可以換成含氧的氣體。這是因為藉由在含氧的氛圍中執行第一熱處理，可以降低導因於氧空乏之能量隙中的缺陷。
注意，關於惰性氣體氛圍，較佳的是使用含氮或稀有氣體(例如，氦、氖、氬、或類似者)作為主成份及未含有水、氫、等等的氛圍。舉例而言，被導入至熱處理設備之氮或例如氦、氖、或氬等稀有氣體之純度為大於或等於6N(99.9999%)，較佳為大於或等於7N(99.99999%)(亦即，雜質濃度為小於或等於1ppm，較佳為低於或等於0.1ppm)。
在任何情形中，藉由第一熱處理降低雜質以便取得i型(本質的)或實質上i型的氧化物半導體層。因此，能夠取得具有優良特徵的電晶體。
由於具有去除氫、水、等等的效果，上述熱處理(第一熱處理)也稱為脫水處理、脫氫處理、等等。舉例而言，在形成氧化物半導體層後、在形成閘極絕緣層之後、或在形成閘極電極之後，執行脫水處理或脫氫處理。可以執行一次或多次此脫水處理或脫氫處理。
在上述熱處理之前或之後，執行氧化物半導體層的蝕刻。雖然以元件微小化的觀點而言，乾式蝕刻是較佳的， 但是，也可以使用濕式蝕刻。可以視要被蝕刻的材料而適當地選取蝕刻氣體及蝕刻劑。注意，在元件中的漏電不是問題的情形中，氧化物半導體層不必被處理成島狀氧化物半導體層。
接著，形成要與氧化物半導體層144接觸的閘極絕緣層146。之後，在閘極絕緣層146之上，在與氧化物半導體層144重疊的區域中形成閘極電極148a，並且，在與源極或汲極電極142a重疊的區域中形成電極148b(請參見圖4D)。
以CVD法、濺射法、等等，形成絕緣層146。閘極絕緣層較佳形成至包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSixOy(x>0，y>0))、添加氮的鋁酸鉿(HfAlxOy(x>0，y>0))、等等。閘極絕緣層146可以具有單層結構或疊層結構。對於閘極絕緣層146的厚度並無特別限定；但是，在半導體裝置微小化的情形中，較佳使閘極絕緣層146減薄至確保電晶體的操作。舉例而言，在使用氧化矽的情形中，閘極絕緣層146的厚度大於或等於1nm且小於或等於100nm，較佳為大於或等於10nm且小於或等於50nm。
當閘極絕緣層如上述中一般薄時，造成導因於穿隧效應等的閘極漏電的問題。為了解決閘極漏電問題，較佳的是，使用例如氮化鉿、氧氮化矽、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSixOy (x>0，y>0))、或添加氮的鋁酸鉿(HfAlxOy(x>0，y>0))。以高k材料用於閘極絕緣層146，增加閘極絕緣層146的厚度以防止閘極漏電以及同時維持電特徵。注意，閘極絕緣層146可以具有含高k材料的膜與氧化矽、氮化矽、氧氮化矽、氧氮化矽、氮氧化矽、氧化鋁、等等的膜之疊層結構。
在形成閘極絕緣層146之後，在惰性氣體氛圍或氧氛圍中，較佳執行第二熱處理。第二熱處理的溫度高於或等於200℃且低於或等於450℃，較佳為高於或等於250℃且低於或等於350℃。舉例而言，在氮氛圍中，以250℃執行第二熱處理一小時。第二熱處理可以降低電晶體的電特徵變異。此外，在閘極絕緣層146含氧的情形中，氧供應至氧化物半導體層144以填充氧化物半導體層144中的氧空乏，因而形成i型(本質的)或實質上i型的氧化物半導體層。
注意，雖然在本實施例中是在形成閘極絕緣層146之後執行第二熱處理，但是，第二熱處理的時機不限於此。舉例而言，可以在形成閘極電極之後執行第二熱處理。或者，接續在第一熱處理之後，執行第二熱處理，第一熱處可以是第二熱處理的二倍，或者第二熱處理可以是第一熱處理的二倍。
如上所述般使用第一熱處理及第二熱處理的至少其中之一，因而純化氧化物半導體層144，以便儘可能地防止不是氧化物半導體的主成份之雜質被包含於其中。
以導電層形成在閘極絕緣層146上、然後被蝕刻之方式，形成閘極電極148a和電極148b。以濺射法為代表的PVD法、或是例如電漿CVD法等CVD法，形成要成為閘極電極148a和電極148b的導電層。細節類似於源極或汲極電極142a等等；因此，可參考其詳細說明。
接著，在閘極絕緣層146、閘極電極148a、和閘極電極148b之上形成絕緣層150和絕緣層152(請參見圖5A)。以PVD法、CVD法、等等，形成絕緣層150和152。絕緣層150和絕緣層152由包含例如氧化矽、氧氮化矽、氮化矽、氧化鉿、或氧化鋁等材料所形成。
注意，絕緣層150和絕緣層152較佳由低介電常數材料所形成或是具有低介電常數結構(例如多孔結構)。絕緣層150和絕緣層152的介電常數降低，因而在佈線或電極之間產生的電容可以降低，造成更高速操作。
注意，雖然在本實施例中使用絕緣層150及絕緣層152的疊層結構，但是，本發明的一個實施例不限於此。也可以使用單層結構或二或更多層的疊層結構。或者，可以省略絕緣層。
注意，絕緣層152較佳形成為具有平坦表面。藉由形成具有平坦化表面的層間絕緣層152，即使在半導體裝置微小化的情形中，電極、佈線、等等仍然有利地形成於層間絕緣層152中。以例如化學機械拋光(CMP)等方法，平坦化層間絕緣層152。
接著，在閘極絕緣層146、絕緣層150、及絕緣層 152中形成抵達源極或汲極電極142b的開口(請參見圖5B)。使用掩罩等，藉由選擇性蝕刻，以形成開口。
此處，在與電極126重疊的區域中，較佳形成開口。在此區域中形成開口，因而能夠抑制導因於電極的接觸區之元件面積的增加。換言之，增加半導體裝置的集成度。
之後，在開口中形成電極154，在絕緣層152之上形成要與電極154接觸的佈線156(請參見圖5C)。
舉例而言，在包含開口的區域中，以PVD法、CVD法、等等，形成導電層，然後，藉由蝕刻處理、CMP、等等，去除部份導電層，以形成電極154。
具體而言，能夠採用一種方法，其中，舉例而言，在包含開口的區域中，以PVD法形成薄鈦膜、以CVD法形成薄的氮化鈦膜、然後形成鎢膜以填充開口。此處，以PVD法形成的鈦膜具有減少形成於有鈦膜形成於其上的表面上的氧化物膜(例如，自然氧化物膜)的功能，以降低與下電極等的接觸電阻(此處，源極或汲極電極142b)。在形成鈦膜之後形成的氮化鈦膜具有防止導電材料擴散的障壁功能。在形成鈦、氮化鈦、或類似者的障壁膜之後，以電鍍法形成銅膜。
注意，在藉由去除部份導電層以形成電極154的情形中，較佳執行處理，使得表面平坦化。舉例而言，在包含開口的區域中形成薄的鈦膜或薄的氮化鈦膜，然後形成鎢膜以填充開口，去除鎢膜、鈦膜、氮化鈦膜等的不需要部份，同時以後續的CMP處理來增加表面的平坦性。以此 方式平坦化包含電極154的表面，因而在稍後的步驟中有利地形成電極、佈線、絕緣層、半導體層、等等。
以例如濺射法等PVD法、或是例如電漿CVD法等CVD法來形成導電層、然後將導電層圖案化之方式，形成佈線156。關於用於導電層的材料，使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；含有任何這些元素作為成份的合金；等等。可以使用錳、鎂、鋯、鈹、釹、或鈧中的任意者、或是含有這些元素中的二或更多元素的組合之材料。細節與源極或汲極電極142a等的細節類似。
經由上述步驟，完成包含純化的氧化物半導體層144之電容器164和電晶體162(請參見圖5C)。
由於本實施例中所示的電晶體162中氧化物半導體層144純化，所以，其氫濃度低於5×1019原子/cm3，較佳為低地於5×1018原子/cm3，更佳為低於5×1017原子/cm3。此外，氧化物半導體層144的載子濃度(例如，低於1×1012/cm3，更佳低地於1.45×1011/cm3)遠低於典型的矽晶圓(添加例如小量磷或硼等雜質元素的矽晶圓)的載子濃度(約1×1014/cm3)。因此，電晶體162的關閉狀態電流充份低。舉例而言，在室溫(25℃)下的關閉狀態電流(此處，每微米(μm)的通道寬度之電流)低於或等於100zA(1zA(介安培))是1×10-21A)，較佳為低於或等於10zA。
藉由使用純化的本質的氧化物半導體層144，充份地降低電晶體的關閉狀態電流。此外，藉由使用此電晶體， 以取得能夠很長時間固持儲存的資料之半導體裝置。
電極126及電極154形成為彼此重疊，因而抑制導因於電極的接觸區之元件面積的增加；因此，進一步增加集成度。此外，在本實施例中所述的半導體裝置中，共用佈線；因此，取得具有充份增加的集成度之半導體裝置。
本實施例中所述的結構、方法、等等能夠與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例2)
在本實施例中，將參考圖6A和6B、圖7A至7H、及圖8A至8E，說明根據本發明之另一實施例的半導體裝置之結構及製造方法。
<半導體裝置的剖面結構及平面結構>
圖6A及6B顯示根據本實施例之半導體裝置的結構實例。圖6A是半導體裝置的剖面視圖。圖6B是半導體裝置的平面視圖。此處，圖6A對應於圖6B中的C1-C2和D1-D2剖面。圖6A及6B中所示的半導體裝置包含電晶體560及電晶體562，電晶體560在其下部包括第一半導體材料，電晶體562在其上部包括第二半導體材料。此處，較佳的是第一半導體材料及第二半導體材料彼此不同。舉例而言，第一半導體材料是非氧化物半導體的材料(例如，矽)，第二半導體材料是氧化物半導體。包含非氧化物半導體的半導體材料之電晶體容易以高速操作。相 對地，包含氧化物半導體的電晶體因其特徵而能長時間地固持電荷。
雖然這二個電晶體都是n通道電晶體，但是，無需多言，可以使用p通道電晶體。本發明的技術特點在於在電晶體162中使用例如氧化物半導體等使關閉狀態電流充份降低的材料，以固持資料。因此，無需將例如半導體裝置的材料、結構、等特定條件限定於此處所述。
圖6A及6B中所示的電晶體560包含設於基底基板500之上的半導體層中的通道形成區526；雜質區528，係設置成將通道形成區526夾於其間；閘極絕緣層522a，係設置於通道形成區526上；以及，閘極電極524a，係設置於閘極絕緣層522a之上。換言之，圖6A及6B中所示的電晶體560與圖1A及1B中所示的電晶體160之間的差異的其中之一在於通道形成區是否形成於基底基板500之上的半導體層中。也可以說，差異在於使用半導體基板或SOI基板。注意，為便於說明，源極電極和汲極電極未顯示於圖式中的電晶體可以稱為電晶體。
電極530係連接至電晶體中的部份雜質區528。此處，電極530用作為電晶體560的源極電極或汲極電極。絕緣層532及絕緣層534設置成覆蓋電晶體560。注意，較佳的是，如圖6A和6B所示，電晶體560未包含側壁絕緣層以增加集成度。另一方面，在電晶體560的特徵優先的情形中，可以在閘極電極524a的側表面上設置側壁絕緣層，並且，雜質區528可以均在與側壁絕緣層重疊的 區域中包含具有不同雜質濃度的區域。
圖6A和6B中的電晶體與圖1A及1B中的電晶體162相同。換言之，圖6A和6B中的電晶體562包含：源極或汲極電極542a和源極或汲極電極542b，係設於絕緣層534之上；氧化物半導體層544，係電連接至源極或汲極電極542a和源極或汲極電極542b；閘極絕緣層546覆蓋源極或汲極電極542a、源極或汲極電極542b、及氧化物半導體層544；閘極電極548a，係設於閘極絕緣層546之上而與氧化物半導體層544重疊；絕緣層543a，係設於源極或汲極電極542a與氧化物半導體層144之間且與閘極電極548a重疊的區域中；絕緣層543b，係設於源極或汲極電極542b與氧化物半導體層544之間且與閘極電極548a重疊的區域中。注意，雖然較佳的是設置絕緣層543a和絕緣層543b以降低源極或汲極電極與閘極電極之間的電容，但是，並不一定要設置絕緣層543a和絕緣層543b。
此外，圖6A及6B中的電容器564與圖1A及1B中的電容器164相同。換言之，圖6A及6B中的電容器564包含源極或汲極電極542a、氧化物半導體層544、閘極絕緣層546、以及電極548b。也就是說，源極或汲極電極542a作為電容器564的電極的其中之一，電極548b作為電容器564的另一個電極。其它細節可以參考上述實施例。
在此方面，圖6A與圖1A相同：絕緣層550係設於 電晶體562及電容器564之上；絕緣層552係設於絕緣層550之上；電極554係設於形成在閘極絕緣層546、絕緣層550、及絕緣層552中的開口中；以及，佈線556係設在絕緣層552之上以便連接至電極554。
<SOI基板的製造方法>
接著，參考圖7A至7H，說明用於製造上述半導體裝置的SOI基板之製造方法的實施例。
首先，製備基底基板500(請參考圖7A)。關於基底基板，使用絕緣體形成的基板。關於其具體實施例，可為下述：電子產業中使用的各種玻璃基板，例如矽酸鋁玻璃、硼矽酸鋁玻璃、及硼矽酸鋇玻璃製成的玻璃；石英玻璃；陶瓷玻璃；及藍寶石玻璃。或者，使用含有氮化矽及氮化鋁作為主成份且其熱膨脹係數接近矽的熱膨脹係數之陶瓷基板。
或者，可以使用例如單晶矽基板或單晶鍺基板等半導體基板作為基底基板500。在使用此半導體基板作為基底基板500的情形中，相較於使用玻璃基板等的情形中，熱處理溫度上限提高，允許容易取得高品質的SOI基板。此處，關於半導體基板，可以使用太陽能等級的矽(SOG-Si)基板等等。或者，可以使用多晶半導體基板。當使用太陽能等級矽基板、多晶矽半導體基板、等等時，相較於使用單晶矽基板等的情形，使製造成本降低。
在本實施例中，說明使用玻璃基板作為基底基板500 的情形。當使用尺寸增加且不昂貴的玻璃基板作為基底基板500時，可以降低成本。
較佳的是預先清洗基底基板500的表面。具體而言，基底基板500受到氫氯酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、氫氧化銨混合物(APM)、稀釋的氫氟酸(DHF)、FPM(氫氟酸、過氧化氫水、及純水的混合溶液)、或類似者之超音波清洗。經由此清洗處理，增進基底基板500的表面平坦度且去除餘留於基底基板500的表面上的研磨粒子。
接著，在基底基板500的表面上形成含氮層502(舉例而言，包含例如氮化矽(SiN)膜或氮氧化矽(SiNxOy(x>y)膜)等含氮的絕緣膜的層)(請參見圖7B)。以CVD法、濺射法、等等，形成含氮層502。
在本實施例中形成的含氮層502作為用以接合單晶半導體層的層(亦即，接合層)。含氮層502也作為障壁層，用以防止例如鈉(Na)等含於基底基板中的雜質擴散至單晶半導體層中。
如上所述，由於在本實施例中使用含氮層502用作為接合層，所以，較佳的是，含氮層502形成為具有某種程度的表面平坦性。具體而言，形成含氮層502，以致於其具有0.5nm或更小的平均表面粗糙度(Ra，也稱為算術平均偏差)及0.60nm或更低的均方根表面粗糙度(Rms)，較佳的是，0.35nm或更低的平均表面粗糙度及0.45nm或更低的均方根表面粗糙度。注意，舉例而言， 以對10μm×10μm的區域執行測量而取得的值用於上述平均表面粗糙度及均方根表面粗糙度。厚度在10nm至200nm的範圍，較佳為在50nm至100nm的範圍。藉由此高度的表面平坦性，可以防止單晶半導體層的缺陷接合。
接著，製備接合基板。此處，使用單晶半導體基板510作為接合基板(請參見圖7C)。注意，雖然此處使用單晶基板作為接合基板，但是，接合基板無須侷限於單晶基板。
關於單晶半導體基板510，舉例而言，可以使用例如單晶矽基板、單晶鍺基板、或單晶矽鍺基板等由14族元素所形成的單晶半導體基板。或者，使用砷化鎵、磷化銦、或類似者形成的化合物半導體基板。商用矽基板典型上為直徑5吋(約125mm)、6吋(約150mm)、8吋(約200mm)、12吋(約300mm)、及16吋(約400mm)的圓形狀。注意，單晶半導體基板510的形狀不限於圓形，單晶半導體基板510可為被處理成例如長方形等形狀的基板。此外，以柴可斯基(CZ)法或浮動區(FZ)法，形成單晶半導體基板510。
在單晶半導體基板510的表面上形成氧化物膜512(請參見圖7D)。慮及污染物的去除，較佳的是，在氧化物膜512形成之前，以氫氯酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、氫氧化銨混合物(APM)、稀釋的氫氟酸(DHF)、氫氟酸、過氧化 氫水、及純水的混合溶液(FPM)、或類似者，清洗單晶半導體基板510的表面。或者，交替地排放稀釋的氫氟酸及臭氧水以用於清洗。
舉例而言，使用氧化矽膜、氧氮化矽膜、等等，以形成氧化物膜512至具有單層結構或疊層結構。關於用於形成氧化物膜512的方法，可以使用熱氧化法、CVD法、濺射法、等等。在以CVD法形成氧化物膜512的情形中，使用例如四甲氧矽(縮寫：TEOS)(化學式：Si(OC2H5)4)等有機矽烷，較佳形成氧化矽膜，以便取得有利結合。
在本實施例中，對單晶半導體基板510執行熱氧化處理，以形成氧化物膜512(此處，SiOx膜)。在添加鹵素的氧化氛圍中，較佳執行熱氧化處理。
舉例而言，在添加氯(C1)的氧化氛圍中，執行單晶半導體基板510的熱氧化處理，因而經由氯氧化而形成氧化物膜512。在該情形中，氧化物膜512是含有氯原子的膜。藉由此氯氧化，捕捉非本質的雜質之重金屬(例如，Fe、Cr、Ni、Mo、等等)，以及形成金屬的氯化物，然後將其移至外部；因此，降低單晶半導體基板510的污染。此外，在基底基板500與單晶半導體基板510彼此接合之後，例如Na等來自基底基板的雜質被固定，以致於防止單晶半導體基板510的污染。
注意，含於氧化物膜512中的鹵素原子不限於氯原子。氟原子可以含於氧化物膜512中。關於單晶半導體基 板510的表面的氟氧化方法，使用將單晶半導體基板510浸泡於HF溶液中及使其在氧化氛圍中受到熱氧化處理之方法、在添加NF3的氧化氛圍中執行熱氧化處理之方法、等等。
接著，以電場將離子加速以及以離子照射單晶半導體基板510及將離子添加至單晶半導體基板510，因而在單晶半導體基板510中預定深度處形成晶體結構受損的易脆區514(請參見圖7E)。
藉由離子的動能、電荷、入射角、等等，控制形成易脆區514的深度。易脆區514係形成於與離子的平均穿透深度幾乎相同的深度處。因此，要與單晶半導體基板510分離的單晶半導體層之厚度可以由添加離子的深度來控制。舉例而言，可以調整平均穿透深度，以致於單晶半導體層的厚度幾乎大於或等於10nm且小於或等於500nm，較佳的是，大於或等於50nm且小於或等於200nm。
以離子摻雜設備或離子佈植設備，執行上述離子照射處理。關於離子摻雜設備的典型實施例，有非質量分離型設備，其中，執行製程氣體的電漿激發以及以產生的所有種類的離子來照射要被處理的物體。在此設備中，未作質量分離，以電漿的各種離子來照射要被處理的物體。相反地，離子佈植設備是質量分離設備。在離子佈植設備中，執行電漿的各種離子種類的質量分離及以具有預定質量的離子種類來照射要被處理的物體。
在本實施例中，將說明以離子摻雜設備用於添加氫至單晶半導體基板510的實施例。使用含氫的氣體作為源氣體。關於用於照射的離子，將H3 +的比例設定為高的。具體而言，較佳的是H3 +的比例設定為相對於H+、H2 +、及H3 +的總量的比例為50%或更高(更佳地，80%或更高)。藉由高比例的H3 +，可以增進離子照射的效率。
注意，要被添加的離子不限於氫離子。可以添加氦離子等等。此外，要被添加的離子不限於一種離子，可以添加多種離子。舉例而言，在以離子摻雜設備，同時以氫及氦執行照射的情形中，相較於在不同步驟中執行氫及氦的照射之情形，可以降低步驟數目，並且，抑制稍後要執行的單晶半導體層的表面粗糙度增加。
注意，當以離子摻雜設備形成易脆區514時，也可以添加重金屬；但是，經過含有鹵素原子的氧化物膜512而執行離子照射，因此，可以防止導因於重金屬的單晶半導體基板510的污染。
然後，基底基板500及單晶半導體基板510被配置成彼此面對，並且，含氮層502的表面與氧化物膜512係彼此牢固地附著。因此，基底基板500及單晶半導體基板510係彼此接合(請參見圖7F)。
當執行接合時，較佳的是大於或等於0.001N/cm2且小於或等於100N/cm2的壓力，例如大於或等於1N/cm2且小於或等於20N/cm2的壓力被施加至基底基板500的一部份或是單晶半導體基板510的一部份。當藉由施加壓 力而將接合表面製成彼此接近且彼此牢固地貼合時，在含氮層502與氧化物膜512彼此牢固地貼合之部份處產生它們之間的接合，且接合自然地擴散至幾乎整個區域。在凡得瓦力的作用下執行此接合，或者在室溫下執行氫接合。
注意，在單晶半導體基板510與基底基板500彼此接合之前，要被接合的表面較佳受到表面處理。表面處理能夠增進單晶半導體基板510與基底基板500之間的介面處的接合強度。
關於表面處理，可以使用濕式處理、乾式處理、或濕式處理與乾式處理的結合。或者，使用濕式處理結合不同的濕式處理，或是使用乾式處理結合不同的乾式處理。
注意，在接合之後，可以執行用於增加接合強度的熱處理。以易脆區514處不會發生分離的溫度，執行此熱處理(舉例而言，高於或等於室溫且低於400℃的溫度)。或者，執行含氮層502及氧化物膜512的接合並在此範圍的溫度將它們加熱。使用擴散爐、例如電阻式加熱爐等加熱爐、快速熱退火(RTA)設備、微波加熱設備、等等。上述溫度條件僅為實施例，本發明的一個實施例不應被解釋為侷限於此實施例。
接著，執行熱處理以在易脆區分離單晶半導體基板510，因而在基底基板500之上形成單晶半導體層516，而以含氮層502及氧化物膜512介於其間(請參見圖7G)。
注意，較佳的是在分離時的熱處理溫度儘可能低。這 是因為分離時熱處理的溫度愈低，則愈能防止單晶半導體層516的表面粗糙度。具體而言，在分離時的熱處理溫度可以高於或等於300℃且低於或等於600℃，並且，當溫度高於或等於400℃且低於或等於500℃時，熱處理更有效。
注意，在單晶半導體基板510分離之後，單晶半導體層516可以受到500℃或更高溫度的熱處理，以使餘留在單晶半導體層516中的氫濃度降低。
接著，以雷射光照射單晶半導體層516的表面，因此，形成表面平坦度增進且缺陷降低的單晶半導體層518(請參見圖7H)。注意，可以執行熱處理來取代雷射光照射處理。
雖然在本實施例中，在單晶半導體層516分離的熱處理之後，立即執行雷射光照射處理，但是，本發明的一個實施例不應解釋為侷限於此。在依序執行分離單晶半導體層516及用以去除單晶半導體層516的表面之包含很多缺陷的區域之蝕刻處理之後，執行雷射光照射處理。或者，在增進單晶半導體層516的表面平坦性之後，執行雷射光照射處理。注意，蝕刻處理可以是濕式蝕刻或乾式蝕刻。此外，在如上所述執行電射光照射之後，可以執行單晶半導體層516的厚度縮減步驟。為了減少單晶半導體層516的厚度，可以使用乾式蝕刻及濕式蝕刻中的任一者或二者。
經由上述步驟，取得具有有利特徵的包含單晶半導體 層518之SOI基板(請參見圖7H)。
<半導體裝置的製造方法>
接著，將參考圖8A至8E，說明使用SOI基板之半導體裝置，特別是電晶體560的製造方法。注意，圖8A至8E顯示使用以參考圖7A至7H說明的方法所形成的部份SOI基板之半導體裝置的製造方法。
首先，將單晶半導體層518處理成島狀，以便形成半導體層520(請參見圖8A)。注意，在此步驟之前或之後，賦予n型導電率的雜質元素或是賦予p型導電率的雜質元素可以被添加至半導體層，以控制電晶體的臨界電壓。在使用矽作為半導體的情形中，磷、砷、等等可以用作為賦予n型導電率的雜質元素。另一方面，硼、鋁、鎵、等等可以用作為賦予p型導電率的雜質元素。
接著，形成絕緣層522以覆蓋半導體層520，並且，在與至少半導體層520重疊的區域中，於絕緣層522之上形成導電層524(請參見圖8B)。
絕緣層522稍後要成為閘極絕緣層。舉例而言，藉由對半導體層520的表面上形執行熱處理(例如，熱氧化處理、熱氮化處理、等等)，形成絕緣層522。可以執行高密度電漿處理以取代熱處理。舉例而言，使用例如He、Ar、Kr、或Xe等稀有氣體與氧、氧化氮、氨、氮、和氫中任何氣體的混合氣體，執行高密度電漿處理。無需多言，以CVD法、濺射法、等等，以形成絕緣層。絕緣層 較佳具有單層結構或疊層結構，單層結構或疊層結構使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSixOy(x>0，y>0))、添加氮的鋁酸鉿(HfAlxOy(x>0，y>0))、等等的膜。舉例而言，絕緣層的厚度為大於或等於1nm且小於或等於100nm，較佳為大於或等於10nm且小於或等於50nm。
導電層524是要成為閘極電極層。使用例如鋁、銅、鈦、鉭、或鎢等金屬材料，以形成導電層524。使用例如多晶矽等半導體材料，以形成含有導電材料的層。對於形成含有導電材料的層之方法並無特別限定，並且，可以使用例如蒸鍍法、CVD法、濺射法、或旋轉塗敷法等各種膜形成方法。注意，在本實施例中，說明使用金屬材料以形成含有導電材料的層之情形的實施例。
接著，選擇性地蝕刻絕緣層522及導電層524，以便在半導體層520之上形成閘極絕緣層522a和閘極電極524a(請參見圖8C)。視要被蝕刻的材料而適當地選取蝕刻氣體及蝕刻劑。
接著，以閘極電極524a作為掩罩，將賦予一個導電率型的雜質元素添加至半導體層520，以致便成通道形成區526和雜質區528(請參見圖8D)。注意，雖然此處添加磷或砷以形成n通道電晶體，但是，在形成p通道電晶體的情形中，可以添加例如硼(B)或鋁(Al)等雜質元素。此處，適當地設定添加的雜質濃度。此外，在添加雜 質元素之後，執行活化熱處理。
注意，當使用含矽材料以形成半導體層520時，藉由在部份半導體層520中形成矽化物，以形成矽化物區，以便進一步降低源極區和汲極區的電阻。以下述方式形成矽化物區：使金屬接觸半導體層，並且，藉由熱處理(例如，GRTA法、LRTA法、雷射光照射、等等)以使半導體層中的矽與金屬反應。關於矽化物區，舉例而言，可以使用矽化鈷、矽化鎳、等等。在半導體層520薄的情形中，矽化物反應可以進行至半導體層520的底部。關於用以形成矽化物的金屬材料之實例，除了鈷及鎳之外，尚有鈦、鎢、鉬、鋯、鉿、鉭、釩、釹、鉻、鉑、鈀、等等。
接著，在與部份雜質區528重疊的區域中形成電極530。之後，形成絕緣層532及絕緣層534以便覆蓋上述步驟中形成的元件(請參見圖8E)。
舉例而言，以形成含有導電材料的層、然後選擇性地蝕刻含有材料的層之方式，形成電極530。使用例如鋁、銅、鈦、鉭、或鎢等金屬材料，以形成含有導電材料的層。使用例如多晶矽等半導體材料，形成含有導電材料的層。對於含有導電材料的層之形成方法並無特別限定，可以使用例如蒸鍍法、CVD法、濺射法、或旋轉塗敷法等各種膜形成方法。
注意，在形成絕緣層532和534之後，替代地形成電極530以填充形成於絕緣層532和絕緣層534中的開口而抵達雜質區528。
使用例如氧化矽、氧氮化矽、氮化矽、或氧化鋁等無機絕緣材料之材料，以形成絕緣層532和絕緣層534。使用低介電常數(低k)材料，特別較佳地形成絕緣層532和絕緣層534，在此情形中，可以充份地降低導因於重疊電極或佈線的電容。注意，使用此材料形成的多孔絕緣層可以作為絕緣層532和絕緣層534。多孔絕緣層比具有高密度的絕緣層具有更低的介電常數；因此，可以進一步降低導因於電極或佈線的電容。此外，使用例如聚醯亞胺或丙稀酸等有機絕緣材料來形成絕緣層532和絕緣層534。注意，雖然此處使用絕緣層532和絕緣層534的疊層結構，但是，本發明的一個實施例不限於此。也可以使用單層結構、或二或更多層的疊層結構。
經由上述步驟，製造包含SOI基板的電晶體560(請參見圖8E)。包含非氧化物半導體的材料之電晶體560能夠高速操作。因此，當電晶體560作為讀取電晶體時，可以增加讀取速度。此外，使用電晶體560，以形成邏輯電路(也稱為算術電路)。
然後，對絕緣層532和絕緣層534執行CMP處理，以便曝露出閘極電極524a和電極530的上表面(未顯示出)。關於使閘極電極524a和電極530的上表面曝露之處理，可以使用蝕刻處理等來替代(或結合)CMP處理。注意，較佳的是儘可能地平坦化絕緣層532和絕緣層534的表面，以增進稍後製造之電晶體562的特徵。
注意，在上述步驟之前及之後，可以進一步地形成電 極、佈線、半導體層、絕緣層。舉例而言，使用絕緣層與導電層堆疊的多層佈線結構作為佈線結構，因而可以取得高度集成的半導體裝置。
之後，製造電連接至電晶體560的電晶體562和電容器564(請參見圖6A)。由於電晶體562和電容器564的製造方法與電晶體162和電容器164的製造方法相同，所以，此處省略製造方法的說明。關於製造方法的細節，可以參考上述實施例。
本實施例中所述的結構、方法、等等能夠與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例3)
在本實施例中，將參考圖9A和9B、及圖10A至10C，說明根據本發明之另一個實施例的半導體裝置之結構及製造方法。
<半導體裝置的剖面結構及平面結構>
圖9A及9B顯示根據本實施例之半導體裝置的結構實例。圖9A是半導體裝置的剖面視圖。圖9B是半導體裝置的平面視圖。此處，圖9A對應於圖9B中的E1-E2和E1-E2剖面。類似於圖6A及6B中所示的半導體裝置，圖9A及9B中所示的半導體裝置包含電晶體560及電晶體562，電晶體560在其下部包括第一半導體材料，電晶體562在其上部包括第二半導體材料。此處，較佳的 是第一半導體材料及第二半導體材料彼此不同。舉例而言，第一半導體材料是非氧化物半導體的材料(例如，矽)，第二半導體材料是氧化物半導體。包含非氧化物半導體的半導體材料之電晶體容易以高速操作。相對地，包含氧化物半導體的電晶體因其特徵而能長時間地固持電荷。
圖9A及9B中的半導體裝置與圖6A及6B中的半導體裝置之間的差異的其中之一在於連接電晶體560至電晶體562的方法。在圖6A及6B中的半導體裝置中，電極530係形成於與部份雜質區528重疊的區域中，下電晶體560中的雜質區528及上電晶體562中的源極或汲極電極542b經由電極530而彼此電連接。相反地，在圖9A及9B中的半導體裝置中，在上電晶體562中的源極或汲極電極542b直接接觸下電晶體560中的雜質區528。
圖9A及9B中的半導體裝置與圖6A及6B中的半導體裝置之間的另一差異在於連接電晶體562至上佈線556的方法。在圖6A及6B中的半導體裝置中，形成接觸源極或汲極電極542b的電極544，並且，電晶體562的源極或汲極電極542b經由電極554而被電連接至佈線556。相反地，在圖9A及9B中的半導體裝置中，佈線556直接接觸電晶體562的源極或汲極電極542b。也可以說，電晶體562的源極或汲極電極542b與用作為電晶體560的源極或汲極電極之電極530被設置作為圖9A及9B中的一個元件。
注意，在圖9A及9B中，在源極或汲極電極542b與電晶體560之源極區和汲極區的其中之一相接觸於其中的區域與源極或汲極電極542b接觸用以連接一個記憶胞至另一個記憶胞的佈線556於其中的區域相重疊。此配置允許集成度增加。
圖9A及9B中的電晶體560與圖6A及6B中的電晶體560相同。圖9A及9B中的電晶體562與圖6A及6B中的電晶體562相同。此外，圖9A及9B中的電容器564與圖6A及6B中的電晶體564相同。關於細節，可以參考上述實施例。
<半導體裝置的製造方法>
接著，將參考圖10A至10C，說明圖9A及9B中所示的半導體裝置的製造方法，特別是電晶體562的源極或汲極電極的製造方法。注意，圖10A至10C顯示使用以參考圖7A至7H說明的方法所形成的部份SOI基板之半導體裝置的製造方法。
首先，以類似於圖8A至8D的步驟，在SOI基板之上形成包含通道形成區526和雜質區528的半導體層、閘極絕緣層522a、及閘極電極524a。之後，形成絕緣層532和絕緣層534以便覆蓋上述步驟中形成的元件。因此，製成電晶體560。
接著，對絕緣層532和絕緣層534執行CMP處理，以便曝露出閘極電極524a的上表面(未顯示出)。關於 使閘極電極524a的上表面曝露之處理，可以使用蝕刻處理等以替代(或結合)CMP處理。注意，較佳的是儘可能地平坦化絕緣層532和絕緣層534的表面，以增進稍後製造之電晶體562的特徵。
接著，在絕緣層532和絕緣層534中形成抵達電晶體560的雜質區528之開口。使用掩罩等，以選擇性蝕刻而形成開口。
然後，在包含開口的區域中，以PVD法、CVD法、等等，形成導電層。然後，藉由蝕刻或CMP、等等，選擇性地去除部份導電層，以便形成源極或汲極電極542a和源極或汲極電極層542b(請參見圖10A)。形成導電層以致填充開口，因而雜質區528與源極或汲極電極542b彼此直接接觸。
接著，以類似於實施例1中圖4B至4D及圖5A中所示的步驟，分別在源極或汲極電極542a和源極或汲極電極542b之上，形成絕緣層543a和絕緣層543b。之後，氧化物半導體層544係設置於源極或汲極電極542a及源極或汲極電極542b之上，閘極絕緣層546被設置成接觸氧化物半導體層544，閘極電極548a和電極548b係設於閘極絕緣層546之上，並且，絕緣層550係設於閘極電極548a和電極548b之上(請參見圖10B)。
之後，絕緣層552係設於絕緣層550之上。使用類似於實施例1中用於絕緣層152之材料及方法，以形成絕緣層552。在形成絕緣層552之後，在絕緣層552、絕緣層 550、及閘極絕緣層546中，形成抵達源極或汲極電極542b的開口。使使掩罩等，以選擇性蝕刻，形成開口。
然後，在包含開口的區域中，以PVD法、CVD法、等等，形成導電層。然後，藉由CMP，經過蝕刻處理，選擇性地去除部份導電層，以便形成佈線556。
經由上述步驟，製造本實施例中所述的半導體裝置。在本實施例中所述的半導體裝置中，經過電晶體562的源極或汲極電極542b而形成下電晶體560與上電晶體562之間的直接連接以及在上電晶體562與佈線556之間的直接連接，而未形成電極；因此，省略形成電極的步驟。因此，以低成本製造本實施例中所述的半導體裝置。
本實施例中所述的結構、方法、等等能夠與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例4)
在本實施例中，將參考圖11A至11C，說明根據本發明的一個實施例之半導體裝置的電路配置及操作。注意，在電路圖中，「OS」標註在電晶體旁以表示電晶體包含氧化物半導體。
在圖11A中所示的半導體裝置中，第一佈線(第一線)係電連接至電晶體160(或電晶體560)的源極電極，第二佈線(第二線)係電連接至電晶體160(或電晶體560)的汲極電極。第三佈線(第三線)係電連接至電晶體162(或電晶體562)的源極電極及汲極電極中的另 一者，第四佈線(第四線)係電連接至電晶體162(或電晶體562)的閘極電極。此外，電晶體160(或電晶體560)的閘極電極及電晶體162(或電晶體562)的源極和汲極電極的其中之一係電連接至電容器164(或電容器564)的電極的其中之一。第五佈線(第五線)係電連接至電容器164(或電容器564)的另一個電極。
此處，舉例而言，使用上述包含氧化物半導體的電晶體作為電晶體162(或電晶體562)。包含氧化物半導體的電晶體具有相當低的關閉狀態電流。基於該理由，藉由關閉電晶體162(或電晶體562)，電晶體160(或電晶體560)的閘極電極的電位可以固持很長的時間。當設置電容器164(或電容器564)時，便於施加至電晶體160(或電晶體560)的閘極電極之電荷的固持以及儲存的資料之讀取。
注意，對於電晶體160(或電晶體560)並無特別限定。以增加讀取資料的速度之觀點而言，舉例而言，較佳的是使用例如包含單晶矽的電晶體等具有高切換速率的電晶體。
或者，可以使用如圖11B中所示之未設置電容器164(或電容器564)的結構。
圖11A中所示的半導體裝置使用電晶體160(或電晶體560)的閘極電極的電位被固持之優點，藉以如下所述地寫入、儲存、及讀取資料。
首先，將說明資料的寫入及固持。首先，第四線的電 位被設定於開啟電晶體162(或電晶體562)的電位，因而開啟電晶體162(或電晶體562)。因此，第三線的電位被供應至電晶體160(或電晶體560)的閘極電極以及電容器164(或電容器564)。換言之，預定的電荷被供應至電晶體160(或電晶體560)的閘極電極(亦即，資料的寫入)。此處，用以供應二個不同電位的電荷(於下，供應低電位的電荷稱為電荷QL，供應高電位的電荷稱為電荷QH)的其中之一被供應至電晶體160(或電晶體560)的閘極電極。注意，可以供應用以供應三或更多個不同電位的電荷以增加儲存容量。之後，第四線的電位被設定在電晶體162(或電晶體562)關閉的電位，因而關閉電晶體162(或電晶體562)。因此，供應至電晶體160(或電晶體560)的閘極電極之電荷被固持(亦即，資料固持)。
由於電晶體162(或電晶體562)的關閉狀態電流相當低，所以，可以長時間固持電晶體160(或電晶體560)的閘極電極的電荷。
接著，將說明資料的讀取。藉由供應適當的電位(讀取電位)至具有供應至第一線的預定電位(固定電位)之第五線，第二線的電位視固持於電晶體160(或電晶體560)的閘極電極中的電荷量而變。一般而言，這是因為當電晶體160(或電晶體560)是n通道電晶體時，在電荷QH供應至電晶體160(或電晶體560)的閘極電極之情形中的視在臨界電壓Vth_H低於在電荷QL供應至電晶體 160(或電晶體560)的閘極電極之情形中的視在臨界電壓Vth_L。此處，視在臨界電壓意指第五線的電位，為開啟電晶體160(或電晶體560)所需的電位。因此，第五線的電位設定於介於Vth_H與Vth_L之間的電位Vo，因而決定供應至電晶體160(或電晶體560)的閘極電極之電荷。舉例而言，在寫入時供應電荷QH的情形中，當第五線的電位被設定於Vo(>Vth_H)時，電晶體160(或電晶體560)開啟。在寫入時供應電荷QL的情形中，即使當第五線的電位被設定於Vo(<Vth_L)時，電晶體160(或電晶體560)關閉。因此，藉由第二線的電位以讀取儲存的資料。
注意，在記憶胞排成陣列形式以供使用的情形中，僅有所需的記憶胞的資料需要被讀取。因此，為了讀取預定的記憶胞之資料以及不讀取其它記憶胞的資料，在電晶體160(或電晶體560)在記憶胞之間並聯連接的情形中，不論閘極電極的狀態為何都允許電晶體160(或電晶體560)關閉的電位，亦即低於Vth_H的電位，供應至資料不被讀取的記憶胞之第五線。在電晶體160(或電晶體560)在記憶胞之間串聯連接的情形中，不論閘極電極的狀態為何都允許電晶體160(或電晶體560)開啟的電位，亦即低於Vth_L的電位，供應至第五線。
接著，將說明資料的改寫。以類似於上述資料寫入及固持的方式，執行資料的改寫。換言之，第四線的電位被設定在電晶體162(或電晶體562)開啟的電位，因而開 啟電晶體162(或電晶體562)。因此，第三線的電位(用於新資料的電位)被供應至電晶體160(或電晶體560)的閘極電極及電容器164(或電容器564)。之後，第四線的電位被設定在電晶體162(或電晶體562)關閉的電位，因而關閉電晶體162(或電晶體562)。因此，用於新資料的電荷被供應至電晶體160(或電晶體560)的閘極電極。
在根據本發明的半導體裝置中，如上所述般，資料可以由另一資料改寫而被直接改寫。因此，快閃記憶體等中所需之藉由使用高電壓以從浮動閘極取出電荷並不需要。因此，可以抑制導因於抹拭操作之操作速度降低。換言之，可以取得半導體裝置的高速操作。
注意，電晶體162(或電晶體562)的源極電極或汲極電極係電連接至電晶體160(或電晶體560)的閘極電極，因而具有類似於作為非揮發性記憶元件的浮動式閘極電晶體的浮動閘極之功效。因此，在某些情形中，圖式中電晶體162(或電晶體562)的源極電極或汲極電極係電連接至電晶體160(或電晶體560)的閘極電極之部份稱為浮動閘極部份FG。當電晶體162被關閉時，浮動閘極部份FG可以被視為嵌入於絕緣體中；因此，電荷被固持於浮動閘極部份FG中。包含氧化物半導體的電晶體162(或電晶體562)的關閉狀態電流的量小於或等於包含矽等的電晶體的關閉狀態電流的十萬分之一；因此，導因於電晶體162(或電晶體562)中的漏電流之累積於浮動閘 極部份FG中的電荷的損失是可忽略的。換言之，藉由包含氧化物半導體的電晶體162(或電晶體562)，可以取得即使未被供予電力時仍然能夠儲存資料的非揮發性記憶體裝置。
舉例而言，在室溫(25℃)下，電晶體162(或電晶體562)的關閉狀態電流為低於或等於10zA(1zA(介安培是1×10-21A)，並且，電容器164(或電容器564)的電容為約10fF，資料可以被儲存104秒或更長。無需多言，儲存時間視電晶體特徵及電容而定。
此外，在該情形中，傳統浮動閘極電晶體中發生的閘極絕緣膜劣化問題(穿隧絕緣膜)不存在。換言之，能夠避免傳統上被視為導因於電子注入浮動閘極之閘極絕緣膜的劣化。這意指原理上寫入次數並無限制。此外，傳統的浮動閘極電晶體中資料的寫入或抹拭所需的高電壓並不需要。
例如圖11A中所示的半導體裝置中包含的電晶體等元件被視為如圖11C所示般包含電阻器及電容器。換言之，在圖11C中，電晶體160(或電晶體560)及電容器164(或電容器564)均被視為包含電阻器和電容器。R1及C1分別代表電容器164(或電容器564)的電阻和電容。電阻R1相當於取決於包含在電容器164(或電容器564)中的絕緣層之電阻。R2及C2分別代表電晶體160(或電晶體560)的電阻和電容。電阻R2相當於取決於電晶體160(或電晶體560)開啟時閘極絕緣層的電阻。電容C2 對應於所謂的閘極電容之電容(形成於閘極電極與源極或汲極電極之間的電容以及形成於閘極電極與通道形成區之間的電容)。
在電晶體162(或電晶體562)的閘極漏電足夠小且R1及R2滿足R1≧ROS且R2≧ROS關係的條件下，其中，在電晶體162(或電晶體562)關閉的情形中源極電極與汲極電極之間的電阻值(也稱為有效電阻值)為ROS，電荷固持時間(也稱為資料固持時間)主要由電晶體162(或電晶體562)的關閉狀態電流來予以決定。
另一方面，在條件未被滿足的情形中，即使電晶體162(或電晶體562)的關閉狀態電流足夠小，仍然難以充份地確保固持時間。這是因為電晶體162(或電晶體562)的關閉狀態電流以外的漏電流(例如，產生於源極電極與閘極電極之間的漏電流)大。因此，可以說本實施例中揭示的半導體裝置中較佳滿足上述關係。
較佳的是，C1及C2滿足C1≧C2之關係。這是因為假使C1大時，當浮動閘極部份FG的電位係由第五線來予以控制時，第五線的電位可以有效率地供應至浮動閘極部份FG，以使供應至第五線的電位之間(例如，讀取時的電位與非讀取時的電位)的差可以保持小的。
當滿足上述關係時，可以取得更佳的半導體裝置。注意，R1及R2係由電晶體160(或電晶體560)的閘極絕緣層及電容器164(或電容器564)的絕緣層來予以控制。同理可應用至C1和C2。因此，較佳的是，適當地設 定閘極絕緣層的材料、厚度、等等以滿足上述關係。
在本實施例中所述的半導體裝置中，浮動閘極部份FG具有類似於快閃記憶體等的浮動閘極電晶體的浮動閘極的效果，但是，本實施例的浮動閘極部份FG具有基本上不同於快閃記憶體等的浮動閘極的特點。在快閃記憶體的情形中，由於施加至控制閘極的電壓高，所以，需要在胞與胞之間保持適當的距離以防止電位影響相鄰的胞的浮動閘極。這是抑制半導體裝置的集成度增加的因素之一。此因素歸因於藉由施加高電場以產生穿隧電流之快閃記憶體的基本原理。
相對地，根據本實施例的半導體裝置藉由包含氧化物半導體的電晶體的切換而操作，且未使用上述藉由穿隧電流之電荷注入的原理。換言之，不需要用於電荷注入的高電場，這與快閃記憶體不同。因此，不需要考慮來自相鄰胞上控制閘極之高電場的影響，有利於集成度增加。
此外，根據本實施例的半導體裝置也比快閃記憶體更有利之處在於不需要高電場且不需要大的週邊電路(例如，自舉電路)。舉例而言，在資料的二位準(一個位元)被寫入的情形中，在每一個胞中，根據本實施例施加至記憶胞的最高電壓(同時施加至記憶胞的端子之最高電位與最低電位之間的差值)可為5V或更低，較佳為3V或更低。
在包含於電容器164(或電容器564)中的絕緣層的介電常數ε r1不同於包含於電晶體160(或電晶體560) 中的絕緣層的介電常數ε r2的情形中，可以容易地使C1大於或等於C2，而包含於電容器164(或電容器564)中的絕緣層的面積S1與形成電晶體160(或電晶體560)的閘極電容之絕緣層的面積S2滿足2xS2大於或等於S1(較佳地，S2大於或等於S1時)的關係。換言之，可以容易地使C1大於或等於C2，而包含於電容器164(或電容器564)中的絕緣層的面積降低。具體而言，舉例而言，當由例如氧化鉿等高k材料形成的膜或由例如氧化鉿等高k材料形成的膜與氧化物半導體形成的膜之堆疊用於包含於電容器164(或電容器564)中的絕緣層時，ε r1可以設被定為10或更多，較佳為15或更多，並且，當氧化矽被使用於形成閘極電容的絕緣層時，ε r2可以被設定為3至4。
根據本發明，這些結構的結合能夠增加半導體裝置的集成度。
注意，除了集成度的增加之外，可以使用多層級技術以增加半導體裝置的儲存容量。舉例而言，三或更多層級的資料被寫至一個記憶胞，因而相較於寫入二層級的資料之情形，可以增加儲存容量。舉例而言，除了電荷QL及電荷QH之外，藉由將不同於供應低電位的電荷QL及供應高電位的電荷QH之電荷Q給予第一電晶體的閘極電極，取得多層級技術。在此情形中，即使當使用F2未足夠小的電路配置時，仍然可以確保足夠的儲存容量。
注意，雖然在上述說明中使用電子是主載子的n通道 電晶體，但是，無需多言，可以使用電洞是主載子的p通道電晶體以取代n通道電晶體。
如上所述，根據本實施例的半導體裝置適合增加集成度。注意，根據本發明的一個實施例，共用佈線且降低接觸面積；因此，提供集成度進一步降低的半導體裝置。
本實施例中所述的結構、方法、等等能夠與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例5)
在本實施例中，將說明上述實施例中所述的半導體裝置的應用實例。具體而言，將說明以矩陣形式配置的上述實施例中所述的半導體裝置之半導體裝置的實例。
圖12是具有(m×n)位元的儲存容量之半導體裝置的電路圖之實例。
根據本發明的一個實施例之半導體裝置包含記憶胞陣列，記憶胞陣列包含m(m是2或更大的整數)條訊號線S、m條字線WL、n(n是2或更大的整數)條位元線BL、k(k是小於n的自然數)條源極線SL、以及依m(列)(在垂直方向上)×n(行)(在水平方向上)的矩陣形式配置之記憶胞1100；以及，例如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、及第四驅動電路1114等週邊電路。此處，上述實施例中所述的配置(圖11A中所示的配置)被應用至記憶胞1100。
每一個記憶胞1100均包含第一電晶體、第二電晶 體、及電容器。在每一個記憶胞1100中，第一電晶體的閘極電極、第二電晶體的源極電極和汲極電極的其中之一、以及電容器的電極的其中之一彼此電連接，並且，第一電晶體的源極線SL及源極電極(源極區)彼此電連接。此外，位元線BL、第二電晶體的源極和汲極電極中的另一者、以及第一電晶體的汲極電極彼此電連接。字線WL與電容器的電極中的另一個電極彼此電連接。訊號線S及第二電晶體的閘極電極彼此電連接。換言之，源極線SL對應於圖11A中所示的配置中的第一線，位元線BL對應於第二線及第三線，訊號線S對應於第四線，字線WL對應於第五線。
在圖12中所示的記憶胞陣列中，位元線BL、源極線SL、字線WL、及訊號線S形成矩陣配置。配置在相同行中的m個記憶胞1100係連接至位元線BL的其中之一。此外，配置於相同列中的n個記憶胞1100係連接至字線WL的其中之一及訊號線S的其中之一。此外，源極線SL的數目小於位元線BL的數目；因此，至少包含連接至不同位元線BL的記憶胞之多個記憶胞需要連接至源極線的其中之一。換言之，j個(j是大於或等於(m+1)且小於或等於(m×n))記憶胞1100連接至源極線SL的其中之一。注意，包含於連接至源極線SL的其中之一的多個記憶胞1100中的第一電晶體的源極區係形成於相同層中。注意，較佳的是，以一對於多個位元線BL的比例(亦即，(n/k)是整數)，配置源極線SL。在該情形中，假 使相等數目的記憶胞1100連接至每一個源極線SL時，(m×n/k)記憶胞1100連接至源極線SL的其中之一。具體而言，舉例而言，使用圖13中所示的平面配置。注意，在圖13中，源極線SL係設於對應於區域180的區域中且電連接至接觸區182中的金屬化合物區124。
如圖12及圖13中所示的記憶胞陣列中一般，連接記憶胞1100的其中之一至另一個記憶胞的源極線SL的其中之一連接至至少包含連接至不同位元線BL的記憶胞多個記憶胞1100，以使源極線SL的數目小於位元線BL的數目，因而使源極線的數目足夠小；因此，增加半導體裝置的集成度。
位元線BL電連接至第一驅動電路1111。源極線SL電連接至第二驅動電路1112。訊號線S電連接至第三驅動電路1113。字線WL電連接至第四驅動電路1114。注意，此處第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、及第四驅動電路1114分開地設置；但是，本發明不限於此。可以替代地使用具有這些功能中的任一功能或一些功能的驅動電路。
接著，將說明寫入操作及讀取操作。圖14是圖12中所示的半導體裝置的寫入操作及讀取操作的時序圖。
雖然此處為了簡明起見，說明具有二列及二行的記憶胞陣列的半導體裝置的操作，但是，本發明不限於此。
將說明資料寫至第一列中的記憶胞1100(1,1)和記憶胞1100(1,2)以及從第一列中的記憶胞1100(1,1)及 記憶胞1100(1,2)讀取資料。注意，在下述說明中，假定要寫至記憶胞(1,1)的資料是「1」，以及要寫至記憶胞(1,2)的資料是「0」。
首先，將說明寫入操作。電位V1被供應至第一列的訊號線S(1)以開啟第一列的第二電晶體。此外，0V的電位被供應至第二列的訊號S(2)以關閉第二列的第二電晶體。
此外，電位V2被供應至第一行的位元線BL(1)以及0V的電位被供應至第二行的位元線BL(2)。
結果，電位V2和0V的電位分別被供應至記憶胞(1,1)的浮動閘極部份FG以及記憶胞(1,2)的浮動閘極部份FG。此處，電位V2高於第一電晶體的臨界電壓。然後，第一列的訊號線S(1)的電位被設定在OV以關閉第一列的第二電晶體。因此，完成寫入。較佳的是，電位V2實質上等於電位V1或低於或等於電位V1。
注意，第一列的字線WL(1)及第二列的字線WL(2)在寫入操作期間係處於0V電位。在寫入結束時，在改變第一行的位元線BL(1)的電位改變之前，第一列的訊號線S(1)的電位被設於0V。在寫入之後，在已寫入資料「0」的情形中記憶胞的臨界電壓為Vw0，並且，在已寫入資料「1」的情形中記憶胞的臨界電壓為Vw1。記憶胞的臨界電壓意指連接至字線WL的端子的電壓，其改變第一電晶體的源極電極與汲極電極之間的電阻。注意，此處滿足Vw0>0>Vw1的關係。
接著，將說明讀取操作。此處，圖15中所示的讀取電路電連接至位元線BL。
首先，0V的電位施加至第一列的字線WL(1)，並且，電位VL被施加至第二列的字線WL(2)。電位VL低於臨界電壓Vw1。當字線WL(1)係處於0V的電位時，在第一列中，儲存資料「0」的記憶胞的第一電晶體被關閉，並且，儲存資料「1」的記憶胞的第一電晶體被開啟。當字線WL(2)係處於VL的電位時，在第二列中，儲存資料「0」或資料「1」的記憶胞的第一電晶體被關閉。
結果，在位元線BL(1)與源極線SL之間的記憶胞(1,1)的第一電晶體被開啟，因而具有低電阻，在位元線BL(2)與源極線SL(1)之間的記憶胞(1,2)的第一電晶體被關閉，因而具有高電阻。連接至位元線BL(1)及位元線BL(2)的讀取電路根據位元線之間的電阻差而讀取資料。
注意，在讀取操作期間，0V的電位被供應至訊號線S(1)以及電位VL被供應至訊號線S(2)以關閉所有的第二電晶體。第一列的浮動閘極部份FG的電位為0V或V2；因此，藉由將訊號線S(1)的電位被設定在0V，以關閉所有第二電晶體。另一方面，當電位VL被施加至字線WL(2)時，第二列的浮動閘極部份FG低於正好資料寫入後的電位。因此，為了防止第二電晶體被開啟，使訊號線S(2)具有與字線WL(2)一般低的電位(亦即， 訊號線S(2)的電位被設定在電位VL)。換言之，在資料未被讀取的列中訊號線S及字線WL的電位被設定於相同的低電位(電位VL)。因此，所有第二電晶體被關閉。
接著，將說明使用圖15中所示的電路作為讀取電路的情形中的輸出電位。在圖15中所示的讀取電路中，位元線BL連接至時脈式反相器及電晶體，所述電晶體是以二極體方式而被連接至佈線，電位V1經由讀取賦能訊號(RE)控制的切換元件而供應至所述佈線。此外，固定電位(例如，0V)被供應至源極線SL。由於位元線BL(1)與源極線SL之間的電阻低，所以，低電位被供應至時脈式反相器以及輸出D(1)是訊號高位準。由於位元線BL(2)與源極線SL之間的電阻高，所以，高電位供應至時脈式反相器且輸出D(2)是訊號低位準。
操作電位的實例為V1=2V、V2=1.5V、VH=2V、及VL=-2V。
接著，將說明不同於上述寫入操作的寫入操作。要寫入的資料與上述寫入操作中的資料相同。圖16是寫入操作及讀取操作的時序圖的實例。
在根據圖14的時序圖的寫入操作(亦即，對第一列的寫入)中，在寫入時的字線WL(2)的電位被設定在0V的電位；因此，舉例而言，在資料已寫至記憶胞(2,1)或記憶胞(2,2)是資料「1」的情形中，穩態電流在位元線BL(1)與位元線BL(2)之間流動。亦即，這 是因為在寫至第一列時，第二列的記憶胞中的第一電晶體被開啟，因而位元線BL(1)及位元線BL(2)經由源極線而被連接在低電阻。在圖16中所示的寫入操作中，此穩態電流較不易產生。
電位V1被供應至第一列的訊號線S(1)以開啟第一列的第二電晶體。此外，0V的電位被供應至第二列的訊號線S(2)以關閉第二列的第二電晶體。
此外，電位V2被供應至第一行的位元線BL(1)，並且，電位0V被供應至第二行的位元線BL(2)。
結果，電位V2和0V的電位分別被供應至記憶胞(1,1)的浮動閘極部份FG及記憶胞(1,2)的浮動閘極部份FG。此處，電位V2高於第一電晶體的臨界電壓。然後，第一列的訊號線S(1)的電位被設定於0V以關閉第一列的第二電晶體。因此，完成寫入。
注意，在寫入操作期間，第一列的字線WL(1)係處於0V的電位，並且，第二列的字線WL(2)係處於電位VL。當第二列的字線WL(2)係處於電位VL時，在第二列中，儲存資料「0」或資料「1」的記憶胞的第一電晶體被關閉。此外，在寫入操作期間，電位V2被供應至源極線SL。在所有寫入的資料為資料「0」的情形中，0V的電位可以被供應至源極線。
在寫入結束時，在第一行的位元線BL(1)的電位被改變之前，第一列的訊號線S(1)的電位被設定於0V。在寫入之後，在已寫入資料「0」的情形中記憶胞的臨界 電壓為Vw0，在已寫入資料「1」的情形中記憶胞的臨界電壓為Vw1。此處，滿足Vw0>0>Vw1。
在寫入操作中，資料未被寫入的列的記憶胞中的第一電晶體(在此情形中為第二列)關閉。基於此點，僅有資料被寫入的列在位元線與源極線之間具有穩態電流的問題。在資料「0」寫至被寫入資料的列的記憶胞之情形中，記憶胞中的第一電晶體被關閉；因此，未發生穩態電流的問題。相對地，在資料「1」寫至被寫入資料的列的記憶胞之情形中，記憶胞中的第一電晶體被開啟；因此，假使源極線SL與位元線BL(在此情形中，位元線BL(1))之間有電位差，則發生穩態電流的問題。使源極線SL的電位等於位元線BL(1)的電位V2，因而防止位元線與源極線之間的穩態電流。
如上所述，藉由寫入操作，防止寫入時產生穩態電流。換言之，在寫入操作中，可以充份地降低寫入操作時消耗的電力。
注意，以類似於上述讀取操作的方式，執行讀取操作。
使用關閉狀態電流極度低的包含氧化物半導體之半導體裝置作為圖12中所示的半導體裝置，因此儲存的資料可以長時間固持。換言之，由於更新操作變成不需要或是更新操作的頻率極度低，所以，可以充份降低耗電。此外，即使未被供予電力時，儲存的資料仍然能夠長時間固持。
此外，在圖12中所示的半導體裝置中，不需高電壓以寫入資料，且無元件劣化的問題。因此，圖12中所示的半導體裝置對於寫入的次數並無限制，而寫入次數對於習知的非揮發性記憶體是問題；因此，其可靠度顯著地增進。此外，藉由電晶體的開及關以寫入資料，因而能夠容易地取得高速操作。此外，不需要抹拭資料的操作。
包含非氧化物半導體的材料之電晶體能夠比包含氧化物半導體的電晶體更高速地操作；因此，當其與包含氧化物半導體的電晶體結合時，半導體裝置能夠以足夠高的速度執行操作(例如，資料讀取操作)。此外，藉由包含非氧化物半導體的材料之電晶體，可以有利地取得要求高速操作的電路(例如，邏輯電路、驅動電路、等等)。
半導體裝置包括包含非氧化物半導體的材料之電晶體及包含氧化物半導體的電晶體，因而半導體裝置具有新穎特點。
此外，在圖12中所示的半導體裝置中，每一個記憶胞的佈線數目可以降低。因此，記憶胞的面積可以縮減且半導體裝置的每一個單位面積的儲存容量可以增加。
本實施例中所述的結構、方法、等等能夠與其它實施例中所述的任何結構、方法、等等適當地結合。
(實施例6)
在本實施例中，將參考圖17A至17F，說明上述任一實施例中所述的半導體裝置應用至電子裝置的情形。在本 實施例中，說明上述半導體裝置應用至例如電腦、行動電話(也稱為行動電話機或行動電話裝置)、可攜式資訊終端(包含可攜式遊戲台、音頻播放器、等等)、數位相機、數位攝影機、電子紙、及電視機(也稱為電視或電視接數器)。
圖17A顯示筆記型個人電腦，其包含機殼701、機殼702、顯示部703、鍵盤704、等等。任何上述實施例中說明之半導體裝置係設於機殼701和機殼702的至少其中之一中。結果，筆記型個人電腦能夠高速地執行資料的寫入及讀取，並且，以充份降低的耗電，長時間儲存資料。
圖17B是可攜式資訊終端(個人數位助理(PDA))。主體711係設有顯示部713、外部介面715、操作鍵714、等等。此外，也提供探針712以用於操作可攜式資訊終端等等。上述任何實施例中所述的半導體裝置係設於主體711中。結果，可攜式資訊終端能夠高速地執行資料的寫入及讀取，並且，以充份降低的耗電，長時間儲存資料。
圖17C是電子書讀取器720。電子書讀取器720具有二機殼：機殼721和機殼723。機殼721和機殼723係分別設有顯示部725和顯示部727。機殼721和機殼723藉由鉸鏈737而連接以便可以沿著鉸鏈737而開啟和關閉。此外，機殼721係設有電源開關731、操作鍵733、揚聲器735、等等。機殼721和機殼723的至少其中之一係設有任何上述實施例中所述的半導體裝置。結果，電子書讀 取器能夠高速地執行資料的寫入及讀取，並且，以充份降低的耗電，長時間儲存資料。
圖17D是行動電話，其包含二機殼：機殼740和機殼741。此外，處於如圖17D中所示的展開狀態之機殼740和機殼741可以藉由滑動而偏移，以致於一者疊於另一者上；因此，行動電話的尺寸可以縮小，使行動電話適合攜帶。機殼741係設有顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、相機鏡頭747、外部連接端子748、等等。機殼740係設有使行動電話充電之太陽能電池749、外部記憶體槽750、等等。此外，天線係併入於機殼741中。機殼740和機殼741的至少其中之一設係有任何上述實施例中所述的半導體裝置。結果，行動電話能夠高速地執行資料的寫入及讀取，並且，以充份降低的耗電，長時間儲存資料。
圖17E是數位相機，其包含主體761、顯示部767、目鏡763、操作開關764、顯示部765、電池766、等等。任何上述實施例中所述的半導體裝置係設於主體761中。結果，數位相機能夠高速地執行資料的寫入及讀取，並且，以充份降低的耗電，長時間儲存資料。
圖17F是電視裝置770，其包含機殼771、顯示部773、支架775、等等。以機殼771的操作開關或分開的遙控器780，操作電視裝置770。任何上述實施例中所述的半導體裝置安裝於機殼771及遙控器780中。結果，電視機能夠高速地執行資料的寫入及讀取，並且，以充份降 低的耗電，長時間儲存資料。
因此，根據任何上述實施例之半導體裝置安裝於本實施例中所述的電子裝置中。因此，能夠取得具有低耗電的電子裝置。
[實例1]
在本實例中，將說明藉由測量包含純化的氧化物半導體之電晶體的關閉狀態電流而取得的結果。
首先，考慮包含純化的氧化物半導體之電晶體的關閉狀態電流很低的事實，製備具有足夠大的1m通道寬度W之電晶體，並且，測量電晶體的關閉狀態電流。圖18顯示測量具有1m的通道寬度之電晶體的關閉狀態電流而取得的結果。在圖18中，水平軸代表閘極電壓VG，垂直軸代表汲極電流ID。在汲極電壓VD是+1V或+10V及閘極電壓VG是在-5V至-20V的範圍之情形中，發現電晶體的關閉狀態電流低於或等於偵測極限之1×10-12A。此外，發現電晶體的關閉狀態電流(此處，每微米(μm)的通道寬度之電流)低於或等於1aA/μm(1×10-18A/μm)。
接著，將說明更準確地測量包含純化的氧化物半導體之電晶體的關閉狀態電流而取得的結果。如上所述，發現包含純化的氧化物半導體之電晶體的關閉狀態電流低於或等於測量設備的偵測極限之1×10-12A。此處，將說明使用用於特徵評估的元件，測量更準確的關閉狀態電流值(小於或等於上述測量中測量設備的偵測極限之值)而取得的 結果。
首先，參考圖19，說明測量電流的方法中所使用的用於特徵評估的元件。
在圖19中用於特徵評估的元件中，三個測量系統800被並聯連接。測量系統800包含電容器802、電晶體804、電晶體805、電晶體806、及電晶體808。使用包含純化的氧化物半導體之電晶體作為電晶體804、電晶體805、及電晶體806中的每一個電晶體。
在測量系統800中，電晶體804的源極端和汲極端的其中之一、電容器802的端子的其中之一、及電晶體805的源極端和汲極端的其中之一連接至電源(用以供應電位V2)。電晶體804的源極端和汲極端的其中之一、電晶體808的源極端和汲極端的其中之一、電容器802的端子中之另一端子、及電晶體805的閘極端彼此連接。電晶體808的源極端和汲極端中之另一端子、電晶體806的源極端和汲極端的其中之一、及電晶體806的閘極端連接至電源(用以供應電位V1)。電晶體805的源極端和汲極端中之另一端子、電晶體806的源極端和汲極端中之另一端彼此連接，並且，節點用作為Vout的輸出端。
用以控制開啟或關閉電晶體804之電位Vext_b2被供應至電晶體804的閘極端。用以控制開啟或關閉電晶體808之電位Vext_b1被供應至電晶體808的閘極端。電位Vout係從輸出端輸出。
接著，將說明使用用於特徵評估的元件之測量電流的 方法。
首先，將簡述施加電位差以測量關閉狀態電流的初始化週期。在初始化週期中，用以開啟電晶體808的電位Vext_b1被輸入至電晶體808的閘極端，並且，電位V1被施加至連接至電晶體804的源極端和汲極端中的另一端子之節點A(亦即，連接至電晶體808的源極端和汲極端的其中之一、電容器802的另一端、及電晶體805的閘極端之節點)。此處，舉例而言，電位V1是高電位。電晶體804保持關閉。
之後，用以關閉電晶體808的電位Vext_b1被輸入至電晶體808的閘極端，因而電晶體808被關閉。在電晶體808被關閉之後，電位V1被設定於低電位。電晶體804仍然被關閉。電位V2被設定於與電位V1相同的電位。因此，完成初始化週期。當完成初始化週期時，在節點A與電晶體804的源極電極和汲極電極的其中之一之間產生電位差。此外，在節點A與電晶體808的源極電極和汲極電極中之另一電極之間產生電位差。因此，小量電荷流經電晶體804和電晶體808。換言之，關閉狀態電流流動。
接著，將簡單說明關閉狀態電流的測量週期。在測量週期中，電晶體804的源極端和汲極端的其中之一的電位(亦即，電位V2)與電晶體808的源極端和汲極端中之另一端子的電位(亦即，電位V1)係固定於低電位。另一方面，在測量週期中，節點A的電位未被固定(節點A處於浮動狀態)。因此，電荷流經電晶體804，以及固持 於節點A中的電荷量隨著時間而變。此外，隨著節點A中固持的電荷量改變，節點A的電位改變。此外，輸出端的輸出電位Vout也改變。
圖20顯示產生電位差之初始週期中的電位與接續的測量週期之中的電位之間的關係的細節(時序圖)。
在初始週期中，首先，電位Vext_b2被設定於使電晶體804開啟的電位(高電位)。因此，節點A的電位變成V2，亦即，低電位(VSS)。之後，電位Vext_b2被設定於使電晶體804關閉的電位(低電位)，因而電晶體804被關閉。然後，電位Vext_b1被設定於使電晶體808開啟的電位(高電位)。因此，節點A的電位變成V1，亦即，高電位(VDD)。之後，電位Vext_b1被設定於使電晶體808關閉的電位。因此，使節點A處於浮動狀態以及初始週期完成。
在下述測量週期中，電位V1及電位V2被設定於使電荷流進或流出節點A的電位。此處，電位V1及電位V2係處於低電位(VSS)。注意，在測量輸出電位Vout時，需要操作輸出電路；因此，在某些情形中，V1暫時被設定於高電位(VDD)。V1係處於高電位(VDD)的週期被設定為短的，以使測量不受影響。
當如上所述地產生電位差及啟始測量週期時，固持於節點A中的電荷量隨著時間而變且節點A的電位因而改變。這意指電晶體805的閘極端的電位改變及輸出端的輸出電位Vout也隨著時間而改變。
於下將說明根據取得的輸出電位Vout以計算關閉狀態電流的方法。
在計算關閉狀態電流之前，取得節點A的電位VA與輸出電位Vout之間的關係，因而根據輸出電位Vout而取得節點A的電位VA。從上述關係可知節點A的電位VA以下述關係表示為輸出電位Vout的函數。
[公式1]VA=F(Vout)
節點A的電荷QA以節點A的電位VA、連接至節點A的電容CA、及常數之下述等式表示。此處，連接至節點A的電容CA是電容器802的電容及其它電容的總合。
[公式2]QA=CAVA+const
由於節點A的電流IA時流至節點A(或是從節點A流出)的電荷的時間導數，所以，節點A的電流IA以下述等式表示。
[公式3]IA≡△QA/△t=CA‧△F(Vout)/△t
依此方式，從連接至節點A的電容CA及輸出端的輸出電位Vout，取得節點A的電流IA。
藉由上述方法，計算處於關閉狀態的電晶體之源極與汲極之間流動的漏電流(關閉狀態電流)。
在本實例中，通道長度L為10μm及通道寬度W為50μm的電晶體804、電晶體805、電晶體806、及電晶 體808由純化的氧化物半導體所製成。在並聯連接配置的測量系統800中，電容器802的電容為100fF、1pF、及3pF。
注意，在根據本實例的測量中，VDD為5V及VSS為0V。在測量週期中，當電位V1基本上係設定於VSS且每300秒僅有100毫秒變成VDD時，測量Vout。此外，在流經元件的電流I的計算中使用的△t約為30000秒。
圖21顯示電流測量時輸出電位Vout與消逝的時間Time之間的關係。如圖21中所見般，電位隨著時間而改變。
圖22顯示上述電流測量中計算的室溫下(25℃)的關閉狀態電流。注意，圖22顯示源極-汲極電壓V與關閉狀態電流I之間的關係。根據圖22，當源極-汲極電壓為4V時，關閉狀態電流約為40zA/μm。此外，當源極-汲極電壓為3.1V時，關閉狀態電流低於或等於10zA/μm。注意，1zA等於10-21A。
此外，圖23顯示在上述電流測量中計算之溫度為85℃時的關閉狀態電流。圖23顯示溫度為85℃時，源極-汲極電壓V與關閉狀態電流I之間的關係。根據圖23，當源極-汲極電壓為3.1V時，關閉狀態電流小於或等於100zA/μm。
如上所述，根據本實例，確認包含純化的氧化物半導體之電晶體中關閉狀態電流足夠低。
[實例2]
檢查根據本發明的一個實施例之半導體裝置可以改寫資料的次數。在本實例中，將參考圖24，說明檢查結果。
用以檢查的半導體裝置是具有圖11A中所示的電路配置之半導體裝置。此處，在對應於電晶體162的電晶體中使用氧化物半導體，並且，使用電容值為0.33pF的電容器作為對應於電容器164的電容器。
藉由比較初始的記憶窗寬度與重複儲存及寫入資料預定次數之後的記憶窗寬度，以執行檢查。藉由施加0V或5V至對應於圖11A中的第三線之佈線以及施加0V或5V至對應於第四線的佈線，儲存及寫入資料。當對應於第四線的電位為0V時，對應於電晶體162的電晶體(寫入電晶體)關閉；因此，施加至浮動閘極部份FG的電位固持。當對應於第四線的佈線之電位為5V時，對應於電晶體162的電晶體開啟；因此，對應於第三線的佈線的電位供應至浮動閘極部份FG。
記憶窗寬度是記憶體裝置特徵的標示的其中之一。此處，記憶窗意指不同記憶狀態之間曲線(Vcg-Id曲線)的偏移量△Vcg，Vcg-Id曲線係顯示對應於第五線的佈線之電位Vcg與對應於電晶體160的電晶體(讀取電晶體)的汲極電流Id之間的關係。不同的記憶狀態意指0V被施加至浮動閘極部份FG之狀態(於下稱為低狀態)及5V 被施加至浮動閘極部份FG(於下稱為高狀態)之狀態。換言之，藉由掃描低狀態與高狀態中電位Vcg的範圍，取得記憶窗寬度。此處，電位Vcg在低狀態中於-2V至5V的範圍中掃描，電位Vcg在高狀態中於-7V至0V的範圍中掃描。在此二情形中，在源極電極和汲極電極之間的電位差Vds為1V。
圖24顯示初始的記憶寬度與執行1×109次寫入之後的記憶窗寬度之檢查結果。注意，在圖24中，水平軸代表Vcg(V)及垂直軸代表Id(A)。實線代表第一寫入的特徵曲線，虛線代表執行1×109次寫入之後的特徵曲線。在實線與虛線中，左曲線是高狀態的特徵曲線，右曲線是低狀態的特徵曲線。根據圖24，記憶窗寬度在寫入1×109次資料之後未改變，這意指在該週期期間最後時半導體裝置的特徵未改變。
如上所述，在重複儲存及寫入1×109次資料之後，根據本發明的一個實施例之半導體裝置的特徵未改變，並且，半導體裝置對於重複寫入具有高度耐受性。換言之，可以說根據本發明的實施例能夠取得具有相當高的可靠度之半導體裝置。
本申請案係根據2010年2月5日向日本專利局申請之日本專利申請序號2010-024579的申請案，其內容於此一併列入參考。
100‧‧‧基板
106‧‧‧元件隔離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區
124‧‧‧金屬化合物區
126‧‧‧電極
128‧‧‧絕緣層
130‧‧‧絕緣層
142a‧‧‧源極或汲極電極
142b‧‧‧源極或汲極電極
143a‧‧‧絕緣層
143b‧‧‧絕緣層
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧電極
150‧‧‧絕緣層
152‧‧‧絕緣層
154‧‧‧電極
156‧‧‧佈線
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容器

Claims (10)

  1. 一種半導體裝置，包括：第一電晶體，包括：第一通道形成區及第一閘極電極；該第一通道形成區與該第一閘極電極之間的第一閘極絕緣層；及第一源極和汲極電極，係電連接至該第一通道形成區；以及第二電晶體，包括：第二通道形成區及第二閘極電極；該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層；及第二源極和汲極電極，係電連接至該第二通道形成區，其中，該第一閘極電極係與該第二源極和汲極電極的其中一者相接觸，並且其中，該第二通道形成區係在氧化物半導體層中。
  2. 一種半導體裝置，包括：第一電晶體，包括：第一通道形成區及第一閘極電極；該第一通道形成區與該第一閘極電極之間的第一閘極絕緣層；及第一源極和汲極電極，係電連接至該第一通道形成區； 第二電晶體，包括：第二通道形成區及第二閘極電極；該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層；及第二源極和汲極電極，係電連接至該第二通道形成區；以及電容器，其中，該第一閘極電極係與該第二源極和汲極電極的其中一者相接觸，其中，該第二通道形成區係在氧化物半導體層中，並且其中，該第二源極和汲極電極的該其中一者包含該電容器的電極的其中一者。
  3. 如申請專利範圍第2項之半導體裝置，其中，該電容器的該等電極的另一者及該第二閘極電極藉由蝕刻相同的導電層而被形成。
  4. 如申請專利範圍第2項之半導體裝置，其中，該電容器的該等電極各自與該第一閘極電極重疊。
  5. 如申請專利範圍第1或2項之半導體裝置，其中，該第一通道形成區及該第二通道形成區各自包含不同的半導體材料。
  6. 如申請專利範圍第1或2項之半導體裝置，另包括佈線，其中，該佈線經由該第二源極和汲極電極的其中一者 而被電連接至該第一源極和汲極電極的另一者，並且其中，該第一源極和汲極電極的該其中一者與該第二源極和汲極電極的該另一者彼此接觸於其中的第一區域與該第二源極和汲極電極的該另一者與該佈線相接觸於其中之第二區域相重疊。
  7. 如申請專利範圍第1或2項之半導體裝置，其中，該第二源極和汲極電極的另一者與該第一源極和汲極電極的其中一者是相同的。
  8. 如申請專利範圍第2項之半導體裝置，其中，該氧化物半導體層係介於該電容器的該等電極之間。
  9. 如申請專利範圍第1或2項之半導體裝置，其中，該氧化物半導體層包含本質的或實質上本質的氧化物半導體。
  10. 如申請專利範圍第1或2項之半導體裝置，其中，當源極-汲極電壓為3.1V時，該第二電晶體的關閉狀態電流在85℃時為低於或等於100zA/μm。
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