TW201103125A - Dram cell with magnetic capacitor - Google Patents

Description

201103125 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種動態隨機存取記憶體元件包 (DRAM cell)，且特別是有關於一種將磁電容形成於金屬層 之動態隨機存取記憶體元件包。 【先前技術】 動態隨機存取記憶體元件包(DRAM cell)，一般而言每 個位元包括了一電晶體及一儲存電容，是電子系統裡最重 要的儲存部件之一，特別是在電腦及通訊系統方面。動態 隨機存取記憶體元件包的輸出電壓與其儲存電容的電容量 是成比例的，因此，當電壓量改變時，儲存電容必須有足 夠的電容量以使得動態隨機存取記憶體元件包能夠穩定運 作。 再者，傳統動態隨機存取記憶體元件包的構造上，電 容是形成於晶矽層以求取得較高的電容量，此外，電容通 常是配置於電晶體旁，因此佔了晶圓上相當大且重要的空 間來取得所需電容量，使得動態隨機存取記憶體元件包的 每個位元所佔體積大。 然而，動態隨機存取記憶體的成本是決定於其元件包 的密度，元件包的尺寸愈小愈好，因為如此一來單片晶圓 可產出較大量的動態隨機存取記憶體元件包，使得產能增 加，成本降低。 市面已有一些動態隨機存取記憶體元件包因其構造有 別於傳統而密度提高，例如溝渠型電容是在半導體基板上 201103125 形成一深溝渠而未增加半導體基板的表面區域的使用，因 此溝渠型電容可降低動態隨機存取記憶體元件包的尺寸， 但是缺點為製程困難且複雜。 此外，雖然這些動態隨機存取記憶體元件包的密度提 高，然而其需要週期性地進行記憶更新’因此需要額外的 電路以讀出及重新寫入記憶體的每個位元，使得動熊隨機 存取記憶體的電路更為複雜，這也表示記憶體並不總是可 為系統所用因其可能處於更新期間。而且，額外的電路降 φ 低了記憶體的密度’儲存電容佔了大空間使得動態隨機存 取記憶體的尺寸偏大而競爭力減低。 從上述現象看來’提供一種動態隨機存取記憶體元件 包來改善上述問題是有其實際需求的。 【發明内容】 因此本發明就是在提供一種動態隨機存取記憶體元件 包(DRAM cell)，此動態隨機存取記憶體元件包可提高動態 • 隨機存取記憶體的密度，簡化其製程’並可降低其恢復率。 根據本發明之上述目的，提出一種動態隨機存取記憶 體元件包。依照本發明一較佳實施例，此動態隨機存取記 憶體元件包包括基板、電晶體、以及磁電容。基板係為半 導體材料所構成，具有一主體表面；電晶體形成於主體表 面；磁電容，形成於一金屬層上。磁電容包括一第一磁層、 形成於此第一磁層上之介電層、以及形成於介電層上之第 二磁層。其中介電層為由一非導體材料所形成，而第一磁 層與第二磁層由一 CoNiFe合金所形成。 201103125 【實施方式】 請參照第1圖，其繪示依照本發明一較佳實施例的一 種動態隨機存取記憶體元件包之側視剖面示意圖。此動態 隨機存取記憶體元件包包括基板100、電晶體120、以及磁 電容140。其中此磁電容14〇可被稱做磁電容隨機存取記 憶體“McRAM”（Magnetic Capcitor Random Access Memory) ’然於其後之段落仍以動態隨機存取記憶體描述

之。 基板100係為半導體材料所構成，具有一主體表面 102。電晶體120包括源極區域124、没極區域、以及 控制閘極122。源極區域丨24及汲極區域126形成於基板 100的主體表面1〇2,控制閘極122位於源極區域124與汲 極區域126之間，控制閘極122與基板1〇〇之間以一薄控 制介電層123相隔。控制閘極122可以由多晶石夕所構成， 而薄控制介電層123可以由二氧化矽所構成。 磁電容140包括第一磁層142、形成於第一磁層142 上之介電層刚、以及形成於介電層 146。其中介電層144為由一非 ^ ,& 局田非導體材料所形成，在一實施 例中，此非導體材料為二氧化矽r 也咏 a ^礼化矽（Sl〇2)。而第一磁層142 與第二磁層146由一磁性材料开j 士、 何针形成，在一實施例中，第一 磁層142與第二磁層146由一⑽而合金所形成。第一磁 層142與第二磁層164間之距離大於刚埃（α_臟）。 電容之儲存量可由下式獲得： r C = ^ (1) 5 201103125 其中C為磁電容140之電容值。心為一常數值，約為 8-85e_12。心為第一磁層142與第二磁層146間介電層之常 數值。A為第一磁層142與第二磁層146之面積。R為第 一磁層142與第二磁層146間之距離。根據式（1)，當第 一磁層142與第二磁層146間介電層之常數值心增加，則 磁電容140之電容值c亦將增加。 種巨磁阻效應（Giant Magnetic Capacitance effect， # GMC )被用以增加此常數值心。巨磁阻效應類似一種電荷 陷阱，可以讓電子更加密集，因此可增加在第一磁層142 和第二磁層146間之電子密度。第一磁層142和第二磁層 146可提供磁場，此磁場可防止電荷從介電層144脫離出 來。 第1A圖描繪磁場防止電荷從介電層脫離出來之一概 略圖示。在一實施例中，當第一磁層142之磁偶極142方 # 向與第二磁層146之磁偶極147方向相反時，第一磁層142 和第二磁層146可產生一磁場148防止電荷從介電層144 脫離出來。換言之，磁場148提供額外之力量讓電子更加 密集，因此增加在第一磁層142和第二磁層146間之電子 密度。此外，因為電子是被捕捉於此磁場中，因此幾乎不 會發生電容之洩漏電流以及自我放電效應。 因此，根據此磁場，式（1)之電容之儲存量調整成： 201103125 其中C為磁電容140之電容值。&為一常數值，約為 9 8.85e-12。〜，磁場148所產生之巨磁阻效應，其 中/為一調變因子，約為〜1〇6-1〇12。八為第一磁層142與 第二磁層146之面積。R為第一磁層142與第二磁層146 間之距離。 • 換言之，根據式（2)，當磁場148增加，則電容值C 亦將增加。在一實施例中，第一磁層142與第二磁層146 均由多層薄膜沈積形成，每一層約為lnm (奈米）厚。因 此，磁場148可藉由增加形成第一磁層142與第二磁層146 之薄膜來增加。換言之，可藉由在原本第一磁層142與第 二磁層146上形成額外之薄膜來增加磁場148。 值得注意的是，箭頭“―”僅是用以代表磁層之偶極 • 方向，但箭頭“―”不不限定磁層僅可具有此偶極方向。 下表比較磁電容與傳統電容之電容值： 磁電容#1 磁電容#2 磁電容電容值 1.2 nF (at 1kHz) 96 uF (at 1kHz) 巨磁阻效應之調 變因子（/) (Average) 2.0 x 106 1.6 x 1011 201103125 傳統電容電容值 (亦即無巨磁阻 效應） 0.6 fF (at^=3.4) 0.6 fF (at ^=3.4) 傳統電容電容值

8.85x10 12χ 3.4 X Ι.όχΙΟ^χΟ^χΙΟ·6 = 5.9 χ 10·16 F 50x1 Ο·9 =〇.6fF 因為第一磁層142與第二磁層146之巨磁阻效應調變 因子（/)卜1〇6-1〇12)，磁電容之電容值明顯高於傳統電容之電 Φ 容值。 值得注意的是，磁電容140是形成於金屬層，且金屬 層位於電晶體120之上方。傳統的電容是形成於晶矽層以 求取得較高的電容量，然而，現在的作法是將電容形成於 金屬層，而此法形成之電容已可提供動態隨機存取記憶體 所需的電容量。因此，將磁電容140形成於位於電晶體120 上方之金屬層。但是，磁電容140並不需要形成於電晶體 120的正上方，只要磁電容140是形成於金屬層而非晶矽 φ 層時，動態隨機存取記憶體元件包所佔之整體區域會大幅 縮小。此外，動態隨機存取記憶體元件包之必要線路連接 可配置於位於電晶體120與磁電容140間之線路區域180, 以更加提高動態隨機存取記憶體的密度。 將磁電容140形成於金屬層時，可以降低或消除動態 隨機存取記憶體的恢復率。磁電容140具有如一般標準電 容的資料儲存功能之外，尚具有少量甚至零漏電流量及儲 存容量高的特徵。因為具有少量漏電流量，動態隨機存取 記憶體的恢復率可隨著降低以提供更多時間來供系統運 201103125 作，當其漏電流量非常微量或甚至為零時，即可不需進行 更新(refresh)，此時可移除恢復電路。而且，當其不需更新 時：即使電源消失，資料亦不會流失，此時可成為非揮發 性記憶體，並可用以取代快閃記憶體。此外，磁電容14〇 耐得住來自高幅射環境下的高度幅射量，因為破壞磁電容 140所需的能量必須遠高於一般規格的幅射量，而磁電容 140所儲存的能量足以抵抗高度幅射量。 再者’現今的磁電容具有電容量大、介電常數大於 • 3000、介電層薄、以及表面粗糙等特性，所以磁電容14〇 所佔的空間小於電晶體120。請注意到雖然電晶體12〇的 閘極長度很小，磁電容140可提供足夠的區域來容納電晶 體120 ’包括了電晶體120的接觸塑· 129及13〇，控制間極 122 ’以及擴散區域121。 請參照第2圖，其繪示依照本發明另一較佳實施例的 一種動態隨機存取記憶體元件包之側視剖面示意圖。此動 態隨機存取記憶體元件包包括基板2〇〇、電晶體22〇、以及 # 磁電容240。基板200係為半導體材料所構成，具有一主 體表面202。電晶體220包括源極區域224、汲極區域]%、 以及控制閘極222。源極區域224及汲極區域226形成於 基板200的主體表面202，控制閘極222位於源極區域224 與汲極區域226之間，控制閘極222與基板2〇〇之間以一 薄控制介電層223相隔。控制閘極222可以由多晶矽所構 成，而薄控制介電層223可以由二氧化石夕所構成。磁電容 240包括第一磁層24卜形成於第一磁層241上之第二介 層242、形成於第二介電層242上之第三磁層243、於 201103125 第三磁層243上之第四介電層244、以及形成於第四介電 層244上之第五磁層245。 現今的作法是將電容形成於金屬層，而此法形成之電 容已可提供動態隨機存取記憶體所需的電容量。因此，將 磁電容240形成於位於電晶體220上方之金屬層。但是， 磁電容240並不需要形成於電晶體220的正上方，只要磁 電容240是形成於金屬層而非晶矽層時，動態隨機存取記 憶體元件包所佔之整體區域會大幅縮小。

»月/主思到磁電谷240是形成於數層金屬層包括第一绍 層241、第三磁層243、以及第五磁層245。當只具有單一 金屬層的磁電容無法提供足夠的磁電容量時，具有數個金 屬：之磁電容可以提供所需之額外電容量。此外，因為绍 電谷的尺寸與電晶體的尺寸相當，此實施例可以縮小至輕 J的規模s電晶體的尺寸縮小時，電晶 少，此時相對於電晶體的尺寸來說，動態隨機 金屬層：磁包？要較大的電容量，因此需要具有數層 置了第-；^"提供額外的電容量，在此實施例中，配 憶體元件包之^容4 °此外，動態隨機存取記 電容240門之始 連接可配置於位於電晶體220與磁 憶體的“。域⑽’以更加提高動態隨機存取記 再者’現今的磁電容^ 3000、介電層蓮、士 、啕电合罝大"電常數大於 所佔的m㈣ 祕等特性，所以磁電容24〇 、電晶體220。請注意到雖然電晶體22〇的 201103125 閘極長度很小’磁電容240可提供足夠的區域來容納電晶 體220，包括了電晶體220的接觸墊229及230，控制閘極 222，以及擴散區域221。 第一個實施例與第二個實施例的差異是在於第二個實 施例為具有數層之磁電容，當單一金屬層的磁電容無法提 供足夠的電容量或動態隨機存取記憶體元件包縮小至較小 的規模時，具有數層之磁電容可以提供所需的電容量。 由上所述可得以下結論，此發明將磁電容形成於電晶 • 體之上方以減少磁電容所佔空間，可以提高動態隨機存取 記憶體元件包的速度，並達到降低其漏電流及耗電量之功 效。因為速度快，此記憶體元件包可取代靜態隨機存取記 憶體(SRAM)。此外，磁電容具有少量甚至零之漏電流量， 動態隨機存取記憶體的恢復率可隨著降低甚至為零，當恢 復率為零時，即可移除恢復電路，成為非揮發性記憶體， 因此可用以取代其它型式的記憶體。再者，磁電容可以耐 得住高度幅射量。 __軸本發明已以實施方式揭露如上，然其並非用以限 疋本發明，任何熟習此技藝者，在不脫離本發明之精神和 範圍内，當可作各種之更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例 此更明顯易懂，所附圖式之說明如下： 第1圖係繪示依照本發明一較佳實施例之動態隨機存 201103125 取記憶體元件包之側視剖面示意圖。 第1A圖係繪示一磁場防止電荷合從介電層脫離出來 之一概略圖示。 第2圖係繪示依照本發明另一較佳實施例之動態隨機 存取記憶體元件包之側視剖面示意圖。 【主要元件符號說明】 100 :基板 102 :主體表面 120 :電晶體 121 :擴散區域 122 :控制閘極 123 :薄控制介電層 124 :源極區域 12 6 ·>及極區域 129 :接觸墊 130 :接觸墊 140 :磁電容 141 :偶極 142 :第一磁層 144 :介電層 146 :第二磁層 140 :偶極 14 8 .磁場 18 0 :線路區域 200 :基板 202 :主體表面 220 :電晶體 221 :擴散區域 222 :控制閘極 223 :薄控制介電層 224 :源極區域 2 2 6 ·>及極區域 229 :接觸墊 230 :接觸墊 240 :磁電容 241 :第一磁層 242 :第二介電層 243 :第三磁層 244 :第四介電層 245 :第五磁層 280 :線路區域 12

Claims (1)

1. 201103125 七、申請專利範圍： i 一動態隨機存取記憶體元件包 M cell)，包含： 一基板，係為半導體材料所構成，具有一主體表面； 一電晶體’形成於該主體表面；以及 曰科二磁電容’形成於一金屬層，且該金屬層位於該電 日日體之上方，其中該磁電容包含： 一第一磁層； 一介電層，形成於該第一磁層之上；以及 一第二磁層，形成於該介電層之上，其中該 ^電層由—非導體材料卿成，而該第-磁層與該第 一磁層由一 CoNiFe合金所形成。 、 述之動態隨機存取言 憶體元件包，其中該電晶體包含： 一源極區域； • 一汲極區域；以及 贫控制閘極，位於該源極區域與該沒極區域之間 ^工'閉極與絲板之間以—薄控制介電層相隔。 .德體元3件如二3圍1:項所述之動態隨機存取* 之偶極方向相反 層之偶極方向與該第二磁^ 13 201103125 於100埃。 陪上如：請專利_ 1項所述之動態隨機存取記 憶體兀件包，其中兮笛 六第一磁層與該第二磁層可產生一巨 磁阻效應。 / 清專利範圍第1項所述之動態隨機存取記

   /兀I ’其中該第一磁層與該第二磁層由多層薄膜沈 積形成’該多層溥膜之每一層約為(奈米）厚。 一7·如申凊專利範1 2 3 4第1項所述之動態隨機存取記 憶體兀，包’其中更包含—線路區域，位於該電晶體與 該磁電谷之間’提供動態隨機存取記憶體元件包之線路 連接。 1 .一動態隨機存取記憶體元件包（DRAM cell)， 包含： 2 一基板’係為半導體材料所構成，具有一主體表面； 一電晶體，形成於該主體表面；以及 3 一磁電容，形成於複數個金屬層，且該些金屬層位 於該電晶體之上方，其中該磁電容包含： 複數個磁層；以及 複數個介電層，其中該些介電層分別配置 於兩相鄰之該些磁層之間，其中該介電層由一非導 4 體材料所形成，而該第一磁層與該第二磁層由一 CoNiFe合金所形成。 201103125 9.如申請專利範圍第8項所述之動態隨機存取記 憶體元件包，其中該電晶體包含： 一源極區域； 一汲極區域；以及 一控制閘極，位於該源極區域與該沒極區域之間， 該控制閘極與該基板之間以一薄控制介電層相隔。 • 10.如申請專利範圍第8項所述之動態隨機存取記 憶體元件包’其中該其中每一該些磁層由多層薄膜沈積形 成’該多層薄膜之每一層約為 1 nm (奈米）厚。