JPH09232251A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】プラグロスのない半導体装置の製造方法を提供
する。 【解決手段】シリコン基板１０１に層間絶縁膜１０５，
リンやＡｓをドーピングしたポリシリコン膜１０５を堆
積し、コンタクトホールを形成し、ノンドープのポリシ
リコン膜１１０を形成し、ＳＦ6 で全面エッチングを行
なう。ポリシリコン膜１０５の方が速やかにエッチング
されるのでコンタクトホールを十分に充填して埋込プラ
グを形成できる。ドーピングを行ってコンタクトプラグ
１０８ａとする。
する。 【解決手段】シリコン基板１０１に層間絶縁膜１０５，
リンやＡｓをドーピングしたポリシリコン膜１０５を堆
積し、コンタクトホールを形成し、ノンドープのポリシ
リコン膜１１０を形成し、ＳＦ6 で全面エッチングを行
なう。ポリシリコン膜１０５の方が速やかにエッチング
されるのでコンタクトホールを十分に充填して埋込プラ
グを形成できる。ドーピングを行ってコンタクトプラグ
１０８ａとする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にコンタクトプラグの形成方法に関する。
法に関し、特にコンタクトプラグの形成方法に関する。
【０００２】
【従来の技術】近年、半導体装置では、高集積化が進む
に従って縮小化されたコンタクトホールをコンタクトプ
ラグで埋める手法が用いられている。このコンタクトプ
ラグの形成方法について説明すると、図５（ａ）に示す
ように、まずシリコン基板３０１上に砒素などの不純物
からなるＮ+ 型拡散層領域３０３を選択的に形成し、そ
の上に、図５（ｂ）に示すように、酸化シリコン系の層
間絶縁膜３０４を形成する。この層間絶縁膜３０４にホ
トリソグラフィー及びエッチング技術を用いて前記Ｎ型
拡散層が露出するようなコンタクトホール３０６を開口
する。次に、図５（ｃ）に示すように、ポリシリコン膜
３０７をコンタクトホール３０６内及び層間絶縁膜３０
４上に成長する。次にこのポリシリコン膜３０７のエッ
チングを行い、層間絶縁膜上のポリシリコン膜３０７を
除去し、コンタクトホール３０６内にのみポリシリコン
膜３０７が残るようにすることにより、図５（ｄ）に示
すように、コンタクトプラグ３０８が形成される。しか
る後に、リンをイオン注入にコンタクトプラグ３０８に
導入し、さらにＷＳｉx 膜３０９を堆積する。次にこの
ＷＳｉx 膜３０９のパターニングを行い配線を形成する
ことにより、コンタクト−配線を形成する。
に従って縮小化されたコンタクトホールをコンタクトプ
ラグで埋める手法が用いられている。このコンタクトプ
ラグの形成方法について説明すると、図５（ａ）に示す
ように、まずシリコン基板３０１上に砒素などの不純物
からなるＮ+ 型拡散層領域３０３を選択的に形成し、そ
の上に、図５（ｂ）に示すように、酸化シリコン系の層
間絶縁膜３０４を形成する。この層間絶縁膜３０４にホ
トリソグラフィー及びエッチング技術を用いて前記Ｎ型
拡散層が露出するようなコンタクトホール３０６を開口
する。次に、図５（ｃ）に示すように、ポリシリコン膜
３０７をコンタクトホール３０６内及び層間絶縁膜３０
４上に成長する。次にこのポリシリコン膜３０７のエッ
チングを行い、層間絶縁膜上のポリシリコン膜３０７を
除去し、コンタクトホール３０６内にのみポリシリコン
膜３０７が残るようにすることにより、図５（ｄ）に示
すように、コンタクトプラグ３０８が形成される。しか
る後に、リンをイオン注入にコンタクトプラグ３０８に
導入し、さらにＷＳｉx 膜３０９を堆積する。次にこの
ＷＳｉx 膜３０９のパターニングを行い配線を形成する
ことにより、コンタクト−配線を形成する。
【０００３】
【発明が解決しようとする課題】この従来の技術の第１
の問題点はコンタクトプラグがコンタクトホールを完全
に埋めることができずにプラグロスが発生するというこ
とである。その理由は、コンタクトプラグを形成するた
めのポリシリコン膜のエッチングのときに層間絶縁膜上
にポリシリコン膜が残らないようにオーバーエッチング
を行うためコンタクトホール内のシリコン膜がエッチン
グされてしまうからである。深さが浅いコンタクトホー
ルでは基板までエッチングされる危険性さえある。
の問題点はコンタクトプラグがコンタクトホールを完全
に埋めることができずにプラグロスが発生するというこ
とである。その理由は、コンタクトプラグを形成するた
めのポリシリコン膜のエッチングのときに層間絶縁膜上
にポリシリコン膜が残らないようにオーバーエッチング
を行うためコンタクトホール内のシリコン膜がエッチン
グされてしまうからである。深さが浅いコンタクトホー
ルでは基板までエッチングされる危険性さえある。
【０００４】第２の問題点はコンタクトプラグと接続す
る上部配線層の断線などの不良発生の危険性を持ってい
るということである。その理由はプラグロスがある場合
には、コンタクトプラグと接続する上部金属配線のカバ
レッヂが不足するためである。
る上部配線層の断線などの不良発生の危険性を持ってい
るということである。その理由はプラグロスがある場合
には、コンタクトプラグと接続する上部金属配線のカバ
レッヂが不足するためである。
【０００５】本発明の目的は、プラグロス発生を防止で
きるコンタクトプラグの形成方法を提供することにあ
る。
きるコンタクトプラグの形成方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜を被覆する第１の材料膜を堆積する工程
と、前記第１の材料膜及び絶縁膜を貫いて前記半導体基
板に達するコンタクトホールを形成する工程と、前記コ
ンタクトホールを充填して前記第１の材料膜を被覆する
これと材質が異なり導電性の第２の材料膜を堆積する工
程と、前記第２の材料膜より第１の材料膜を速かにエッ
チングできる手段により前記コンタクトホール部以外の
部分から前記第２の材料膜及び第１の材料膜を除去して
埋込プラグを形成する工程とを含むというものである。
の製造方法は、半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜を被覆する第１の材料膜を堆積する工程
と、前記第１の材料膜及び絶縁膜を貫いて前記半導体基
板に達するコンタクトホールを形成する工程と、前記コ
ンタクトホールを充填して前記第１の材料膜を被覆する
これと材質が異なり導電性の第２の材料膜を堆積する工
程と、前記第２の材料膜より第１の材料膜を速かにエッ
チングできる手段により前記コンタクトホール部以外の
部分から前記第２の材料膜及び第１の材料膜を除去して
埋込プラグを形成する工程とを含むというものである。
【０００７】ここで、第１の材料膜及び第２の材質膜を
いずれもポリシリコン膜とし、前者には後者より高濃度
にリン又はヒ素がドーピングされ、フッ素又は塩素ガス
を含むガスを利用した反応性イオンエッチングによりエ
ッチングを行なって埋込プラグを形成することができ、
その場合にはこの埋込プラグに不純物をドーピングして
導電性を向上させる工程を追加する。
いずれもポリシリコン膜とし、前者には後者より高濃度
にリン又はヒ素がドーピングされ、フッ素又は塩素ガス
を含むガスを利用した反応性イオンエッチングによりエ
ッチングを行なって埋込プラグを形成することができ、
その場合にはこの埋込プラグに不純物をドーピングして
導電性を向上させる工程を追加する。
【０００８】あるいは、第１の材料膜をシリコン膜、第
２の材料膜をＷＳｉx 膜（０＜ｘ＜３）とし、フッ素を
含むガスを利用した反応性イオンエッチングによりエッ
チングを行なって導電性の埋込プラグ（コンタクトプラ
グ）を形成してもよい。
２の材料膜をＷＳｉx 膜（０＜ｘ＜３）とし、フッ素を
含むガスを利用した反応性イオンエッチングによりエッ
チングを行なって導電性の埋込プラグ（コンタクトプラ
グ）を形成してもよい。
【０００９】本発明第２の半導体装置の製造方法は、半
導体基板上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜と選択的にエッチング可能な導電性若くは不純
物ドーピング及び又は熱処理により導電性となる第１の
被膜を堆積した後第２の絶縁膜を形成する工程と、コン
タクトホール形成予定部に前記第１の絶縁膜に達する開
口を形成する工程と、前記開口側面に導電性若くは不純
物ドーピング及び又は熱処理により導電性となるスペー
サを形成する工程と、前記スペーサ及び第１の被膜と選
択的に前記第２絶縁膜及び第１の絶縁膜をエッチングし
て前記半導体基板に達するコンタクトホールを形成する
工程と、前記コンタクトホールを充填して前記スペーサ
の設けられた第１の被膜を被覆する導電性若くは不純物
及び又は熱処理により導電性となる第２の膜を堆積する
工程と、前記第２の被膜、スペーサ及び第１の被膜をエ
ッチングして前記第１の絶縁膜を露出させることにより
前記コンタクトホールを充填する埋込プラグを形成する
工程とを含むというものである。
導体基板上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜と選択的にエッチング可能な導電性若くは不純
物ドーピング及び又は熱処理により導電性となる第１の
被膜を堆積した後第２の絶縁膜を形成する工程と、コン
タクトホール形成予定部に前記第１の絶縁膜に達する開
口を形成する工程と、前記開口側面に導電性若くは不純
物ドーピング及び又は熱処理により導電性となるスペー
サを形成する工程と、前記スペーサ及び第１の被膜と選
択的に前記第２絶縁膜及び第１の絶縁膜をエッチングし
て前記半導体基板に達するコンタクトホールを形成する
工程と、前記コンタクトホールを充填して前記スペーサ
の設けられた第１の被膜を被覆する導電性若くは不純物
及び又は熱処理により導電性となる第２の膜を堆積する
工程と、前記第２の被膜、スペーサ及び第１の被膜をエ
ッチングして前記第１の絶縁膜を露出させることにより
前記コンタクトホールを充填する埋込プラグを形成する
工程とを含むというものである。
【００１０】この場合、第１の導電膜、導電性スペーサ
及び第２導電膜をいずれもドープトシリコン又はＷＳｉ
x （０＜ｘ＜３）とすることができる。
及び第２導電膜をいずれもドープトシリコン又はＷＳｉ
x （０＜ｘ＜３）とすることができる。
【００１１】以上の場合において、更に埋込プラグに接
続される配線層を形成することができる。
続される配線層を形成することができる。
【００１２】第１の半導体装置の製造方法では、コンタ
クトホール部には第２の材料膜のみが形成され、絶縁膜
上には第１の材料膜と第２の材料膜が積層されるので、
絶縁膜上から第１の材料膜を除去し終ったとき、コンタ
クトホール部に残るエッチングの遅い第２の材料膜の高
さが絶縁膜の表面より低くならないようにすることがで
きる。
クトホール部には第２の材料膜のみが形成され、絶縁膜
上には第１の材料膜と第２の材料膜が積層されるので、
絶縁膜上から第１の材料膜を除去し終ったとき、コンタ
クトホール部に残るエッチングの遅い第２の材料膜の高
さが絶縁膜の表面より低くならないようにすることがで
きる。
【００１３】第２の半導体装置の製造方法では、コンタ
クトホールの周辺に第１の被膜の厚さより高いスペーサ
を設けることができ、しかる後第２の被膜でコンタクト
ホールを埋めるので第１の絶縁膜上から第１の導電膜を
除去し終ったとき、コンタクトホール部に残る第２の導
電膜の高さが第１の絶縁膜の表面より低くならないよう
にすることができる。
クトホールの周辺に第１の被膜の厚さより高いスペーサ
を設けることができ、しかる後第２の被膜でコンタクト
ホールを埋めるので第１の絶縁膜上から第１の導電膜を
除去し終ったとき、コンタクトホール部に残る第２の導
電膜の高さが第１の絶縁膜の表面より低くならないよう
にすることができる。
【００１４】
【発明の実施の形態】本発明の第１の実施の形態につい
て図１，図２を参照して説明する。まず図１（ａ）に示
すように、シリコン基板１０１上にフィールド酸化膜１
０２を形成し、選択的にＮ+ 型拡散層１０３（ソース・
ドレイン領域など）を形成し、その上に、図１（ｂ）に
示すように、層間絶縁膜１０４を形成するまでは従来例
と同じである。次にこの層間絶縁膜１０４上に濃度１０
19ｃｍ-3以上のリン又はヒ素を含む第１のポリシリコン
膜１０７を成長する。次にホトリソグラフィー技術を用
いてホトレジスト膜パターン１０５を形成する。次にこ
のホトレジスト膜パターン１０５をマスクに第１のポリ
シリコン膜１０７及び層間絶縁膜１０４をエッチングし
て、図１（ｃ）に示すように、Ｎ+ 型拡散層１０３が露
出するようなコンタクトホール１０６（例えば０．３μ
ｍ径，深さ１μｍ弱）を開口する。次にホトレジスト膜
パターン１０５を除去する。次に、この基板上にコンタ
クトホール１０６を充填して図２（ａ）に示すように不
純物ドーピングをしない第２のポリシリコン膜１１０を
基板温度６３０℃で減圧ＣＶＤ法を用いて成長する。こ
こでこの第２のポリシリコン膜１１０の膜厚はコンタク
トホール１０６の半径よりも厚くする。次にＳＦ6 を含
むガスを利用した反応性イオンエッチングにより第１の
ポリシリコン膜１０７及び第２のポリシリコン膜１１０
をエッチングする。ＳＦ6 はリンを含むポリシリコン膜
でエッチングが速く進むので第２のポリシリコン膜１０
８よりも第１のポリシリコン膜１０７の方が速くエッチ
ングされる。そのため、図２（ｂ）と示すように、第２
のポリシリコン膜１０８から成る埋込プラグ１０８をプ
ラグロスが発生することなく形成することができる。こ
の後リンイオン注入法を利用して埋込プラグ１０８の導
電性を向上さることにより導電性の埋込プラグ、すなわ
ちコンタクトプラグ１０８ａとする。さらに、ＷＳｉx
膜（Ｘ≒２）１０９を堆積し、このＷＳｉx 膜１０９の
パターニングを行い配線層を形成することにより、コン
タクト−配線構造を形成する（図２（ｃ））。
て図１，図２を参照して説明する。まず図１（ａ）に示
すように、シリコン基板１０１上にフィールド酸化膜１
０２を形成し、選択的にＮ+ 型拡散層１０３（ソース・
ドレイン領域など）を形成し、その上に、図１（ｂ）に
示すように、層間絶縁膜１０４を形成するまでは従来例
と同じである。次にこの層間絶縁膜１０４上に濃度１０
19ｃｍ-3以上のリン又はヒ素を含む第１のポリシリコン
膜１０７を成長する。次にホトリソグラフィー技術を用
いてホトレジスト膜パターン１０５を形成する。次にこ
のホトレジスト膜パターン１０５をマスクに第１のポリ
シリコン膜１０７及び層間絶縁膜１０４をエッチングし
て、図１（ｃ）に示すように、Ｎ+ 型拡散層１０３が露
出するようなコンタクトホール１０６（例えば０．３μ
ｍ径，深さ１μｍ弱）を開口する。次にホトレジスト膜
パターン１０５を除去する。次に、この基板上にコンタ
クトホール１０６を充填して図２（ａ）に示すように不
純物ドーピングをしない第２のポリシリコン膜１１０を
基板温度６３０℃で減圧ＣＶＤ法を用いて成長する。こ
こでこの第２のポリシリコン膜１１０の膜厚はコンタク
トホール１０６の半径よりも厚くする。次にＳＦ6 を含
むガスを利用した反応性イオンエッチングにより第１の
ポリシリコン膜１０７及び第２のポリシリコン膜１１０
をエッチングする。ＳＦ6 はリンを含むポリシリコン膜
でエッチングが速く進むので第２のポリシリコン膜１０
８よりも第１のポリシリコン膜１０７の方が速くエッチ
ングされる。そのため、図２（ｂ）と示すように、第２
のポリシリコン膜１０８から成る埋込プラグ１０８をプ
ラグロスが発生することなく形成することができる。こ
の後リンイオン注入法を利用して埋込プラグ１０８の導
電性を向上さることにより導電性の埋込プラグ、すなわ
ちコンタクトプラグ１０８ａとする。さらに、ＷＳｉx
膜（Ｘ≒２）１０９を堆積し、このＷＳｉx 膜１０９の
パターニングを行い配線層を形成することにより、コン
タクト−配線構造を形成する（図２（ｃ））。
【００１５】なお、第１のポリシリコン膜の代りにアモ
ルファスシリコン膜（不純物をドーピングしてもよいし
ノンドープでもよい）をＣＶＤ法で形成してもよいし第
２のポリシリコン膜の代りにＷＳｉx （０＜ｘ＜３）を
使用することができる。又、シリコンのエッチングガス
としては、ＳＦ6 ガスばかりでなくＣｌ2 などの塩素ガ
スを含むガスを利用した反応性イオンエッチングを使用
できる。アモルファスシリコン膜は、成膜後、エッチン
グ前又は後のしかるべき時期に、６００〜８００℃の熱
処理によりポリシリコン膜に変換すればよく、この熱処
理はＢＰＳＧ膜などの層間絶縁膜の堆積・リフロー工程
で兼ねさせることも可能である。
ルファスシリコン膜（不純物をドーピングしてもよいし
ノンドープでもよい）をＣＶＤ法で形成してもよいし第
２のポリシリコン膜の代りにＷＳｉx （０＜ｘ＜３）を
使用することができる。又、シリコンのエッチングガス
としては、ＳＦ6 ガスばかりでなくＣｌ2 などの塩素ガ
スを含むガスを利用した反応性イオンエッチングを使用
できる。アモルファスシリコン膜は、成膜後、エッチン
グ前又は後のしかるべき時期に、６００〜８００℃の熱
処理によりポリシリコン膜に変換すればよく、この熱処
理はＢＰＳＧ膜などの層間絶縁膜の堆積・リフロー工程
で兼ねさせることも可能である。
【００１６】次に、本発明の第２の実施の形態について
説明する。本実施の形態では、図３（ａ）に示すよう
に、第１のシリコン膜２０７上に酸化シリコン膜２１１
を成長し、ホトレジスト膜パターン２１２を形成し、図
３（ｂ）に示すように、このＮ型にドーピングされた第
１のシリコン膜２０７及び酸化シリコン膜２１１にコン
タクトホール形成予定部に開口２１３を形成する。この
後、Ｎ型にドーピングされたシリコン膜２１４をこの開
口２１３が埋まらない厚さで成長する。しかる後異方性
エッチングを行い、図３（ｃ）に示すように、シリコン
膜２１４からなるスペーサ２１５を形成する。次に第１
のシリコン膜２０７と導電性スペーサ２１５をマスクに
コンタクトエッチングを行い、図４（ａ）に示すよう
に、コンタクトホール２０６を開口する。このエッチン
グはドープトシリコンに対して酸化シリコン系絶縁膜を
選択的に除去できるＣＦ4 等を利用する反応性イオンエ
ッチングである。この後、図４（ｂ）に示すように、Ｎ
型にドーピングされた第２のシリコン膜２１６を成長し
全面エッチングを行い、図４（ｃ）に示すように、コン
タクトプラグ２０８を形成する。スペーサがある分コン
タクトホールとその周辺でシリコン膜の表面が高くなっ
ているので、層間絶縁膜２０４の表面が露出されたと
き、その表面よりコンタクトプラグ２０８（埋込プラ
グ）が低くならない（プラグロスがない）ようにするこ
とができる。また、コンタクトプラグ２０８の上部にス
ペーサ２１７が残るようにすることができる。次に、図
４（ｄ）に示すように、ＷＳｉx 膜２０９でなる配線層
を形成する。リソグラフィー上の制限より、スペーサの
ある分、小さなコンタクトホールを形成できるという微
細加工上の利点がある。シリコン膜２０７，２１４，２
１６はポリシリコン膜又はアモルファスシリコン膜（Ｃ
ＶＤ法で形成）のいずれでもよい。更には、ＷＳｉ
y （０≦ｙ＜３，例えばｙ≒２）など、コンタクトプラ
グに通常使用される導電部材なら何でもよい。アモルフ
ァスシリコン膜は、熱処理によりポリシリコン膜に変換
することは前述と同様である。
説明する。本実施の形態では、図３（ａ）に示すよう
に、第１のシリコン膜２０７上に酸化シリコン膜２１１
を成長し、ホトレジスト膜パターン２１２を形成し、図
３（ｂ）に示すように、このＮ型にドーピングされた第
１のシリコン膜２０７及び酸化シリコン膜２１１にコン
タクトホール形成予定部に開口２１３を形成する。この
後、Ｎ型にドーピングされたシリコン膜２１４をこの開
口２１３が埋まらない厚さで成長する。しかる後異方性
エッチングを行い、図３（ｃ）に示すように、シリコン
膜２１４からなるスペーサ２１５を形成する。次に第１
のシリコン膜２０７と導電性スペーサ２１５をマスクに
コンタクトエッチングを行い、図４（ａ）に示すよう
に、コンタクトホール２０６を開口する。このエッチン
グはドープトシリコンに対して酸化シリコン系絶縁膜を
選択的に除去できるＣＦ4 等を利用する反応性イオンエ
ッチングである。この後、図４（ｂ）に示すように、Ｎ
型にドーピングされた第２のシリコン膜２１６を成長し
全面エッチングを行い、図４（ｃ）に示すように、コン
タクトプラグ２０８を形成する。スペーサがある分コン
タクトホールとその周辺でシリコン膜の表面が高くなっ
ているので、層間絶縁膜２０４の表面が露出されたと
き、その表面よりコンタクトプラグ２０８（埋込プラ
グ）が低くならない（プラグロスがない）ようにするこ
とができる。また、コンタクトプラグ２０８の上部にス
ペーサ２１７が残るようにすることができる。次に、図
４（ｄ）に示すように、ＷＳｉx 膜２０９でなる配線層
を形成する。リソグラフィー上の制限より、スペーサの
ある分、小さなコンタクトホールを形成できるという微
細加工上の利点がある。シリコン膜２０７，２１４，２
１６はポリシリコン膜又はアモルファスシリコン膜（Ｃ
ＶＤ法で形成）のいずれでもよい。更には、ＷＳｉ
y （０≦ｙ＜３，例えばｙ≒２）など、コンタクトプラ
グに通常使用される導電部材なら何でもよい。アモルフ
ァスシリコン膜は、熱処理によりポリシリコン膜に変換
することは前述と同様である。
【００１７】
【発明の効果】以上説明したように、半導体基板上に絶
縁膜を形成し第１の材料膜を堆積してコンタクトホール
を形成したのち第１の材料膜よりエッチング速度の小さ
い第２の材料膜を堆積し、全面エッチングを行なうかも
しくは半導体基板上に第１の絶縁膜を形成し第１の被膜
を堆積し第２の絶縁膜を堆積したのち第１の絶縁膜に達
する開口を形成し、開口側面にスペーサを形成した後コ
ンタクトホールを形成し第２の被膜を形成し全面エッチ
ングを行なうことにより、プラグロスのないコンタクト
プラグを形成できるので、プラグロスによる上層の配線
層の断線を防止できる。従って半導体装置の歩留りや信
頼性の向上がもたらされる。
縁膜を形成し第１の材料膜を堆積してコンタクトホール
を形成したのち第１の材料膜よりエッチング速度の小さ
い第２の材料膜を堆積し、全面エッチングを行なうかも
しくは半導体基板上に第１の絶縁膜を形成し第１の被膜
を堆積し第２の絶縁膜を堆積したのち第１の絶縁膜に達
する開口を形成し、開口側面にスペーサを形成した後コ
ンタクトホールを形成し第２の被膜を形成し全面エッチ
ングを行なうことにより、プラグロスのないコンタクト
プラグを形成できるので、プラグロスによる上層の配線
層の断線を防止できる。従って半導体装置の歩留りや信
頼性の向上がもたらされる。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図２】図１に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図４】図３に続いて（ａ）〜（ｄ）に分図して示す工
程順断面図である。
程順断面図である。
【図５】従来例について説明するための（ａ）〜（ｅ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ Ｎ+ 型拡散層 １０４，２０４，３０４ 層間絶縁膜 １０５，３０５ ホトレジスト膜パターン １０６，２０６，３０６ コンタクトホール １０７，３０７ ポリシリコン膜 １０８ 埋込プラグ １０８ａ，２０８，３０８ コンタクトプラグ １０９，２０９，３０９ ＷＳｉx 膜 １１０ ポリシリコン膜 ２１１ 酸化シリコン膜 ２１２ ホトレジストパターン ２１３ 開口 ２１４ シリコン膜 ２１５ スペーサ ２１６ ポリシリコン膜 ２１７ スペーサ
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜を被覆する第１の材料膜を堆積する工程
と、前記第１の材料膜及び絶縁膜を貫いて前記半導体基
板に達するコンタクトホールを形成する工程と、前記コ
ンタクトホールを充填して前記第１の材料膜を被覆する
これと材質が異なり導電性の第２の材料膜を堆積する工
程と、前記第２の材料膜より第１の材料膜を速かにエッ
チングできる手段により前記コンタクトホール部以外の
部分から前記第２の材料膜及び第１の材料膜を除去して
埋込プラグを形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 第１の材料膜及び第２の材質膜がいずれ
もポリシリコン膜であり、前者には後者より高濃度にリ
ン又はヒ素ががドーピングされ、フッ素又は塩素ガスを
含むガスを利用した反応性イオンエッチングによりエッ
チングを行ない、埋込プラグに不純物をドーピングして
導電性を向上させる工程を含む請求項１記載の半導体装
置の製造方法。 - 【請求項３】 第１の材料膜がシリコン膜、第２の材料
膜がＷＳｉx 膜（０＜ｘ＜３）であり、フッ素を含むガ
スを利用した反応性イオンエッチングによりエッチング
を行なう請求項１記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜と選択的にエッチング可能な
導電性若くは不純物ドーピング及び又は熱処理により導
電性となる第１の被膜を堆積した後第２の絶縁膜を形成
する工程と、コンタクトホール形成予定部に前記第１の
絶縁膜に達する開口を形成する工程と、前記開口側面に
導電性若くは不純物ドーピング及び又は熱処理により導
電性となるスペーサを形成する工程と、前記スペーサ及
び第１の被膜と選択的に前記第２絶縁膜及び第１の絶縁
膜をエッチングして前記半導体基板に達するコンタクト
ホールを形成する工程と、前記コンタクトホールを充填
して前記スペーサの設けられた第１の被膜を被覆する導
電性若くは不純物及び又は熱処理により導電性となる第
２の膜を堆積する工程と、前記第２の被膜、スペーサ及
び第１の被膜をエッチングして前記第１の絶縁膜を露出
させることにより前記コンタクトホールを充填する埋込
プラグを形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項５】 第１の被膜、スペーサ及び第２の被膜が
いずれもドープトシリコン又はＷＳｉy （０≦ｙ＜３）
でなる請求項４記載の半導体装置の製造方法。 - 【請求項６】 埋込プラグに接続される配線層を形成す
る工程を有する請求項１乃至５記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041164A JP2812288B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
| US08/804,352 US6040242A (en) | 1996-02-28 | 1997-02-21 | Method of manufacturing a contact plug |
| KR1019970006304A KR100255065B1 (ko) | 1996-02-28 | 1997-02-27 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041164A JP2812288B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232251A true JPH09232251A (ja) | 1997-09-05 |
| JP2812288B2 JP2812288B2 (ja) | 1998-10-22 |
Family
ID=12600792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041164A Expired - Fee Related JP2812288B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6040242A (ja) |
| JP (1) | JP2812288B2 (ja) |
| KR (1) | KR100255065B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322536B1 (ko) * | 1999-06-29 | 2002-03-18 | 윤종용 | 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 |
| US6914336B2 (en) | 2000-01-25 | 2005-07-05 | Nec Electronics Corporation | Semiconductor device structure and method for manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306860A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置の製造方法 |
| JP3943320B2 (ja) | 1999-10-27 | 2007-07-11 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2002093811A (ja) * | 2000-09-11 | 2002-03-29 | Sony Corp | 電極および半導体装置の製造方法 |
| KR100650811B1 (ko) * | 2005-05-30 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| US9911772B2 (en) * | 2012-06-29 | 2018-03-06 | Sony Semiconductor Solutions Corporation | Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus |
| JP2018199863A (ja) * | 2017-05-02 | 2018-12-20 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | タングステン柱を形成する方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181356A (ja) * | 1987-01-23 | 1988-07-26 | Hitachi Ltd | 半導体装置の製造方法 |
| US4981550A (en) * | 1987-09-25 | 1991-01-01 | At&T Bell Laboratories | Semiconductor device having tungsten plugs |
| FR2630588A1 (fr) * | 1988-04-22 | 1989-10-27 | Philips Nv | Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee |
| US5279990A (en) * | 1990-03-02 | 1994-01-18 | Motorola, Inc. | Method of making a small geometry contact using sidewall spacers |
| US5587338A (en) * | 1995-04-27 | 1996-12-24 | Vanguard International Semiconductor Corporation | Polysilicon contact stud process |
| JPH08321545A (ja) * | 1995-05-24 | 1996-12-03 | Yamaha Corp | 配線形成法 |
-
1996
- 1996-02-28 JP JP8041164A patent/JP2812288B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-21 US US08/804,352 patent/US6040242A/en not_active Expired - Lifetime
- 1997-02-27 KR KR1019970006304A patent/KR100255065B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322536B1 (ko) * | 1999-06-29 | 2002-03-18 | 윤종용 | 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 |
| US6914336B2 (en) | 2000-01-25 | 2005-07-05 | Nec Electronics Corporation | Semiconductor device structure and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063676A (ko) | 1997-09-12 |
| US6040242A (en) | 2000-03-21 |
| KR100255065B1 (ko) | 2000-05-01 |
| JP2812288B2 (ja) | 1998-10-22 |
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