KR100255065B1 - 반도체장치의제조방법 - Google Patents
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Abstract
절연막 (104) 을 반도체 기판 (101) 상에 형성하고, 상기 절연막 (104) 을 커버하도록 제 1 의 재료의 제 1 의 막 (107) 을 형성하고, 상기 반도체 기판 (101) 이 상기 콘택 홀 (106) 의 저부에 노출되도록 상기 제 1 의 막 (107) 과 상기 절연막 (104) 을 통하여 콘택 홀 (106) 을 형성하고, 상기 콘택 홀 (106) 을 채우고 상기 제 1 의 막 (107) 을 커버하도록 제 2 의 재료의 제 2 의 막 (110) 을 형성하고, 상기 콘택 홀 (106) 과는 다른 구역에 있는 상기 제 1 의 막 (107) 과 제 2 막 (110) 을 제거하는 단계들로 이루어지며, 여기서 상기 제 1 의 막 (107) 은 상기 제 2 의 막 (110) 의 일부분을 이루는 매립 콘택 플러그 (108) 를 형성하기 위하여 상기 제 2 의 막 (110) 보다도 더 큰 에칭율로 에칭되는 반도체 장치의 제조 방법이 제공된다. 이에 따라 얻어진 반도체 장치는 플러그 손실을 갖지 않는다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 배선용 콘택 플러그를 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치에 있어서, 콘택홀은 고집적화로 인해 소형화되며, 이는 도전성 재료를 콘택홀에 매립함으로써, 콘택 플러그를 형성하는 반도체 장치의 제조 방법에 이용되어 왔다. 이러한 종래 방법은 예를 들면, 다음과 같이 행한다.
먼저, 도 1a 에 도시된 것처럼, 실리콘 기판 (301) 상에 필드 산화 절연막 (302) 을 형성하고, 선택된 영역의 기판 (301) 상에 비소 등이 도핑된 n+형 확산층 (303) 을 형성한다.
다음으로, 도 1b 에 도시된 것처럼, 상술한 바와 같이 처리한 기판 상에, 실리콘 산화물의 층간 절연막 (304) 및 패터닝된 포토레지스트막 (305) 을 순차적으로 형성하고, 그 후, 포토레지스트막 (305) 을 마스크로 이용하는 에칭 및 포토리소그래피 공정에 의해 절연막 (304) 을 관통하는 콘택홀 (306) 을 형성하여, n+형 확산층 (303) 을 노출시킨다. 이에 따라, 콘택홀 (306) 은 n+형 확산층 (303) 에 도달하게 된다.
다음으로, 도 1c 에 도시된 것처럼, 콘택홀 (306) 내부와 절연막 (304) 상에 폴리실리콘막 (307) 을 증착한다.
다음으로, 에칭 공정을 행하여, 절연막 (304) 상의 폴리실리콘막 (307) 을 제거하고, 콘택홀 (306) 에 폴리실리콘막 (307) 을 잔존시킨다. 따라서, 도 1d 에 도시된 것처럼, 콘택홀 (306) 에 콘택 플러그 (308) 를 형성하게 된다.
다음으로, 콘택 플러그 (308) 를, 이온 주입 공정에 의해 인으로 도핑하고, 텅스텐 실리사이드 (WSix) 막 (309) 을 형성하고 패터닝하여, 콘택 플러그 (308) 와 접촉하는 배선을 형성한다.
상기 종래 방법의 단점은 콘택홀 (306) 이 콘택 플러그 (308) 에 의하여 완전히 채워지지 않는 "플러그 로스 (plug loss)" 가 발생한다는 점이다. 그 이유는, 폴리실리콘막 (307) 의 에칭 공정을 행하여 콘택 플러그 (308) 를 형성할 경우, 절연막 (304) 상에 폴리실리콘막 (307) 이 잔존되는 것을 회피하기 위해, 오버 에칭이 필요하므로, 콘택홀 (306) 내의 폴리실리콘막 (307) 도 어느 정도 에칭되기 때문이다. 콘택홀 (306) 의 깊이가 얕으면, 기판 (301) 이 에칭될 위험성이 있다.
종래 방법의 또 다른 단점은 상층 배선에 단선 등의 불량이 발생할 위험성을 지닌다는 점이다. 그 이유는, 플러그 로스가 있을 경우, 콘택 플러그 (308) 와 접촉하는 상층 배선의 단차 피복성 (step coverage) 이 저하되기 때문이다.
본 발명의 목적은, 플러그 로스가 발생되지 않는 콘택 플러그를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1e 는 콘택 플러그를 갖는 종래의 반도체 장치 제조 방법을 설명하는 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 장치 제조 방법의 제 1 실시예를 설명하는 단면도.
도 3a 내지 도 3g 는 본 발명에 따른 반도체 장치 제조 방법의 제 2 실시예를 설명하는 단면도.
※도면의 주요 부분에 대한 부호의 설명※
101 : 기판 102 : 절연막
103 : n+형 확산층 105 : 포토레지스트막
107 : 제 1 막 110 : 제 2 막
상기 목적을 달성하기 위하여, 본 발명에 따르면,
반도체 기판 상에 절연막을 형성하는 제 1 단계;
상기 절연막을 도포하기 위해, 제 1 재료의 제 1 막을 형성하는 제 2 단계;
상기 반도체 기판이 상기 콘택홀의 저부에 노출되도록, 상기 절연막과 상기 제 1 막을 관통하는 콘택홀을 형성하는 제 3 단계;
상기 콘택홀을 채우고 상기 제 1 막을 도포하도록, 제 2 재료의 제 2 막을 형성하는 제 4 단계;
상기 콘택홀 이외 영역의 상기 제 1 막과 상기 제 2 막을 제거하는 제 5 단계를 포함하고,
상기 제 1 막은 상기 제 2 막보다 높은 에칭율로 에칭되어, 상기 제 2 막의 일부로 이루어진 매립 콘택 플러그를 형성하는 반도체 장치의 제조 방법이 제공된다.
이 방법에서, 콘택홀 내에는, 제 2 막만이 형성되는 반면에, 절연막 상에는, 제 1 및 제 2 막이 형성된다. 따라서, 제 2 막이 제 1 막보다 낮은 에칭율로 에칭되기 때문에, 절연막 상의 제 1 및 제 2 막이 완전히 제거된 경우, 콘택 플러그 즉, 잔여 제 2 막의 상부 높이는 절연막의 높이 이상으로 될 수 있다.
제 2 재료는 폴리실리콘으로 이루어질 수도 있고, 제 1 재료는 제 2 재료보다 고농도로 인 또는 비소가 도핑된 폴리실리콘으로 이루어질 수도 있으며, 제 5 단계는, 불소와 염소를 함유한 가스를 이용하는 반응성 이온 에칭 공정에 의해 행할 수도 있다.
제 1 재료는 실리콘으로 이루어질 수도 있고, 제 2 재료는 WSiX(0
x
3) 로 이루어질 수도 있으며, 제 5 단계는 불소를 함유한 가스를 이용하는 반응성 이온 에칭 공정에 의해 행할 수도 있다.
상기 방법은 도전성을 향상시키기 위해, 매립 콘택 플러그에 불순물을 도핑하는 단계를 더 포함할 수도 있다.
상기 방법은 매립 콘택 플러그에 접속된 배선을 형성하는 단계를 더 포함할 수도 있다.
또한, 상기 목적을 달성하기 위해서, 본 발명에 따르면,
반도체 기판 상에 제 1 절연막을 형성하는 제 1 단계;
상기 제 1 절연막에 비해 선택적으로 에칭할 수 있는 제 1 막을 형성하고, 상기 제 1 막 상에 제 2 절연막을 형성하는 제 2 단계;
콘택홀이 형성될 영역에, 상기 제 1 절연막에 도달하는 개구를 형성하는 제 3 단계;
상기 개구의 측면 상에 스페이서 (spacer) 를 형성하는 제 4 단계;
상기 스페이서와 상기 제 1 막에 비해 상기 제 2 절연막과 상기 제 1 절연막을 선택적으로 에칭함으로써, 상기 반도체 기판에 도달하는 상기 콘택홀을 형성하는 제 5 단계;
상기 콘택홀을 채우고 상기 제 1 막과 상기 스페이서를 도포하기 위해, 제 2 막을 형성하는 제 6 단계; 및
상기 제 1 절연막을 노출시키기 위해, 상기 제 2 막, 상기 스페이서와 상기 제 1 막을 에칭하여, 상기 콘택홀을 채우는 매립 콘택 플러그를 형성하는 제 7 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
이 방법에서는, 상기 개구의 내부 측면 상에 스페이서를 형성할 수 있으며, 스페이서의 상부 높이가 제 1 막의 높이보다 높아진다. 콘택홀 내부와 스페이서 및 제 1 막 상에 제 2 막을 형성한다. 따라서, 제 1 절연막 상의 제 1 및 제 2 막이 완전히 제거된 경우에, 콘택 플러그 즉, 잔여 제 2 막의 상부 높이는 제 1 절연막의 높이 이상으로 될 수 있다.
스페이서 및 제 2 막은 도핑된 실리콘 또는 WSiy(0
y
3) 로 이루어질 수도 있다.
상기 방법은 매립 콘택 플러그에 접속된 배선을 형성하는 단계를 더 포함할 수도 있다.
제 1 막, 스페이서 및 제 2 막 각각은 도전성일 수도 있다.
제 1 막, 스페이서 및 제 2 막 각각은 각각 불순물 도핑 또는 열처리에 의해 도전성이 될 수 있으며, 제 1 막, 스페이서와 제 2 막 상에 각각 불순물 도핑 또는 열처리의 추가 단계를 행할 수도 있다.
본 발명에 따르면, 플러그 로스가 없는 콘택 플러그를 형성할 수 있으므로, 배선의 단선이 없는 반도체 장치가 양호한 수율로 제공되어, 신뢰성이 우수한 반도체 장치를 실현할 수 있게 된다.
이하, 본 발명에 따른 제 1 실시예를, 도 2a 내지 도 2f 를 참조하여 설명하기로 한다.
먼저, 도 2a 에 도시된 것처럼, 실리콘 기판 (101) 상에 필드 산화 절연막 (102) 을 형성하고, 소정 영역의 기판 (101) 상에 인과 비소 등이 도핑된 n+형 확산층 (103) 을 상기 종래 방법과 동일한 방식으로 형성한다. n+형 확산층 (103) 은 예를 들면, MOS 트랜지스터의 소오스 또는 드레인 영역이 된다.
다음으로, 도 2b 에 도시된 것처럼, 실리콘 산화물의 층간 절연막 (104) 을, 상술한 종래 방법과 동일한 방식으로 형성한다. 그 후, 절연막 (104) 상에 1019㎝-3이상의 농도로 인과 비소가 도핑된 제 1 폴리실리콘막 (107) 을 형성한다. 그 후, 패터닝된 포토레지스트막 (105) 을 포토리소그래피 공정에 의해 형성하고, 도 2c 에 도시된 것처럼, 콘택홀 (106) 내의 n+형 확산층 (103) 을 노출시키기 위해, 패터닝된 포토레지스트막 (105) 을 마스크로 이용함으로써, 제 1 폴리실리콘막 (107) 과 절연막 (104) 에 대해 에칭 공정을 행하여, 예를 들어, 약 1 ㎛의 깊이와 0.3 ㎛의 직경을 갖는 콘택홀 (106) 을 형성한다. 따라서, 콘택홀 (106) 이 n+형 확산층 (103) 에 도달하게 된다. 그 후, 포토레지스트막 (105) 을 제거한다.
다음으로, 도 2d 에 도시된 것처럼, 상술한 바와 같이 처리한 기판 상에, 기판 온도가 630 ℃인 저압 CVD 공정에 의해, 도핑되지 않은 제 2 폴리실리콘막 (110) 을 형성하여, 그 제 2 폴리실리콘막 (110) 으로 콘택홀 (106) 을 채우고 제 1 폴리실리콘막 (107) 을 도포한다. 여기서, 제 2 폴리실리콘막 (110) 의 두께는 콘택홀 (106) 의 반경보다 크다.
그 후, 제 1 폴리실리콘막 (107) 및 제 2 폴리실리콘막 (110) 을, SF6등의 불소를 함유한 가스를 이용하는 반응성 이온 에칭 공정에 의해 에칭한다. 이러한 에칭 공정에서는, SF6등의 불소를 함유한 가스를 이용할 때, 인과 비소 등이 도핑된 폴리실리콘막에 대한 에칭율이 도핑되지 않은 폴리실리콘막에 대한 에칭율보다 높기 때문에, 제 1 폴리실리콘막 (107) 이 제 2 폴리실리콘막 (110) 보다 빨리 에칭된다. 따라서, 도 2e 에 도시된 것처럼, 플러그 로스를 일으키지 않고 제 2 폴리실리콘막 (110) 의 일부로 이루어진 매립 플러그 (108) 를 형성하게 된다. 그 후, 매립 플러그 (108) 의 도전성을 향상시키기 위해, 인 이온의 주입 공정을 행하여, 도전성의 매립 플러그 즉, 콘택 플러그 (108a) 를 얻는다.
다음으로, 도 2f 에 도시된 것처럼, WSiX(x≒2) 막 (109) 을 증착하고 패터닝하여, 배선을 형성한다. 그 결과, 콘택-배선 구조가 형성된다.
상기 제 1 실시예에서, 제 1 폴리실리콘막 대신에 CVD 공정에 의해, 불순물이 도핑되거나 또는 도핑되지 않은 비정질 실리콘막을 형성할 수도 있으며, 제 2 폴리실리콘막 대신에 WSiX(0
x
3) 를 이용할 수도 있다. SF6등의 불소를 함유한 가스 대신에 Cl2등의 염소를 함유한 가스를 이용하는 반응성 이온 에칭 공정에 의해 실리콘의 에칭을 행할 수도 있다. 비정질 실리콘막은 에칭 공정 전 또는 후에 600 - 800 ℃의 열처리에 의해 폴리실리콘막으로 변환된다. 이 열처리는 BPSG막과 같은 층간 절연막의 증착/리플로우 (reflow) 열처리 기능으로서 행할 수도 있다.
이하, 다음으로, 본 발명에 따른 제 2 실시예를, 도 3a 내지 도 3g 를 참조하여 설명하기로 한다.
먼저, 도 3a 에 도시된 것처럼, 실리콘 기판 (201) 상에, 필드 산화 절연막 (202), 인과 비소 등이 도핑된 n+형 확산층 (203), 실리콘 산화물의 층간 절연막 (204) 및 n형 도핑 제 1 실리콘막 (207) 을, 상술한 제 1 실시예와 동일한 방식으로 형성한다. 그 후, 제 1 실리콘막 (207) 상에 실리콘 산화막 (211) 을 형성하고, 실리콘 산화막 (211) 상에 패터닝된 포토레지스트막 (212) 을 형성한다.
다음으로, 도 3b 에 도시된 것처럼, 콘택홀이 형성될 영역에, 제 1 실리콘막 (207) 과 실리콘 산화막 (211) 을 관통하는 개구 (213) 를 형성한다. 그 후, n형 도핑 제 2 실리콘막 (214) 을, 개구 (213) 를 완전히 채우지는 않는 두께로 형성한다. 그 후, 도 3c 에 도시된 것처럼, 이방성 에칭 공정을 행하여, 개구 (213) 의 측면 상에 제 2 실리콘막 (214) 의 일부로 이루어진 도전성 스페이서 (215) 를 형성한다.
다음으로, 제 1 실리콘막 (207) 과 스페이서 (215) 를 마스크로 이용함으로써, 절연막 (204) 에 대한 에칭 공정을 행하여, 콘택홀 (206) 을 형성한다. 이러한 에칭은 도핑된 실리콘막에 비해 실리콘 산화물 절연막을 선택적으로 제거할 수 있는 CF4등의 불소를 함유한 가스를 이용하는 반응성 이온 에칭 공정이다.
다음으로, 도 3e 에 도시된 것처럼, n형 도핑 제 2 실리콘막 (216) 을 형성한다. 제 1 실리콘막 (207) 의 높이로부터 상방으로 돌출한 스페이서 (215) 로 인해, 콘택홀 (206) 과 그 근방의 제 2 실리콘막 (216) 의 표면 높이는 다른 영역의 높이보다 높아진다.
다음으로, 도 3f 에 도시된 것처럼, 제 1 실리콘막 (207) 과 제 2 실리콘막 (216) 을, 전체 영역에서 에칭하여, 콘택 플러그 (208) 를 형성한다. 상술한 바와 같이, 제 2 실리콘막 (216) 의 표면 높이는 콘택홀 (206) 과 그 근방에서 더욱 높기 때문에, 절연막 (204) 의 표면이 노출될 경우에, 콘택 플러그 (매립 플러그) (208) 의 상부 높이는 절연막 (204) 의 높이 이상으로 된다. 즉, 플러그 로스는 발생하지 않는다. 스페이서 (215) 의 일부로 이루어진 스페이서 링 (spacer ring) (217) 을 콘택 플러그 (208) 의 상부 주변에 잔존시킬 수 있다.
그 후, 도 3g 에 도시된 것처럼, WSiX막 (209) 으로 이루어진 배선을 형성한다.
상기 제 2 실시예에 따르면, 리소그래피 공정상의 제한으로 인해, 개구 (213) 의 최소 직경보다 스페이서 (215) 만큼 작은 직경을 갖는 콘택홀 (206) 을 형성할 수 있다.
실리콘막 (207, 214 및 216) 은 CVD 공정에 의해 형성된 폴리실리콘막 또는 비정질 실리콘막일 수도 있다. 비정질 실리콘막은 상술한 열처리에 의해 폴리실리콘막으로 변환된다. 실리콘막 대신에, WSiy(0
y
3, 예를 들면, y≒2) 등의 어떠한 도전막도 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 플러그 로스가 없는 콘택 플러그를 형성할 수 있으므로, 배선의 단선이 없는 반도체 장치가 양호한 수율로 제공되어, 신뢰성이 우수한 반도체 장치를 실현할 수 있게 된다.
Claims (14)
- 반도체 기판 상에 절연막을 형성하는 제1단계;상기 절연막을 도포하기 위해, 제1재료의 제1막을 형성하는 제2단계;상기 반도체 기판이 콘택홀의 저부에 노출되도록, 상기 절연막과 상기 제1막을 관통하는 콘택홀을 형성하는 제3단계;상기 콘택홀을 채우고 상기 제1막을 도포하기 위해서, 제2재료의 제2막을 형성하는 제4단계; 및상기 콘택홀 이외 영역의 상기 제1막과 상기 2막을 제거하는 제5단계를 포함하고,상기 제1막은 상기 제2막보다 높은 에칭율로 에칭되어, 상기 제2막의 일부로 이루어진 매립 콘택 플러그가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제2재료는 폴리실리콘으로 이루어지고, 상기 제1재료는 상기 재2 재료보다 고농도로 인 도는 비소가 도핑된 폴리실리콘으로 이루어지며, 상기 제5단계는 불소 또는 염소를 함유한 가스를 이용하는 반응성 이온 에칭 공정에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제1재료 실리콘으로 이루어지고, 상기 제2재료는 WSix(0＜x＜3)로 이루어지며 상기 제5단계는 불소를 함유한 가스를 이용하는 반응성 이온에칭 공정에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서,도전성을 향상시키기 위해, 상기 매립 콘택 플러그에 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 매립 콘택 플러그에 접속된 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 제1절연막을 형성하는 제 1 단계;상기 제1절연막에 비해 선택적으로 에칭될 수 있는 제1막을 형성하고 상기 제1막 상에 제2절연막을 형성하는 제 2 단계;콘택홀이 형성될 영역에, 상기 제1절연막에 도달하는 개구를 형성하는 제 3 단계;상기 개구의 측면 상에 스페이서를 형성하는 제 4 단계;상기 스페이서와 상기 제1막에 비해 상기 제2절연막과 상기 제1절연막을 선택적으로 에칭함으로써, 상기 반도체 기판에 도달하는 상기 콘택홀을 형성하는 제 5 단계;상기 콘택홀을 매립하고 상기 제1막과 상기 스페이서를 도포하기 위해, 제2막을 형성하는 제 6 단계; 및상기 제2막, 상기 스페이서 및 상기 제1막을 에칭하여 상기 제1절연막을 노출시킴으로써, 상기 콘택홀을 채우는 매립 콘택 플러그를 형성하는 제7단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 제1막, 상기 스페이서 및 상기 제2막은 도핑된 실리콘 또는 WSiy(0≤y＜3)로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 매립 콘택 플러그에 접속된 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 제1막은 도전성인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서,상기 제1막을 도전성으로 만들기 위해, 상기 제2단계 이후에 행하는 불순물 도핑 또는 열처리의 부가적인 단계를 더 구비하되,상기 제1막은 상기 부가적인 단계 이전에는 도전성이 아니며, 상기 부가적인 단계 이후에 도전성으로 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 스페이서는 도전성인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 스페이서를 도전성으로 만들기 위해, 상기 제4단계 이후에 행하는 불순물 도핑 또는 열처리의 부가적인 단계를 더 구비하되,상기 스페이서는 상기 부가적인 단계 이전에는 도전성이 아니며, 상기 부가적인 단계 이후 도전성으로 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 제2막은 도전성인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서,상기 제2막을 도전성으로 만들기 위해, 상기 제6단계 이후에 행하는 불순물 도핑 또는 열처리의 부가적인 단계를 더 구비하되,상기 2막은 상기 부가적인 단계 이전에는 도전성이 아니며, 상기 부가적인 단계 이후에는 도전성으로 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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