JPH07161980A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07161980A JPH07161980A JP34104793A JP34104793A JPH07161980A JP H07161980 A JPH07161980 A JP H07161980A JP 34104793 A JP34104793 A JP 34104793A JP 34104793 A JP34104793 A JP 34104793A JP H07161980 A JPH07161980 A JP H07161980A
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- semiconductor device
- gate electrode
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Abstract
(57)【要約】
【目的】 保護素子にバイポーラトランジスタが寄生し
ないようにして、過大放電電流が流れることによるジャ
ンクション破壊を防止する。素子の小型化。 【構成】 ｐ型半導体基板１上にゲート酸化膜３を介し
てゲート電極４を形成し、基板の表面領域内に低不純物
濃度ｎ型拡散層５、高不純物濃度ｎ型拡散層６、高不純
物濃度ｐ型拡散層７を形成する。層間絶縁膜８を形成
し、コンタクトホールを開孔した後、ｎ型拡散層６、ｐ
型拡散層７にそれぞれ接触するドレイン電極９とソース
電極１０を形成する。ソース電極１０とゲート電極４は
接地され、ドレイン電極９は、外部端子を介して被保護
半導体素子に接続される。
ないようにして、過大放電電流が流れることによるジャ
ンクション破壊を防止する。素子の小型化。 【構成】 ｐ型半導体基板１上にゲート酸化膜３を介し
てゲート電極４を形成し、基板の表面領域内に低不純物
濃度ｎ型拡散層５、高不純物濃度ｎ型拡散層６、高不純
物濃度ｐ型拡散層７を形成する。層間絶縁膜８を形成
し、コンタクトホールを開孔した後、ｎ型拡散層６、ｐ
型拡散層７にそれぞれ接触するドレイン電極９とソース
電極１０を形成する。ソース電極１０とゲート電極４は
接地され、ドレイン電極９は、外部端子を介して被保護
半導体素子に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型保護素子を備
えた半導体装置に関し、特に、高耐圧オフセット型ＭＯ
Ｓトランジスタの保護用に好適な保護素子を備えた半導
体装置に関する。
えた半導体装置に関し、特に、高耐圧オフセット型ＭＯ
Ｓトランジスタの保護用に好適な保護素子を備えた半導
体装置に関する。
【０００２】
【従来の技術】半導体装置、特にＭＯＳ型の半導体装置
では従来より内部回路を静電破壊から保護するために保
護素子を設けることが行われてきた。この保護素子に求
められる基本的特性は、保護される半導体素子より低い
電圧でブレークダウンし、なおかつジャンクション破壊
を起こさないことである。さらに近年では、半導体装置
の高密度化にともない、より占有面積が小さくかつより
ブレークダウン電圧精度の高い保護素子が要求されるよ
うになってきている。
では従来より内部回路を静電破壊から保護するために保
護素子を設けることが行われてきた。この保護素子に求
められる基本的特性は、保護される半導体素子より低い
電圧でブレークダウンし、なおかつジャンクション破壊
を起こさないことである。さらに近年では、半導体装置
の高密度化にともない、より占有面積が小さくかつより
ブレークダウン電圧精度の高い保護素子が要求されるよ
うになってきている。
【０００３】図２（ａ）は、低圧系（電源電圧３〜７Ｖ
系）の半導体装置での従来の保護素子の断面図であり、
図２（ｂ）はその等価回路図である。この半導体装置を
作製するには、ｐ型半導体基板１上にフィールド酸化膜
２およびゲート酸化膜３を形成し、多結晶シリコンの堆
積とそのパターニングによりゲート電極４を形成する。
次いで、フィールド酸化膜２とゲート電極の形成されて
いない半導体基板の表面に、ドレイン領域となる高不純
物濃度ｎ型拡散層６、ソース領域となる高不純物濃度ｎ
型拡散層１１および高不純物濃度ｐ型拡散層７を形成
し、全面を層間絶縁膜８で被覆した後、各拡散層上にコ
ンタクトホールを形成し、アルミニウム合金の堆積とそ
のパターニングにより、ドレイン電極９およびソース電
極１０を形成する。このトランジスタは、例えばロジッ
ク回路用のＭＯＳトランジスタと同時に形成され、同等
の構造を持つものである。この素子は、ゲート電極に基
板と同電位を与えてＭＯＳ型ダイオード構造の保護素子
として用いられる。
系）の半導体装置での従来の保護素子の断面図であり、
図２（ｂ）はその等価回路図である。この半導体装置を
作製するには、ｐ型半導体基板１上にフィールド酸化膜
２およびゲート酸化膜３を形成し、多結晶シリコンの堆
積とそのパターニングによりゲート電極４を形成する。
次いで、フィールド酸化膜２とゲート電極の形成されて
いない半導体基板の表面に、ドレイン領域となる高不純
物濃度ｎ型拡散層６、ソース領域となる高不純物濃度ｎ
型拡散層１１および高不純物濃度ｐ型拡散層７を形成
し、全面を層間絶縁膜８で被覆した後、各拡散層上にコ
ンタクトホールを形成し、アルミニウム合金の堆積とそ
のパターニングにより、ドレイン電極９およびソース電
極１０を形成する。このトランジスタは、例えばロジッ
ク回路用のＭＯＳトランジスタと同時に形成され、同等
の構造を持つものである。この素子は、ゲート電極に基
板と同電位を与えてＭＯＳ型ダイオード構造の保護素子
として用いられる。
【０００４】このＭＯＳ型ダイオードの等価回路は、図
２（ｂ）に示すように、ｎチャネルＭＯＳトランジスタ
Ｍのソース・ドレインに基板をベースとする寄生バイポ
ーラトランジスタＢのエミッタ・コレクタが接続され、
さらにドレイン−基板間にダイオードＤが接続され、基
板−接地間にサブストレート抵抗Ｒｓｕｂが接続された
ものである。
２（ｂ）に示すように、ｎチャネルＭＯＳトランジスタ
Ｍのソース・ドレインに基板をベースとする寄生バイポ
ーラトランジスタＢのエミッタ・コレクタが接続され、
さらにドレイン−基板間にダイオードＤが接続され、基
板−接地間にサブストレート抵抗Ｒｓｕｂが接続された
ものである。
【０００５】このＭＯＳ型ダイオードの保護用ダイオー
ドとしての動作は、以下の通りである。 ドレイン電極に高電圧パルスが印加される。 ドレイン拡散層をカソードとするダイオードＤのジ
ャンクションがブレークダウンを起こす。 対発生した電子・ホール対のホールがゲート電極下
の電位を引き上げる。 寄生バイポーラトランジスタＢのベース−エミッタ
間が順バイアス状態となることによりこのトランジスタ
がオンし、ブレークダウン後のオン抵抗が低下する。
ドとしての動作は、以下の通りである。 ドレイン電極に高電圧パルスが印加される。 ドレイン拡散層をカソードとするダイオードＤのジ
ャンクションがブレークダウンを起こす。 対発生した電子・ホール対のホールがゲート電極下
の電位を引き上げる。 寄生バイポーラトランジスタＢのベース−エミッタ
間が順バイアス状態となることによりこのトランジスタ
がオンし、ブレークダウン後のオン抵抗が低下する。
【０００６】図３（ａ）は、高耐圧系半導体装置での保
護素子の断面図であり、図３（ｂ）はその等価回路図で
ある。図３において、図２の部分と同等の部分には同一
の参照番号を付し重複する説明は省略する。本従来例の
保護素子の、図２に示した第１の従来例のものと相違す
る点は、第１の従来例におけるドレイン領域（高不純物
濃度ｎ型拡散層６）を、低不純物濃度ｎ型拡散層５と高
不純物濃度ｎ型拡散層６との２層構造を持つものに変更
した点にある。
護素子の断面図であり、図３（ｂ）はその等価回路図で
ある。図３において、図２の部分と同等の部分には同一
の参照番号を付し重複する説明は省略する。本従来例の
保護素子の、図２に示した第１の従来例のものと相違す
る点は、第１の従来例におけるドレイン領域（高不純物
濃度ｎ型拡散層６）を、低不純物濃度ｎ型拡散層５と高
不純物濃度ｎ型拡散層６との２層構造を持つものに変更
した点にある。
【０００７】従って、その等価回路は、図３（ｂ）に示
すように、図２（ｂ）の回路のドレイン−ドレイン電極
間にドレイン抵抗ＲD を接続した構成となっている。ま
た、その動作も図２の従来例と同様に上記〜の経過
を辿るが、寄生バイポーラトランジスタのオン電流がド
レイン抵抗ＲD を介して電流が流れるため、ドレイン抵
抗ＲD が発熱する現象が起きる。
すように、図２（ｂ）の回路のドレイン−ドレイン電極
間にドレイン抵抗ＲD を接続した構成となっている。ま
た、その動作も図２の従来例と同様に上記〜の経過
を辿るが、寄生バイポーラトランジスタのオン電流がド
レイン抵抗ＲD を介して電流が流れるため、ドレイン抵
抗ＲD が発熱する現象が起きる。
【０００８】次に、高耐圧品用の非ＭＯＳ型ダイオード
の例を示す。図４（ａ）は、ジャンクション型の従来の
高耐圧用保護ダイオードの断面図であり、図４（ｂ）は
その等価回路図である。図４に示されるように、外側の
フィールド酸化膜２の内側中央の半導体基板の表面領域
内に２重拡散により低不純物濃度ｎ型拡散層５と高不純
物濃度ｎ型拡散層６とを形成し、その両側にフィールド
酸化膜２ａを介して基板電位固定用の高不純物濃度ｐ型
拡散層７を形成する。全面を層間絶縁膜８で被覆しコン
タクトホールを形成した後、高不純物濃度ｎ型拡散層６
に接触するカソード電極１２と、高不純物濃度ｐ型拡散
層７に接触するアノード電極１３を形成する。
の例を示す。図４（ａ）は、ジャンクション型の従来の
高耐圧用保護ダイオードの断面図であり、図４（ｂ）は
その等価回路図である。図４に示されるように、外側の
フィールド酸化膜２の内側中央の半導体基板の表面領域
内に２重拡散により低不純物濃度ｎ型拡散層５と高不純
物濃度ｎ型拡散層６とを形成し、その両側にフィールド
酸化膜２ａを介して基板電位固定用の高不純物濃度ｐ型
拡散層７を形成する。全面を層間絶縁膜８で被覆しコン
タクトホールを形成した後、高不純物濃度ｎ型拡散層６
に接触するカソード電極１２と、高不純物濃度ｐ型拡散
層７に接触するアノード電極１３を形成する。
【０００９】この保護素子の等価回路は、図４（ｂ）に
示されるように、ダイオードＤとサブストレート抵抗Ｒ
ｓｕｂのみによって構成されており、寄生バイポーラト
ランジスタは形成されていない。よって、この保護素子
が高電圧印加によりブレークダウンを起こすことがあっ
ても過大な電流が流れることはない。
示されるように、ダイオードＤとサブストレート抵抗Ｒ
ｓｕｂのみによって構成されており、寄生バイポーラト
ランジスタは形成されていない。よって、この保護素子
が高電圧印加によりブレークダウンを起こすことがあっ
ても過大な電流が流れることはない。
【００１０】
【発明が解決しようとする課題】図２、図３のＭＯＳ型
保護ダイオードでは、バイポーラトランジスタが寄生し
ているため、ドレイン領域がブレークダウンを起こした
ときにトランジスタがオンすることにより過大な電流が
流れ、発熱によりドレイン領域が破壊することがある。
特に、図３に示した高耐圧系の半導体装置では、高抵抗
のドレイン抵抗ＲD を介して電流が流れるため発熱量が
大きく容易に破壊するため、事態はより深刻である。ま
た、ソース領域となる高不純物濃度ｎ型拡散層１１が設
けられ、ソース電極の形成が必要であるため小型化に不
利な構造となっていた。
保護ダイオードでは、バイポーラトランジスタが寄生し
ているため、ドレイン領域がブレークダウンを起こした
ときにトランジスタがオンすることにより過大な電流が
流れ、発熱によりドレイン領域が破壊することがある。
特に、図３に示した高耐圧系の半導体装置では、高抵抗
のドレイン抵抗ＲD を介して電流が流れるため発熱量が
大きく容易に破壊するため、事態はより深刻である。ま
た、ソース領域となる高不純物濃度ｎ型拡散層１１が設
けられ、ソース電極の形成が必要であるため小型化に不
利な構造となっていた。
【００１１】また、図４に示す非ＭＯＳ型保護ダイオー
ドでは、バイポーラトランジスタが寄生していないので
過電流によって破壊されることはないが、ゲート電極が
形成されていないので同じドレイン構造のＭＯＳ型トラ
ンジスタ（保護されるべきＭＯＳ型トランジスタ）より
耐圧は上昇する。このため、耐圧適正化のために、低不
純物濃度ｎ型拡散層の不純物濃度を高くする工程の追加
や、高不純物濃度ｐ型拡散層をｎ型拡散層へ近づけるこ
と等が必要となる。而して、これらの対策では、前者で
は工数の増加を招きまた後者ではブレークダウン電圧の
ばらつきが大きくなるという問題点があった。また、図
４に示す第３の従来例では、保護素子の耐圧がフィール
ド酸化膜の寸法に依存しており、そしてフィールド酸化
膜を高い精度で形成することは一般に困難であるため、
高精度の耐圧のもの形成することが困難であった。
ドでは、バイポーラトランジスタが寄生していないので
過電流によって破壊されることはないが、ゲート電極が
形成されていないので同じドレイン構造のＭＯＳ型トラ
ンジスタ（保護されるべきＭＯＳ型トランジスタ）より
耐圧は上昇する。このため、耐圧適正化のために、低不
純物濃度ｎ型拡散層の不純物濃度を高くする工程の追加
や、高不純物濃度ｐ型拡散層をｎ型拡散層へ近づけるこ
と等が必要となる。而して、これらの対策では、前者で
は工数の増加を招きまた後者ではブレークダウン電圧の
ばらつきが大きくなるという問題点があった。また、図
４に示す第３の従来例では、保護素子の耐圧がフィール
ド酸化膜の寸法に依存しており、そしてフィールド酸化
膜を高い精度で形成することは一般に困難であるため、
高精度の耐圧のもの形成することが困難であった。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、第１導電型半導体基板（１）の表
面領域内に、第１導電型の高不純物濃度拡散層（７）と
第２導電型拡散層（５、６）とが近接して配置され、両
拡散層間の半導体基板上にゲート絶縁膜（３）を介して
ゲート電極（４）が形成されてなる保護素子を備えたこ
とを特徴とする半導体装置が提供される。
め、本発明によれば、第１導電型半導体基板（１）の表
面領域内に、第１導電型の高不純物濃度拡散層（７）と
第２導電型拡散層（５、６）とが近接して配置され、両
拡散層間の半導体基板上にゲート絶縁膜（３）を介して
ゲート電極（４）が形成されてなる保護素子を備えたこ
とを特徴とする半導体装置が提供される。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）は、本発明の一実施例を示す半
導体装置の断面図であり、図１（ｂ）はその等価回路図
である。不純物濃度１Ｅ１４〜１６ａｔｏｍｓ／ｃｍ3
のｐ型半導体基板１を用いて、周知のＬＯＣＯＳ法によ
り膜厚０．６μｍのフィールド酸化膜２を形成し、フィ
ールド酸化膜２の形成されていない領域上に熱酸化によ
り膜厚４００〜１０００Åのゲート酸化膜３を形成す
る。その上にポリシリコンを堆積し、リンのイオン注入
により低抵抗化した後パターニングしてゲート電極４を
形成する。
て説明する。図１（ａ）は、本発明の一実施例を示す半
導体装置の断面図であり、図１（ｂ）はその等価回路図
である。不純物濃度１Ｅ１４〜１６ａｔｏｍｓ／ｃｍ3
のｐ型半導体基板１を用いて、周知のＬＯＣＯＳ法によ
り膜厚０．６μｍのフィールド酸化膜２を形成し、フィ
ールド酸化膜２の形成されていない領域上に熱酸化によ
り膜厚４００〜１０００Åのゲート酸化膜３を形成す
る。その上にポリシリコンを堆積し、リンのイオン注入
により低抵抗化した後パターニングしてゲート電極４を
形成する。
【００１４】しかる後、ドレイン部に不純物濃度１Ｅ１
６〜１８ａｔｏｍｓ／ｃｍ3 、ジャンクション深さ０．
３〜２μｍの低不純物濃度ｎ型拡散層５を形成し、この
拡散層中に不純物濃度１Ｅ１９〜２１ａｔｏｍｓ／ｃｍ
3 、ジャンクション深さ０．２〜０．５μｍの高不純物
濃度ｎ型拡散層６を設けることにより２層構造の高耐圧
化拡散層を形成する。
６〜１８ａｔｏｍｓ／ｃｍ3 、ジャンクション深さ０．
３〜２μｍの低不純物濃度ｎ型拡散層５を形成し、この
拡散層中に不純物濃度１Ｅ１９〜２１ａｔｏｍｓ／ｃｍ
3 、ジャンクション深さ０．２〜０．５μｍの高不純物
濃度ｎ型拡散層６を設けることにより２層構造の高耐圧
化拡散層を形成する。
【００１５】また、ゲート電極の反対側に基板と同一導
電型で不純物濃度１Ｅ１８〜２０ａｔｏｍｓ／ｃｍ3 、
深さ０．３〜０．８μｍの高不純物濃度ｐ型拡散層７を
設ける。さらに、層間絶縁膜８を形成し、拡散層６、７
上にコンタクトホールを開孔し、ドレイン電極９、ソー
ス電極１０を形成して本実施例の半導体装置の製造を完
了する。なお、図示されてはいないが、ドレイン電極９
は外部端子に接続されるとともに保護されるべきトラン
ジスタのゲート電極（保護素子が入力回路保護に用いら
れるとき）あるいは保護されるトランジスタのドレイン
（保護素子が出力回路保護に用いられるとき）等に接続
される。
電型で不純物濃度１Ｅ１８〜２０ａｔｏｍｓ／ｃｍ3 、
深さ０．３〜０．８μｍの高不純物濃度ｐ型拡散層７を
設ける。さらに、層間絶縁膜８を形成し、拡散層６、７
上にコンタクトホールを開孔し、ドレイン電極９、ソー
ス電極１０を形成して本実施例の半導体装置の製造を完
了する。なお、図示されてはいないが、ドレイン電極９
は外部端子に接続されるとともに保護されるべきトラン
ジスタのゲート電極（保護素子が入力回路保護に用いら
れるとき）あるいは保護されるトランジスタのドレイン
（保護素子が出力回路保護に用いられるとき）等に接続
される。
【００１６】このように構成された半導体装置では、ｎ
型拡散層５、６に隣接してゲート電極が設けられたこと
により耐圧が低下し、同構造のドレインを持つＭＯＳ型
トランジスタと同等の耐圧となる。よって特に専用工程
の追加を行うことなく、所望の耐圧の保護ダイオードを
形成することができる。また、バイポーラトランジスタ
が寄生していないので、ｎ型拡散層のブレークダウンに
より生成されたホールが基板に蓄積し基板電位が上昇す
ることがあっても過大な電流が流れることはなくジャン
クションの破壊は防止される。さらに、ゲート電極長を
短くしてリーチスルー耐圧により耐圧を決定する構成と
することにより、ゲート電極長により耐圧をコントロー
ルすることが可能となるため、同一プロセスにより異な
る耐圧の保護素子を形成することができるようになる。
而して、ゲート電極の寸法は、フィールド酸化膜に比較
して精度高く形成することができるので、フィールド酸
化膜を用いた従来のジャンクションダイオード型保護素
子に比較して高い精度のブレークダウン電圧のものを得
ることができる。
型拡散層５、６に隣接してゲート電極が設けられたこと
により耐圧が低下し、同構造のドレインを持つＭＯＳ型
トランジスタと同等の耐圧となる。よって特に専用工程
の追加を行うことなく、所望の耐圧の保護ダイオードを
形成することができる。また、バイポーラトランジスタ
が寄生していないので、ｎ型拡散層のブレークダウンに
より生成されたホールが基板に蓄積し基板電位が上昇す
ることがあっても過大な電流が流れることはなくジャン
クションの破壊は防止される。さらに、ゲート電極長を
短くしてリーチスルー耐圧により耐圧を決定する構成と
することにより、ゲート電極長により耐圧をコントロー
ルすることが可能となるため、同一プロセスにより異な
る耐圧の保護素子を形成することができるようになる。
而して、ゲート電極の寸法は、フィールド酸化膜に比較
して精度高く形成することができるので、フィールド酸
化膜を用いた従来のジャンクションダイオード型保護素
子に比較して高い精度のブレークダウン電圧のものを得
ることができる。
【００１７】以上好ましい実施例について説明したが、
本発明は上記の実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。本発明は、高耐圧系半導
体装置に有利に適用されるが、低圧系のものへの適用を
除外するものではない。また、ＭＯＳ型の半導体装置ば
かりでなくバイポーラ型のものにも適用が可能である。
本発明は上記の実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。本発明は、高耐圧系半導
体装置に有利に適用されるが、低圧系のものへの適用を
除外するものではない。また、ＭＯＳ型の半導体装置ば
かりでなくバイポーラ型のものにも適用が可能である。
【００１８】
【発明の効果】以上説明したように、本発明の保護素子
は、基板と反対導電型の拡散層と同導電型の拡散層とを
近接して設け、その間の半導体基板上にゲート絶縁膜を
介してゲート電極を設けたものであるので、寄生バイポ
ーラトランジスタは存在しておらず、ｎ型拡散層のブレ
ークダウンにより生成されたホールにより基板電位が上
昇することがあっても過大な電流が流れることはなくジ
ャンクションの破壊は防止される。また、本発明によれ
ば、従来例のＭＯＳ型保護素子で必要であったソース領
域およびソース電極が省略されているので、より少ない
専用面積にてＭＯＳ型の保護素子を形成することができ
る。
は、基板と反対導電型の拡散層と同導電型の拡散層とを
近接して設け、その間の半導体基板上にゲート絶縁膜を
介してゲート電極を設けたものであるので、寄生バイポ
ーラトランジスタは存在しておらず、ｎ型拡散層のブレ
ークダウンにより生成されたホールにより基板電位が上
昇することがあっても過大な電流が流れることはなくジ
ャンクションの破壊は防止される。また、本発明によれ
ば、従来例のＭＯＳ型保護素子で必要であったソース領
域およびソース電極が省略されているので、より少ない
専用面積にてＭＯＳ型の保護素子を形成することができ
る。
【００１９】また、基板の反対導電型拡散層に隣接して
ゲート電極を設けたことによりこの拡散層の耐圧が保護
対象のＭＯＳトランジスタのドレインの耐圧と同程度と
なるので、特別の工程の追加を行うことなく、所望の耐
圧の保護ダイオードを形成することができる。さらに、
ゲート電極長を短くしてリーチスルー耐圧により耐圧を
決定する構成とすることにより、ゲート電極長により耐
圧をコントロールすることが可能となる。したがって、
プロセスに変更を加えることなく種々の耐圧の保護素子
を精度高く形成することができるようになる。
ゲート電極を設けたことによりこの拡散層の耐圧が保護
対象のＭＯＳトランジスタのドレインの耐圧と同程度と
なるので、特別の工程の追加を行うことなく、所望の耐
圧の保護ダイオードを形成することができる。さらに、
ゲート電極長を短くしてリーチスルー耐圧により耐圧を
決定する構成とすることにより、ゲート電極長により耐
圧をコントロールすることが可能となる。したがって、
プロセスに変更を加えることなく種々の耐圧の保護素子
を精度高く形成することができるようになる。
【図１】本発明の一実施例の断面図とその等価回路図。
【図２】第１の従来例の断面図とその等価回路図。
【図３】第２の従来例の断面図とその等価回路図。
【図４】第３の従来例の断面図とその等価回路図。
１ ｐ型半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 低不純物濃度ｎ型拡散層 ６ 高不純物濃度ｎ型拡散層 ７ 高不純物濃度ｐ型拡散層 ８ 層間絶縁膜 ９ ドレイン電極 １０ ソース電極 １１ 高不純物濃度ｎ型拡散層 １２ カソード電極 １３ アノード電極
Claims (7)
- 【請求項１】 第１導電型半導体基板の表面領域内に形
成された第１導電型の高不純物濃度拡散層と、該第１導
電型の高不純物濃度拡散層に近接して前記第１導電型半
導体基板の表面領域内に形成された第２導電型拡散層
と、両拡散層間の半導体基板上にゲート絶縁膜を介して
形成されたゲート電極とを有する保護素子を備えたこと
を特徴とする半導体装置。 - 【請求項２】 前記第２導電型拡散層が内側の高不純物
濃度拡散層と外側の低不純物濃度拡散層との２層構造と
なっていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記第１導電型の高不純物濃度拡散層が
接地され、前記第２導電型拡散層が外部端子に接続され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第１導電型の高不純物濃度拡散層お
よび前記ゲート電極が接地され、前記第２導電型拡散層
が外部端子に接続されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項５】 前記第１導電型の高不純物濃度拡散層お
よび前記ゲート電極が接地され、前記第２導電型拡散層
が外部端子を介してＭＯＳトランジスタのゲートに接続
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 前記第１導電型の高不純物濃度拡散層お
よび前記ゲート電極が接地され、前記第２導電型拡散層
が外部端子を介して出力トランジスタのドレインに接続
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項７】 前記ゲート電極のゲート長は、前記保護
素子の耐圧がリーチスルー耐圧によって決定される長さ
に設定されていることを特徴とする請求項１記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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