JPH05265421A - カラールックアップテーブルのためのメモリ、回路およびメモリセル - Google Patents

カラールックアップテーブルのためのメモリ、回路およびメモリセル

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JPH05265421A
JPH05265421A JP4229499A JP22949992A JPH05265421A JP H05265421 A JPH05265421 A JP H05265421A JP 4229499 A JP4229499 A JP 4229499A JP 22949992 A JP22949992 A JP 22949992A JP H05265421 A JPH05265421 A JP H05265421A
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memory cell
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トーマス・ジェイ・ルナルデュー
William Plants
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Abstract

(57)【要約】 （修正有） 【目的】ディスプレイシステムのためのカラールックア
ップテーブル用集積回路メモリに関し、その速度の改
良、サイズの低減、製造の歩留まりの増大をはかる。 【構成】カラールックアップテーブル１５のための集積
回路メモリ１０は１００または＞２００ＭＨｚ以上でピ
クセルのための色を識別するデータを読出すためのビデ
オポートおよび経路１１，１２，１３，１４をおよびメ
モリ中の場所において色を識別するデータを読出しおよ
び書込むためのＣＰＵポートおよび経路２５，２６，２
７，２８を有する。各メモリセルは真および補の端子を
有するフリップフロップを含む。ＣＰＵポートは２つの
パストランジスタを含み、ビデオポートは分離された検
知端子および２つのトランジスタを含む。各メモリセル
およびメモリセルアレイのレイアウト構成は、複数個の
メモリセルから同一のチャネル型のトランジスタが単一
の大きいウェル中で形成され、かつ隣接するメモリセル
がコンタクトを共有することを許容する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明は二重ポートメモリに関し、特
にディスプレイシステムの中でカラールックアップテー
ブルとして使用される専用二重ポートスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）に関する。より特定的
には、この発明は読出／書込ポートと非常に速い読出専
用のポートを有する高速ＣＭＯＳ二重ポートＳＲＡＭに
関する。
【０００３】
【背景の説明】特定の応用のニーズに合せるためにメモ
リセルの設計を最適化することはしばしば所望される。
たとえばスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）はさまざまな応用のために実現された。独特の要求
を有する１つの特定の応用はディスプレイシステム中の
カラールックアップテーブルのそれである。この機能を
提供する先行技術の集積回路はブルックツリー・コーポ
レーション（BrooktreeCorporation ）によって製造さ
れたＢＴ４５８および類似の部品、ならびにアドバンス
ト・マイクロ・ディバイシズ・インコーポレーテッド
（Advanced Micro Devices, Inc.）によって製造された
Ａｍ８１Ｃ４５８を含む。これらの集積回路に、ビデオ
のディスプレイスクリーン上にディスプレイされるべき
特定の色を識別するコードをストアするカラールックア
ップテーブルが設けられる。
【０００４】スクリーンの各画素またはピクセルに対し
てカラールックアップテーブルはアドレスを使用してア
クセスされ、かつそのアドレスでテーブルにストアされ
たコードはピクセルの色を識別する。このアドレス指定
は非常な高速で発生し、その速度はピクセルがディスプ
レイシステム中でリフレッシュされなければならない頻
度によって決定される。またカラールックアップテーブ
ルで利用可能な色のセレクションが変えられ、アップデ
ートされ、またはモニタされなければならないとき、デ
ィスプレイシステム中の中央処理装置はテーブル中のエ
ントリへアクセスしなければならない。この目的のため
テーブル中のメモリエレメントへ読出および書込を許容
する第２のよりゆっくりしたポートがＣＰＵアクセスの
ために設けられる。
【０００５】ＣＰＵクロックは色の情報がディスプレイ
経路のためにアクセスされなければならない速度に無関
係なので、ディスプレイ経路およびＣＰＵ経路はお互い
に独立して非同期に動作しなければならない。ポートの
非同期性および独立性はディスプレイポートが動かなけ
ればならない非常に速い速度とともにこの応用のＳＲＡ
Ｍのための独特の設計基準を作り出す。
【０００６】上述した先行技術装置は各々米国特許番号
第４，９０５，１８９号で説明されるように、差動セン
スアンプを有する１０トランジスタＳＲＡＭセルを使用
する。このＳＲＡＭセルはビデオディスプレイポートに
必要な動作速度を達成するために相対的に大きくかつ複
雑な差動検知機構を必要とする。この先行技術のメモリ
セルのサイズと複雑さはそれが動作できる速度を制限し
た。加えて、セルのサイズは結果的に集積回路上で非常
に広いＳＲＡＭの領域になった。広い領域は当業界で周
知であるようにさまざまな理由でチップの製造コストを
上昇させる。
【０００７】ササキ（Sasaki）の米国特許番号第４，７
６８，１７２号は、読出／書込ポートと読出専用ポート
とを有するＳＲＡＭセルを教示し、そのセルにおいて読
出専用ポートは読出専用ポートからの読出がメモリセル
内の電流の流れに影響しないようにメモリセルから分離
している。この分離は両方のポートを同時にかつ非同期
的に動作させる能力を高める。しかしながら、この特許
はカラールックアップテーブルでの使用のためのメモリ
セルのいかなる特定の適応も、または非常に速い速度の
読出アクセスを必要とする他のいかなるかかる応用も提
供しない。その上この特許は利用可能な読出専用の帯域
幅を最適に利用する方法を教示しない。最後に、この特
許は所与のチップ領域内でメモリセルの所与のサイズア
レイに最適に合う方法を教示しない。
【０００８】したがってメモリセルおよび独立し非同期
のポートと非常に高速のディスプレイアクセス経路への
要求を最適化する一方でメモリセルのサイズおよび複雑
さを最小限にする全体のメモリアーキテクチャを与える
ことが所望される。メモリアーキテクチャはカラービデ
オディスプレイシステムのカラールックアップテーブル
の読出のような非常に高速の動作のために、最適に低減
されたフットプリントを有するべきであり、かつ読出専
用ポートの利用可能な速度を最適に利用するための手段
を与えられるべきである。
【０００９】
【発明の概要】したがってこの発明はディスプレイシス
テムで使用される集積回路上のカラールックアップテー
ブルのためのメモリを提供する。このシステムは画素の
ための色を識別するデータを読出すための第１のアクセ
ス経路と、メモリの中の場所で色を識別するデータを読
出すおよび書込むための第２のアクセス経路とを含む。
メモリはデータを第１のアクセス経路へ交信するために
接続されたビットラインとワードラインとの第１のセッ
トを含む。またビットラインとワードラインとの第２の
セットは第２のアクセス経路へ、およびそれからデータ
を交信するために接続される。
【００１０】メモリセルのアレイはカラールックアップ
テーブルを与えるように配列される。少なくとも配列の
サブセット中の各メモリセルは、第１のアクセス経路を
介して交信するために第１のセット中の１つのビットラ
インと１つのワードラインとに接続されるシングルエン
ドポートと、第２のアクセス経路を介して交信するため
に第２のセット中の少なくとも１つのビットラインと１
つのワードラインとに接続されている第２のポートとを
含む。
【００１１】メモリはディスプレイシステムの第１のク
ラスのための＞１００メガヘルツでのランダムアクセス
読出のための第一アクセス経路の動作を特徴とする。加
えてメモリはディスプレイシステムの第２のクラスのた
めの、＞１２５メガヘルツでの第１のアクセス経路を介
するランダムアクセス読出を特徴とする。さらにディス
プレイシステムの第３のクラスのためには、第１のアク
セス経路は＞１５０メガヘルツでランダムアクセス読出
を行なう。さらにビデオディスプレイの高速クラスのた
めには、第１のアクセス経路は＞１７５メガヘルツでラ
ンダムアクセス読出を行なう。この発明に従うメモリは
現在の技術を使って＞２００メガヘルツで第１のアクセ
ス経路を介してランダムアクセス読出の動作を提供する
ことができる。
【００１２】この発明の他の局面によると、アレイのメ
モリセルは真および補の端子を有するデータ記憶素子を
含む。データ記憶素子は真の端子に結合された入力と補
の端子に結合された出力とを有する第１のインバータ
と、補の端子に結合された入力と真の端子に結合された
出力とを有する第２のインバータとを含む。シングルエ
ンドポートは第１および第２のｎチャネルトランジスタ
を含み、第１のｎチャネルトランジスタは分離された検
知端子を与える第１のチャネル端子と、接地のような基
準電位に接続された第２のチャネル端子と、データ記憶
素子の真か補の端子のどちらか１つに接続されたゲート
とを有する。シングルエンドポート中の第２のチャネル
型トランジスタは、第１のアクセス経路のためにビット
ラインの第１のセットの１つのビットラインに接続され
た第１のチャネル端子と、第１のｎチャネルトランジス
タによって与えられた分離された検知端子に接続された
第２のチャネル端子と、第１のセットのワードラインに
接続されたゲートとを有する。
【００１３】第２のポートは第１および第２のｐチャネ
ルトランジスタを含み、かつ差動的に動作される。第１
のｐチャネルトランジスタはデータ記憶素子の真の端子
に接続された第１のチャネル端子と、第２のセットのビ
ットラインに接続された第２のチャネル端子と、第２の
セットのワードラインに接続されたゲート端子とを有す
る。第２のポート中の第２のｐチャネルトランジスタは
データ記憶素子の補の端子に接続された第１のチャネル
端子と、第２のセットのビットラインに接続された第２
のチャネル端子と、第２のセットのワードラインに接続
されたゲートとを有する。したがってデータ記憶素子へ
の読出および書込は第１および第２のｐチャネルトラン
ジスタに結合された１対のビットラインを介して提供さ
れ、一方高速ランダムアクセス読出はシングルエンドポ
ートを介して提供される。
【００１４】この発明の他の局面によると、データ記憶
素子中の第１および第２のインバータは、各々ｐチャネ
ルおよびｎチャネルのトランジスタを１つずつ含み、そ
れよってそのメモリセルは４つのｎチャネルトランジス
タと４つのｐチャネルトランジスタとを含む。この局面
では集積回路は各メモリセルの４つのトランジスタが単
一のウェルにある状態で形成される。このようにｎ型サ
ブストレートを含む集積回路のために、単一のｐ型ウェ
ルが形成され、そこにセルの４つすべてのチャネルトラ
ンジスタが置かれる。同様にｐ型サブストレートのため
に単一のｎ型ウェルが形成され、そこに４つすべてのｐ
チャネルランジスタが置かれ得る。これにより小さいサ
イズと速い速度のためのメモリセルをレイアウトするた
めの重要な最適化が提供される。
【００１５】この発明のさらに他の局面によると、メモ
リセルはシングルエンドポートを第１のセット上のビッ
トラインに結合する第１のコンタクトと、第２のポート
を第２のセット中の第１のビットライン結合する第２の
コンタクトと、第２のポートを第２のセット中の第２の
ビットラインに結合する第３のコンタクトとを含むよう
にレイアウトされる。これらのコンタクトはアレイの隣
接したメモリセルと共有されるようにそれぞれのメモリ
セルの周辺上にレイアウトされる。金属ビットラインへ
の接点を共有することによってコンパクトなレイアウ
ト、高速動作、および改良された製造歩留まりのために
セルのフットプリントの大幅な低減がなされる。コンタ
クトのあるものを共有することによりさらに信号伝送特
徴を改良し、かつ待ち時間を低減するために信号経路の
キャパシタンスを低減するという非常に所望される利点
が得られる。
【００１６】この発明のさらに他の局面によると、メモ
リは各セルが、１ミクロンの最短チャンネル長を有する
プロセスにおいて３４ミクロン×１７ミクロンより小さ
いフットプリントを有するようにレイアウトされる。
【００１７】したがってメモリはカラールックアップテ
ーブルの応用に特に適合するように提供されるが、しか
し他の二重ポートスタティックランダムアクセスメモリ
の応用に適している。このメモリは高い製造歩留まりの
ために非常に小さいレイアウトを有し、かつカラールッ
クアップテーブルへの読出および書込に使用される第２
の差動ポートと非同期でかつそれから独立した第１のシ
ングルエンドポートを介して非常に高速の読出が可能で
ある。
【００１８】この発明の他の局面および利点は以下に続
く図面、詳細な説明および前掲の特許請求の範囲を検討
した上で理解される。
【００１９】
【実施例の詳細な説明】この発明の好ましい実施例の詳
細な説明は図１−９に関連して提供される。図１および
図２はこの発明の一実現化例のアーキテクチャの概略図
である。図３−５は好ましい実施例の回路の詳細を示
す。図６−９は好ましいシステムが集積回路上でレイア
ウトされる態様を図示している。
【００２０】Ｉ．システムの外観 図１はディスプレイシステムで使用される集積回路１０
を示している。集積回路１０はディスプレイされるべき
イメージのビットマップをストアするディスプレイメモ
リ１１に結合される。ビットマップはイメージのピクセ
ルごとに複数個のビットを含むことが可能であり、複数
個のビットはビットマップの特定のピクセルの色を示す
コードを含む。
【００２１】各ピクセルのためのビットはバス１２を通
って集積回路１０へ入力として供給される。集積回路は
ディスプレイメモリ１１からの入来コードを受けるディ
スプレイメモリインターフェース１３を含む。このイン
ターフェースはビデオクロックと多重化および同期化の
ような当該技術分野で既知であるようにさまざまな機能
を行ない得る。これらのコードはそれから集積回路１０
上のカラールックアップテーブル１５をアドレス指定す
るためにバス１４を通ってアドレスとして供給される。
バス１４上のアドレスに応答してカラールックアップテ
ーブル１５はアクセスされ、かつライン１６の赤コー
ド、ライン１７上の緑コードおよびライン１８上の青コ
ードを発生する。ライン１６、１７および１８上の赤、
緑および青コードはそれぞれデジタル・アナログコンバ
ータ１９、２０および２１に入力として供給される。デ
ジタル・アナログコンバータ１９、２０および２１の出
力は赤、緑および青の入力のためのアナログ信号として
それぞれライン２２、２３および２４を通ってディスプ
レイ端子に供給される。
【００２２】このようにシステムはメモリ１１からバス
１２を介してディスプレイメモリ１３への、かつバス１
４を介してカラールックアップテーブル１５へのビデオ
ディスプレイアクセス経路を含む。ＲＧＢ出力２２、２
３、２４を介するディスプレイメモリ１１からのこのア
クセス経路は、ピクセルがディスプレイシステム中でア
ップデートされなければならない速度で決定される非常
に速いビデオ速度で動作する。ディスプレイ端子のリフ
レッシュ速度と分解能とに依存して、ディスプレイ経路
を介するカラールックアップテーブルのアクセスの速度
はある応用では１００メガヘルツより大、他の応用では
１２５メガヘルツより大、他の応用では１５０メガヘル
ツより大および他の応用では１７５メガヘルツ以上で越
えなければならない。
【００２３】集積回路１０はまたバス２６を通ってホス
トシステムバスに結合されているＣＰＵインターフェー
ス２５を含む。ＣＰＵインターフェース２５はバス２７
を通ってカラールックアップテーブル１５の第２のアク
セス経路へアドレスを供給し、かつバス２８を通ってカ
ラールックアップテーブル１５を読出すまたは書込むた
めにデータを交信する。ＣＰＵインターフェース２５は
ディスプレイアクセス経路を制御するクロックから非同
期でかつ独立して動作する。
【００２４】このようにシステムはバス２６、ＣＰＵイ
ンターフェース２５ならびにカラールックアップテーブ
ル１５へのバス２７および２８を含むＣＰＵアクセス経
路をさらに含む。このＣＰＵアクセス経路はカラールッ
クアップテーブル１５の内容を制御するために使用され
る。
【００２５】ＣＰＵポートは典型的に非常に希に使用さ
れる。たとえばＣＰＵポートは適当なカラールックアッ
プテーブルの値をロードするために、システムの立上り
でたった１度使用されてもよく、その後値は変える必要
がない。ＣＰＵポートは１つのビデオディスプレイ装置
から他のものに切替ええられるとき、たとえば古いビデ
オモニタを新しいものと取換えるときなどに、カラール
ックアップテーブルをリセットするためにも使用され得
る。これらの機能はＣＰＵポートの書込方向（directio
n ）だけを利用する。１つのモードではＣＰＵポートは
この発明の範囲内で書込専用ポートとして構成されるこ
とさえあり得る。そして高速書込ポート（ＣＰＵ）およ
び低速読出ポート（ビデオ）が存在するであろう。しか
しながらカラールックアップテーブルの内容を診断の目
的でＣＰＵに問い合わせできることが所望されるかもし
れない。たとえばもし実際のビデオ出力が予期されない
カラーシフト（肌の色に青が多すぎるなど）または奇妙
なカラー変換（赤い草や緑の空など）を表せば、問題は
変換データにあってビデオモニタ自体にはないのかどう
か調べるために、ＣＰＵポートの読出方向を利用するこ
とは有利であるとわかるかもしれない。ＣＰＵ読出ポー
トはさらに他のさまざまな診断の目的で使用され得る。
したがって例示されたモードでＣＰＵポートは読出−書
込ポートである。
【００２６】図１の集積回路１０のようなカラールック
アップテーブル集積回路は高度に集積された複雑な部品
であり、少なくとも図１に示された機能性を含む。特定
の設計のニーズに合うような他の機能も含まれ得る。
【００２７】ＩＩ．カラールックアップテーブル 図２は赤の１／３、緑の１／３または青の１／３のいず
れかの図１のカラールックアップテーブル１５の１／３
の概略図である。たとえば図２のこの図は図１の赤のＤ
ＡＣ１９を駆動するためのコードを保持し得る。この例
では参照番号５０でのＤＡＣへのデータ接続は図１のバ
ス１６に対応する。同様に５１で示されるデータ経路は
図１のバス２８の少なくとも一部に対応する。ＣＰＵア
ドレス／制御ライン５２はバス２７に対応する。ビデオ
アドレス／制御ライン５３はバス１４に対応する。図２
中の文字「（図３）」、「（図４）」および「（図
５）」はそれぞれのブロック５４、５６および５８の詳
細の少なくとも一部分が示された図中で見付けられ得る
ことを示していることが理解されるであろう。
【００２８】カラールックアップテーブルの特定のセグ
メントはメモリセルの８つのブロックのアレイ７０を含
む。各ブロック５４は縦６４行横４列である。各ブロッ
クが横４列（ビット）なので、４ビットライン５５…ブ
ロックの各列に１つ…はブロック５４からブロック５６
へ接続される。ブロック５６は４つのセンスアンプのセ
ットを含む。ブロック５６から４つのデータライン５７
がコラムセレクトマルチプレクサ５８へ接続される。コ
ラムセレクトマルチプレクサ５８の出力はＤＡＣへの１
つの入力としてライン５９上に供給される。ビットライ
ン５５はビデオデコードブロック６０によって制御され
ており、ひいてはバス５３上のビデオアドレスおよび制
御信号によって、かつライン６１上のビデオクロックに
よって駆動される。ビデオデコードクロック６０はメモ
リセル５４のブロック、センスアンプのブロック５６、
およびコラムセレクトマルチプレクサ５８のワードライ
ンを制御する。
【００２９】ＣＰＵポートは４つのビットライン対６２
を含み、各対はブロック５４中のメモリセルの列へ結合
されている。ビットライン対６２はブロック６３中のセ
ンスアンプのセットに接続されている。ブロック６３中
のセンスアンプの出力はデータライン６４を通ってＩ／
Ｏドライバ回路６５に与えられる。Ｉ／Ｏドライバ回路
６５はライン６６を通って入出力レジスタ６７に結合さ
れる。Ｉ／Ｏレジスタはライン６８を通ってＣＰＵイン
ターフェースへ、およびそれから両方向のデータフロー
を与える。センスアンプおよびＩ／Ｏドライバと同様、
メモリブロック５４中のワードラインはライン５２上の
ＣＰＵアドレスおよび制御に応答してＣＰＵデコードブ
ロック６９に制御される。
【００３０】図２は当業者によって既知であるものとし
て、実現される多くの制御ラインを省略して発見的（he
uristic ）レベルで与えられる。図２は図１との関係に
おいてその動作を理解する目的でメモリの構成の外観を
単に与えるにすぎない。
【００３１】ディスプレイアクセス経路の必然的に高速
の動作のために、ディスプレイアクセス経路上の各シン
グルエンドセンスアンプおよびディスプレイアドレス経
路上の各コラムセレクトマルチプレクサはメモリセル中
で臨界速度経路を含む。したがって、これらの回路は以
下に詳細に説明される。
【００３２】図１に示されているカラールックアップテ
ーブルのために３つの出力各々に２５６の８ビット場
所、合計６，１４４メモリ場所を含むメモリが与えられ
ることがわかる。したがってルックアップテーブルは集
積回路の物理的な表面積のかなりの部分を含む。ＳＲＡ
Ｍセルのサイズの低減はしたがって集積回路の動作速度
とともに製造歩留まりの大幅な改良となる。
【００３３】ＩＩＩ．メモリセルおよびビデオ読出ポー
ト 図３はメモリブロック５４（図２の）の１つのメモリセ
ル９０の一実施例のトランジスタレベル概略図である。
分かるように、メモリセル９０はｐチャネルトランジス
タ１００とｎチャネルトランジスタ１０１とからなる第
１のインバータ９４と、ｐチャネルトランジスタ１０２
とｎチャネルトランジスタ１０３とからなる第２のイン
バータ９８とを含む。メモリセルはトランジスタ１００
および１０１のゲート（第１のインバータの入力に対応
する）に接続され、かつトランジスタ１０２および１０
３のドレイン（第２のインバータの出力に対応する）に
接続される真の端子１０４を含む。同様に、メモリセル
９０はトランジスタ１０２および１０３のゲート（第２
のインバータの入力に対応する）に接続され、かつトラ
ンジスタ１００および１０１のドレイン（第１のインバ
ータの出力に対応する）に接続される補の端子１０５を
含む。
【００３４】メモリセル９０は、そのソースが接地に接
続され、かつそのドレインが分離した検知端子１０８に
接続されるｎチャネルトランジスタ１０７を含む第１の
シングルエンドポート１０６を含む。シングルエンドポ
ート１０６はさらにそのソースが検知端子１０８に接続
され、かつそのドレインがシングルエンドポート１０６
のビットライン１１０に接続される第２のｎチャネルト
ランジスタ１０９を含む。トランジスタ１０９のゲート
はシングルエンドポートのワードライン１１１に接続さ
れる。トランジスタ１０７のゲートは記憶素子の真また
は補のいずれかの端子１０４、１０５に接続される。例
示された実施例ではトランジスタ１０７のゲートは真の
端子１０４に接続される。１つ以上のメモリセルのシン
グルエンドポートはビデオディスプレイアクセスのため
の速いアクセスポートを含む。
【００３５】ビットライン１１０上でメモリセル９０
は、メモリセルの真の端子１０４でストアされたビット
の反転された表現である出力信号ＶＯＵＴＺを与える。
もしトランジスタ１０７のゲートが真の端子１０４より
は、むしろ補の端子１０５に結合されていたら、または
トランジスタ１０７および１０９がｎチャネルよりはむ
しろｐチャネルであれば、非反転された表現が与えられ
るであろう。このモードでトランジスタ１０７のソース
は接地よりもむしろ基準電位ＶＣＣに結合されるであろ
う。しかしながら、以下で説明するように反転された表
現を与えることは有利であり得る、なぜなら図５のセン
スアンプは表現を再反転し、かつｎチャネルトランジス
タはｐチャネルより速いからである。ビットライン１１
０はライン５５（図２の）の１つである。
【００３６】メモリセル９０はまたそのソースがメモリ
セルの真の端子１０４に接続され、そのドレインがメモ
リブロックの真のビットライン１１３に接続されるｐチ
ャネルトランジスタ１１２を含む、第２の差動ポート１
１７を含む。差動ポート１１７は、そのソースがメモリ
セルの補の端子１０５に接続され、かつそのドレインが
メモリブロックの補のビットライン１１５に接続された
トランジスタ１１４をさらに含む。トランジスタ１１２
および１１４のゲートはＣＰＵアクセス経路のワードラ
イン１１６に接続される。この差動ポート１１７のパス
トランジスタ１１２および１１４はｐチャネルであるの
でワードライン１１６はアクティブローである。１つ以
上のメモリセルの差動ポートはＣＰＵアクセスポートを
含み、それは必ずしも速いアクセスポートのように速い
必要はない、なぜならＣＰＵアクセスポートはカラール
ックアップテーブルで表現された色を調べかつ変化させ
るときのみ使用されるからであり、それはビデオ速度で
実行される必要はない。
【００３７】図２にを参照して議論された構成におい
て、図３で示されているメモリセルの列はＣＰＵアクセ
スのビットライン１１３および１１５とディスプレイア
クセス経路のビットライン１１０とを共有する。同様
に、図２のメモリアレイ７０のメモリセルの行はＣＰＵ
ワードライン１１６およびビデオワードライン１１１を
共有する。
【００３８】図３に示されるメモリセルは８つのトラン
ジスタからなり、そのうち４つはｐチャネルで４つはｎ
チャネルであることがわかる。これにより以下に例示す
るように、集積回路でメモリセルをレイアウトすると
き、有益的に依存できるトランジスタのバランスが得ら
れる。
【００３９】次の表１は図３のさまざまな構成要素のた
めのチャネル長および幅の例証的値を挙げている。たと
えばすべての長さと幅はミクロンで記入されている。
【００４０】
【表１】
【００４１】ＩＶ．センスアンプ 図４にシングルエンドセンスアンプ（図２の）のブロッ
ク５６の１つのシングルエンドセンスアンプ１２８の一
実施例を示している。シングルエンドセンスアンプ１２
８は入力信号ＶＩＮＺをビットライン１１０上でメモリ
ブロック（図３の）から受け、かつ信号ＶＩＮＺが他の
入力信号に関連して差動的に検知されないという点でシ
ングルエンドにされる。
【００４２】信号ＶＩＮＺはメモリセルの出力としてよ
りはむしろセンスアンプのへの入力として考えられたと
き、信号ＶＯＵＴＺと同一であると理解されるであろ
う。センスアンプ１２８は出力信号Ｖ ＯＵＴをライン
１３０上でコラムセレクトマルチプレクサ５８に与え
る。ライン１３０はライン５７の（図２および図５の）
１つである。
【００４３】図４のセンスアンプは主として検知回路１
３１およびマスタ／スレーブフリップフロップ１３２か
らなる。検知回路１３１は上に引用された、同一譲受人
に譲渡された「ＣＭＯＳクランプ回路」と題された米国
特許出願で一部説明され、その出願はここに十分に記載
されるように引用により援用される。
【００４４】センスアンプは主としてそのソースがライ
ン１１０に接続され、かつそのドレインが検知インバー
タ１３４に接続されたカスケードトランジスタ１３３か
らなる。トランジスタ１３３のゲートは約２ＶT 、つま
りトランジスタのスレッショルド電圧の２倍の基準電位
１３５に接続される。またプルダウントランジスタ１３
６のドレインは入力ライン１１０に接続され、そのソー
スは接地に接続され、かつそのゲートは基準電位１３５
に接続される。
【００４５】検知インバータ１３４の入力は簡単にする
ため端子Ｖ ＳＥＮと呼ばれる。端子Ｖ ＳＥＮにおい
てｐチャネルトランジスタ１３７はそのソースが基準電
位に供給されかつそのドレインがＶ ＳＥＮ端子に接続
された状態で電流ソース構成で接続される。電流ソース
トランジスタ１３７のゲートは、ビットラインがアクセ
スされたメモリセルによってプルダウンされたとき、ビ
ットライン１１０上の平均電流（ＩO ）の約１／２であ
る電流ＩO ／２を発生するために電流ソーストランジス
タを偏らせる、基準電位１３８に結合される。端子１３
８はｐチャネルトランジスタ１３９のゲートに結合さ
れ、それはキャパシタ構成で電源基準電位に接続され
る。トランジスタ１３７、１３３、１３６の組合せはビ
ットライン１１０の状態に依存して±Ｉ0 ／２に等しい
電流をＶ ＳＥＮ端子で作り出す。
【００４６】ｐチャネルトランジスタ１４０、ｎチャネ
ルトランジスタ１４１、ｐチャネルトランジスタ１４２
およびｎチャネルトランジスタ１４３からなるクランプ
回路は、検知インバータ１３４の回りに結合される。ビ
デオデコードブロック６０（図２の）はセンスアンプの
スリープモード動作を提供するためにクランプ回路にア
クティブローパワーダウン信号ＰＤＳＬＺを与える。
【００４７】クランプ回路がパワーダウン信号ＰＤＳＬ
Ｚによって活性化されるとき、クランプ回路は装置の電
力消費を低減するためにセンスアンプをスリープさせ
る。１つのモードで、スリープモード信号ＰＤＳＬＺは
列アドレスの関数として与えられるので、アドレス指定
されるそれらの列のみが電源を入れられたセンスアン
プ、またはより特定的には検知インバータ１３４を有す
るであろう。このように、スリープモード信号ＰＤＳＬ
Ｚはライン５３（図２の）上に与えられたビデオアドレ
ス信号の下位のオーダの２つのビットを単純にデコード
することによって作られることが可能であり、各ブロッ
ク５６（図２の）中の４つのセンスアンプは２つのビッ
トの独特のデコーディングを有する。
【００４８】クランプ回路において端子Ｖ ＳＥＮはト
ランジスタ１４２のソース、トランジスタ１４０のドレ
インおよびトランジスタ１４１のソースに結合される。
トランジスタ１４０のソースとトランジスタ１４１のド
レインとは正の基準電位に接続される。トランジスタ１
４０のゲートはＰＤＳＬＺ信号に接続される。トランジ
スタ１４１のゲートはＶ ＧＡＩＮと呼ばれる検知イン
バータ１３４の出力に接続される。同様に、Ｖ ＧＡＩ
Ｎ端子はトランジスタ１４２のゲートに結合される。ト
ランジスタ１４２のドレインはトランジスタ１４３のド
レインに結合される。トランジスタ１４３のソースは接
地に結合される。トランジスタ１４３のゲートはスリー
プモード信号ＰＤＳＬＺに結合される。ＰＤＳＬＺ信号
がアクティブ（ロー）のとき、トランジスタ１４０はオ
ンでありかつトランジスタ１４３はオフである。これに
よりセンスアンプ１３４への入力をプルアップし、実質
的に検知インバータに電流を流れないようにし、かつク
ランプトランジスタ１４２を非能動化する。通常の動作
の間はＰＤＳＬＺ信号は非活性（ハイ）であり、トラン
ジスタ１４３をオンにし、クランプトランジスタ１４２
と１４１との動作を許容する。この状態でプルアップト
ランジスタ１４０はオフにされる。
【００４９】この回路はＶＩＮＺでの電流をＶ ＳＥＮ
での小さな電圧に変換し、かつＶ ＳＥＮの小電圧を非常
な高速でＶ ＧＡＩＮで大きい電圧に変換する機能をす
る。ＶＩＮＺでの電流の小変動は速度の利点を得るため
に差動的というよりはシングルエンドに検知される。
【００５０】端子Ｖ ＧＡＩＮはマスター／スレーブフ
リップフロップ１３２に結合される。マスター／スレー
ブフリップフロップはアクティブロービデオクロックＣ
ＬＫＮＺと、ライン１５１および１５２それぞれを通っ
てビデオクロックの補のＣＬＫＮとを受ける第１のクロ
ック動作されたインバータ１５０を含む。クロック動作
されたインバータ１５０の出力はインバータ１５３とク
ロック動作されたインバータ１５４からなる記憶素子に
接続される。クロック動作されたインバータ１５４はク
ロック動作されたインバータ１５０と反対の位相関係で
クロック動作される。インバータ１５３の出力はまたク
ロック動作されたインバータ１５５に接続される。クロ
ック動作されたインバータ１５５はインバータ１５０と
反対の位相関係でクロック動作される。インバータ１５
５の出力はインバータ１５６とクロック動作されたイン
バータ１５７とを含む第２のデータ記憶素子に結合され
る。クロック動作されたインバータ１５７はインバータ
１５０と同じ位相関係でクロック動作される。センスア
ンプ１２８はライン１５１および１５２上のクロック速
度によって決定される非常に速い速度でサンプリングさ
れたライン１３０上の出力を与える。
【００５１】次の表２はインバータが各２つのトランジ
スタを含んでいる図４のさまざまな構成要素のチャネル
長と幅の例証的値を挙げている。すべての長さと幅はた
とえばミクロンで記入されている。
【００５２】
【表２】
【００５３】Ｖ．コラムセレクトマルチプレクサおよび
フリップフロップ 図５に臨界ビデオ経路中で動作するコラムセレクト回路
１５８を示す。コラムセレクトマルチプレクサ１５９は
メモリアレイ７０（図２の）の所与のブロック５４のた
めに、４つのセンスアンプからライン５７上で入力信号
Ｖ ＩＮ（０：３）を受ける。各ライン５７は１つのセ
ンスアンプ（図４に示された）のそれぞれのライン１３
０に対応する。各入力信号Ｖ ＩＮはセンスアンプの出
力としてよりはコラムセレクトマルチプレクサ１５９へ
の入力として考えられたとき、それぞれの信号Ｖ ＯＵ
Ｔと同一であると理解されるであろう。
【００５４】マルチプレクサ１５９はまたライン１６０
を通って２ビットのコラムセレクト信号ＣＳＥＬ（０−
１）の真および補のバージョンを受取る。信号ＣＳＥＬ
はビデオデコードブロック（図２の）から与えられる。
コラムセレクトマルチプレクサ１５９は、４つの入力信
号中２つをセレクトするために信号ＣＳＥＬ（０）（反
転していない表現ＣＳＥＬおよび反転した表現ＣＳＥＬ
Ｚの両方）をデコードする、パスゲート１６１、１６
２、１６３および１６４の第１の列からなる。パスゲー
ト１６５および１６６の第２の列はさらに信号ＣＳＥＬ
（１）（再び両方のバージョン）に応答してセレクトさ
れた２つの入力信号のうち１つをセレクトする。ライン
１６７上のパスゲートの第２の列の出力はマスター／ス
レーブフリップフロップ１６８への入力として供給され
る。
【００５５】マスター／スレーブフリップフロップ１６
８は、その出力がクロック動作されていないインバータ
１７０とクロック動作されたインバータ１７１とからな
る記憶素子に接続された、第１のクロック動作されたイ
ンバータ１６９からなる。記憶素子の出力はクロック動
作されていないインバータ１７２に接続され、それから
パスゲート１７４を介してクロック動作されていないイ
ンバータ１７５とクロック動作されたインバータ１７６
とからなる出力記憶素子に接続される。クロック動作さ
れたインバータ１６９と１７６とは同じ位相関係でクロ
ック動作される。クロック動作されたインバータ１７１
およびパスゲート１７４はインバータ１６９に関して反
対の位相関係でクロック動作される。ビデオ出力信号Ｖ
ＩＤ ＯＵＴは陰極線管（図示されていない）中でそれ
ぞれ赤、緑または青のビームを駆動するためなどの高速
変換のためのデジタル・アナログコンバータへの入力と
してライン５９上で与えられる。図３、図４および図５
で示された回路は２００メガヘルツより大きい値でテス
トされた。
【００５６】次の表３はそれぞれのインバータが各２つ
のトランジスタを含む図５の様々な構成要素のチャネル
長と幅の例証的値を挙げる。すべての長さと幅はたとえ
ばミクロンで記入されている。
【００５７】
【表３】
【００５８】ＶＩ．メモリセルレイアウト 図３に示されたメモリセルのレイアウトは図６−９に示
されるように小サイズと高速動作で最適化されてきた。
図６はｎ−ＬＯＣＯＳ、ｐ−ＬＯＣＯＳおよび第１のメ
タル層へのコンタクト点を有するポリシリコンレイアウ
トを与える。図７は図６で示された素子および第２のメ
タル層へのコンタクトを有する第１のメタル層のレイア
ウトを示す。図８は図７の第１のメタル層へのバイアコ
ンタクトを有する第２のメタル層のレイアウトを図示す
る。図６−８は１ミクロンの最小チャンネル長プロセス
を有し１７×３４ミクロンより小さいメモリセルレイア
ウトのスケール図を示している。
【００５９】Ａ．ｎ−ＬＯＣＯＳ、ｐ−ＬＯＣＯＳおよ
びポリシリコン層 図６に示されるように、ＳＲＡＭセル９０のレイアウト
は第１のｎ−ＬＯＣＯＳ領域２００を含む。ポリワード
ライン２０１は第１のｎ−ＬＯＣＯＳ領域２００に交差
してトランジスタ１０９を形成する。ポリシリコン領域
２０２は領域２００に交差してトランジスタ１０７を形
成する。分かるように、トランジスタ１０９は３．６ミ
クロンのチャネル幅および、１ミクロンのチャンネル長
を有する。トランジスタ１０７は９．４ミクロンのチャ
ネル幅および、１ミクロンのチャンネル長を有する。
【００６０】第２のｎ−ＬＯＣＯＳ領域２０３もまたセ
ルに形成される。この領域はポリ領域２０２によって交
差されてトランジスタ１０１を形成する。分かるよう
に、トランジスタ１０１は３ミクロンの幅および、２．
４ミクロンの長さを有するチャネルを有する。第３のｎ
−ＬＯＣＯＳ領域２０５はポリ領域２０６によって交差
されてトランジスタ１０３を形成する。分かるように、
トランジスタ１０３は３ミクロンのチャネル幅および
２．４ミクロンのチャネル長を有するｎチャネルトラン
ジスタである。第４および第５のｎ−ＬＯＣＯＳ領域２
０７および２０８は電位ＶＣＣが与えられ得るサブスト
レートコンタクトを与えるために形成される。
【００６１】分かるように、レイアウトの下位半分はｐ
ウェルで実現され、そのウェルはライン２２０と２２１
との間に横たわるガードまたはバッファ領域によってレ
イアウトの残りの部分から分離される。このｐウェルは
図６中のｐウェルバッファライン２２１より下のすべて
の領域を含む。ｐ−ＬＯＣＯＳ領域２０９および２１０
は基準電位ＶＳＳが与えられ得るウェルコンタクトを与
えるために形成される。セルを実質的にストライプで分
割することによって…ｐウェルのストライプとｐウェル
の外部のストライプ…図９に関して下記に説明されるよ
うに長いストライプ形状のｐウェルを有する複数個のセ
ルをレイアウトする能力が与えられる。
【００６２】図６でｐウェルバッファライン２２０より
上はｐ−ＬＯＣＯＳ領域２１２および２１３である。ｐ
−ＬＯＣＯＳ領域２１２は、ポリ領域２０２によって交
差されて３．９ミクロンのチャネル幅および１ミクロン
のチャネル長を有するｐチャネルトランジスタ１００を
形成する。またｐ−ＬＯＣＯＳ領域２１２は、ポリシリ
コンワードライン２１４によって交差されて３．４ミク
ロンのチャネル幅および１ミクロンのチャネル長を有す
るｐチャネルパストランジスタ１１４を形成する。同様
に、ｐ−ＬＯＣＯＳ領域２１３は、ポリシリコン領域２
０６によって交差されて３．９ミクロンのチャネル長お
よび１ミクロンのチャネル幅を有するｐチャネルトラン
ジスタ１０２を形成する。。またｎ−ＬＯＣＯＳ領域２
１３は、ポリワードライン２１４によって交差されて
３．４ミクロンのチャネル幅および１ミクロンのチャネ
ル幅を有するｐチャネルパストランジスタ１１２を形成
する。
【００６３】様々なメタルワンコンタクトが図６の集積
回路層と関連して形成される。図６−８でセルの境界に
重なって示されるすべてのコンタクトは、集積回路のサ
イズを最小化するためにシリコンの表面部分を節約する
ため、隣接するメモリセル（図示されていない）と共有
されることが意図されていることが理解されるであろ
う。さらに、境界線まで延在するｎ−ＬＯＣＯＳ、ｐ−
ＬＯＣＯＳおよびポリシリコン領域は以下に説明される
ように、隣接するメモリセル中の隣り合うかかる領域と
一体構造であることが理解されるであろう。第１のセル
で１つのかかる領域に接続されるコンタクトは、セル間
の隣り合った領域の一体構造のために隣り合った第２の
セルによって共有されることが理解されるであろう。１
つのモードではコンタクトはセルの境界に重なるように
形成され得る。
【００６４】第１の共有されたコンタクト２３０はｎ−
ＬＯＣＯＳ領域２００に形成される。ｎ−ＬＯＣＯＳ領
域２００はまたメタルワンコンタクト２３１、２３２お
よび２３３を含む。ｎ−ＬＯＣＯＳ領域２０２はコンタ
クト２３４を含む。ｎ−ＬＯＣＯＳ領域２０５はコンタ
クト２３５と共有されたコンタクト２３８とを含む。ｎ
−ＬＯＣＯＳ領域２０７は共有されたコンタクト２３６
を含み、一方ｎ−ＬＯＣＯＳ領域２０８は共有されたコ
ンタクト２３７を含む。
【００６５】ｐ−ＬＯＣＯＳ領域２０９は他の共有され
たコンタクト２４０を含み、かつｐ−ＬＯＣＯＳ領域２
１０は他の共有されたコンタクト２４１を含む。ｐ−Ｌ
ＯＣＯＳ領域２１２はコンタクト２４２および２つの共
有されたコンタクト２４３と２４４とを含む。ｐ−ＬＯ
ＣＯＳ領域２１３はコンタクト２４５および２つの共有
されたコンタクト２４６と２４７とを含む。
【００６６】ポリシリコン領域２０６はコンタクト２５
０を含み、かつポリシリコン領域２０２はコンタクト２
５１を含む。
【００６７】次の表４は図６−８に示されるメタルワン
コンタクトと図３に示されるトランジスタ端子との間の
対応を示すものである。
【００６８】
【表４】
【００６９】図３の回路を形成する１つの態様は、第１
に図６のｎ−ＬＯＣＯＳ、ｐ−ＬＯＣＯＳ、およびポリ
シリコン領域を、それらのコンタクト部材およびポリシ
リコンとｎ- およびｐ+ の放散との間の絶縁（図示され
ていない）とともに形成し、第２にコンタクトを除くそ
れらの領域の頂上に絶縁層を形成し、。第３に、図７の
メタルワン層を形成して図６のコンタクトの様々なもの
を接続し、第４に他の絶縁層を形成し、さらに第５に、
図８のメタルツー層を形成し、図７のコンタクトの様々
なものを接続する。これらおよび他の等価の方法および
順序はこの発明の範囲内である。
【００７０】Ｂ．メタルワン層 図７に図３の回路のメタルワン層のレイアウトを示す。
図６でそうであったように、メモリセルの境界に重畳す
るコンタクトは隣接するセルと共有され、かつ境界まで
延在するメタル素子は隣接するメモリセルの隣り合うメ
タル素子と一体構成である。図６−８では類似の参照番
号は層の間に延在する同一素子（コンタクト）を示すこ
とがさらに認められるであろう。できる限り本出願人ら
は様々な接続を理解するのを助けるため図６−８が重畳
され得るように図示している。
【００７１】本出願人らは可能なところではどこでも第
１のサイズの第１のコンタクト（バイア）のセット（図
６の）と、第２のより大きいサイズの第２のコンタクト
のセット（図７のメタルワン層で始まる）を示した。こ
れは必ずしもコンタクトが２つの異なるサイズで形成さ
れなければならないということを意味する訳ではない
が、しかしながらあるモードにおいてはそのように形成
され得る。第２のコンタクトのセットは以下に説明され
るようにメタルワン層をメタルツー層に接続するもので
ある。
【００７２】メタルワン層はトランジスタ１０９（図３
の）の出力へのアクセスを与えるために、図６の層から
のコンタクト２３０を第２のセットの他のコンタクト２
７１に接続させる第１のメタルワン素子２７０を含む。
第２のメタルワン素子２７２が与えられ、それはビデオ
ワードラインに対応する。第３のメタルワン素子２７３
はＶＳＳをトランジスタ１０７、１０１、および１０３
（図３の）のソースに与えるためにコンタクト２４０、
２３１、２３２、２３３、２３４、２４１および２３８
を接続する。第３のメタルワン素子２７３はｎ−ＬＯＣ
ＯＳ領域２０３（図６の）がすぐ左隣のメモリセルへ延
在するのでトランジスタ１０１のソースにコンタクト
し、かつそのメモリセルのｎ−ＬＯＣＯＳ領域２０５と
一体構成であり、その領域で第３のメタルワン素子２７
３は左隣のメモリセルのコンタクト２３８に接続され
る。
【００７３】第４のメタルワン素子２７４は、ＶＣＣを
トランジスタ１０１（図６の）のソースに与えるため
に、コンタクト２３６と２４３とを第２のセットのコン
タクト２７５に接続する。第５のメタルワン素子２７６
は、ＶＣＣをトランジスタ１０２（図６の）のソースに
与えるために、コンタクト２３７と２４６とを第２のセ
ットのコンタクト２７７に接続する。第６のメタルワン
素子２７８はコンタクト２３４、２５０および２４２を
一体接続して、一方第７のメタルワン素子２７９はコン
タクト２３５、２５１、および２４５を一体接続し、そ
れによってトランジスタ１００、１０１、１０２および
１０３を図６に示すように対向するインバータとして接
続する。
【００７４】第８のメタルワン素子２８０もまた与えら
れ、それはＣＰＵワードラインに対応する。第９のメタ
ルワン素子２８１はコンタクト２４４を第２のセットの
コンタクト２８２に接続し、一方第１０のメタルワン素
子２８３はコンタクト２４７を第２のセットのコンタク
ト２８４に接続し、ＣＰＵビットラインをそれぞれトラ
ンジスタ１１４と１１２とのソースに接続する。
【００７５】Ｃ．メタルツー層 メタルツー層は図８に示されている。第１のメタルツー
素子２９１はＶＣＣを供給し、かつコンタクト２７５に
接続され、第２のメタルツー素子２９２は１つのＣＰＵ
ビットラインを供給し、かつコンタクト２８２に接続さ
れる。第３のメタルツー素子２９３はビデオビットライ
ンを供給し、かつコンタクト２７１に接続され、第４の
メタルツー素子２９４は他のＣＰＵビットラインを供給
し、かつコンタクト２８４に接続される。最後に第５の
メタルツー素子２９５はＶＣＣを供給し、かつコンタク
ト２７７に接続される。所与のメモリセルの第１のメタ
ルツー素子２９１は左隣のメモリセル（図示されていな
い）の第５のメタルツー素子２９５と一体構成であって
もよく、かつ所与のメモリセルのコンタクト２７５は隣
接するメモリセルのコンタクト２７７と同一の物理的コ
ンタクトであり得るということが理解されるであろう。
【００７６】ここで図３および図８を参照されたい。電
源ＶＣＣは第１のメタルツーライン２９１および第５の
メタルツーライン２９５上でそれぞれトランジスタ１０
０と１０２とのソースへ与えられ得る。ライン１１５
（トランジスタ１１４のソース）上の両方向の信号ＢＩ
ＴＺは第２のメタルツー素子２９２上で与えられる。ラ
イン１１０（トランジスタ１０９のドレイン）上の出力
信号ＶＯＵＴＺは第３のメタルツー素子２９３上で与え
られる。ライン１１３（トランジスタ１１２のソース）
上の両方向の信号ＢＩＴは第４のメタルツー素子２９４
上で与えられる。
【００７７】ここで図３、図６および図７を参照された
い。接地であり得る電源信号ＶＳＳは第３のメタルワン
素子２７３上で与えられる。入力信号ＣＰ ＷＬＺおよ
びＶ ＷＬはそれぞれメタルワン素子２８０および２７２
上で与えられ、それらはメモリアレイの大きさに沿って
定期的に起こるコンタクト（図示されていない）によっ
てポリシリコン素子２１４および２０１にそれぞれ接続
される。各メモリセルがそれ自身のかかるコンタクトを
含むということは必須ではなく、むしろかかるコンタク
トは以下に説明するように十分に最小化された抵抗およ
びキャパシタンスを適切な信号伝送を許容するような間
隔で与えられる。
【００７８】ＶＩＩ．メモリブロックレイアウト 図９は図６−８に従って８つの隣接するまたは連続して
いるメモリセル３０１−３０８のレイアウトを示してい
る。セル３０１、３０３、３０５および３０７は図２に
示されたメモリアレイ７０の１つのメモリブロック５４
中の６４行のうち１行（４つの例を有する）を含む。図
９でより太い線はメモリセル境界を示す。
【００７９】図６−９から理解されるように、各メモリ
セルは左右隣接する位置の（たとえば３０１と３０３）
の２つのセルがＣＰＵアクセス経路（ＣＰ ＷＬＺ）
と、ビデオアクセス経路（Ｖ ＷＬ）と、動作電位（Ｖ
ＳＳ）とのためのコンタクトおよびラインを共有し得る
ようにレイアウトされる。同様に、メモリセルは上下近
隣の位置（たとえば３０１と３０２）の２つのメモリセ
ルが、ビットの出力（ＶＯＵＴＺ、ＢＩＴおよびＢＩＴ
Ｚ）および基準電位（ＶＣＣ）のためのコンタクトおよ
びラインを共有し得るために、最も中央の太いラインの
あたりに反映されるような、互いの鏡像であるようにレ
イアウトされている。
【００８０】コンタクト２７１と２３０（図７の）との
共有はＤＡＣ（図１の）へ行くＶＯＵＴＺ信号の信号伝
送特性を改良するため設計中にキャパシタンスを低減す
るのに非常に重要である。
【００８１】ビデオワードラインＶ ＷＬおよびＣＰＵ
ワードラインＣＰ ＷＬＺを一体形成するポリシリコン
ラインおよびメタルラインは、ストラッピングセル３１
０でのみ一体接続される。このように各ストラッピング
セル３１０はメタルワンビデオワードライン２７２（図
７の）からポリシリコンビデオワードライン２０１（図
６の）へのコンタクト３１１を含む。各ストラッピング
セルはさらにメタルワンＣＰＵワードライン２８０（図
７の）からポリシリコンＣＰＵワードライン２１４（図
６の）へのコンタクト３１２を含む。ＶＳＳメタルワン
ライン２７３（図７の）への接続はコンタクト３１３の
各ストラッピングセルで与えられる。加えて図９はサブ
ストレートコンタクト３１４がそのレイアウトで隣接す
るセル間でどのように共有されるかを示す。サブストレ
ートコンタクト３１４はコンタクト２４０および２４１
（図６の）に対応する。
【００８２】さらに、セル３０１および３０２は単一の
幅広のストライプのｐウェルのみが必要とされるように
形成されることが分かる。これによりｎ型サブストレー
ト中で大きいｐウェルの形成が許容され、レイアウトの
サイズと複雑さとの増大を引起こすｐウェルとそれに類
似したものの周辺のバッファ領域に対する要求を最小限
にする。もちろんｎ型サブストレートを使用して製造さ
れた集積回路のために、同じ型式のレイアウト方法は４
つのｐチャネルトランジスタと隣接するセルのグループ
とを囲むｎウェルを使用する。
【００８３】上述の詳細な設計はメモリアレイの効率的
でコンパクトなレイアウトを許容し、メタルコンタクト
の数は隣接するメモリセル列間でそれらを最適に共有す
ることを介して低減され、かつウェルの数は隣接するメ
モリセル行の鏡像化を介して低減される。低減された集
積回路サイズは低減された単位コストに対してより高い
製造の歩留まりとなり、かつまたカラールックアップテ
ーブルの効果的な使用のために重要なより速い回路動作
速度となる。
【００８４】ＶＩＩＩ．結論 分かるように、カラールックアップテーブルの応用のた
め最適化されてきた二重ポートスタティックランダムア
クセスメモリが開示された。このシステムはルックアッ
プテーブルの内容をアップデートするためＣＰＵポート
によってより低速でアクセスするのを許容しつつビデオ
ポートの非常に小さいレイアウトと高速動作とを与え
る。
【００８５】この発明のメモリはすべての先行技術装置
より著しく小さいカラールックアップテーブルの統合を
許容し、高い歩留まりとより速いスピードとを与える。
【００８６】前述のこの発明の好ましい実施例の説明は
例示と説明の目的で与えられた。包括的であるまたはこ
の発明を開示された正確な形式に制限することは意図さ
れない。明らかに多くの修正と変形が当業者にとっては
明白であろう。実施例はこの発明の原理およびその実際
の応用を最も良く説明するために選択されかつ説明され
たので、それによって当業者は意図される特定の使用に
合うようなさまざまな実施例およびさまざまな修正のた
めにこの発明を理解することが可能である。この発明の
範囲は前掲の特許請求の範囲とそれらの均等物により規
定されることが意図される。
【図面の簡単な説明】
【図１】この発明に従う集積回路カラールックアップテ
ーブルを有するビデオディスプレイシステムの概略図で
ある。
【図２】図１のカラールックアップテーブルＳＲＡＭの
一部の概略図である。
【図３】図２のＳＲＡＭのメモリセルの回路図である。
【図４】図３のメモリセルの列のためのシングルエンド
センスアンプの回路図である。
【図５】図２のＳＲＡＭのコラムセレクトマルチプレク
サの回路図である。
【図６】図３のＳＲＡＭセルのｎ−ＬＯＣＯＳ、ｐ−Ｌ
ＯＣＯＳおよびポリシリコン層のレイアウト図である。
【図７】図３のＳＲＡＭセルのメタルワン層のレイアウ
ト図である。
【図８】図３のＳＲＡＭセルのメタルツー層のレイアウ
ト図である。
【図９】各メモリセルが図６−８で示されるように実現
されている、複数個のメモリセルのレイアウト図であ
る。
【符号の説明】
１０ 集積回路 １５ カラールックアップテーブル ２５ ＣＰＵインターフェース １１７ 読出−書込ポート １２８ シングルエンドセンスアンプ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 (72)発明者 ウィリアム・プランツ アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ブルックデイル・ド ライブ、3295、ナンバー・３

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 ディスプレイシステムの集積回路上のカ
    ラールックアップテーブルのためのメモリであって、シ
    ステムは画素の色を識別するデータを読出すための第１
    のアクセス経路と、メモリ中の場所で色を識別するデー
    タを読出しかつ書込むための第２のアクセス経路とを有
    し、 第１のアクセス経路にデータを交信するために接続され
    たビットラインとワードラインとの第１のセットと、 第２のアクセス経路へ、およびそれからデータを交信す
    るために接続されたビットラインとワードラインとの第
    ２のセットと、 メモリセルのアレイとを含み、各メモリセルは、少なく
    ともアレイのサブセットで第１のセットの１つのビット
    ラインとワードラインとに接続されたシングルエンドポ
    ートと、第２のセットの少なくとも１つのビットライン
    とワードラインとに接続された第２のポートとを含み、
    さらにメモリセルの少なくとも１つのシングルエンドポ
    ートに接続されてメモリセルの少なくとも１つにストア
    された値を表わす電流を受けるシングルエンドセンスア
    ンプを含む、メモリ。
  2. 【請求項２】 第１のアクセス経路は、１００より大き
    いメガヘルツでランダムアクセス読出を行なう、請求項
    １に記載のメモリ。
  3. 【請求項３】 第１のアクセス経路は１２５より大きい
    メガヘルツでランダムアクセス読出を行なう、請求項１
    に記載のメモリ。
  4. 【請求項４】 第１のアクセス経路は１５０より大きい
    メガヘルツでランダムアクセス読出を行なう、請求項１
    に記載のメモリ。
  5. 【請求項５】 第１のアクセス経路は１７５より大きい
    メガヘルツでランダムアクセス読出を行なう、請求項１
    に記載のメモリ。
  6. 【請求項６】 アレイの少なくとも１つのメモリセル
    は、 真および補の端子を有し、真の端子に結合された入力と
    補の端子に結合された出力とを有する第１のインバータ
    と、補の端子に結合された入力と真の端子に結合された
    出力とを有する第２のインバータとを含む、データ記憶
    素子を含み、 シングルエンドポートは第１と第２のｎチャネルトラン
    ジスタを含み、 第１のチャネルトランジスタは、分離された検知端子
    と、基準電位に接続された第２のチャネル端子と、デー
    タ記憶素子の真または補のどちらか一方の端子に接続さ
    れたゲートとを与える第１のチャネル端子を有し、さら
    に第２のｎチャネルトランジスタは、第１のセットのビ
    ットラインに接続された第１のチャネル端子と、分離さ
    れた検知端子に接続された第２のチャネル端子と、第１
    のセットのワードラインに接続されたゲートとを有し、
    さらに第２のポートは第１および第２のｐチャネルトラ
    ンジスタを含み、 第１のｐチャネルトランジスタは、データ記憶素子の真
    の端子に接続された第１のチャネル端子と、第２のセッ
    トのビットラインに接続された第２のチャネル端子と、
    第２のセットのワードラインに接続されたゲートとを有
    し、さらに第２のｐチャネルトランジスタは、データ記
    憶素子の補の端子に接続された第１のチャネル端子と、
    第２のセットのビットラインに接続された第２のチャネ
    ル端子と、第２のセットのワードラインに接続されたゲ
    ートとを有する、請求項１に記載のメモリ。
  7. 【請求項７】 第１と第２のインバータの各々は１つの
    ｐチャネルおよび１つのｎチャネルのトランジスタを含
    み、それによって少なくともサブセット中の各メモリセ
    ルは４つのｎチャネルトランジスタおよび４つのｐチャ
    ネルトランジスタを含み、さらに集積回路はさらに、複
    数個のｐ型ウェルを有するｎ型サブストレートを含み、
    かつアレイのサブセットの複数個のメモリセルのうちの
    ４つのｎチャネルトランジスタは、ｐ型ウェルの１つに
    形成される、請求項６に記載のメモリ。
  8. 【請求項８】 第１および第２のインバータの各々は１
    つのｐチャネルおよびｎチャネルトランジスタを含み、
    それによって少なくともサブセット中の各メモリセルは
    ４つのｎチャネルおよび４つのｐチャネルトランジスタ
    を含み、さらに集積回路はさらに複数個のｎ型ウェルを
    有するｐ型サブストレートを含み、かつ、アレイのサブ
    セット中の複数個のメモリセルのうちの４つのｐチャネ
    ルトランジスタはｎ型ウェルの１つで形成される、請求
    項６に記載のメモリ。
  9. 【請求項９】 少なくともアレイのサブセット中の各メ
    モリセルは、１７×３４ミクロンより小さい集積回路上
    のフットプリントを有する、請求項６に記載のメモリ。
  10. 【請求項１０】 少なくともアレイのサブセット中の各
    メモリセルは、 シングルエンドポートを第１のセットのビットラインに
    結合する第１のコンタクトと、 第２のポートを第２のセットの第１ビットラインに結合
    する第２のコンタクトと、さらに、 第２のポートを第２のセットの第２のビットラインに結
    合する第３のコンタクトとを含み、 第１、第２および第３のコンタクトは、サブセット中の
    隣接するメモリセルと共有されるように、それぞれのメ
    モリセルの周辺上にレイアウトされる、請求項１に記載
    のメモリ。
  11. 【請求項１１】 少なくともアレイのサブセット中の各
    メモリセルは、１７×３４ミクロンより小さい集積回路
    上のフットプリントを有する、請求項１０に記載のメモ
    リ。
  12. 【請求項１２】 少なくともアレイのサブセット中の各
    メモリセルは、１７×３４ミクロンより小さい集積回路
    上のフットプリントを有する、請求項１に記載のメモ
    リ。
  13. 【請求項１３】 シングルエンドセンスアンプは、 シングルエンドポートに結合されて電流を入力として受
    け、かつ電流に応答して第１の電圧を出力として与える
    カスケードトランジスタと、さらに第１の電圧を受け、
    それに応答して第２の電圧を発生するために結合された
    反転増幅器とを含み、第２の電圧は第１の電圧より大き
    く、 メモリはさらに、 電圧を受け、かつメモリセルの少なくとも１つにストア
    された値を表わす信号をメモリの出力として与えるため
    に結合されたマスター／スレーブフリップフロップを含
    む、請求項１に記載のメモリ。
  14. 【請求項１４】 集積回路上に形成されたメモリのため
    のものであって、メモリはメモリ中でデータの読出のた
    めに第１のアクセス経路に結合されたワードラインとビ
    ットラインとの第１のセットを有し、かつメモリ中でデ
    ータを読出すおよび書込むために第２のアクセス経路に
    結合されたワードラインとビットラインとの第２のセッ
    トを有し、メモリセルは、 真および補の端子を有し、かつ真の端子に結合された入
    力および補の端子に結合された出力を有する第１のイン
    バータと、補の端子に結合された入力および真の端子に
    結合された出力を有する第２のインバータとを含むデー
    タ記憶素子を含み、第１と第２のインバータは各々ｐチ
    ャネルトランジスタとｎチャネルトランジスタとを含
    み、さらにデータ記憶素子の真の端子に接続された第１
    のチャネル端子と、第２のセットのビットラインに接続
    された第２のチャネル端子と、第２のセットのワードラ
    インに接続されたゲートとを有する第１のｐチャネルト
    ランジスタと、 データ記憶素子の補の端子に接続された第１のチャネル
    端子と、第２のセットのビットラインに接続された第２
    のチャネル端子と、第２のセットのワードラインに接続
    されたゲートとを有する第２のｐチャネルトランジスタ
    と、 分離された検知端子を与える第１のチャネル端子と、基
    準電位に接続された第２のチャネル端子と、データ記憶
    素子の真または補どちらか一方の端子に接続されたゲー
    トを有する、第１のｎチャネルトランジスタと第１のセ
    ットのビットラインに接続された第１のチャネル端子
    と、分離された検知端子に接続された第２のチャネル端
    子と、第１のセットのワードラインに接続されるたワー
    ドとを有する第２のｎチャネルトランジスタとを含み、 それによってメモリセルは４つのｐチャネルトランジス
    タおよび４つのｎチャネルトランジスタを含む、メモリ
    セル。
  15. 【請求項１５】 集積回路は複数個のｐ型ウェルを有す
    るｎ型サブストレートを含み、かつ４つのｎチャネルト
    ランジスタはｐ型ウェルの１つに形成される、請求項１
    ４に記載のメモリセル。
  16. 【請求項１６】 集積回路は複数個のｎ型ウェルを有す
    るｐ型サブストレートを含み、かつ４つのｐチャネルト
    ランジスタはｎ型ウェルの１つで形成される、請求項１
    ４に記載のメモリセル。
  17. 【請求項１７】 第２のｎチャネルトランジスタの第１
    のチャネル端子を第１のセットのビットラインに結合す
    る第１のコンタクトと、 第１のｐチャネルトランジスタの第２のチャネル端子を
    第２のセットのビットラインに結合する第２のコンタク
    トと、さらに第２のｐチャネルトランジスタの第２のチ
    ャネル端子を第２のセットのビットラインへ結合する第
    ３のコンタクトとをさらに含み、 第１、第２および第３のコンタクトはメモリ中でメモリ
    セルが隣接するメモリセルと共有されるようにメモリセ
    ルの周辺上にレイアウトされる、請求項１４に記載のメ
    モリセル。
  18. 【請求項１８】 第１のコンタクトは第１の隣接するメ
    モリセルと共有するためにメモリセルの第１の側面上に
    レイアウトされ、かつ第２と第３のコンタクトは第２の
    隣接するメモリセルと共有するためにメモリセルの反対
    の側面上にレイアウトされる、請求項１７に記載のメモ
    リセル。
  19. 【請求項１９】 集積回路は複数個のｐ型ウェルを有す
    るｎ型サブストレートを含み、かつ４つのｎチャネルト
    ランジスタはｐ型ウェルの１つで形成され、メモリセル
    はさらに第２のｎチャネルトランジスタの第１のチャネ
    ル端子を第１のセットのビットラインに結合する第１の
    コンタクトと、 第１のｐチャネルトランジスタの第２のチャネル端子を
    第２のセットのビットラインに結合する第２のコンタク
    トと、さらに、 第２のｐチャネルトランジスタの第２のチャネル端子を
    第２のセットのビットラインに結合する第３のコンタク
    トとを含み、 第１、第２および第３のコンタクトはメモリ中で隣接す
    るメモリセルと共有され得るようにメモリセルの周辺上
    にレイアウトされ、第１のコンタクトは第１の隣接する
    メモリセルと共有するためにメモリセルの第１の側面上
    にレイアウトされ、かつ第２および第３のコンタクトは
    第２の隣接するメモリセルと共有するためにメモリセル
    の反対の側面上にレイアウトされる、請求項１４に記載
    のメモリセル。
  20. 【請求項２０】 集積回路は複数個のｎ型ウェルを有す
    るｐ型サブストレートを含み、かつ４つのｐチャネルト
    ランジスタはｎ型ウェルの１つで形成され、さらに、 第２のｎチャネルトランジスタの第１のチャネル端子を
    第１のセットのビットラインに結合する、第１のコンタ
    クトと、 第１のｐチャネルトランジスタの第２のチャネル端子を
    第２のセットのビットラインに結合する第２のコンタク
    トと、さらに第２のｐチャネルトランジスタの第２のチ
    ャネル端子を第２のセットのビットラインに結合する第
    ３のコンタクトとを含み、 第１、第２および第３のコンタクトはメモリ中で隣接す
    るメモリセルと共有され得るように、メモリセルの周辺
    上にレイアウトされ、かつ第１のコンタクトは第１の隣
    接するメモリセルと共有するためにメモリセルの第１の
    側面上にレイアウトされ、かつ第２および第３のコンタ
    クトは第２の隣接するメモリセルと共有するためにメモ
    リセルの反対の側面上にレイアウトされる、請求項１４
    に記載のメモリセル。
  21. 【請求項２１】 ディスプレイシステムの集積回路上の
    カラールックアップテーブルのためのメモリであって、
    システムは、画素のための色を識別するデータを読出す
    ための第１のアクセス経路と、メモリ中の場所で色を識
    別するデータを読出すおよび書込むための第２のアクセ
    ス経路とを有し、 第１のアクセス経路へデータを交信するために接続され
    たビットラインとワードラインとの第１のセットと、 第２のアクセス経路へ、およびそれからデータを交信す
    るために接続されたビットラインとワードラインとの第
    ２のセットと、 メモリセルのアレイとを含み、少なくともアレイのサブ
    セット中の各メモリセルは、 真と補の端子を有し、かつ真の端子に接続された入力と
    補の端子に接続された出力とを有する第１のインバータ
    と、補の端子に接続された入力と真の端子に接続された
    出力とを有する第２のインバータとを含むデータ記憶素
    子を含み、第１と第２のインバータは各々ｐチャネルト
    ランジスタとｎチャネルトランジスタとを含み、 第１と第２のｎチャネルトランジスタを含むシングルエ
    ンドポートを含み、 第１のｎチャネルトランジスタは分離された検知端子を
    与える第１のチャネル端子と、基準電位に接続された第
    ２のチャネル端子と、データ記憶素子の真または補の端
    子のどちらか一方の端子に接続されたゲートとを有し、
    さらに第２のｎチャネルトランジスタは第１のセットの
    ビットラインに接続された第１のチャネル端子と、分離
    された検知端子に接続された第２のチャネル端子と、第
    １のセットのワードラインに接続されたゲートとを有
    し、前記メモリセルは第１と第２のｐチャネルトランジ
    スタを含む差動ポートを含み、 第１のｐチャネルトランジスタは、データ記憶素子の真
    の端子に接続された第１のチャネル端子と、第２のセッ
    トのビットラインに接続された第２のチャネル端子と、
    第２のセットのワードラインに接続されたゲートとを有
    し、さらに、 第２のｐチャネルトランジスタは、データ記憶素子の補
    の端子に接続された第１のチャネル端子と、第２のセッ
    トのビットラインに接続された第２のチャネル端子と、
    第２のセットのワードラインに接続されたゲートとを有
    し、前記メモリセルはさらにシングルエンドポートを第
    １のセットのビットラインに結合する第１のコンタクト
    と、 第２のポートを第２のセットの第１のビットラインに結
    合する第２のコンタクトと、 第２のポートを第２のセットの第２のビットラインに結
    合する第３のコンタクトとを含み、 サブセットのメモリセル中で、第１、第２および第３の
    コンタクトはサブセットの隣接するメモリセルと共有さ
    れるようにメモリセルの周辺上にレイアウトされる、メ
    モリ。
  22. 【請求項２２】 第１のアクセス経路は１００より大き
    いメガヘルツでランダムアクセス読出を行なう、請求項
    ２１に記載のメモリ。
  23. 【請求項２３】 第１のアクセス経路は１２５より大き
    いメガヘルツでランダムアクセス読出を行なう、請求項
    ２１に記載のメモリ。
  24. 【請求項２４】 第１のアクセス経路は１５０より大き
    いメガヘルツでランダムアクセス読出を行なう、請求項
    ２１に記載のメモリ。
  25. 【請求項２５】 第１のアクセス経路は１７５より大き
    いメガヘルツでランダムアクセス読出を行なう、請求項
    ２１に記載のメモリ。
  26. 【請求項２６】 集積回路は、複数個のｐ型ウェルを有
    するｎ型サブストレートを含み、かつアレイのサブセッ
    ト中の複数個のメモリセルの４つのｎチャネルトランジ
    スタは、ｐ型ウェルの１つで形成される、請求項２１に
    記載のメモリ。
  27. 【請求項２７】 集積回路は、複数個のｐ型ウェルを有
    するｐ型サブストレートを含み、かつアレイのサブセッ
    ト中の複数個のメモリセルの４つのｐチャネルトランジ
    スタは、ｎ型ウェルの１つで形成される、請求項２１に
    記載のメモリ。
  28. 【請求項２８】 少なくともアレイのサブセット中の各
    メモリセルは１７×３４ミクロンより小さい集積回路上
    のフットプリントを有する、請求項２１に記載のメモ
    リ。
  29. 【請求項２９】 集積回路上の第１のメモリセルを含む
    回路であって、第１のメモリセルは第１のドーピングの
    型のサブストレートと、 実質的に図６に示されるようにレイアウトされた領域の
    第１の層とを含み、 第１の層は第２のドーピングの型のウェルと、 少なくともいくらかはウェルの中にある、第１のドーピ
    ングの型の領域と、 ポリシリコンの領域と、 コンタクトの第１のセットとを含み、前記第１のメモリ
    セルは実質的に図７に示されるようにレイアウトされ、
    実質的に図７に示されるように第１のコンタクトのセッ
    トのサブセットを接続し、かつ第２のコンタクトのセッ
    トを含む領域の第２の層と、 実質的に図８に示されるようにレイアウトされ、かつ実
    質的に図８に示されるように第２のコンタクトのセット
    に接続される領域の第３の層とを含む、回路。
  30. 【請求項３０】 実質的に図６ないし８に示されるよう
    に、第１のメモリセルの頂上端縁のあたりで第１のメモ
    リセルに隣接し、かつ実質的に第１のメモリセルの鏡像
    である第２のメモリセルをさらに含む、請求項２９に記
    載の回路。
  31. 【請求項３１】 第１のメモリセルと実質的に同一であ
    る第２のメモリセルをさらに含み、各メモリセルは、実
    質的に図６ないし８で示されるように、左端縁と右端縁
    とを有し、第１および第２のメモリセルは実質的に図９
    で示されるように第１のメモリセルの右端縁においてお
    よび第２のメモリセルの左端縁において互いに隣接して
    いる、請求項２９に記載の回路。
  32. 【請求項３２】 実質的に図６ないし８に示されるよう
    に上部端縁を有する第１および第２のメモリセルと、さ
    らに実質的に図９に示されるように、互いに隣接し、か
    つ実質的に第１と第２のメモリセルの上方端縁のあたり
    で第１と第２のメモリセルに隣接しかつ実質的にその鏡
    像である第３のメモリセルおよび第４のメモリセルをさ
    らに含む、請求項３１に記載の回路。
  33. 【請求項３３】 集積回路上のメモリセルであって、集
    積回路は第１のドーピングの型（ｎ）のサブストレート
    を有し、かつ第２のドーピングの型（ｐ）のウェルをサ
    ブストレート内に有し、メモリセルは第１、第２、第３
    および第４の端縁を有し、かつ、 Ａ） スタティックメモリ装置を含み、スタティックメ
    モリ装置は、 ウェルの内部と外部に延在し、第１のコンタクト（２５
    １）を有する第１のポリシリコン部材（２０２）と、 ウェルの内部と外部に延在し、第２のコンタクト（２５
    ０）を有する第２のポリシリコン部材（２０６）とを含
    み、 ウェルの外部に、 第２のドーピングの型であり、かつ第１および第２の端
    縁へ延在している第１の領域（２１２）と、 第１の領域に接続された第３（２４２）、第４（２４
    ３）および第５（２４４）のコンタクトとを含み、第４
    および第５のコンタクトは第１および第２の端縁にそれ
    ぞれまたがり、 第１のポリシリコン部材の一部分は第１のチャネル型の
    第１のトランジスタ（１００）を形成するために第１の
    領域の第１の部分と近接しており、第３と第４のコンタ
    クトはそれぞれ第１のトランジスタの第１と第２のチャ
    ネル端子であり、ウェルの外部に第２のドーピングの型
    であり、かつ第２および第３の端縁へ延在している第２
    の領域（２１３）と、 第２の領域に接続された第６（２４５）、第７（２４
    ６）および第８（２４７）のコンタクトとを含み、第７
    および第８のコンタクトはそれぞれ第３および第２の端
    縁にまたがり、 第２のポリシリコン部材の一部分は第１のチャネル型の
    第２のトランジスタ（１０２）を形成するために第２の
    領域の第１の部分に近接しており、第６および第７のコ
    ンタクトは第２のトランジスタのそれぞれ第１および第
    ２のチャネル端子であり、 ウェルの内部に、 第１のドーピングの型であり、かつ第１の端縁に延在し
    ている第３の領域（２０３）と、 第３の領域に接続された第９のコンタクト（２３４）と
    を含み、 第１のポリシリコン部材の一部分は第２のチャネル型の
    第３のトランジスタ（１０１）を形成するために第３の
    領域の一部分に近接しており、第９のコンタクトは第３
    のトランジスタの第１のチャネル端子であり、ウェルの
    内部に第１のドーピングの型であり、かつ第３の端縁へ
    延在している第４の領域（２０５）と、 第４の領域に接続された第１０（２３５）および第１１
    （２３８）のコンタクトとを含み、第１１のコンタクト
    は第３の端縁にまたがり、 第２のポリシリコン部材の一部分は第２のチャネル型の
    第４のトランジスタ（１０３）を形成するために第４の
    領域の一部分と近接しており、第１０および第１１のコ
    ンタクトはそれぞれ第４のトランジスタの第１および第
    ２のチャネル端子であり、メモリセルは Ｂ） ウェルの外部に読出−書込ポート（１１７）を含
    み、読出−書込ポートは第１の端縁から第３の端縁へ延
    在している第３のポリシリコン部材（２１４）を含み、 第３のポリシリコン部材の一部分は第２のチャネル型の
    第５のトランジスタ（１１４）を形成するために第１の
    領域の一部分と近接しており、第３および第５のコンタ
    クトはそれぞれ第５のトランジスタの第１および第２の
    チャネル端子であり、 第３のポリシリコン部材の一部分は第２のチャネル型の
    第６のトランジスタ（１１２）を形成するために第２の
    領域の一部分と近接しており、第６および第８のコンタ
    クトはそれぞれ第６のトランジスタの第１および第２の
    チャンネル端子であり、 第３のポリシリコン部材は読出または書込のためのメモ
    リ装置にアクセスするため、第１のワードライン信号
    （ＣＰ ＷＬＺ）を導通することが可能であり、かつ第
    ５および第８のコンタクトはメモリ装置から読出され
    た、またはメモリ装置へ書込まれたビットの真および補
    の値（ＢＩＴおよびＢＩＴＺ）を保持することが可能で
    あり、メモリセルはさらに、 Ｃ） 高速読出専用ポート（１０６）を含み、高速読出
    専用ポートはウェル内に、 第１のドーピングの型であり、かつ第４の端縁へ延在し
    ている第５の領域（２００）と、 第１２のコンタクト（２３０）および第５の領域に接続
    された少なくとも１つの第１３のコンタクト（２３１、
    ２３２、２３３）とを含み、第１２のコンタクトは第４
    の端縁にまたがり、 第１のポリシリコン部材の一部分は第１のチャネル型の
    第７のトランジスタ（１０７）を形成するために、第５
    の領域の第１の部分と近接しており、少なくとも１つの
    第１３のコンタクトは第７のトランジスタの第１のチャ
    ネル端子であり、 第１の端縁から第３の端縁へ延在している第４のポリシ
    リコン部材を含み、 第４のポリシリコン部材の一部分は第１のチャネル型の
    第８のトランジスタ（１０９）を形成するために第５の
    領域の第２の部分と近接しており、第１２のコンタクト
    は第８のトランジスタの第１のチャネル端子であり、 第４のポリシリコン部材は高速読出のためにメモリ装置
    にアクセスするため、第２のワードライン信号（Ｖ Ｗ
    Ｌ）を導通し、かつ第１２のコンタクトはメモリ装置か
    ら読出されたビットの価（ＶＯＵＴＺ）を保持し得る、
    メモリセル。
  34. 【請求項３４】 集積回路上のカラールックアップテー
    ブルであって、 各々が色を識別するためのデータをストアするための複
    数個のメモリセルを含み、 各メモリセルはビデオディスプレイポートを含み、 各ビデオディスプレイポートはそこでビデオディスプレ
    イポートがそのメモリセル内にストアされたデータを表
    わすビデオデータ出力コンタクトを含み、 複数個のメモリセルは集積回路内でストライプに配列さ
    れた隣接するメモリセルの第１のセットと、集積回路内
    でストライプに配列された隣接するメモリセルの第２の
    セットとを含み、さらに第２のセットは実質的に第１の
    セットの鏡像であり、かつ第１のセットに隣接してお
    り、それにによって第１のセットのメモリセルは第２の
    セットのメモリセルと出力コンタクトを共有しており、
    それにによってビデオ出力コンタクトの総数はいかなる
    所与の出力コンタクトにおいてもキャパシタンスを低下
    させるために低減される、カラールックアップテーブ
    ル。
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