JPS5835793A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPS5835793A JPS5835793A JP56131488A JP13148881A JPS5835793A JP S5835793 A JPS5835793 A JP S5835793A JP 56131488 A JP56131488 A JP 56131488A JP 13148881 A JP13148881 A JP 13148881A JP S5835793 A JPS5835793 A JP S5835793A
- Authority
- JP
- Japan
- Prior art keywords
- common data
- data
- data line
- goes
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、牛・導体メモリ回路に関じ、畦しぐはコモン
データ線のスピード−アップを図ったメモリ回路に関す
るものである。
データ線のスピード−アップを図ったメモリ回路に関す
るものである。
例えば＆ １個のＭｏｓトランジスタをメモリ・セルと
するダイナミックＲＡＭは、８１図に示すように、対称
的な２群に分割され、それぞれメモリセルとダミー・セ
ルとｔ含むメモリ・アレイと、メモリアレイのワードｌ
１１ｗ１′に選択する几めのＸアドレス・デコーダと、
ビット腺ＢＬｉ 、ＢτＴの１本ｋｉｓ択する友めのＹ
アドレス・デコーダと、データＩＩＩＩＫ供給された信
号レベルを増幅するセンス−アンプとコモンデータ脚の
信号を増幅するメイン・アンプ等から構成される。
するダイナミックＲＡＭは、８１図に示すように、対称
的な２群に分割され、それぞれメモリセルとダミー・セ
ルとｔ含むメモリ・アレイと、メモリアレイのワードｌ
１１ｗ１′に選択する几めのＸアドレス・デコーダと、
ビット腺ＢＬｉ 、ＢτＴの１本ｋｉｓ択する友めのＹ
アドレス・デコーダと、データＩＩＩＩＫ供給された信
号レベルを増幅するセンス−アンプとコモンデータ脚の
信号を増幅するメイン・アンプ等から構成される。
第１図に示すメモリ回路に情報を書き込む場合には、Ｘ
アドレス・デコーダにょシ選択δれた１つのワードＩＩ
Ｊえばφア、がハイレベルに逼れる。
アドレス・デコーダにょシ選択δれた１つのワードＩＩ
Ｊえばφア、がハイレベルに逼れる。
この場合、入力出趨子に供給纒れているデータ信号か、
テータ入力回＃ｉ、コモンデーターエ１０２カラムスイ
ッチＭＯ８）ランジスタｑ０・、データ１ＡＢＬ１１を
介してメモリセルの容量に書き込まれる。
テータ入力回＃ｉ、コモンデーターエ１０２カラムスイ
ッチＭＯ８）ランジスタｑ０・、データ１ＡＢＬ１１を
介してメモリセルの容量に書き込まれる。
スイッチＧＬ、ｊ１１−経由し、選択されたメモ１）ψ
セルの容量［ｔ４Ｒ１＋−書き込む。
セルの容量［ｔ４Ｒ１＋−書き込む。
メモリ回路から情報を絖み出す場合、書き込みと同じよ
うＫＸアドレス・デコーダと！アドレス・デコーダによ
り１つのり一ドー１例えばＷ、と１対のビット艙例えば
Ｂ恥とＢＬＩ とが選択される。この場は、また、ワ
ードＩｍＷ ｔが選択されることに対応して□、ダき一
ワード＃ＷＤｍか選択嘔れる。これによって、データ！
！ Ｂ Ｌ Ｉの電位は、メモリセルによって決められ
た値ｒＣもれ、データー罰−ｔ （Ｆ） 電位ｕ 、ダ
ミーセルによって決めらｆＬｆｃ＆準電位にもれる。ビ
ットｌＩＭＢＬｒとＢＬ、 との電位差は、センス回
路で埠−嘔れる。センスアンプＶＣよって増Ｓ毛れたデ
ータ線ＢｈｉとＢＬＩ とにおける信号は、一対のコ
モンデーターエ１０１ 工１０に供給もれる。このコモ
ンデーターエ１０及び工１０の上の差動形式の信号はメ
イン・アンプで増幅され入出力端子に出力もれる。
うＫＸアドレス・デコーダと！アドレス・デコーダによ
り１つのり一ドー１例えばＷ、と１対のビット艙例えば
Ｂ恥とＢＬＩ とが選択される。この場は、また、ワ
ードＩｍＷ ｔが選択されることに対応して□、ダき一
ワード＃ＷＤｍか選択嘔れる。これによって、データ！
！ Ｂ Ｌ Ｉの電位は、メモリセルによって決められ
た値ｒＣもれ、データー罰−ｔ （Ｆ） 電位ｕ 、ダ
ミーセルによって決めらｆＬｆｃ＆準電位にもれる。ビ
ットｌＩＭＢＬｒとＢＬ、 との電位差は、センス回
路で埠−嘔れる。センスアンプＶＣよって増Ｓ毛れたデ
ータ線ＢｈｉとＢＬＩ とにおける信号は、一対のコ
モンデーターエ１０１ 工１０に供給もれる。このコモ
ンデーターエ１０及び工１０の上の差動形式の信号はメ
イン・アンプで増幅され入出力端子に出力もれる。
ところで、通常、ビット＠ＢＬＩ 、 ＢＩＢ Ｋは
比較的大きい浮遊容量が存在し、その値はメモリ・セル
の容量よりも大１い。そｐため、読み出しの１１に、
ｉｓ択嘔れたメモリ・セルによって決められるビットｌ
ｉ！ＢＬ１の電１位変化は、例えば１００ｍＶのような
比較的小石い値である。
比較的大きい浮遊容量が存在し、その値はメモリ・セル
の容量よりも大１い。そｐため、読み出しの１１に、
ｉｓ択嘔れたメモリ・セルによって決められるビットｌ
ｉ！ＢＬ１の電１位変化は、例えば１００ｍＶのような
比較的小石い値である。
そこで、両側のメモリ・了レイにダミー・セルＩＩ−接
続して、一方のメモリ・プレイから情報を読み出てとき
には、必ず他方のメモリ・了レイに訃けるダミー鳴セル
ＱＤｋ動作名ぜて、一方のピッ）＃ＢＬ１の情報電圧に
対して、対応するビット線ＢＬＩに基準電圧を与えるよ
う和される。従ってメモリセルから情報′０′が読み出
されたことによってビットＭＢＬ層の電圧レベルか所定
のプリチャージレベルから約ｔｏｏｍｖ下る場合和は、
ダイ−１セルによって他方のビット１ＩＢＩＪＩの電圧
レベルか所定のプリチャージレベルから約ｓ ｏ ｍ７
根屓下るように設定逼れる。選択逼れ九メモリ・セルと
対称位置のダき−セルとによって１対のピッ）＃ＢＬｌ
・ＢＬＩ ［与え゛られた差電圧レベルはセンスアン
プによって所定のレベル［１で１！！＠ｉれる。選訳洛
れたメモＩＩｅセルによって決定されかつセンスアンプ
によって増幅されたデータ続ＢＬＩ、 ＢＩｌ、 ［
おけるデータ信号は、カラムスイッチＭＯｇＦＩＴＱ・
・、ｑｌに介してコモンデーで増幅嘔れた債に入出力端
子に出力嘔れる０この場合、データ馴ＢＩ＋ 、 ＢＬ
ｔ からコモンデータ紐工１０、ｘｌｏへのデータ信
号の伝達は、実質的に予めブ１３チャージされているコ
モンデータ線の対の一方【データ線及びセンスアンプに
よって放電させることにより行われる。
続して、一方のメモリ・プレイから情報を読み出てとき
には、必ず他方のメモリ・了レイに訃けるダミー鳴セル
ＱＤｋ動作名ぜて、一方のピッ）＃ＢＬ１の情報電圧に
対して、対応するビット線ＢＬＩに基準電圧を与えるよ
う和される。従ってメモリセルから情報′０′が読み出
されたことによってビットＭＢＬ層の電圧レベルか所定
のプリチャージレベルから約ｔｏｏｍｖ下る場合和は、
ダイ−１セルによって他方のビット１ＩＢＩＪＩの電圧
レベルか所定のプリチャージレベルから約ｓ ｏ ｍ７
根屓下るように設定逼れる。選択逼れ九メモリ・セルと
対称位置のダき−セルとによって１対のピッ）＃ＢＬｌ
・ＢＬＩ ［与え゛られた差電圧レベルはセンスアン
プによって所定のレベル［１で１！！＠ｉれる。選訳洛
れたメモＩＩｅセルによって決定されかつセンスアンプ
によって増幅されたデータ続ＢＬＩ、 ＢＩｌ、 ［
おけるデータ信号は、カラムスイッチＭＯｇＦＩＴＱ・
・、ｑｌに介してコモンデーで増幅嘔れた債に入出力端
子に出力嘔れる０この場合、データ馴ＢＩ＋ 、 ＢＬ
ｔ からコモンデータ紐工１０、ｘｌｏへのデータ信
号の伝達は、実質的に予めブ１３チャージされているコ
モンデータ線の対の一方【データ線及びセンスアンプに
よって放電させることにより行われる。
従来、メイン・アンプか起動逼れるまでのコモンデータ
線の放電は、センス・アンプのみ【介して行っている。
線の放電は、センス・アンプのみ【介して行っている。
しかしながら、仁の場合、コモンデーｊ＠の容量か比較
的大きいこと、およびセンス・アンプの容量駆動絽力が
比較的小墳いことのために、放電に時間がかかることに
なる。こ九に応じてメイン・アンプｔ−１ａ動作名ぜな
いために。
的大きいこと、およびセンス・アンプの容量駆動絽力が
比較的小墳いことのために、放電に時間がかかることに
なる。こ九に応じてメイン・アンプｔ−１ａ動作名ぜな
いために。
七の起動を比較的遅くする必要かあった。したがつて、
メモ１）の高速動作゛管図ることが困難であった。
メモ１）の高速動作゛管図ることが困難であった。
本発明の目的は、この・ような従来の欠点を除去するた
め、コモンデータ層の放電時間を短縮して、コモンデー
タ線への情報伝達を高速化し、アクセス・タイムの短縮
を可能にした半導体メモリ回路を提供することにある。
め、コモンデータ層の放電時間を短縮して、コモンデー
タ線への情報伝達を高速化し、アクセス・タイムの短縮
を可能にした半導体メモリ回路を提供することにある。
第２図は、本発明の実施例を示すメモリ回路の１Ｎ部構
成図である。
成図である。
第２図にをいて、！Ｉ１図と同一のものＫは同一の記号
を与えである。
を与えである。
本発明は、第２図の鎖纏内の回路ム、Ｂｌ新しく設けた
。もので、ビット＠ＢＬ、ＢＬＱ入力とするＭ０８トラ
ンジスタＱＡ、ｑおｔセンスーアンプと並列に設けるこ
とにより、コモンデータ線の放電を並行して行い、コモ
ンデータ線への情報伝達ｔ＆速化する。
。もので、ビット＠ＢＬ、ＢＬＱ入力とするＭ０８トラ
ンジスタＱＡ、ｑおｔセンスーアンプと並列に設けるこ
とにより、コモンデータ線の放電を並行して行い、コモ
ンデータ線への情報伝達ｔ＆速化する。
第２図において、あらかじめ１対のコモンデータ線はプ
リチャージａｎているが、その電荷かディスチャージす
る経路は、従来、オンしているカラム・スイッチＱ６Ｇ
−Ｑ・諺とセンス・アンプであや、コモンデータ線が
十分なレベル差になるにはかな妙の時間がかかるのに対
して、本発明では、オンしているカラム・スイッチＱｅ
・、Ｑ＠１とセンス・アンプを経由して放電すると同時
に、ノ・イレペルのピッ）線ＢＬ、ＢＬｔ−ゲート入力
とするＭＯＢトランジスタ＋４．、ＱＢｋ経由してコモ
ンデーグーの電荷を放電するので、短時間のうちにコモ
ンデータ耐ハ十分なレベル差となる。
リチャージａｎているが、その電荷かディスチャージす
る経路は、従来、オンしているカラム・スイッチＱ６Ｇ
−Ｑ・諺とセンス・アンプであや、コモンデータ線が
十分なレベル差になるにはかな妙の時間がかかるのに対
して、本発明では、オンしているカラム・スイッチＱｅ
・、Ｑ＠１とセンス・アンプを経由して放電すると同時
に、ノ・イレペルのピッ）線ＢＬ、ＢＬｔ−ゲート入力
とするＭＯＢトランジスタ＋４．、ＱＢｋ経由してコモ
ンデーグーの電荷を放電するので、短時間のうちにコモ
ンデータ耐ハ十分なレベル差となる。
いま、センス・アンプが動作し、ビットｌ／１４ＢＬか
ハイ争しベル但）、ビット＠ＩＢＬがローｅレベル争）
となった場合、これによってＨチャネルＭＯ８トランジ
スタＱＢかオン、Ｑ、かオフとなる。久に、φｙかハイ
・レベルとなｊ）、ＭＯＥ？）ランジスタＱｈＡ、ＱＢ
およびセン不−アンブがコモンチータｌＩ（工１０．工
１０）に接続さ匹ると、一方のコモンデータＩｍ（Ｉｌ
ｏ）ａＭＯ８）ランジスタＱＢとセンス・アンプにより
高速に放電するか、他方のコモンデータ縁（工１０）は
プリチャージされたレベルを保つ。
ハイ争しベル但）、ビット＠ＩＢＬがローｅレベル争）
となった場合、これによってＨチャネルＭＯ８トランジ
スタＱＢかオン、Ｑ、かオフとなる。久に、φｙかハイ
・レベルとなｊ）、ＭＯＥ？）ランジスタＱｈＡ、ＱＢ
およびセン不−アンブがコモンチータｌＩ（工１０．工
１０）に接続さ匹ると、一方のコモンデータＩｍ（Ｉｌ
ｏ）ａＭＯ８）ランジスタＱＢとセンス・アンプにより
高速に放電するか、他方のコモンデータ縁（工１０）は
プリチャージされたレベルを保つ。
ビット耐ＢＬがロー・レベル（υ、ビット＃ＢＬがハイ
・レベル（６）になった場合には、上記動作は逆となり
、一方のコモンデータ線（Ｉｌｏ）の電荷が高速に放電
する。
・レベル（６）になった場合には、上記動作は逆となり
、一方のコモンデータ線（Ｉｌｏ）の電荷が高速に放電
する。
一通常、１６ＫＭＯＢＲＡＭ、６４ＫＭＯ８ＲムＭ％で
は、すべてアドレス・マルチプレックス方式か用いられ
、ＲＡ８ 、Ｏム８アドレスｔ−１本のラインに時間ｔ
ずらして送出し、ＭＯ８Ｏ２Ｏ３部で別個にこれらｔ−
ｌｌ１ｌシ出してラッチし、必要なアドレス匍１１１１
行っている。、これによって、１６にｒ［１４本のアド
レスに対して７ピ／、６４ＩＣでｕ１６本のアドレスに
対して８ピンですむ。このようなアドレス・マルチプレ
ックス方式では、コモンチーターへの情報伝達の遅れが
アクセス・タイムの遅延となって、大きな影譬を与える
か、本発明では、コモンデータ縁への情報伝達か―速と
なるので、０ＡＩ３からのアクセス・タイム（ｔＯＡＯ
Ｊの蝮＃か可能である。
は、すべてアドレス・マルチプレックス方式か用いられ
、ＲＡ８ 、Ｏム８アドレスｔ−１本のラインに時間ｔ
ずらして送出し、ＭＯ８Ｏ２Ｏ３部で別個にこれらｔ−
ｌｌ１ｌシ出してラッチし、必要なアドレス匍１１１１
行っている。、これによって、１６にｒ［１４本のアド
レスに対して７ピ／、６４ＩＣでｕ１６本のアドレスに
対して８ピンですむ。このようなアドレス・マルチプレ
ックス方式では、コモンチーターへの情報伝達の遅れが
アクセス・タイムの遅延となって、大きな影譬を与える
か、本発明では、コモンデータ縁への情報伝達か―速と
なるので、０ＡＩ３からのアクセス・タイム（ｔＯＡＯ
Ｊの蝮＃か可能である。
以上説明したように、本発明によれば、ダイナミックＲ
ＡＭ［おけるコモンデータ線への情ｔＭ伝達が高速化埒
れるので、アクセス・タイムの知縮が可能となり、大容
量化された工（’ｌメモ１ ｆきわめて有効でるる。
ＡＭ［おけるコモンデータ線への情ｔＭ伝達が高速化埒
れるので、アクセス・タイムの知縮が可能となり、大容
量化された工（’ｌメモ１ ｆきわめて有効でるる。
１１１１ＷはダイナミックＲＡＭの′＄成図、第２図は
本発明の実施？ｌＪ ｋ示す半導体メモ１１回路の４１
部構成図である。 Ｗ、 〜Ｗ４ ・・・ワード碧、ＢＬＩ ＋ ＢＬＩ
・・・ビットＩＩＩ、ＧＬｏａ 〜ＧＬ■−カラム
・スイッチ＊ Ｑ Ｉ−Ｑ ｔ・・・メモリ・セル、Ｑ
Ｄ・・・ダミー・セル、ＷＤ・・・ダミーワード巌、工
１０ 、 Ｉ １０・・・コモンＸ１０糾、ム、Ｂ・・
・コモ７１１０１ｍスピード・了ツブ回路、ＧＬＡＩＱ
、Ｂ・・・鷺０ｉｌｌ）う／ジスタ。 ５２
本発明の実施？ｌＪ ｋ示す半導体メモ１１回路の４１
部構成図である。 Ｗ、 〜Ｗ４ ・・・ワード碧、ＢＬＩ ＋ ＢＬＩ
・・・ビットＩＩＩ、ＧＬｏａ 〜ＧＬ■−カラム
・スイッチ＊ Ｑ Ｉ−Ｑ ｔ・・・メモリ・セル、Ｑ
Ｄ・・・ダミー・セル、ＷＤ・・・ダミーワード巌、工
１０ 、 Ｉ １０・・・コモンＸ１０糾、ム、Ｂ・・
・コモ７１１０１ｍスピード・了ツブ回路、ＧＬＡＩＱ
、Ｂ・・・鷺０ｉｌｌ）う／ジスタ。 ５２
Claims (1)
- 一対と逼れそれぞれメモリセルか結合重れる第１、＃２
データーと、上記第１．＃Ｌ２デーデーに結合重れるセ
ンスアンプと、一対と壊れたａｔ、第２コモンデータ線
と、カラムスイッチ信号によってスイッチ制御されるこ
とＫよって上記第１データｍ？上記第１コモンデータ纏
とｔ結合重ぜかつ上装置ｓ２データ巌を上記＃２コモン
データ絢に結合重せるカラムスイッチとｔ備える半導体
メモリ回路であって、カラムスイッチ係号によってスイ
ッチ制御逼れるＩ！１、第２Ｍ０８ＦＩＣτと、上記ｓ
１！１データ１ＩＩＫおける電圧によって制＠ちれる第
３Ｍ０８１１Ｔと、上記第２データ巌における電圧によ
って制ｍ賂れるｍ４ＭＯ８ν１ｌＴｉ−含み、上記第１
と１１４Ｍ０８ＦＩＴか直列譬続毛れて上記第１コモン
データ勿ＫＫ１合場れ、かつ上記第２と＠３ＭＯ８］Ｆ
ＪｌｉＴか直列接続もれて上記第２コモンデーターに結
合重れてなること′に％像とする半導体メモ゛り回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131488A JPS5835793A (ja) | 1981-08-24 | 1981-08-24 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131488A JPS5835793A (ja) | 1981-08-24 | 1981-08-24 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835793A true JPS5835793A (ja) | 1983-03-02 |
Family
ID=15059158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131488A Pending JPS5835793A (ja) | 1981-08-24 | 1981-08-24 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117494A (ja) * | 1983-11-29 | 1985-06-24 | Nec Corp | 半導体メモリ回路 |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
-
1981
- 1981-08-24 JP JP56131488A patent/JPS5835793A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117494A (ja) * | 1983-11-29 | 1985-06-24 | Nec Corp | 半導体メモリ回路 |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
| US5576560A (en) * | 1991-09-04 | 1996-11-19 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
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