JP2002517897A

JP2002517897A - 放射線硬化シックストランジスタランダムアクセスメモリ及び記憶装置

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Publication number: JP2002517897A
Application number: JP2000552677A
Authority: JP
Inventors: ロバート・シー・バーティン
Original assignee: ロックヒードマーティンコーポレーション
Priority date: 1998-06-05
Filing date: 1999-06-04
Publication date: 2002-06-18
Also published as: ATE249090T1; EP1088310A2; WO1999063542A8; DE69911014D1; WO1999063542A1; AU4331899A; US6111780A; DE69911014T2; WO1999063542B1; EP1088310B1; TW440829B

Abstract

(57)【要約】放射線硬化、ＣＭＯＳ、スタチックランダムアクセスメモリ（ＳＲＡＭ）セルを具えた記憶装置。ワードラインアレイ及び補足的ビットラインペアを具えた記憶装置。メモリセルの多くは、選択されたワードラインとビットラインペアの交差部に位置する。センスアンプを補足的ビットラインペアに接続した。ＳＲＡＭセルは、交差接続したインバーターペアに対し読取り及び書込みをする二つの交差接続したインバーターペア及び二つのＰＦＥＴゲートを有する６−トランジスタを具えている。各インバータペアにおいて、Ｐ＋ディフューザーからＮ＋ディフューザーを引き離すために抵抗器を用い、Ｍｉｌｌｅｒ効果キャパシタによって、書込みの遅れが増大することなく、付加的シングルイベントアップセットイムニティーを生じさせることができるよう、セルの残りのノードに、オーバーラップをドレインするゲイトが設けられている。実施の態様に１つは、その抵抗が最初のＰＦＥＴのドレイン抵抗に対するソースより大きいマグニチュードのオーダーである抵抗値によりドレインする一連のドレインで結合された最初のＰＦＥＴと最初のＮＦＥＴとを含む最初のインバータペア、ゲートの一部がＰ＋ドレインディフューザーに重なるＮＷＥＬＬにおけるＰ＋ドレインディフューザーを含む最初のＰＦＥＴ、その抵抗が二番目のＰＦＥＴのドレイン抵抗に対するソースより大きいマグニチュードのオーダーである抵抗値によりドレインする一連のドレインで結合された二番目のＰＦＥＴと二番目のＮＦＥＴとを含む二番目のインバータペア、ゲートの一部がＰ＋ドレインディフューザーに重なるＮＷＥＬＬにおけるＰ＋ドレインディフューザーを含む二番目のＰＦＥＴ、最初のＰＦＥＴゲートと結合した最初のパスゲートＰＦＥＴ、最初のＮＦＥＴゲート、二番目のＰＦＥＴのＰ＋ドレインディフュージョン、二番目のＰＦＥＴゲートと結合した二番目のパスゲートＰＦＥＴ、二番目のＮＦＥＴゲート、及び、最初のＰＦＥＴのＰ＋ドレインディフュージョン、を有する放射線硬化、ＣＭＯＳ、スタチックランダムアクセスメモリ（ＳＲＡＭ）セルを含む。

Description

【発明の詳細な説明】

【０００１】（技術分野）本発明は、一般に電子回路の分野に関し、より詳しくは、スタティックランダ
ムアクセスメモリ（ＳＲＡＭ）回路や、放射線硬化（radiation hardened）ＳＲ
ＡＭ装置及びその操作方法に関する。

【０００２】（関連出願）これは、１９９８年６月５日に記録されている、米国特許出願シリアルナンバ
ー０９／０９０，９４６の一部継続出願である。

【０００３】（発明の背景）電子回路システムの操作は、メモリに対するデータの記憶装置や、メモリから
のデータの検索（修正）を含むことができる。電子回路のメモリはきちんと整理
された記憶装置セル、データのビットを一列に並べたそれぞれのセルを含むこと
ができる。そのようなメモリにおいて、情報は命令として各記憶装置エレメント
を“でたらめに”挿入し、取り出すことができる。電子回路メモリのこのタイプ
は、ランダムアクセスメモリ（ＲＡＭ）として一般に用いられている。

【０００４】ＲＡＭの利点は、アクセス時間が基盤におけるいくつかのビットに対して同じ
であることである。シフトレジスターシリアルメモリと比べると、アクセス時間
はアクセス時機におけるビットの位置に依存する。読み出し専用メモリ（ＲＯＭ
）に対するＲＡＭの不利な点は、ＲＡＭが揮発性であることである。すなわち、
もし、電源が供給が不足すると、保管された全ての情報が失われることである。
これは、データが、例えばディスクやテープのように予備のメモリデバイスに保
管されるからである。

【０００５】ＲＡＭの１つのタイプはスタティックランダムアクセスメモリ（ＳＲＡＭ）で
ある。ＳＲＡＭはメモリのアクセス時間を最小にすることが好ましい。ＳＲＡＭ
もまた比較的に低い電源を必要条件とし、ポータブルコンピューターを含むバッ
テリー電源ユニットを一般に用いている。本質的にはＳＲＡＭは、統合された回
路が多数のセルにおいて二進法（例えば“１”又は“０”）でデータが保管され
ているものである。ＲＡＭにおける根本的な記憶装置セルは、金属酸化物半導体
（ＭＯＳ）及び二極式のトランジスタ技術において作り上げることができる。最
も広く用いられるＲＡＭはＭＯＳトランジスタに使用される。なぜなら、最も高
い素子の密集が備えられており、今後、さらに優れたビットが所定のチップサイ
ズで供給することができる。

【０００６】金属酸化物半導体（ＭＯＳ）は本来、薄い酸化物相上の金属を用いて制作され
たトランジスタゲートである。ＭＯＳトランジスタもまた電界効果型トランジス
タ（ＦＥＴ）又はＭＯＳＦＥＴとして一般に引用することができる。今日、これ
らは、酸化物情のポリシリコンのゲートによるトランジスタを含ませるために、
より広く利用されている。ＮＭＯＳ、ＰＭＯＳ、及びＣＭＯＳはＭＯＳ技術の３
つの典型的なタイプである。“ＮＭＯＳ”とはｎ型ＭＯＳトランジスタを意味す
る。“Ｎ型”とは、導かれた電子、すなわち陰電荷粒子に対する能力を増大させ
るためにシリコンを導入したドーパントを意味する。“ＰＭＯＳ”は電子の“ホ
ール”、すなわち正電荷の誘導の増加するためのｐ型ドーパントに用いられてい
る。“ＣＭＯＳ”は相補的なＭＯＳを意味し、シングルの基盤におけるＰＭＯＳ
とＮＭＯＳの両方の構成を含んでいる。ＮＭＯＳデバイスは主としてｐ型基盤に
配列されているとはいえ、ＰＭＯＳデバイスはたいてい、ｎ型に都合よく構成さ
れている。ＮＭＯＳは選ばれた技術としてＰＭＯＳのまわりに多く普及されてお
り、ＣＭＯＳはＰＭＯＳ及びＮＭＯＳの併用の複雑さをたいてい重要とされてい
るそれらの併用の有利な条件がどんどん提案されている。ＰＭＯＳはＰＦＥＴ及
びＮＭＯＳや、ＮＦＥＴとしてもまた引用することができる。

【０００７】一般的に、ＳＲＡＭのセルは、個々のセルがアドレッシングしたり、アクセス
させることができるように配列されている。配列はセルの横列と縦列を配慮する
ことができる。各横列は、共通のコントロールシグナルで横列において相互に連
結されたセルのワードラインを含んでいる。同様に各縦列は、各横列におけるほ
とんどの１つのセルに対して接続する相補的なビットラインペアーを含んでいる
。それゆえ、ワードラインとビットラインは配列の各セルを個々にアクセルする
ようにコントロールさせることができる。

【０００８】特に、メモリセルは２次元的にアドレッシングすることを可能にするため方形
に配列させることができる。基本的なＲＡＭは、記憶装置セルの方形配列、２つ
のデコーダー、記憶装置セルの配列（例えば、ワードラインとビットラインペア
ー）それぞれのディメンジョンをアドレッシングするそれぞれのデコーダー、メ
モリをドライブするためのライトアンプ、及び保管されたデジタル情報の検出（
すなわち読み込み）に対するセンスアンプを含ませることができる。例えば、１
ビット（４ｋｂｘ１）のスタティックＲＡＭによる４０９６ワードは、６４ビッ
トラインペアーの２次元的なメモリ配列による６４ワードライン、６〜６４ライ
ン縦列デコーダー、６〜６４ライン横列デコーダー、書き込み可能な回路、読み
込み可能な回路、及び他のコントロール回路を含ませることもできる。

【０００９】セルからデータの読み込みをするため、セルの出力はセルに接続したワードラ
インを選択することによりアクセスさせることができる。読み込ませるために、
書き込み可能な回路は基礎を据えさせる、すなわち、０にセットすることができ
る。相補的なビットラインペアーは与えられた縦列における各セルにコネクトさ
せることができる。ワードラインが選ばれたセルに対して作動させたとき、フィ
リップ−フロップで保管された論理水準（すなわち、１または０）、又は選択さ
れたセルのインバーターは、ビットラインを通過させ、ビットラインにおける電
圧をセットさせることができる。センスアンプは、選択されたセルの容量を指示
した出力におけるビットラインでの相対的な電圧を増幅させる。トランジスタの
ような配列に対する入力／出力デバイスは、コンピューターのプロセッサー又は
ＳＲＡＭに接続したその他の電子系のような他のチップに対する情報のための入
力／出力パッドに対して、選択されたセル又は選択されたセンスアンプの出力の
ためのビットラインによる電圧を通過することができる。書き込み操作では、デ
ータは、トランジスタフィリップ−フロップ又は選択されたせるのインバーター
において記憶装置における配列の入力／出力デバイスによるインターナルビット
ラインにＳＲＡＭの入力／出力パッドから通過させることができる。

【００１０】メモリデバイスは、人工衛星や他のコンピューター装置に用いることができ、
放射線に非常に影響されやすいそれらの周囲を取り巻くものに据えることができ
る。例えば、セルが高エネルギー粒子に衝突されたとき、空間環境における人工衛星に対するメモリセルは、放射線によるソフトエラーやシングルイベン
トアップセット（ＳＥＵ）を引き起こすようになっている。ソフトエラー又はシ
ングルイベントアップセットは、一般的には、メモリのように統合された回路を
通過した個々の活気に満ちた粒子により得られたエレクトロン−ホールペアーに
より引き起こされる。活気に満ちた粒子は、メモリセルに対する危険な量におけ
る臨界電荷量を発生させ、それから、メモリの論理状態は混乱する。この臨界電
荷量は、定義により、メモリセルの論理状態を変化させることを必要とする電荷
の最少量である。臨界電荷量は大規模の放射線から直接イオン化されたメモリに
入り込むだろう。

【００１１】 SEU(single event upset)はα粒子（ヘリウム核）、β粒子、γ線が半導体回
路のノードにおける低キャパシタンスに衝突することによって生じる。SEUイン
バータの一例を例証的に記述する。あるインバータは、ドレインを交差的に接続
したＰＭＯＳトランジスタとＮＭＯＳトランジスタを含み、相補信号を生み出す
ものとされた。ＰＭＯＳトランジスタ内部における半導体素子の大部分がα粒子
に曝されると電子ホール対を形成する。ＮＭＯＳトランジスタがONかつＰＭＯＳ
トランジスタがＯＦＦの状態であると仮定すると、接続されたドレイン端子に集
められたホールは、ドレインに接続した出力端子における電圧を論理ＬＯＷレベ
ルから論理ＨＩＧＨレベルに変化させることが出来る。回路において拡散する電
子はＰＭＯＳを通って電圧を供給する。強力な粒子を生み出す電荷は、ＰＭＯＳ
と反対の性質を持つＮＭＯＳに衝突すると同時に正孔は、グランド方向にドリフ
トし電子は、ドリフトの出力端子に収集する。このように、おそらくＮＭＯＳト
ランジスタがOＦＦかつＰＭＯＳトランジスタがＯＮの状態というようにインバ
ータにおける論理状態が変化する。Ｐ型基盤において、ＮＷＥＬＬで形成された
ＰＭＯＳデバイスからなる大部分のＣＭＯＳにおける技術は、NMOSトランジスタ
衝突する帯電粒子の効果はＰＭＯＳトランジスタに衝突する帯電粒子のそれより
も典型的に悪化する。

【００１２】これらの技術によって評価されたように、大量のイオンがメモリ記憶セル内部
のノードに妨害すると、イオンが一定時間において元の状態から逆の状態にノー
ドに作用させる。この状態の変化は、電子がメモリセルのMOSトランジスタを通
り抜けるように大量のイオンが蓄積した電荷によるものである。このノードが、
一定時間におよそのフィードバックループの遅延よりも長く逆の状態を保持する
場合、セルは状態を切り替え蓄積したデータを失う可能性がある。ノードが逆の
状態を保持するための一定時間は、いくつかの要因に依存する。その要因とは蓄
積された電荷、メモリセルにおけるトランジスタのコンダクタンス、メモりセル
のフィードバックの遅延などである。

【００１３】それらの試みは、混乱を誘発する放射線に対して、セルの磁化率を減少させる
ためにＳＲＡＭメモリの放射線硬化をする。

【００１４】ＳＥＵを妨げる一つの方法は、トランジスタのコンダクタンスを増やすことに
ある。コンダクタンスを増やすためには、トランジスタのサイズを拡大させなけ
ればならない。１０倍以上のメモリセルの大きさに増大させることが必要である
。一般にメモりセルの面積を最小にするためにトランジスタが最小のサイズにす
るものを選択するので、そのような増加は役に立たない。

【００１５】より経済的な方法は、フィードバック遅延を増やすことにある。フィードバッ
ク遅延は、ドレインとセルのゲートとの間に抵抗を加えることによって増加させ
ることが出来る。これらの加えた抵抗は一般に交差的に接続された抵抗と言われ
る。

【００１６】交差的に接続された抵抗はメモリセルを混乱させるのに必要な臨界電荷を増加
することによって、その効果を証明することが出来るが、その抵抗は大量の微粒
子があたることによって、メモリセルが混乱するのを妨げるためにフィードバッ
クにおける遅延を増加させる。あいにく抵抗は、また意図的な入力に影響されな
い、それ故に、メモリセルへの入力時間を増やすことが出来る。典型的なSEUに
関して入力時間を交差的に接続された抵抗がない場合に比べて５倍以上に増やす
ことが出来る。

【００１７】その上、交差的に接続された抵抗は温度係数が負の時に、そのシート抵抗が値
が大きくなるポリシリコンを使って製作する。典型的な目的は、この温度係数が
温度減少に伴って入力時間を急激に増加させることにある。

【００１８】従来の方法における、もう一つの欠点は免疫を得るためにＳＲＡＭセルの放射
線硬化がセルの応答率を減少させることにある。例えば、粒子がノードに衝突し
電荷が蓄積したとき、セルの反応は、あまりにも遅くなり状態が変化しない。と
いうのは、インバータに直列に交差的に接続された抵抗が、インバータのゲート
キャパシタンスと共同して遅延したＲＣ回路を製作する。

【００１９】従来の方法は、いくつかの欠点がある。そのようなメモリセルはインバータに
直列に交差的に接続された抵抗を必要とする。抵抗は高い抵抗値で形成され誤差
を小さくする。セルの性能は、製造過程によって調整するのが困難な抵抗値によ
って決定される。セル平面のサイズを小さくしていくと（例えば0.５ミクロンま
たは、それ以下）ゲートキャパシタンスが低くなり抵抗の必要性が大きくなり小
さな面積で作成することが出来なくなる。低温度状態で温度係数が負になれば、
セルの入力性能は遅くなる可能性がある。

【００２０】現在の発明が、従来のＣＭＯＳを用いることによって簡単に満たされるまた、
放射線硬化されていないＳＲＡＭセルと比較できるほどの実行速度をもったＳＲ
ＡＭセルの放射線硬化を供給することが望まれる。

【００２１】（発明の要約）本発明は、上述した従来の記憶装置における欠点の克服と、更なる改良を目指
しており、以下の明細書にその点について詳述する。具体的には、改良したメモ
リセルを用いた放射線硬化ＳＲＡＭメモリの記憶装置の作製法について詳述する
。特に本発明の図式化した実施例には、ワードラインアレイ及び相補的ビットライ
ンのペアを有する記憶装置を含む。選択したワードラインとビットラインペアの
交差点に、多数のメモリセルが位置する。センスアンプを、相補的ビットライン
ペアに接続する。本発明の実施例においては、記憶装置には、さらに改良型メモリ
セルを含む。

【００２２】改良型メモリセルの実施例には、基本的にシックストランジスタを含み、該交
差接続したインバーターペアから読取り若しくは書込みをするための、２組の交
差接続したインバーターペア及び２個のＰＦＥＴゲイトトランジスタを含む。各
インバーターペアにおいて、Ｐ＋ディフューザーからＮ＋ディフューザーを引き
離すために、レジスターを用い、Ｍｉｌｌｅｒ効果キャパシタンスンスによって、
書込みが遅れることなく、付加的シングルイベントアップセット免除を生じさせ
ることができるよう、セルの残りのノードに、オーバーラップをドレインするゲ
ートを含む。

【００２３】本発明の実施例においては、放射線硬化、ＣＭＯＳ、スタティック、ＲＡＭセ
ルには、第１ＰＦＥＴ、を含む第１インバーターペア、及びその抵抗値が第１ＰＦ
ＥＴの抵抗をドレインするソースより大きいマグニチュード順になっているレジ
スターによりドレインからドレインに連続して接続した第１ＮＦＥＴ、ゲート部
分が、Ｐ＋ドレイン拡散にオーバーライ可能なＮＷＥＬＬにおけるＰ＋ドレイン
拡散を含む第１ＰＦＥＴ、第２ＰＦＥＴ、及びその抵抗値が第２ＰＦＥＴの抵抗
をドレインするソースより大きいマグニチュード順になっているレジスターによ
り、ドレインからドレインに接続される第２ＮＦＥＴを含む第２インバーターペ
アを含み、第２ＰＦＥＴには、ゲート部分がＰ＋ドレイン拡散にオーバーライ可
能なＮＷＥＬＬにおいてＰ＋ドレイン拡散を含むことができ、第１ＰＦＥＴのゲ
ートに接続した第１パスゲートＰＦＥＴ、第１ＮＦＥＴのゲート、及び第２ＰＦ
ＥＴのＰ＋ドレイン拡散、第２ＰＦＥＴのゲートに接続した第２パスゲートＰＦ
ＥＴ、第２ＮＦＥＴのゲート、及び第１ＰＦＥＴのＰ＋ドレイン拡散を含む。

【００２４】メモリセルの実施例では、Ｐ＋ドレイン拡散にオーバーライしているゲート部
分は、付加キャパシタンスを供する。

【００２５】他の実施例では、付加キャパシタンスは０．２〜０．５pico-faradsだった。更に本発明における他の実施例では、放射線硬化、ＣＭＯＳ、スタティック、及び
ＲＡＭセルが含まれ、該ＲＡＭセルには、共通のゲートと別のドレインを持つ第
１ＰＦＥＴ及び第１ＮＦＥＴを含む第１インバーターが含まれる。Ｐ＋ドレイン
拡散にオーバーライするゲート部分を持つＮＷＥＬＬにおけるＰ＋ドレイン拡散
を含む第１ＰＦＥＴのドレイン、共通接続したゲートと別のドレインを有する第
２ＰＦＥＴと第２ＮＦＥＴを含む第２インバーター、Ｐ＋ドレイン拡散、Ｐ＋ド
レイン拡散にオーバーライするゲート部分を持つＮＷＥＬＬにおけるＰ＋ドレイ
ン拡散を含む第２ＰＦＥＴのドレイン、第１及び第２ＮＦＥＴＳの各ドレインに
第１及び第２ＰＦＥＴＳのＰ＋ドレイン拡散に、それぞれ接続する第１及び第２
レジスター、第１インバーターと第２ＰＦＥＴのＰ＋ドレイン拡散に共通して接
続したゲートに接続するドレインを有する第１パスゲートＰＦＥＴ、及び第２イ
ンバーターと第１ＰＦＥＴのＰ＋ドレイン拡散に共通して接続したゲートに接続
するドレインを有する第２パスゲートＰＦＥＴが、含まれる。

【００２６】本発明の実施例では、第１及び第２ＰＦＥＴＳ各々の抵抗をドレインするソー
スは、それぞれに相当するレジスターのソースより低い。

【００２７】他の実施例においては、各レジスターのソースは、抵抗をドレインする第１及
び第２ＰＦＥＴＳの各ソースより大きいマグニチュード順になっている。更に、他の実施例においては、Ｐ＋ドレイン拡散にオーバーライするゲート部分
が、付加キャパシタンスを供している。他の実施例においては、付加キャパシタンスは、シングルイベントアップセッ
トの免除を引き起こすために選択される。他の実施例では、付加キャパシタンスは、０．２〜０．５pico-faradsである。他の実施例では、エレクトロニックシステム及び記憶装置を含む装置を提供す
る。該記憶装置は、放射線硬化ＳＲＡＭメモリセルを用いるものである。他の実施例では、記憶装置の放射線硬化ＳＲＡＭメモリセルの具体例における
データ保存法について詳述する。データは、メモリ装置のセンスアンプでラッチ
される。該データ保存法によれば、センスアンプ内のデータのロジックレベルを
、メモリセルの種々のロジックレベルに転換できる。また本方法によれば、選択
したＳＲＡＭメモリセル内にデータを保存できる。他の実施例においては、放射線硬化メモリセルを用いて、記憶装置からデータ
を読み取る方法も示している。他の実施例においては、放射線硬化ＳＲＡＭメモリセルを用いて、記憶装置に
おけるデータの読取り及び書込み方法についても示している。本技術を用いるこ
とにより、記憶装置のセルからの読取り、又はセルへの書込みが可能になる。

【００２８】ＳＥＵへのシステムの免除を増加させる方法は、プロセッサー、及び該プロセ
ッサーに接続し、放射線硬化、ＣＭＯＳ、スタティック、ＲＡＭセルを含むメモ
リを備えたものである。該ＲＡＭセルは、Ｐ＋ドレイン拡散ににオーバーライす
るゲート部分により供される付加キャパシタンスを選択することにより、又は第
１及び第２ＰＦＥＴＳが抵抗をドレインするソースよりも大きいマグニチュード
順にレジスターが並ぶようレジスターを選択することにより、メモリセルの免除
を引き起こす。

【００２９】他の実施例においては、放射線硬化記憶装置セルの以下のステップを含む作製
法について説明する。即ち、交差接続したインバーターを具備し、各インバータ
ーのＮＦＥＴとＰＦＥＴの各ドレインの間にレジスターを設け、各インバーター
のＮＦＥＴとＰＦＥＴの各ドレインの間にオーバーラップキャパシタンスを形成
し、一方のインバーターのＮＦＴＡとＰＦＥＴの各ゲートに該ＰＦＥＴのドレイ
ンを書き込むステップを含む方法である。

【００３０】他の実施例では、記憶装置の作製方法には、セルのアレイを提供し、パスゲー
トトランジスタのゲートにワードラインデコーダーを接続し、該パスゲートトラ
ンジスタのソース／ドレイン領域を、ビットラインに接続し、かつ該ビットライ
ンを、カラムデコーダーに接続するステップを含む。

【００３１】更に他の実施例においては、放射線硬化記憶装置セルの操作法には、記憶装置
セルのインバーターの出力時におけるロジック状態を変化させる記憶装置セルの
ノード上の粒子ヒットを維持するステップを含み、サーキットノード上のＳＥＵ
の結果として、回路にデポジットした臨界的電荷量から回復する。さらにインバ
ーターペアを交差的に接続すると、回復により時間がかかるのでＲＣが遅延しフ
ィードバック伝達速度が遅くなるが、書込みサイクル時間は、大きく影響を受け
ることはない。

【００３２】本発明の他の実施例としては、臨界的電荷量のデポジットの免除を増加させる
方法、及びインバーターのソース／ドレイン領域におけるキャパシタンス増加に
よるストラックノードの電圧を減少変化する方法Ｎ＋トランジスタヒットから防
御する抵抗バリアを用いた電圧ドロップ量の制限法、又は交差接続インバーター
のゲートとドレイン領域のオーバーラップキャパシタンスからの付加電荷量を発
生させる方法、粒子ヒットからの電圧変化の一部は、交差接続したインバーター
の対抗ノードの間でデポジットされた電荷量を分割する上記オーバーラップキャ
パシタンスが操作法に含まれる。

【００３３】本発明の種々の実施例における構造及び操作同様、本発明の特徴及び利点を、
図面を参照しながら以下に詳述する。図中において、引用番号は、一致するもの
、機能的に類似しているもの、及び／又は構造的に構造的に類似した要素を示し
ている。最初に要素が示される図は、相当する引用番号のレフトモストデジット
で示した。

【００３４】（発明の詳細な説明）本発明の望ましい実施例を、以下に説明する。特異的な構造について説明する
が、これは図式化することを念頭においた説明である。当該技術の専門家であれ
ば、本発明の趣旨及び範囲から逸脱することなく、他の構造や構成を用いること
が可能であることがわかるはずである。

【００３５】ここに図に示した実施例は、２進法ロジック状態を示す電圧レベル、即ち「高
い」ロジックレベル及び「低い」ロジックレベルを用いる電子回路に関するもの
である。更に、本発明の種々の実施例で用いる電子シグナルは、一般的に高いと
きに活性があるとみなされる。しかし、本出願において、シグナル名に続くアス
テリスク（＊）は、そのシグナルが、ネガティブ又は逆ロジックであることを示
している。ネガティブ又は逆ロジックは、シグナルが低いときに活性があるとみ
なされる。

【００３６】本発明は、改良型記憶装置セルに関するものである。該記憶装置セルは、メモ
リ、レジスタファイル、レジスタ、及びラッチのいずれにおいても用いることが
できる。本出願は、メモリの一部として用いる際の記憶装置セルについても図式
化して示している。以下に示す図２及び図３は、ＭＯＳ装置を使って図式化し、
バイポラートランジスタを用いる際にも同じ手法を使った。本発明の記憶装置セ
ルは、ＣＭＯＳ型トランジスタを用いて説明した。該セルは、例えばＮＭＯＳ又
はＰＭＯＳトランジスタのみを使って、又はバイポラートランジスタを使って構
成できる。バイポラートランジスタを用いることにより、ＰＦＥＴの代わりにＰ
ＮＰ型トランジスタを使ってもよく、ソース領域の参照は、エミッターに言及す
るのに用い、ドレインは、バイポラートランジスタのコレクターと等しい。

【００３７】図１は、本発明の具体的実施例のブロック図１００を示している。ブロック図
１００は、記憶装置１０２に接続するエレクトロニックシステム１０４を含む。
エレクトロニックシステム１０４は、例えば、マイクロプロセッサー、メモリコン
トローラー、チップセット、又は記憶装置にデータを保存する他の適当なシステム
を含む。エレクトロニックシステム１０４は、アドレスライン１１８を通して記
憶装置１０２のローデコーダー１０８に接続できる。アドレスライン１１８もま
た、エレクトロニックシステム１０４をカラムデコーダー１１０に接続できる。
制御ライン１２０は、エレクトロニックシステム１０４を制御回路１１６に接続
できる。最後に入力／出力ライン１２２は、エレクトロニックシステム１０４を
、入力／出力回路１１２に接続する。

【００３８】記憶装置１０２は更に、センスアンプ１１４及びメモリセル１０６のアレイを
含む。メモリセル１０６のアレイは、多くのワードライン、ＷＬ−Ｘを通じるＷ
Ｌ−１１３０、ＢＬ−Ｉ１２６からＢＬ−Ｙ１２６の多くのビットライン、及び
ＢＬ＊−Ｉ１２８からＢＬ＊−Ｙ１２８の多くの相補的ビットラインを含む。記
憶装置１０６のアレイは、ダイナミックセルプレートセンシングスキームを用い
るように構成されており、各ビットライン、ＢＬ−Ｉ１２６は、相補的ビットラ
イン、ＢＬ＊−ｉ１２８と会合し、メモリセルとの読取り及び書込みに用いる。
この結果、ビットラインＢＬ−Ｉ１２６からＢＬ−Ｙ１２６、及びビットライン
ＢＬ＊−Ｉ１２８からＢＬ＊−Ｙ１２８は、センスアンプ１１４と、相補的ペア
で接続する（「ビットラインペア」と言及）。更に、ワードラインＷＬ−Ｉ１３
０からＷＬ−Ｘ１３０は、ローデコーダー１０８に接続する。記憶装置１０２は、制御回路１１６によって制御される。制御回路１１６は、
ローデコーダー１０８、センスアンプ１１４、カラムデコーダー１１０及び入力
／出力回路１１２と接続する。

【００３９】メモリセル１０６の配列は、１２４ＸＹを通して、多数のメモリセル１２４−
１１を含む。メモリセル１２４−１１は例のように表される。残りのメモリセル
は、同様にして構築されるのが理解されるであろう。

【００４０】慣例的なＳＲＡＭ１２４ａの中のメモリセル１２４は、図２に参照される。共
通に耐える結合を示す、図式的な、線画２０００を表している。図式的な線画２
００は、２つのＣＭＯＳインバーター２０２及び２０４、そして、ＣＭＯＳイン
バーター２０２と２０４とをつなぐフィードバック経路に形成される、浅くポリ
シリコンをドープしたレジスター２２２及び２２４を包んでいる。

【００４１】初めに、ＣＭＯＳインバーター２０２は、ノード２０６に参照される、トラン
ジスタ２１４及び２１６のソース／ドレイン領域で結合された、ｐチャネルトラ
ンジスタ２１４及びｎチャネルトランジスタを含んでいる。ノード２０６は、レ
ジスター２２２の最初の端子に結合されている。ｐチャネルトランジスタ２１４
の第二のソース／ドレイン領域は、源電圧ＶＤＤにつながれており、ｎチャネル
トランジスタ２１６の第二のソース／ドレイン領域は、地絡させている。トラン
ジスタ２１４及び２１６のゲートは、共に結合され、さらにレジスター２２４の
第一端子につながれている。さらに、図式的なダイアグラム２００は、ワードラ
インＷＬ−１１３０ａに結合されたゲート、ビットラインＢＬ−１１２６ａ
に結合された第一のソース／ドレイン領域、そしてノード２０６に結合された第
一のソース／ドレイン領域、そしてノード２０６に結合された第二のソース／ド
レイン領域を含む、ｎチャネルパストランジスタ２１０を含合している。

【００４２】次に、ＣＭＯＳインバーター２０４は、ノード２０８に参照されるようなトラ
ンジスタ２１８、２２０のソース／ドレイン領域において結合された、ｐチャネ
ルトランジスタ２１８とｎチャネルトランジスタ２２０を含んでいる。ノード２
０８は、レジスター２２４の第二端子に結合されている。ｐチャネルトランジス
タ２１８の第二ソース／ドレイン領域は、源電圧ＶＤＤに結合され、そしてｎチ
ャネルトランジスタ２２０のソース／ドレイン領域は、地絡している。トランジ
スタ２１８及び２２０のゲートは共に結合され、レジスター２２２の第二端子に
結合している。図式的なダイアグラム２００は、さらに、ワードラインＷＬ−１
１３０ａに結合されたゲート、ビットラインＢＬ^*−１１２８に結合された
第一ソース／ドレイン領域、そしてノード２０８に結合された第二ソース／ドレ
イン領域を含む、ｎチャネルパストランジスタ２１２を包合している。

【００４３】交差接続は、ノード２０８においてレジスター２２４により、トランジスタ２
１８及び２２０のソース／ドレインに結びつけられている、トランジスタ２１４
及び２１６のゲート、そしてノード２０６においてレジスター２２２によりトラ
ンジスタ２１４及び２１６のソース／ドレインに結びつけられている、トランジ
スタ２１８及び２２０のゲートによって、形成される。

【００４４】トランジスタ２１０及び２１２は、可能な時にデータがメモリセル１２４ａに
出入りさせることができる。列デコーダー１０８は、パストランジスタ２１０及
び２１２を動作させるために、選択的にＷＬ−１１３０ａを高い論理レベルに
まで駆動させることができる。列アドレスは、列デコーダー１０８によって次の
ように解読される。メモリの中のめもりセルの列の数をＸとすると、メモリ密度
と構造の機能であるＸをメモリの中のメモリセルの列番号とすると、Ｘの中の一
つがかなえられる時、列アドレスは解読される。

【００４５】活動中は、ノード２０６及び２０８の電圧は、メモリセル１２４ａの中でＣＭ
ＯＳインバーター２０２、２０４の交差接続の性質に起因して、必然的に、互い
の論理補完となる。列デコーダー１０８によって、ワードラインＷＬ−１１３
０ａが通電された時、列デコーダー１０８に結合された電子式システム１０４か
ら、アドレスにおいてインプット１１８を受け取る列アドレスに従って、パスト
ランジスタ２１０及び２１２は、ｏｎになることができ、ノード２０６及び２０
８をそれぞれビットラインＢＬ−１１２６ａとＢＬ^*−１１２８ａにつなげ
る。従って、ワードラインＷＬ−１１３０ａがハイレベルの時、メモリセル１
２４ａの状態はＢＬ−１１２６ａとＢＬ^*−１１２８ａにおいて異なった電
圧を確立する。

【００４６】二者択一的に、周囲の回路系は、（例えば、インプット／アウトプット回路１
１２の中のビットラインドライバーかセンス増幅器１１４のような）メモリセル
１２４ａの状態を変えながら、ＢＬ−１１２６ａ又はＢＬ^*−１１２８ａに
電圧を押し付ける。図２で示されるトランジスタの大きさは、一般に、パストラ
ンジスタ２１０及び２１２がセルの書き込みの間、ワードラインＷＬ−１１３
０ａによってｏｎになったときに、ノード２０６に関して、ビットラインＢＬ−
１１２６ａにおける低い電圧が、異なるようにノード２０６を論理低レベルに
し、同様にノード２０８に関してビットラインＢＬ^*−１１２８ａにおける低
い電圧が異なるように、ノード２０８を論理低レベルにすることにより、一般的
に選択される。しかしながら、また図２に示されるトランジスタの大きさは、ト
ランジスタ２１０及び２１２がｏｎになったときに、ノード２０６に関するビッ
トラインＢＬ−１１２６における高い電圧が異なるようにノード２０６を高く
しないこと、又はノード２０８に関するビットラインＢＬ^*−１１２８ａにお
ける高い電圧が異なるようにノード２０８を高くしないことによっても選択する
ことができる。そのため、メモリセル１２４ａに書きこむことは、求めるビット
ラインを引くことにより達成され、このようにノード２０６又は２０８のどちら
かが低いセル１２４ａの求める側は、（代替的にセル１２４ａのフィードバック
セルによって）セル１２４ａの反対側をハイレベル状態にする。

【００４７】活動中に、メモリデバイス１０２は電子系システム１０４のためにデータを読
み書きする。

【００４８】例えば、メモリセル１２４−１１から値を読み込むために、電子系システム１
０４は、アドレスライン１１８を通して、メモリセル１２４−１１のアドレスを
列デコーダー１０８に与える。また、電子系システム１０４は、コントロールラ
イン１２０を通して、コントロール信号を、コントロール回路１１６に与える。
コントロール回路１１６は、ビットラインＢＬ−１１２６ａとビットラインＢ
Ｌ^*−１１２８ａにおける、関連する電圧を感知することができる、センス増
幅器１１４に信号を与える。加えて、前述の方法でビットラインを使用すること
により、パストランジスター２１０を導通すると、方向は逆であるが、大きさ的
にビットラインＢＬ−１１２６ａにおける変化にほぼ等しい量だけ、ビットラ
インＢＬ^*−１１２８ａにおいて電圧が変化する。ビットラインのペアを帯電
することにより、センス増幅器１１４は次にセル１２４ａ−１１の論理状態を検
知できる。コラムデコーダー１１０は、電子系システム１０４からの選択された
セルのコラムアドレスをい受け取ることができる。コラムデコーダー１１０は、
メモリセル１２４ａ−１１から値を読み込むときに使用する、センス増幅器１１
４に適するビットラインペアを確認することができる。センス増幅器１１４は、
ビットラインペアの電圧の違いを感知し、増幅させる。そしてこのようにそれぞ
れ感知されたビットラインペアＢＬ−１１２６ａ及びＢＬ^*−１１２８ａに
一致する、センス増幅器１１４の補完的なノードに高論理レベルと低論理レベル
を生み出す。これらの電圧レベルは、インプット／アウトプットライン１１２を
こえてインプット／アウトプット回路１１２を通して、電子的システム１０４に
送られる。

【００４９】書き込み動作中に、電子的システム１０４は例えば、データをインプット／ア
ウトプットライン１２２からインプット／アウトプット回路１１２まで、書きわ
たす。コラムデコーダー１１０は、電子的システム１０４からアドレスライン１
１８を通して、選択されたメモリセルに適したビットラインペアを選択するため
に、コラムアドレスを受け取る。センス増幅器１１４は、コントロール回路１１
６のコントロール下では、メモリセル１２４ａ−１１のために、ビットラインペ
アＢＬ−１１２６ａとＢＬ^*−１１２８ａをメモリセル１２４ａ−１１の中
に記憶されたデータに基づいて補完的な高論理レベルと低論理レベルにしてしま
う。列デコーダー１０８は、記憶動作のために適した活性化すべきワードライン
ＷＬ−１１３０ａを指し示す、アドレスライン１１８を通して、電子的システ
ム１０４から、アドレスを受け取ることができる。ワードラインＷＬ−１１３
０ａが活性化している時、パストランジスタ２１０、２１２は、ノード２０６及
びノード２０８で記憶されているデータをそれぞれビットラインＢＬ−１１２
６ａとビットラインＢＬ^*−１１２８ａに生じさせられる。このプロセスにお
いて、センス増幅器１１４のための高論理レベル及び低論理レベルは、メモリセ
ル１２４ａ−１１に適した電圧レベルに変換される。

【００５０】図３は、本発明による改良された放射硬化の特徴を含むメモリセル１２４ｂの
形態の図式ダイアグラムである。改良されたＳＲＡＭ１０２の中のメモリセル１
２４ｂが図３に参照される。図３は、レジスター２２２及び２２４をメモリセル
１２４ａから省き、レジスター３２２及び３２４を加え、そしてＮＦＥＴパスト
ランジスタ３１０及び３１２のかわりに、ＰＦＥＴトランジスタ３１０及び３１
２を用いた、改良された放射硬化ＣＭＯＳランダムアクセスメモリ（ＲＡＭ）セ
ル１２４ｂを図示した、図式の線画３００を表している。この図３に示されるメ
モリセルは、図２で表された慣例的なメモリセルより有利な点をいくつか生み出
している。図式の線画２００は、二つのＣＭＯＳインバーター３０２及び３０４
を含んでおり、そこではどちらのＣＭＯＳインバーターも、ＣＭＯＳインバータ
ー３０２及び３０４のそれぞれに含まれた、ｐチャネルトランジスタ及びｎチャ
ネルトランジスタの両方のソース／ドレイン領域に接続するように形成された浅
くポリシリコンをドープした３３２及び３２４を含む。

【００５１】第一ＣＭＯＳインバーター３０２は、トランジスター３１４及び３１６のソー
ス／ドレイン領域で、レジスター３２２と一緒に接続しているｐチャネルトラン
ジスター３１４及びｎチャネルトランジスター３１６を含み、ｐチャネルトラン
ジスター３１４と接続したレジスター３２２のターミナルは、ライン３２６に示
される第二ＣＭＯＳインバーター３０４のトランジスターの両方のゲートにも接
続している。ｐチャネルトランジスター３１４の第二ソース／ドレイン領域は、
ソース電圧ＶＤＤと接続し、ｎチャネルトランジスター３１６の第二ソース／ド
レイン領域は、アースに接続している。トランジスター３１４及び３１６のゲー
トは、３０６として示しているノードと共通接続し、ｐチャネルパストランジス
ター３１０の第一ソース／ドレイン領域と接続し、また、ライン３２８に示され
る、第二ＣＭＯＳインバータ３０４のｐチャネルトランジスター３１８のソース
／ドレイン領域と接続している。

【００５２】配電ダイヤグラム３００は、ワードラインＷＬ−１１３０ｂに接続するゲート
を含むｐチャネルパストランジスター３１０、ビットラインＢＬ−１１２６ｂと
接続している第二ソース／ドレイン領域及びノード３０６と接続する第一ソース
／ドレイン領域を含んでいる。

【００５３】第二ＣＭＯＳインバータ３０４は、トランジスター３１８及び３２０のソース
／ドレイン領域において、レジスター３２４と接続しているｐチャネルトランジ
スター３１８及びｎチャネルトランジスター３２０を含み、ｐチャネルトランジ
スター３１８と接続しているレジスター３２４ターミナルは、ライン３２８に示
される第一ＣＭＯＳインバータ３０２トランジスターのゲート両方と接続してい
る。

【００５４】ｐチャネルトランジスター３１８の第二ソース／ドレイン領域は、ソース電圧Ｖ
ＤＤと接続し、ｎチャネルトランジスター３２０の第二ソース／ドレイン領域は
、アースに接続している。トランジスター３１８及び３２０のゲートは、ｐチャ
ネルパストランジスター３１２の第一ソース／ドレイン領域と接続している３０
８と呼ばれるノードで接続し、ライン３２６で示される第一インバータ３０２の
ｐチャネルトランジスター３１４の第一ソース／ドレイン領域で接続している。
さらに、配電ダイヤグラム３００は、さらにワードラインＷＬ−１１３０ｂと接
続しているゲートを含んだｎチャネルパストランジスター３１２、ビットライン
ＢＬ＊−１１２８ｂと接続している第二ソース／ドレイン領域及びノード３０８
と接続している第一ソース／ドレイン領域を含んでいる。レジスター３２２及び
３２４は、それぞれＮＦＥＴトランジスター３１６及び３２０のＮ拡散ドレイン
領域である、ノード３３０及び３３２と接続している。

【００５５】ｐチャネルトランジスター３１４及び３１８のソースからドレイン抵抗へのソ
ースはレジスター３２２と３２４よりもはるかに少ないので、レジスター３２２
と３２４の値は選択される。

【００５６】ノード３３０又は３３２において、Ｎ＋拡散にヒットする電荷された粒子に反
応して、どちらのヒットノードもＶＤＤポテンシャルであるとするならば、ノー
ドはアースにまで引かれる（ＧＮＤ）。レジスター３２２又は３２４の値は、ア
ースにまで引かれたノードにまで沈んだ現在の量を決定づける。レジスター３２
２及び３２４は、両者ともｐチャネルレジスター３１８又はｐチャネルレジスタ
ー３１４のソース／ドレイン抵抗よりも、実例となる１，５−２．０倍も大きい
ので、ｐチャネルトランジスター（ＰＦＥＴ）によってＶＤＤにまで引かれたノ
ード３０６又は３０８上に感知できる電圧ドループはない。ノード３０６及び３
０８の感知できるドループを防ぐために、レジスター３２２及び３２４の値はよ
り高く設定されている。逆に、レジスター３２２及び３２４の値は、インバータ
３０２及び３０４の限界値を交換する以上にノード３０６及び３０８を保つため
に、範囲を最も低くしている。レジスターはシングルイベントアプセットにまで
Ｎ＋拡散免除のメモリセルを上げる。

【００５７】残存した曝されたノードはn-wells内のＰ＋拡散である。これらの場合におい
て、一定の角度でチップの表面にメモリセルを衝突させる粒子において、粒子が
n-well内でＰ＋拡散に衝突して生ずるよりも、Ｐ−サブストレート内で粒子がＮ
＋拡散に粒子が衝突する方が、より電荷が生じる。

【００５８】集積した電荷は、エピタクシーレイヤーの濃度の機能を果たし、エピタクシー
レイヤーの濃度は、n-wellのためＰ＋ノードにおいて減少する。Ｐ＋ノードはスモールゲートにソース／ドレイン領域オーバーラップを供給す
ることにより自ら硬化しうる。

【００５９】このソース／ドレイン領域オーバーラップへのゲートは書き込みの遅れが増大
することなく、およそ０．２から０．５ピコファラドで付加的Ｍｉｌｌｅｒキャ
パシタンスを供給する。このオーバーラップの例を、実例として図４に表す。

【００６０】ライン３２８によりレジスター３２４のターミナル及びトランジスター３１８
のソース／ドレイン領域と接続したトランジスター３１４及び３１６のゲートに
よって、また、レジスター３２２のターミナル及びトランジスター３１４のソー
ス／ドレイン領域へのライン３２６と接続したトランジスター３１８および３２
０のゲートによって、交差接続は完成する。

【００６１】パストランジスター３１０及び３２０はデータをメモリセル１２４ｂに出入力
することを可能にする。ロウデコーダ１０８は、選択的にパストランジスター３
１０及び３１２を活性化する高論理レベルにワードラインＷＬ−１１３０ｂを推
進することができる。Ｘが、メモリの密度と構造の機能を果たすメモリ内で、メ
モリセルの列の数である場合、Ｘワードラインの一つが可能であるので、ロウア
ドレスはロウデコーダー１０８によって解読されうる。

【００６２】操作において、メモリセル１２４ｂ内ではＣＭＯＳインバータ３０２と３０４
の交差接続の性質のために、ノード３０６及び３０８の電圧は、必然的に相互に
論理的補完がされる。ロウデコーダー１０８と接続した１０４エレクトロニック
システムからアドレス入力１１８で受け取ったロウアドレスによって、ワードラ
インＷＬ−１１３０ｂがロウデコーダー１０８で電圧を加えられると、ノード３
０６と３０８がそれぞれビットラインＢＬ−１１２６及びＢＬ＊−１１２８ｂに
接続しつつ、パストランジスター３１０と３１２がターンオンされる。従って、
ワードラインＷＬ−１１３０ｂが高いと、メモリセル１２４ｂの状態は、ＢＬ−
１１２６ｂ及びＢＬ＊−１１２８ｂにおいて異なる電圧を確立する。

【００６３】代わりになるものとして、例えばインプット／アウトプットサーキット１１２
内のビットラインドライバー又はセンスアンプ１１４のような周辺回路はメモリ
セル１２４ｂの状態を変える１２６ｂＢＬ−１及び１２８ｂＢＬ−１上の電圧を
上げうる。パストランジスター３１０及び３１２は、セル書き込みの間にワード
ラインＷＬ−１１３０ｂによってターンオンされ、ノード３０６に関してはビッ
トラインＢＬ１２６ｂで異なる低電圧がノード３０６を論理的低レベルに下げ、
ノード３０８に関してはビットラインＢＬ^*−１１２８ｂで高電圧がノード３０
８を論理的高レベルに上げるので、図３で示されるトランジスターのサイズは概
して選択できる。しかし、トランジスター３１０及び３１２は、セル読み取りの
間ノード３０６と３０８に関してビットラインＢＬ−１１２６ｂ及びＢＬ^*−１
１２８ｂで高電圧をセル内に蓄積された値を変えないため、図３で示されるトラ
ンジスターのサイズも選択できる。

【００６４】メモリセル１２４ｂへの書き込みは、望ましいビットラインを引くことで完了
するので、ノード３０６又はノード３０８列のどちらかで望ましい側のセル１２
４ｂは、順番にセル１２４ｂ内のパスと他方のビットラインをフィードバックす
るので、論理的高レベルであるセル１２４ｂの反対側を引き起こしうる。操作において、記憶装置１０２はエレクトロニックシステム１０４によってデ
ータを読み取り、書き込む。

【００６５】例えば、メモリセル１２４−１１から値を読み取ること、エレクトリックシス
テム１０４は、アドレスライン１１８を超えるロウデコーダー１０８にメモリセ
ル１２４−１１のアドレスを供給することができる。エレクトリックシステム１
０４は、コントロールライン１２０を超えるコントロール回路１１６にコントロ
ールシグナルも供給できる。コントロールサーキット１１６は、ビットラインＢ
Ｌ−１１２６ｂとビットラインＢＬ―１１２８ｂにおける比較電圧を探知できる
センスアンプ１１４にシグナルを供給できる。加えて、上記の方法でビットライ
ンを使用することによって、パストランジスタ３１０の活性化はビットラインＢ
Ｌ−１１２６ｂの変化におよそ等しい量に拡大することによって、ビットライン
ＢＬ−１１２８ｂの電圧を反対方向に変化させることもできる。ビットラインペ
アを変化させながら、センスアンプ１１４は、セル１２４ｂ−１１のロジックス
テイトを検出できる。カラムデコーダー１１０は、エレクトリックシステム１０
４から選ばれたセルのカラムアドレスを受け取ることができる。カラムデコーダ
ー１１０は、メモリセル１２４ｂ−１１からの値の読込みに使うためのセンスア
ンプ１１４のためのビットラインペアとすることができる。センスアンプ１１４
は、ビットラインペアの電圧の相違を検出かつ増幅でき、また、それぞれ探知さ
れたＢＬ−１１２６ｂとＢＬ−１１２８ｂのビットラインペアに相当するセンス
アンプ１１４の補足的なノードで高低の論理レベルを供給できる。これらの電圧
レベルを、入出力サーキット１１２から入出力ライン１２２を超えてエレキトリ
ックシステム１０４に通過させることができる。

【００６６】書き込み操作において、エレクトリックシステム１０４は、例えば入出力ライ
ン１２２から入出力サーキット１１２までのメモリセル１２４ｂ−１１に書き込
まれたデータを供給できる。カラムデコーダー１１０は、アドレスライン１１８
を超えるエレキトリックシステム１０４からカラムアドレスを受けとることがで
き、選択されたメモリセルを適切なビットラインペアを選ぶことができる。セン
スアンプ１１４は、コントロール回路１１６のコントロール下、メモリセル１２
４ｂ−１１に蓄えられるデータに基づく補足的な高低の論理レベルのメモリセル
１２４ｂ−１１のためのビットラインペアＢＬ−１１２６ｂとＢＬ−１１２８ｂ
とすることができる。ロウデコーダー１０８は、特定のワードライン、ＷＬ−１
１３０ｂを示すアドレスライン１１８を超えるエレキトリックシステム１０４
からのアドレスを受けとることができ、この貯え操作のために活性化することが
できる。ワードラインＷＬ−１１３０ｂが活性化されるとき、パストランジス
タ３１０，３１２は、それぞれノード３０６と３０８に蓄えられたビットライン
ＢＬ−１１２６ｂとＢＬ−１１２８ｂのデータを生じさせる。このプロセスにお
いて、センスアンプ１１４の高低論理レベルはメモリセル１２４ｂ−１１の適切
な電圧レベルに移される。

【００６７】メモリセルをＳＥＵに硬化する方法には、所与の結果によって発生する電荷量
を減少させることも含まれる。これは、例えばバルク素材の深い収集よりも薄い
シリコンフィルムを使用することによっても可能である。例えば、半導体の薄膜
に作られたシリコンオンインシュレーター（ＳＯＩ）デバイスのシリコンのよう
なメモリセルは、バルク半導体に作られたシリコンなどのものよりもＳＥＵの影
響を受けにくい。それは、絶縁体のパスに沿った電離電荷量が、半導体の電離電
荷量の収集に比べて、より再結合しやすいからである。

【００６８】また、混乱させるためにメモリセルの影響力を減少させる方法としては、セル
の臨界的な電荷量を増加する方法がある。

【００６９】前述の図２には、ＳＥＵを製造するための臨界電荷量の増加に基づく静止メモ
リセルＳＥＵの側の放射線硬化配列が描かれている。前述したようにレジスター
２２２及び２２４はインバーター２０２及び２０４の交差接続配線に含まれてお
り、それらはトランジスタ２１４、２１６、２１８、及び２２０のゲートキャパ
シタンスと関連したＲＣ時間の一定の遅延を増大させる。臨界容量のエネルギー
粒子ストライクの最初の作用は、メモリセルのノード、つまりノード２０６の電
圧を変更させる。この電圧の変更がノード２０６の初期電圧が回復する前にイン
バーター２０２及び２０４の交差接続を通して伝わると、混乱が発生する。ＲＣ
回路の遅延時間の増加はフィードバックの交差接続を通じた伝達を遅延させ、初
めに影響を受けたノードの回復により時間がかかる。しかしながら、このＲＣ伝
達の遅延の増加はセル１２４ａの書き込みサイクル時間をも遅らせる。静止ラン
ダムアクセスメモリ（ＳＲＡＭ）における静止メモリセルの書き込みサイクルは
、典型的に読み込みサイクルよりも速く、読み込みサイクルは最も臨界的である
ので、書き込みサイクルの一部の遅れは許容されのである。しかしながら、メモ
リセルから小さな形状へのスケーリングと共に、ＳＥＵ硬化セルの書き込み速度
はより重要になってくる。

【００７０】本発明におけるＳＲＡＭセルは図３に示されているが、レジスター３２２及び
３２４が、概要が描かれている図３に示されるインバーター３０２及び３０４の
ｎチャネルトランジスタ３１６及び３２０へのヒットに対する保護のために挿入
されている。

【００７１】また別のＳＥＵに対する硬化配列は、インバーターのソース／ドレイン領域の
キャパシタンスが増加することによって臨界電荷量の増加に基づくことが可能で
あり、このような電圧の減少は、ノードの収集電荷量の所与量を変える。ノード
３０６及び３０８のキャパシタンスは、回路を整えることによってＶＤＤ又はＧ
ＮＤノードへの追加キャパシタンスを含めて増加する。発明の好適な実施態様に
おいて、インバーターのゲート及びドレインの間の重なり合うキャパシタンスが
図４に示されている。この交差接続したインバーターのゲートとドレインの間で
重なり合うキャパシタンスは、ゲインファクターによりキャパシタンスの効果的
な抵抗力を増加させるミラーエフェクトの影響を受けている。その上、粒子ヒッ
トから変化した一部の電圧は、重なり合うキャパシタンスを通じて結合される。
これは、堆積された電荷量をヒットの影響を減少させる交差接続したインバータ
ー３０２及び３０４の抵抗するノードに分配する傾向にある。また、ゲートから
ドレインまでのキャパシタンスとともに、ドレインの電圧変化はゲートの電圧変
化を誘導し、回復電流が増加する。また、増加したゲートのキャパシタンスは、
ＳＥＵのレジスタンスを増加させるフィードパックパスにおけるＲＣ回路の遅延
時間が増加する。増加したキャパシタンスは、セルの書き込みをも遅延させる。
しかしながら、交差接続の抵抗は小さいため、この遅延効果は最小限、又はごく
僅かである。このように、ゲート及びソース／ドレイン領域のキャパシタンスは
ＳＥＵの速度を減少させる。

【００７２】図３に描かれている本発明は、アクティブデバイスを使用でき、一組のＰチャ
ネルトランジスタ３１０及び３１２（好ましくはメモリセルに安定して備えられ
、スペースを保った金属参加膜半導体（ＭＯＳ）トランジスタ）がメモリセルの
トランジスタを伝達する。前述の図３は、本発明の実施態様を含む集積回路の概
要を示した図を描いたものである。最適条件のＳＥＵ硬度にとって、メモリセル
は絶縁体に組み立てられるものであり（同じようにバルク半導体素材にも組み立
てられるが）、ＳＯＩデバイスとして分類される。本発明の実施態様において、
もし少なくとも交差接続のデバイスをバルク半導体から分離することができ、そ
れがスタックポリシリコントランジスタと共になされれば、好都合である。図３
は、ｐチャネルパストランジスタ３１０及び３１２が交差接続ライン３２６及び
３２８と個々に結合し、ゲートのインバーターが他のインバーターのドレインに
接合する概要を示している。具体的に、トランジスタ３１０のソースドレイン領
域がインバーター３０２のｐチャネルトランジスタ３１４のゲート及びｎチャネ
ルトランジスタ３１６に接合し、ソース／ドレインまでのライン３２８に沿って
、ｐチャネルトランジスタ３１８のターミナル及びトランジスタ３１８と、イン
バーター３０４のｎチャネルのソース／ドレインターミナルに結合するレジスタ
ー３２４のターミナルにつながる。

【００７３】図３のセル１２４ｂのオペレーションの例は、図を参照して示される。ノード
３０８の論理が最初に高く、ノード３０６の論理が最初に低い場合に、メモリセ
ル１２４ｂに反対の状態を書き込もうとすると、ノード３０８の論理は低く下げ
られる。この論理の低下は、最も反対の状態のトランジスタ３１２を通過してト
ランジスタ３１８及び３２０の共通ゲートに移動する。ライン３２８がトランジ
スタ３１４及び３１６の共通ゲートに論理の高い状態まで移動することによって
、ノード３０６はトランジスタ３１８及び３２０のゲートにおける低い電圧に応
じて、初期の論理が低い状態から論理が高い状態まで変化する。同じように、ノ
ード３０６の低論理から高論理への移動はトランジスタ３１４のソース／ドレイ
ンターミナルの論理が低い状態であることによって、トランジスタ３１４を通過
して伝えられる。低論理から高論理へのノード３０６の移動によって、パストラ
ンジスタ３１０のソース／ドレインターミナルはより論理が高い状態となる。但
し、書き込みが最も反対の状態にあるトランジスタ３１２及び３１０を通過して
成された場合、メモリセル１２４ｂにおいてフィードバックを保持する電圧は常
にライン３２６を通過して作動する。このフィードバックは、代替的に漏洩電流
又は閾値以下の電流によって保持されてもよく、強化モードまたは減少モードが
トランジスタ３１０及び３１２に使用される。

【００７４】トランジスタ３１４又は３１８が論理の状態をインバーターの出力において変
化させる粒子によってヒットされた場合、メモリセル１２４ｂは概ね追加された
トランジスタ３１４及び３１８のソース／ドレイン領域がそれぞれ低い伝達状態
の場合の抵抗に帰されるヒットから回復する。追加された抵抗は、Ｎ＋拡散がヒ
ットされた際、容易に感知できるノード３０６及び３０８の電圧垂下を妨げる。
追加された抵抗は、Ｐ＋拡散のヒットに応じてＲＣ回路の遅延時間を招き、その
ために電圧変化を誘導するＳＥＵの負の効果がメモリセル１２４ｂを通して伝わ
る前に回復するのに時間を要する。ドレイン−サプライ（ＶＤＤ又はＧＮＤ）又
はゲート−ドレインを提供することによって、キャパシタンスは更に放射線に対
するセルの硬度を増加させる。レジスター３２２及び３２４は、抵抗性の障壁を
提供し、ｎチャネルトランジスタ３１６及び３２０それぞれの十分に荷電したヒ
ットに由来するノード３０８及び３０６で発生する電圧の降下量を制限する。ト
ランジスタ３１０及び３１２によって提供されるキャパシタンス及び提供はＳＥ
Ｕの割合をｎチャネルトランジスタ３１６及び３１８のヒットによってある程度
まで減少させるが、レジスター３２２及び３２４は、ｐチャネルトランジスタ３
１６及び３２０のヒットに帰すべくセルを混乱させるのに必要な臨界電荷量の著
しい増加をもたらす。Ｐ＋拡散のヒットについては、臨界電荷量は１０倍増加す
るであろうし、Ｎ＋拡散のヒットについては、臨界電荷量は理論的には無限に増
加するであろうし、又は、ヒットの効果はレジスター３２２又は３２４によって
分離される。

【００７５】現在の発明の多数の統合は、上記に示したように曖昧な記述である限り、限度
なく実例のみの方法によって公開されていると見るべきである。このように、現
在の発明の広さと領域は、上記に示したように典型的な統合のいくつかによって
、制限されるべきではないが、次のような請求や同価値に匹敵するだけの限界を
明確にすべきである。現出願は、現在の発明のどんな適応、若しくはどんな変動
にも含まれることを意味している。例えば、高低の論理的価値は、明細書に記入
された電圧レベルから修正されるであろうビットラインペアを選んだ。エレクト
ロニックサーキットは、違った統合に示され、また記載された操作の方法は実例
によって示される。記載された有効な実行機能や段階である他のサーキットは、
代用されることができる。更に、現在の発明は、ここに記載されたサーキットと
考案のみを使用することを制限されない。

【図面の簡単な説明】

前述した、若しくはそれ以外の本発明の特徴及び利点は、添付の図面に示した
ように、本発明の望ましい実施例のより詳しい説明から明らかである。

【図１】本発明の記憶装置の具体例を示すブロック図である。

【図２】従来のＳＲＡＭセルを示す概略図である。

【図３】本発明の改良型放射線硬化ＳＲＡＭメモリセルの具体的実施例を示す概略図で
ある。

【図４】本発明の請求項に基づく、書込み時間が遅くなることのない、付加キャパシタ
ンスを供するソース／ドレインのオーバーラップ領域への小ゲートの例を図式化
して示した半導体構造を上からみた様子を示した図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ【要約の続き】Ｔとを含む最初のインバータペア、ゲートの一部がＰ＋ドレインディフューザーに重なるＮＷＥＬＬにおけるＰ＋ドレインディフューザーを含む最初のＰＦＥＴ、その抵抗が二番目のＰＦＥＴのドレイン抵抗に対するソースより大きいマグニチュードのオーダーである抵抗値によりドレインする一連のドレインで結合された二番目のＰＦＥＴと二番目のＮＦＥＴとを含む二番目のインバータペア、ゲートの一部がＰ＋ドレインディフューザーに重なるＮＷＥＬＬにおけるＰ＋ドレインディフューザーを含む二番目のＰＦＥＴ、最初のＰＦＥＴゲートと結合した最初のパスゲートＰＦＥＴ、最初のＮＦＥＴゲート、二番目のＰＦＥＴのＰ＋ドレインディフュージョン、二番目のＰＦＥＴゲートと結合した二番目のパスゲートＰＦＥＴ、二番目のＮＦＥＴゲート、及び、最初のＰＦＥＴのＰ＋ドレインディフュージョン、を有する放射線硬化、ＣＭＯＳ、スタチックランダムアクセスメモリ（ＳＲＡＭ）セルを含む。

Claims

【特許請求の範囲】

【請求項１】以下の構成要件を組み合わせて含む放射線硬化記憶装置セル
：第１ＰＦＥＴの抵抗をドレインするソースよりも大きいマグニチュード順に抵抗
を配置した抵抗器によって、ドレインからドレインに連続して接続された第１Ｐ
ＦＥＴ及び第１ＮＦＥＴを含む第１インバーターペア；Ｐ＋ドレイン拡散にオーバーライするゲート部分を持つＮＷＥＬＬにおけるＰ＋
ドレイン拡散を含む該第１ＰＦＥＴ；第２ＰＦＥＴの抵抗をドレインするソースよりも大きいマグニチュード順に抵抗
を配置した抵抗器によって、ドレインからドレインに連続して接続された第２Ｐ
ＦＥＴ及び第２ＮＦＥＴを含む第２インバーターペア；Ｐ＋ドレイン拡散にオーバーライするゲート部分を持つＮＷＥＬＬにおけるＰ＋
ドレイン拡散を含む該第２ＰＦＥＴ；該第１ＰＦＥＴのゲートに接続した第１パスゲートＰＦＥＴ、該第１ＮＦＥＴの
ゲート及び該第２ＰＦＥＴのＰ＋ドレイン拡散；及び該第２ＰＦＥＴのゲートに接続した第２パスゲート、該第２ＮＦＥＴ、及び
該第１ＰＦＥＴのＰ＋ドレイン拡散。
【請求項２】Ｐ＋ドレイン拡散にオーバーライするゲート部分が付加キャ
パシタンスを供する請求項１記載の記憶装置セル。
【請求項３】付加キャパシタンスが、０．２〜０．５pico-faradsである
請求項２記載の記憶装置セル。
【請求項４】以下の構成要件を含む放射線硬化記憶装置セル；共通接続したゲート及び別々のドレインを有する第１ＰＦＥＴ及び第１ＮＦＥＴ
を含む第１インバーターであり、該第１ＰＦＥＴのドレインが、Ｐ＋ドレイン拡
散にオーバーライするゲート部分を持つＮＷＥＬＬにおけるＰ＋ドレイン拡散；共通接合したゲート及び別々のドレインを有する第２ＰＦＥＴ及び第２ＮＦＥＴ
を含む第２インバーターであり、該ＰＦＥＴが、Ｐ＋ドレイン拡散にオーバーラ
イするゲート部分を持つＮＷＥＬＬにおけるＰ＋ドレイン拡散；第１及び第２ＰＦＥＴｓのＰ＋ドレイン拡散を、第１及び第２ＮＦＥＴｓのドレ
インにそれぞれ接続する第１及び第２レジスター；該第１インバーター及び該第２ＰＦＥＴのＰ＋ドレイン拡散と、共通して接続し
たゲートと接続するドレインを有する第１パスゲートＰＦＥＴ；及び該第２インバーターと該第２ＰＦＥＴのＰ＋ドレイン拡散と、共通して接続
したゲートと接続するドレインを有する第２パスゲートＰＦＥＴ。
【請求項５】該第１及び第２ＰＦＥＴｓの各々が、該レジスターに相当す
る値よりも低い値の抵抗をドレインするソースを有する請求項４記載の記憶装置
セル。
【請求項６】該レジスターのそれぞれの値が、該第１及び第２ＰＦＥＴｓ
の各々における抵抗をドレインするソースよりも大きいマグニチュード順になる
請求項５記載の記憶装置セル。
【請求項７】該レジスターのそれぞれの値が、シングルイベントアップセ
ットに対する記憶装置セルの免除を生じせしめるように選択された請求項５記載
の記憶装置セル。
【請求項８】Ｐ＋ドレイン拡散にオーバーライする該ゲート部分が、付加
キャパシタンスを供する請求項４記載の記憶装置セル。
【請求項９】該付加キャパシタンスが、シングルイベントアップセットに
対するセルの免除を生じせしめるように選択された請求項８記載の記憶装置セル
。
【請求項１０】付加キャパシタンスが、０．２〜０．５pico-faradsであ
る請求項８記載の記憶装置セル。
【請求項１１】以下の構成要件を含むメモリデバイス：アドレッシング回路構成要素；アドレッシング回路構成要素に結合したワードライン及び相補的なビットライン
ペアー配列；選択されたワードライン及びビットラインペアーの交差点に配置された多数の記
憶装置セル；相補的なビットラインペアーに結合したセンスアンプ；及び該記憶装置セルには以下のものが含まれる：一般にゲートと分離したソース／ドレイン、Ｐ＋ドレイン拡散をオーバーライす
るゲートの一部分に対してＮＷＥＬＬにおけるＰ＋ドレイン拡散を含有する第一
のＰＦＥＴのソース／ドレイン領域を接続している第一のＰＦＥＴ及び第一のＮ
ＦＥＴを含む第一のインバーター一般にゲートと分離したソース／ドレイン、Ｐ＋ドレイン拡散をオーバーライす
るゲートの一部分に対してＮＷＥＬＬにおけるＰ＋ドレイン拡散を含有する第二
のＰＦＥＴのソース／ドレイン領域を接続している第一のＰＦＥＴ及び第一のＮ
ＦＥＴを含む第一のインバーター；第一又は第二のＮＦＥＴｓのソース／ドレイン領域に対してそれぞれ第一又は第
二のＰＦＥＴｓＰ＋ドレイン拡散を接続した第一又は第二のレジスター；第一のインバーターの一般に接続されたゲートと第二のＰＦＥＴのＰ＋ドレイン
拡散とを接続したソース／ドレイン領域を有する第一のパスゲートＰＦＥＴ；及
び第二のインバーターの一般に接続されたゲーと第一のＰＦＥＴのＰ＋ドレイン拡
散とを接続したソース／ドレイン領域を有する第二のパスゲートＰＦＥＴ。
【請求項１２】以下の要件を含む装置：電子系；及び電子系を接続したメモリデバイス、該メモリデバイスには以下のものを有する放
射線硬化記憶装置セルが含まれる一般にゲートと分離したソース／ドレイン、Ｐ＋ドレイン拡散をオーバーライす
るゲートの一部分に対してＮＷＥＬＬにおけるＰ＋ドレイン拡散を含有する第一
のＰＦＥＴのソース／ドレイン領域を接続している第一のＰＦＥＴ及び第一のＮ
ＦＥＴを含む第一のインバーター一般にゲートと分離したソース／ドレイン、Ｐ＋ドレイン拡散をオーバーライす
るゲートの一部分に対してＮＷＥＬＬにおけるＰ＋ドレイン拡散を含有する第二
のＰＦＥＴのソース／ドレイン領域を接続している第一のＰＦＥＴ及び第一のＮ
ＦＥＴを含む第一のインバーター；第一又は第二のＮＦＥＴｓのソース／ドレイン領域に対してそれぞれ第一又は第
二のＰＦＥＴｓＰ＋ドレイン拡散を接続した第一又は第二のレジスター；第一のインバーターの一般に接続されたゲートと第二のＰＦＥＴのＰ＋ドレイン
拡散とを接続したソース／ドレイン領域を有する第一のパスゲートＰＦＥＴ；及
び第二のインバーターの一般に接続されたゲートと第一のＰＦＥＴのＰ＋ドレイン
拡散とを接続したソース／ドレイン領域を有する第二のパスゲートＰＦＥＴ。
【請求項１３】該第一及び第二ＰＦＥＴｓの各々が該レジスターの一つと
一致する値よりも小さい値であるドレイン抵抗のソースを有することを特徴とす
る請求項１２記載の装置。
【請求項１４】該レジスターの各々の値が、該第１及び第２ＰＦＥＴｓの
各々のドレイン抵抗のソースよりも大きいマグニチュード順になる請求項１３記
載の記装置。
【請求項１５】該レジスターの各々の値が、シングルイベントアップセッ
トに対するメモリセルの免除を生じせしめるように選択された請求項１３記載の
装置。
【請求項１６】Ｐ＋ドレイン拡散に重なるゲート部分が付加キャパシタン
スを供する請求項１２記載の装置。
【請求項１７】マイクロプロセッサーを含むエレクトロニックシステムを
特徴とする請求項１２記載の装置。
【請求項１８】付加キャパシタンスがシングルイベントアップセットに対
するセルの免除を生じせしめるように選択された請求項１６記載の装置。
【請求項１９】付加キャパシタンスが、０．２〜０．５pico-faradsであ
る請求項１６記載の装置。
【請求項２０】以下の要件を含む放射線硬化記憶装置の操作方法；記憶装置のインバーターのアウトプットにおける論理状態を変える記憶装置のノ
ードの粒子ヒットの維持；回路ノードにおけるシングルイベントアップセットイベントの結果として回路に
堆積された臨界電荷からの回復；及び書き込みサイクル時間が測定可能にまで作用しない回復時間を与える公差接続イ
ンバーターペアを通してフィードバック伝達を遅らせるＲＣ回路の遅延の増加。
【請求項２１】以下のものを少なくとも一つ有することを特徴とする請求
項２０記載の方法：インバーターのソース／ドレイン領域におけるキャパシタンスの増加によるスト
ライクノードにおける臨界電荷堆積の免除の増加及び電圧電荷を減少する；Ｎ＋トランジスタヒットに対する保護のための抵抗性の障壁を用いた電圧降下量
の制限；及び交差接続インバータの向かい合っているノード間の堆積した電荷を分配するオー
バーラップしたキャパシタンスを通して接続することができる粒子ヒットからの
電圧電荷のいくつかが、交差接続されたインバーターにおけるゲートとドレイン
領域間のオーバラップされたキャパシタンスからの付加電荷を発生させる。