TW415097B - Semiconductor memory device - Google Patents

Description

4150^7 五、發明說明（1) 發明之皆景 本發明是關於一種半導體記憶裝置，更具體而言，是 關於一種具有及|位元编之半導體記憶裝置。 具有更大之儲存容量的半導體記憶裝置為近來之趨 J。f有大儲存容量之半導體裝置具有息氟^ 。在快閃式記憶體、唯讀記憶體（ROM)、 或可擦式及可編程式之唯讀記憶體（Ερκ〇Μ)内之記憶單元 通常包含一M0S電晶體。M0S電晶體之汲择係連/接於位今 !。一寄生電容是位於汲極與形成半導體記憶裝置之半導 體基板之間。此外，有一小量之漏電流由汲極流至半導體 基板《寄生電容與漏電流對具有小容量之半導體記憶裝置 並不構成問題。然而，對於具有大容量之半導體記憶裝置 而S ’經由單一位7〇線之寄生電容與漏電流之總合則不容 忽視。 位7L線通常係連接於感測放大器。感測放大器辨識儲 存於记憶單元之資訊並產生辨識結果作號"〇 "或"1 ,,。 較大之寄生電容或漏電流具有之缺==預充γ位元線 之電流會增加，並且感測放大器無法辨識由記憶單元所讀 取之微弱信號。 目刖已發展出許多不同之半導體記憶裝置以解決上述 問題。更具體而言，上述之一例為 單一 ^為絲臟繼。-資 料塊之記憶單元係連接於次位元線而貢赶塊選|電晶尊是

第5頁 415097 五、發明說明（2) 換言之，上述之這類的半導體記憶裝置包含谦费夕攻位上 TG線係連接；複數之•己隐早兀。主位元線與次位元線經由 資料塊選擇電晶體而彼此具有電性連接或不具有電性連 接。 ί位元線t乎連接於所選擇之啃料墟中的» « 阳.擧及^^早^。如此即恩寄生電容及 、-〇 - 一.-- y - '-·ιι>λ^Λ* „ . . ‘此例3象半導體記憶裝置是揭露於日本特開平第 8:20他號公開公報。更明確而言，此半導體記憶裝置包 連接於記憶單元電晶體之Γ次位祕以及次位元線 尬接之车位兀婊。此半導體記憶裝置還包含一燁磚 =旅.^，其形成於與主位元線之導電層相同之導電層厂並 翥主：：線，此電氣分離。輔助配線層係連接^^ f ’在以DIN0R型快閃式記憶體為代表而將位元線 與鐵的半導體記 次位开生 3即被抑制成較低，而可達到較高之集積度= 。己隐體之操作速度。 元線通常具有自己的電阻，其限制次位元線之長 元數。η接於資料塊選擇電晶體之次位元線的記憶單 迷常(12)固e懷I兀3晶體係連接於。反 Ϊ椅i述之次位元線的電阻抑制使連接至單一次位元線之 導；晶體的數目可以達到32以上。然而，上述之半 似聚置之如此的配置並非全無缺失，因為約半數之 415097 五、發明說明（3) 次位元線是以之互相聯結所形f澄 的。此類型之半導體記憶裝置在記-億體操作速度與集積= 方面即有所限制6這對於使用於具有很小電腦系統的微電 腦中，性能已大有改進的時下半導體記憶裝置而言是缺 點，因為目前非常需要較習知更快的半導體記憶裝置° 然而，較大之半導體記憶裝置包含較長之位元線。如此之 配置增加了寄生電容和電阻，嚴重的影響由記憶體讀取資 訊)速度:這表示需要！為服劍差，而此較難 發明之概^ 因此，本發明之目的之一為提供一半導體記憶裝置， 其可提升(¾¾速潑與潑，使其可使用於複雜及尖端之 電腦系統中。 根據本發明之半導體記憶裝置，其包含複數^立位立 參’每個係連接於攀敫m億鼻元電〜 次位元線係選 擇性的連接於一主位元線。 … 根據本發明之一實施態樣’次位元線與主位元線是以 屬射修所製成。次位元線與主位元線在一以金屬材料所 :成=多層配線構造中可形成於不_.面。或 :次，兀線與主位元線在一以金製成之多層配 線構造中可形成於相同之金屬配ά層。 l·示之概要說明 圖1顯示根據本發明第一實施例之半導體記憶裝置的 部分配置圖；

第7頁 415097 五、發明說明（4) 圖2為圖1中之半導體記憶裝置的配置圖； 圖3為圖2中A_A切線的橫剖面圖； 圖4為圖2中B-B切線的橫剖面圖； 圖5為根據本發明之第二實施例之半導體記憶裝置的 配置圖； 圖6為圖5中C-C切線的橫剖面圖； 圖7為圖5中D-D切線的橫剖面圖；以及 圖8顯示當金屬字元線與金屬汲極線形成於第一金屬 配線層之情況。 符號說明 AL〜字元線 B S D〜；及極區 3SS〜源極區 CH~接觸孔 1)~汲極區 FG〜浮置閘 FOX~場氧化膜 INS1〜第一中介層絕緣膜 INS2-第二中介層絕緣膜 MBL~主位元線 MO記憶單元電晶體 M16f與M16g〜金屬字元線 MSL〜金屬電源線 S B L〜次位元線

415097 五、發明說明（5) SL-電源線 SUB〜半導體基板 VH〜貫通孔 1 0 -半導體記憶裝置 1 la與1 lb〜主位元線 12a與12b~次位元線 12c與12d〜次位元線 13a至13h~記憶單元電晶體（記憶單元） 14a和14b〜資料塊選擇電晶體 15a及15b〜資料塊選擇線 WL16a至16h〜字元 1 6f及1 6g〜字元線 叛佳實施例之說明 參照圖1至圖4將說明根據本發明 _ 體記憶裝置。第-實施例所敘述之半導~實施例的半導 易失（non-volatile)記憶單元。導體記憶裝置為-一非 圖1所示之半導體記憶裝置10包食Λ數之 (SBL)，選擇性的連接於主位元線（^ 電晶體（MC;下文中稱為記憶單元）連接複數之私 示兩條—主俾元線11a與lib，兩條選擇性遠:位元線。圖1顯 11a之次位元線12a and 12b，以及兩條選擇性連接於主位 兀線lib之次位元線12c與1 2d。8個記憶單元13a至13h係連 接於母個次位元缚1 2 a至1 2 d。具有8個記憶單元〗3 &至1 3 h

_____4150^^ 五、發明說明（6) 之一組形成一資料塊。 ， 半導體記憶裝蕈1 〇|還包含複數之精：料塊選擇缚〗5a及 15b、複數之字元線（WL)16a至16h、该及递射夕雷通綠 J L。次位元線1 2 a與1 2 b分別藉由資料塊選擇電晶链、^和 f4b》選擇性的連接於主位元線丨〗3 ^峭理，次位元線〗2c與 12(1分別藉由資料塊選擇電晶體14a ^141)選擇性的連接於 主位元線lib。換言之，資料塊選擇餘貧體是用於使主位 元線與次位元線間電性連接或電:資料塊選擇線 15a是連接於兩個資料塊選擇電極。資料塊選 擇線1 5b是連接於兩個資料塊選擇電晶體了4b之閘極。字元 線每個連接於排成一列之記憶單元的閘極。電源線讥則每 個連接至排成一列之記憶單元的源極。 接著’在下文之說明中相同之部件將只取一代表說明 而不重覆贅述。在主位元線1 1 a之側，在資料塊之對側次 位元線12a與12b連接至主位元線1 la。更具體而言，次位 元線1 2a是經由在記憶單元1 3h侧之資料塊選擇電晶罐j 4边 而連接至主位元鐵1 la。次位元線12b經由在記憶單元13a 侧之資料境選擇電晶體14b而連接至主位元線ua a次位元 線12a是在主位元線11a之一側排成與主位元線lla平行以 使其向記憶單元13a方向伸展。次位元線12b是在主位元線 11 a之另一側排成與主位元線11 a平行以使其向記憶單元 1 3h伸展。上述之配置可運用於主位元線1 ib ^ 一對次位元 線12a與12b與字元線16a至16h以約為直角的角度相交。字 元線16a至16h每個皆連接於屬於主位元線iia之兩個記冷

第丨〇頁 415097 五、發明說明（7) 單元的閘極。此點對主位元線;11 b而言是相同的。 -欠位元線12b與12c是位於相鄰之主位元線與lib之 間。次位元線12b與12c係連接至8個記憶單元13a至Uh之 汲極。兩個資料塊，也就是記憶單元13a至13h之兩行，是 排列於主位元線1 la與1 lb之間〇 如圖2至圖4所示，半導體記憶裝置10包含複數之以如 *等^製成之金屬配線層所形成。次位元 緣Ί2改是形成於經第一中介層絕緣膜INS1而連接至半導體 基板SUB之第一金屬配線層上（見圖3)。主位元線11&與 lib是形成於經第二中介層絕緣膜INS2而連接至半導體基 板SUB之第一金屬配線層上（見圖4)。 資料塊選擇線15a與15b、字元線i6a至16乜、以及電源 線S L是排置為與主位元線11 a與11 b以及次位元線1 2 a、 12b、12c、以及I2d交叉（見圖1)。第二中介絕緣膜inS2之 配置疋"叹於兩相鄰之次位元線（見圖2和4)。資料塊選擇 電晶體14a與14b之配置是與主位元線11 ^與1 lb具有一定之 距離（見圖3)。 記憶單元是形成於半導體基板SUB上。記憶單元是由 一浮動閘FG、一控制閘（未圖示）’汲極區d以及一源極區 所構成。浮動閘F G係與其周圍絕緣。控制閘是形成於浮置 閘FG之上且連接至字元線。汲極區!）與@極區係設置於半 導體基板SUB上。為了方便，源極’此是由 於其連接至草j康^^記憶早元是由第一中介絕緣膜IN $ 1 所覆蓋。每個記憶單元之汲極區D是經由在第一中介絕緣

第II頁 415097 五、發明說明（8) 膜INSy中之一接觸孔CH連接至次位元線。 f成於半導體基板SUB之資料塊選擇電晶體14b包含一 問極區 '沒極區BSD、以及一源極gBSS。閘極區係與其周 圍絕緣。没極區BSD是形成於半導體基板SUB上。為了方 便，閘極區是以15b標示，因其連接於資料塊選擇線15b。 資料塊選擇電晶體14b是由第一中介絕緣膜INS1所覆蓋。 資料塊選擇電晶艎丨4b之源極區BSS係經由在第一中介絕緣 膜INS1之接觸孔ch連接至次位元線12(1。資料塊選擇電晶 體14b之及極區BSD經由在第一及第二中介絕緣膜⑼^與 INS2之一接觸孔ch以及貫通孔VH連接至主位元線llb(見圖 2和3)資料塊選擇電晶體14a之情形也與上述相同，雖然 在圖3中並未全部顯示。 資料塊選擇電晶體之源極區B s S以及記憶單元（電源線 SL)之源極區的配置是使場氧化膜ρ〇χ設於兩者之間（見圖 3)。形成主位元線與次位元線之金屬配線層基本上是由鋁 f屬所:成。適舍之材料包含具，以及 、%表S i與〇. 5 Cu的AlSiCu，以及具有之s i的 A1S i。 如上所述，在此實施例中，次位元線皆由可較多晶矽 ^幅減低薄片電阻之以鈒為主之基本材料所製成的金屬配 、、所形成"因此，即使是較長配線之電阻也可加以忽視。 如此即可增加連接至單一次位元線之記憶單元數。需注意 的是習知技術只允許1 2-32個記憶單元連接至單一次位元 線。反之，根據本實施例之半導體記憶裝置1〇，每個次位

第12頁 415097 五、發明說明（9) . 元線則可包<1 00 '或更多之記憶單元。 結果，讀取速度即大幅提升《並可減低用於從主位元 線分出次位元線的資料塊選擇電晶體之數目。而資料塊選 擇電晶體之數目減少也可提升集積度。因此，根據本實施 例之半導體記憶裝置10即，可運用為如一複雜及尖端微電腦 之記憶體。 配對之兩條次位元線係彼此相鄰，且主位元線係介於 中間。一對次位元線具有相反之方向且配置於主位元線之 兩側彼此平行。如此即可顯著的減少主位元線，並減少主 位元線之配線電阻。因此，記憶體之存取操作速度即可提 升0 形成多層金屬配線層之步驟可藉由在一包含多屉兔屬 配1層1懲..里§中髮鬼复1杰复義等體記蓋裝J亦 達成。因此’製造此半導體記憶裝置即無需多餘$舟級。 參照圖5至圖7 ’半導體記憶裝置2 0與上述參照圖】所 說明之丰導體記憶裝置1 0之配置，除了次位元線丨2a 至12d以及主位元線11a與lib是以由每為主之材料所製成 之第二金屬配線層所形成。在半導體記憶裝置2〇中，資料 塊選擇電晶體14a之汲極區BSD經由接觸孔ch而交互連接至 第一金屬配線層以及經由貫穿孔"而交互連接至形成主位 元線11 b之第二金屬配線層。資料塊選擇電晶體丨4 a之源極 區BSS係經由接觸孔CH而交互連接至第一金屬以 元線12c(圖5)之第二配線層。記憶單元之汲極區D經由接

Ιΐϋϋ 第13頁 415097 五、發明說明（ίο) 觸孔C Η而交互連接至第一金屬配線層以及經由貫 m見圖5與圖6)而交互連接至次位元線I2d 電晶體14b之情形與上述相同。 竹塊選擇 具有上述配置之半導體記憶m置20包含形《於第二奋 屬配線層^次位元線。因此，第—金屬配線層係 ^ CH連接至資料塊選擇電晶體之没極區BSD，並且觸孔 配線層經貫穿謂交互連接至第二金屬配線層 金屬 位元線與次位元線即形成纟第二 線11a及lib平行伸展的-女朴-/ 兴王位το H 70線12&至12(1(見圖5及圖υ。 :使^二金属配線層與記憶單元彼此之 二金屬配線層係於貫穿孔VH :第 層、再逋蛀热埜一入Η X三逆按於弟金屬配線 ;第金屬配線層以及記憶單元之一擴散 果，每個主位元線即有一配對之兩條次位擴 =位元J係連接至相同的字元線16a至16h，以及連接 至：>、有不同資料塊選擇雷曰雜 «5) 〇 置。再者，在考慮第一金屬中配之 換下即將第一金屬配線層：吉線層與接觸孔之間的位置轉 大。因此，由於連接至主；广成較接觸孔⑼之直徑為 ，第—金屬配線層之間次位元線⑴與 是窄小的。若具有足夠之空門―(圖7)在接觸孔_ 所標示的空間，主位元線113及\主位元線lla通過由距離d 形成於第-金屬配線層。若=位元線可以只 此實施例之配置相^更且體二夠之空間，則其配置即與 -、篮而言’用於連接主位元線

415097 五、發明說明（11) lla及次位元線12a和12b之貫穿孔彼此之間的距離是較圖7 中之接觸孔CH的寬度為大。次位元線〗2a與12b則以第二金 屬配線層形成。如此即使得主位元線11 a與次位元線丨2a和 1 2 b之間的距離有一裕度。此對主位元線11 b之側的區域也 是相同的。如此，在製程中即可精確的對準，減化半導體 記憶裝置製造之困難度。此外，交互連接之間的電容以及 漏電流即可減少，提升製造出之半導體記憶裝置的可靠 性。除此之外，邊緣之縮小使其可符合減小晶片面積以達 到更微小化之需求。 由上述當可明白，半導體記憶裝置2〇可提供與半導體 s己憶裝置1 〇類似之效果3此外’第一金屬配線層可藉由以 第一金屬配線層形成主位元線與次位元線而與主位元線與 次位元線交又之方向形成s在此情形中，金屬字元線（如 Ml 6f與Ml 6g)以及金屬電源線（MSL)是形成於第一金屬配線 層。再者’其每隔若干個位元即經由接觸孔連接至字元線 (如16ί及16g)以及電源線（SL)=此減低字元線（AL)及電源 線（SL)之配線電阻’以及減低字元線之信號的延遲。 在第一及第二實施例中形成主位元線與次位元線之第 一及第二金屬配線層並非限定於上述之配線層，其可用任 何材料製成，如具有非常低之配線電阻的鋁。形成主位元 線與-人位元線之金屬配線層的數目並不限定於2及3 ’其可 也有更多之金屬配線層。本發明可運用至R〇li &EPR〇M以及 非易失記憶體。其也可使用於具有連接成一串之記憶單元 的NAND型半導體記憶裝置配置中。

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Claims (1)

1. 415097 六、申請專利範固 1 · 一種半導體記憶裝置’其包含複數之次位_ 各次位元線皆連接至複數之記憶單元電晶體，該7C^線’ 線係選擇性地連接於一主位元線，其中該次位^ -人位元 位元線是由金屬材料所製成。 '與該主 2. 如申請專利範圍第1項之半導體記憶裝置， 次位元線與該主位元線分別形成於在以金屬材料；中該 多層配線構造中之不同的金屬配線層。 氣成之 3. 如申請專利範圍第1項之半導體記憶裝置， 次位元線與該主位元線係分別形成於由ϋ制其中該 層配線構造中之相同的金屬配線層。屬材枓製成之多 4. 如申請專利範圍第2項之半導體記憶裝置， 接至該次位元線之一的該複數之記憶單、中連 歹ϋ，以使該複數之記憶單元電晶體平行J 成一 位π線係配置於該主位元線之兩側 J ::線平行伸展，該對之次位元線之一是經由資J = 1曰日體在第一接面與該主位元線連接，而該對次位=之 另一個則是經由另一資料塊選擇電晶體在 位元線連接，㈣-界面在該複數之記憶單：電心ΐ 农端與該記憶單元電晶體相近 ：：曰曰體之- . 该第一界面在該複數之記 Γ二么端與該記憶單元電晶趙相近。 5.如申請專利範圍第 接項+導體記憶裝置，其中連 接至該火位元線之一的該澈教夕却tegg _ 列’以使該複數之記憶單元電B體二-二電晶體係排成一 對之次位元線，其係千：於該主位元線一 丹诹配置於該主位疋線之兩側’以使其往 415097 六、申請專利範圍 該主位元線平行之方向伸展’該對之次位元線之一經由資 料塊選擇電晶體在第一界面與該主位元線連接，而該對次 位元線之另一個則是經由另一資料塊選擇電晶體在第二接 面與該主位元線連接，該第一界面在該複數之記憶單元電 晶體之一末端與該記憶單元電晶體相近，該第二界面在該 複數之記憶單元電晶體之另一末端與該記憶單元電晶體相 近。 6. 如申請專利範圍第3項之半導體記憶裝置，更包含 第一金屬配線層與第二金屬配線層，該第一金屬配線層是 在與該主位元線和該次位元線交叉之方向形成，該主位元 線與該次位元線是由該第二金屬配線層所形成。 7. 如申請專利範圍第6項之半導體記憶裝置，其中該 複數之字元線係分别連接至該複數之記憶單元電晶體之閘 極’而複數之電源線係分別連接至該複數之記憶單元電晶 體之源極’該複數之字元線或該複數之電源線是形成於該 第一金屬配線層。 8. 如申請專利範圍第1項之半導體記憶裝置，其中該 金屬材料是以鋁為主的材料。 9. 如申請專利範圍第8項之半導體記憶裝置，其中該 以鋁為主的金屬材料係選自於由具有0.5%之Cu的AlCu、具 有1%之Si和0. 5%之Cu的AlSiCu、以及具有l%Si之AlSi所構 成的族群中。

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