JP2000003960A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 有機絶縁膜を層間絶縁膜として用いて、配線
の高速化を可能とする。 【解決手段】 層間絶縁膜を介して積層された複数の配
線構成を積層した多層配線構成の半導体装置を、保護絶
縁膜によって上層の配線構成と下層の配線構成とに隔
て、上層の配線構成を、配線層には銅を主として用い、
その層間絶縁膜には有機絶縁膜を用いた構成とする。そ
の製造方法では、前記下層の配線構成を形成する工程
と、アニール処理を行なう工程と、前記保護絶縁膜を形
成する工程と、前記上層の配線構成を、配線層には銅を
主として用い、その層間絶縁膜には有機絶縁膜を用いた
構成として形成する工程とを有する。 【効果】 高速性の必要な上層の配線層には銅を主とし
て用い、その層間絶縁膜には有機絶縁膜を用いた構成と
することによって、低抵抗で寄生容量の少ない配線構成
を形成することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、高速処理が必要なロジック回
路を有する半導体装置に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】近年、ロジック装置を有するコンピュー
タ等の電子装置では、動画像等のマルチメディア機能の
強化が求められており、このためには多量のデータを高
速に処理する必要がある。また、三次元グラフィック等
の画像処理でも高速な処理が必要とされ、Ｇバイト／秒
単位の高速性が要求されている。

【０００３】このため電子装置を構成するロジック装置
ではクロック周波数の増加等による高速化が著しい。そ
れに連れて、このロジック装置と接続されて電子装置を
構成するＤＲＡＭ等の記憶装置との間のデータ伝送を行
なうデータバスもより高速なものが必要になる。しか
し、従来のように記憶装置を単体のままで回路基板に実
装し、回路基板上のデータバスによってロジック装置に
接続したものについて、バンド幅の拡大によってデータ
バスを高速化する方式では、入出力インターフェイス電
流やピン数の増加等の問題が障害となり高速化に限界が
ある。このためＤＲＡＭ等の記憶回路とロジック回路と
をワンチップ化することが考えられているが、夫々のプ
ロセスの相違から、夫々の性能を充分に発揮させてワン
チップ化するには、課題が残されている。こうしたワン
チップ化については、例えば、「日経マイクロデバイ
ス」１９９６年１０月号第５０頁乃至第６１頁に記載さ
れている。

【０００４】また、半導体装置では、単結晶シリコン等
の半導体基板主面に形成した各種素子を、層間絶縁膜を
介して上層に形成する配線層によって接続し所定の回路
を構成しており、微細加工技術の進展により半導体装置
に形成される前記素子の数が増大し、より複雑な回路を
構成することにより、前記素子を接続し回路を構成する
のに必要な配線の数も増大し、前記配線層も複数の配線
層を層間絶縁膜を介して積層形成した多層配線が用いら
れている。

【０００５】こうした多層配線では、高速化及び微細化
によって半導体装置自体の配線遅延が問題となってく
る。例えば、微細化によって配線幅及び配線間隔が縮小
され配線のアスペクト比が増加するにつれて、同層にて
隣接する配線間の容量の増加によって配線遅延が増加す
る。この容量増加を抑制するために配線層を薄くしたの
では配線抵抗が増大してしまう。

【０００６】従って、こうした配線間容量の増加を抑制
するためには、比誘電率の低い材料を用いて層間絶縁膜
の誘電率を減少させる、或いは、配線抵抗を少なくする
必要がある。この容量増加を抑制するために配線層を薄
くした場合の配線抵抗の増大を防止するため、或いは、
微細化による配線の断面積縮小によって抵抗が増加する
のを防止するために、配線を低抵抗化する必要があり、
配線材料として低抵抗率の銅が注目されている。

【０００７】銅を配線材料として用いる場合には、エッ
チング加工が難しい、或いは、銅の酸化珪素中への拡散
を防止するバリア膜が必要となる等の問題があり、これ
らの問題を解決する方法として、層間絶縁膜に設けた配
線溝に導電体を埋め込むダマシン法、或いは層間絶縁膜
に設けた配線溝及び接続開口に導電体を埋め込むデュア
ルダマシン法による配線形成が注目されている。ダマシ
ン法の配線形成については、例えば、培風館刊「ＵＬＳ
Ｉプロセス技術」第２４８頁乃至第２５１頁、或いは
「日経マイクロデバイス」１９９７年１２月号第２１２
頁乃至第２１７頁に記載されている。

【０００８】

【発明が解決しようとする課題】先ず、従来の半導体装
置の配線構成について、図１を用いて説明する。

【０００９】半導体装置では、単結晶シリコン等からな
る半導体基板１主面をＳＧＩ（Shallow Groove Isolati
on）等の素子間分離絶縁膜２によって各素子形成領域に
分離し、各素子形成領域にはＦＥＴ３等の各種素子が形
成されており、ＦＥＴ３のゲート電極及びソース領域，
ドレイン領域は、低抵抗化のために表面を自己整合的に
シリサイド化するサリサイド処理がなされている。

【００１０】半導体基板１主面に形成された各素子は層
間絶縁膜４によって覆われており、層間絶縁膜４は、Ｓ
ｉＯ₂，ＳｉＯＦ等の酸化珪素を主体とし、ＣＭＰ技術
により素子段差を平坦化している。前記各素子等の接続
領域は、層間絶縁膜４を貫通するプラグ５の一端に接続
され、プラグ５の他端は層間絶縁膜４を介して積層され
た１層目の配線層６に接続され、この配線層６が所定の
素子を接続して所定の回路を構成している。半導体装置
では、こうした回路が機能ごとにまとめられてＣＰＵ，
メモリアレイ，コントローラ等の各ブロックを形成し、
これらのブロックが結合されて、その機能を発揮する。

【００１１】プラグ５は、スパッタによるチタン、窒化
チタン等を堆積させたバリア膜及びＣＶＤによるタング
ステン膜等によって構成し、１層目の配線層６は、主に
各素子を接続する局所配線に用いられ、夫々の配線長が
短いためタングステンによって形成されている。

【００１２】この１層目の配線層６は、層間絶縁膜７に
よって覆われ、層間絶縁膜７に設けられた開口によっ
て、２層目の配線層８と接続されている。２層目の配線
層８はダマシン法による銅配線となっており、層間絶縁
膜７に形成された配線溝に窒化チタンを堆積させたバリ
ア膜８ａ、銅膜８ｂを順次スパッタによって堆積させ、
熱処理を行ない、銅膜８ｂをリフローさせて前記配線溝
内を埋め込み、ＣＭＰによって余分の配線材料を研磨・
除去して配線層８を形成する。

【００１３】同様にして、３層目の層間絶縁膜９、配線
層１０、４層目の層間絶縁膜１１、配線層１２、５層目
の層間絶縁膜１３、配線層１４、６層目の層間絶縁膜１
５、配線層１６が形成されている。

【００１４】多層配線は、耐湿性を向上させるために窒
化珪素からなる保護絶縁膜１７及びＢＣＢ等の有機絶縁
膜１８によって全面を覆い、外部端子となる電極１９を
接続してプロセスが完了する。

【００１５】こうした半導体装置の層間絶縁膜には、主
に酸化珪素が用いられているが、ＢＣＢ（ベンゾシクロ
ベンゼン）に代表される有機絶縁膜は誘電率が低くスピ
ンコートで形成できるため、低誘電絶縁膜を低コストで
形成することができる。しかしながら、有機絶縁膜は４
００℃以下の耐熱性しかないために、現状での用途は最
終保護膜或いは半導体装置を実装する配線基板等に限定
されている。

【００１６】即ち、ＢＣＢを半導体装置の層間絶縁膜と
して用いた場合には、４７５℃以上の温度が必要となる
銅のリフローによる配線溝やホールの埋込ができないと
いう問題がある。また、半導体基板主面の素子形成の際
に、プラズマ加工等によって与えたダメージを回復させ
る水素アニールも、４００℃以上の温度が必要なために
行なえなくなるという問題がある。他に、有機絶縁膜で
は、微細な加工が難しいという問題がある。

【００１７】本発明の課題は、これらの問題を解決し、
ＢＣＢ等の有機絶縁膜からなる低誘電絶縁膜を層間絶縁
膜として用いることによって層間絶縁膜を低誘電率化し
て、多層配線の高速化を可能とする技術を提供すること
にある。

【００１８】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１９】

【問題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００２０】層間絶縁膜を介して積層された複数の配線
構成を設けた多層配線構成の半導体装置を、保護絶縁膜
によって上層の配線構成と下層の配線構成とに隔て、こ
の保護絶縁膜より上層の配線構成を、配線層には銅を主
として用い、その層間絶縁膜には有機絶縁膜を用いた構
成とする。

【００２１】また、その製造方法では、層間絶縁膜を介
して積層された複数の配線層を、保護絶縁膜によって上
層の配線構成と下層の配線構成とに隔て、前記下層の配
線構成を形成する工程と、アニール処理を行なう工程
と、前記保護絶縁膜を形成する工程と、前記この保護絶
縁膜より上層の配線構成を、配線層には銅を主として用
い、その層間絶縁膜には有機絶縁膜を用いた構成として
形成する工程とを有するものとする。

【００２２】上述した手段によれば、高速性の必要とな
る上層の配線層には銅を主として用い、その層間絶縁膜
には有機絶縁膜を用いた構成とすることによって、低抵
抗で寄生容量の少ない配線構成を形成することが可能と
なる。

【００２３】また、上述した手段によれば、上層の配線
構成と下層の配線構成とを隔てる保護絶縁膜の形成前に
アニール処理することによって充分な欠陥回復を行なう
ことが可能となる。

【００２４】以下、本発明の実施の形態を説明する。

【００２５】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。

【００２６】

【発明の実施の形態】（実施の形態）図２に示すのは、
本発明の一実施の形態である半導体装置の要部を示す縦
断面図である。

【００２７】本実施の形態の半導体装置では、単結晶シ
リコン等からなる半導体基板１主面をＳＧＩ（Shallow
Groove Isolation）等の素子間分離絶縁膜２によって各
素子形成領域に分離し、各素子形成領域にはＦＥＴ３等
の各種素子が形成されており、ＦＥＴ３のゲート電極及
びソース領域，ドレイン領域は、低抵抗化のために表面
を自己整合的にシリサイド化するサリサイド処理がなさ
れている。

【００２８】半導体基板１主面に形成された各素子は層
間絶縁膜４によって覆われており、層間絶縁膜４は、Ｓ
ｉＯ₂，ＳｉＯＦ等の酸化珪素を主体とし、ＣＭＰ技術
により素子段差を平坦化している。前記各素子等の接続
領域は、層間絶縁膜４を貫通するプラグ５の一端に接続
され、プラグ５の他端は層間絶縁膜４を介して積層され
た１層目の配線層６に接続されている。

【００２９】プラグ５は、スパッタによるチタン、窒化
チタン等を堆積させたバリア膜及びＣＶＤによるタング
ステン膜等によって構成し、１層目の配線層６は、主に
所定の素子を接続して所定の回路を構成する局所配線に
用いられ、夫々の配線長が短いためタングステンによっ
て形成されている。

【００３０】この１層目の配線層６は、層間絶縁膜２０
によって覆われ、層間絶縁膜２０を貫通するプラグ２１
によって２層目の配線層２２と接続され、更に、２層目
の配線層２２は、層間絶縁膜２３を貫通するプラグ２４
によって３層目の配線層２５と接続されている。

【００３１】２層目及び３層目の配線層２２，２５は、
主にブロック内のＸ信号配線及びＹ信号配線に用いら
れ、前記局所配線によって形成された回路を機能ごとに
まとめてＣＰＵ，メモリアレイ，コントローラ等の各ブ
ロックを形成している。このため、配線長は前記局所配
線よりも長くなるが、半導体装置全体に渡って形成され
ることは少ないので、窒化チタンからなるバリア膜及び
アルミニウムを主とした導体膜、チタン及び窒化チタン
からなる反射防止膜を積層して形成されている。

【００３２】３層目の配線層２５を覆う層間絶縁膜２６
は、下層の配線構成と上層の配線構成とを隔てる保護絶
縁膜２７によって覆われており、層間絶縁膜２６及び保
護絶縁膜２７には、３層目の配線層と接続したプラグ２
８が設けられている。

【００３３】この保護絶縁膜２７には耐湿性に優れた窒
化珪素膜を用い、保護絶縁膜２７の形成前に、酸化珪素
膜の形成及び微細加工によって素子に加えられたダメー
ジを、水素アニールによって回復させておく。このた
め、保護絶縁膜２７の窒化珪素膜によって水素がブロッ
クされダメージの回復を図ることができないという問題
は生じない。

【００３４】また、下層の配線構成では、層間絶縁膜と
して耐熱性のある酸化珪素を、配線層としてタングステ
ン或いはアルミニウムを主として構成してあるので、水
素アニールの熱によって問題の生じることもない。

【００３５】更に、保護絶縁膜２７は、上層に形成され
る銅配線からの銅の拡散を防止することによって、半導
体基板主面に形成されたトランジスタ等各種素子の動作
の安定化を図ることができる。更に、上層に形成される
スピンコートによる絶縁膜が含有する水分の浸透による
前記各種素子への影響を、保護絶縁膜２７によって阻止
することができる。

【００３６】この保護絶縁膜２７の上層に形成される４
層目乃至７層目の配線層は、夫々ブロック間のＸ信号配
線及びＹ信号配線であり、前述したブロックを結合して
システムを構成し、半導体装置の機能を発揮させるた
め、装置全体に延在して信号の伝達を行なうので低抵抗
化が必要となり、デュアルダマシン法による銅配線とな
っている。

【００３７】先ず、低誘電率（誘電率＝２．７）のＢＣ
Ｂを用いスピンコートによって形成した層間絶縁膜２９
に、例えばリモートプラズマエッチングによって配線層
３０の形成される溝及びプラグ２８と接続する接続開口
を形成し、ヒドラジン処理或いは窒化プラズマ処理によ
って、表面窒化処理を行ないバリア膜３０ａを形成し、
メッキによる銅膜３０ｂを積層し、ＣＭＰによって余分
の配線材料を研磨・除去して、前記溝及び開口内に４層
目の配線層３０を形成してある。なお、バリア膜３０ａ
としてはスパッタによって窒化チタンを堆積させてもよ
い。また、銅膜３０ｂをメッキによって低い温度で形成
するので、層間絶縁膜２９を構成するＢＣＢに影響を与
えることがない。

【００３８】また、４層目乃至７層目の配線構成では、
低抵抗化のために配線の断面積を大きくする必要がある
ために、下層の配線構成に対して配線幅及び配線間隔を
拡大した倍ピッチ配線となっている。このため、ＢＣＢ
を層間絶縁膜２９として用いても微細加工の問題が生じ
ることがない。また、等ピッチ配線となっている下層配
線構成と比較して、単純に配線構成を比較した場合に、
配線抵抗は半減し、配線間容量も半減することとなる。
更に、配線幅が拡大することにより、前記溝へのメッキ
による銅膜３０ｂの埋込性も向上する。

【００３９】同様にして、５層目配線構成として層間絶
縁膜３１、配線層３２、６層目配線構成として層間絶縁
膜３３、配線層３４、７層目配線構成として層間絶縁膜
３５、配線層３６が形成されている。

【００４０】８層目及び９層目の配線層は、電源配線及
びクロック配線であり、装置全体に延在して信号の伝達
を行なうので、末端での電圧降下或いはクロック信号の
遅延を防止するために、更に低抵抗化が必要であり、配
線幅を拡大してサブミリ配線としてある。但し、図中で
は収まりを考慮して、８層目及び９層目の配線構成は配
線幅及び配線間隔を縮小した形で示してある。

【００４１】このようにサブミリ配線となっているの
で、銅のテープ配線或いは４層目乃至７層目と同様にデ
ュアルダマシン法による銅配線とし、低誘電率（誘電率
＝２．７）のＢＣＢを用いスピンコートによって形成し
た層間絶縁膜３７に、例えばリモートプラズマエッチン
グによって配線層３８の形成される溝及び下層の配線層
３６と接続する接続開口を形成し、ヒドラジン処理或い
は窒化プラズマ処理によって、表面窒化処理を行ないバ
リア膜３８ａを形成し、メッキによる銅膜３８ｂを積層
し、ＣＭＰによって余分の配線材料を研磨・除去して、
前記溝及び開口内に８層目の配線層３８を形成してあ
る。なお、バリア膜３８ａとしてはスパッタによって窒
化チタンを堆積させてもよい。また、銅膜３８ｂをメッ
キによって形成するので、層間絶縁膜３７を構成するＢ
ＣＢに影響を与えることがない。

【００４２】同様に、９層目配線構成として層間絶縁膜
３９、配線層４０が形成され、この多層配線は、ＢＣＢ
等の有機絶縁膜１８によって全面を覆い、外部端子とな
る電極１９を接続してプロセスが完了する。

【００４３】（実施の形態２）図３に示すのは、本発明
の他の実施の形態である半導体装置の要部を示す縦断面
図である。本実施の形態では、ＤＲＡＭからなる記憶回
路とロジック回路とをワンチップ化した場合について説
明し、図３中の左側に記憶回路の例を右側にロジック回
路の例を示してある。

【００４４】本実施の形態の半導体装置では、単結晶シ
リコン等からなる半導体基板１主面をＳＧＩ（Shallow
Groove Isolation）等の素子間分離絶縁膜２によって各
素子形成領域に分離し、各素子形成領域にはＦＥＴ３等
の各種素子が形成されており、ＦＥＴ３のゲート電極及
びソース領域，ドレイン領域は、低抵抗化のために表面
を自己整合的にシリサイド化するサリサイド処理がなさ
れている。

【００４５】メモリセルブロックでは、メモリセルの選
択用のＭＩＳＦＥＴ３或いはセンスアンプ、周辺回路等
に用いられる各素子が形成されている。

【００４６】半導体基板１主面に形成された各素子は層
間絶縁膜４によって覆われており、層間絶縁膜４は、Ｓ
ｉＯ₂，ＳｉＯＦ等の酸化珪素を主体とし、ＣＭＰ技術
により素子段差を平坦化している。前記各素子等の接続
領域は、層間絶縁膜４を貫通するプラグ５の一端に接続
され、プラグ５の他端は層間絶縁膜４を介して積層され
た１層目の配線層６に接続されている。

【００４７】プラグ５は、スパッタによるチタン、窒化
チタン等を堆積させたバリア膜及びＣＶＤによるタング
ステン膜等によって構成し、１層目の配線層６は、主に
所定の素子を接続して所定の回路を構成する局所配線に
用いられ、夫々の配線長が短いためタングステンによっ
て形成されている。

【００４８】この１層目の配線層６は、層間絶縁膜２０
によって覆われ、層間絶縁膜２０を貫通するプラグ２１
によって２層目の配線層２２と接続され、更に、２層目
の配線層２２は、層間絶縁膜２３を貫通するプラグ２４
によって３層目の配線層２５と接続されている。

【００４９】２層目及び３層目の配線層２２，２５は、
ロジック回路のブロックでは主にブロック内のＸ信号配
線及びＹ信号配線に用いられ、前記局所配線によって形
成された回路を機能ごとにまとめてＣＰＵ，メモリアレ
イ，コントローラ等の各ブロックを形成している。この
ため、配線長は前記局所配線よりも長くなるが、半導体
装置全体に渡って形成されることは少ないので、窒化チ
タンからなるバリア膜及びアルミニウムを主とした導体
膜を積層したダマシン法によって形成されている。

【００５０】メモリセルとしては、円筒状の容量素子４
１を選択用のＭＩＳＦＥＴ３の上層に形成するスタック
構造となっており、この２層目の配線構成にて、メモリ
セルの容量素子４１を形成する。容量素子４１は精度を
要するために、酸化珪素からなる層間絶縁膜２３のエッ
チングに対して選択性のある窒化珪素を用いたエッチン
グストッパ４２を層間絶縁膜２０上に形成し、先ず層間
絶縁膜２３をエッチングストッパ４２までエッチング
し、次にエッチングストッパ４２をエッチングして容量
素子４１の形成される領域を形成する。

【００５１】容量素子４１は、選択用のＭＩＳＦＥＴ３
と接続する蓄積電極４１ａを例えば多結晶シリコンを用
い上部を開放した円筒状に形成し、この蓄積電極４１ａ
を例えば酸化タンタル（Ｔａ₂Ｏ₃）を用いた誘電体膜４
１ｂによって覆い、この誘電体膜４１ｂを介して蓄積電
極４１ａと対向する接地電極４１ｃを形成する。この接
地電極４１ｃは、例えば窒化チタンを用い、複数セルに
わたって一体に形成され、３層目に形成されるメモリセ
ルブロック内の接地用の配線層２５と接続されている。

【００５２】メモリセル４１は、主にこの３層目までの
下層の配線構成によって構成され、これらの配線構成は
従来のメモリセルの配線構成と変わりがないために、ロ
ジック回路と記憶回路とをワンチップ化するのが容易と
なっている。また、ＤＲＡＭの他にフラッシュメモリ等
の他の記憶回路をワンチップ化することも同様に容易で
ある。

【００５３】３層目の配線層２５は層間絶縁膜２６によ
って覆われており、層間絶縁膜２６は、下層の配線構成
と上層の配線構成とを隔てる保護絶縁膜２７によって覆
われている。層間絶縁膜２６及び保護絶縁膜２７には、
３層目の配線層と接続したプラグ２８が設けられてい
る。

【００５４】保護絶縁膜２７には耐湿性に優れた窒化珪
素膜を用い、保護絶縁膜２７の形成前に、酸化珪素膜の
形成及び微細加工によって素子に加えられたダメージ
を、水素アニールによって回復させておく。このため、
保護絶縁膜２７の窒化珪素膜によって水素がブロックさ
れダメージの回復を図ることができないという問題は生
じない。

【００５５】また、下層の配線構成では、層間絶縁膜と
して耐熱性のある酸化珪素を、配線層としてタングステ
ン或いはアルミニウムを主として構成してあるので、水
素アニールの熱によって問題の生じることもない。

【００５６】更に、保護絶縁膜２７は、上層に形成され
る銅配線からの銅の拡散を防止することによって、半導
体基板主面に形成されたトランジスタ等各種素子の動作
の安定化を図ることができる。更に、上層に形成される
スピンコートによる絶縁膜が含有する水分の浸透をによ
る前記各種素子への影響を、保護絶縁膜２７によって阻
止することができる。

【００５７】この保護絶縁膜２７の上層に形成される４
層目乃至７層目の配線層は、夫々ブロック間のＸ信号配
線及びＹ信号配線であり、前述したブロックを結合して
システムを構成し、半導体装置の機能を発揮させるた
め、装置全体に延在して信号の伝達を行なうので低抵抗
化が必要となり、デュアルダマシン法による銅配線とな
っている。

【００５８】この４層目乃至７層目の配線構成はロジッ
ク回路固有のものであり、本実施の形態ではメモリセル
ブロックには形成されていない。

【００５９】先ず、低誘電率（誘電率＝２．７）のＢＣ
Ｂを用いスピンコートによって形成した層間絶縁膜２９
に、例えばリモートプラズマエッチングによって配線層
３０の形成される溝及びプラグ２８と接続する接続開口
を形成し、ヒドラジン処理或いは窒化プラズマ処理によ
って、表面窒化処理を行ないバリア膜３０ａを形成し、
メッキによる銅膜３０ｂを積層し、ＣＭＰによって余分
の配線材料を研磨・除去して、前記溝及び開口内に４層
目の配線層３０を形成してある。なお、バリア膜３０ａ
としてはスパッタによって窒化チタンを堆積させてもよ
い。また、銅膜３０ｂをメッキによって低い温度で形成
するので、層間絶縁膜２９を構成するＢＣＢに影響を与
えることがない。

【００６０】また、４層目乃至７層目の配線構成では、
低抵抗化のために配線の断面積を大きくする必要がある
ために、下層の配線構成に対して配線幅及び配線間隔を
拡大した倍ピッチ配線となっている。このため、ＢＣＢ
を層間絶縁膜２９として用いても微細加工の問題が生じ
ることがない。また、等ピッチ配線となっている下層配
線構成と比較して、単純に配線構成を比較した場合に、
配線抵抗は半減し、配線間容量も半減することとなる。
更に、配線幅が拡大することにより、前記溝へのメッキ
による銅膜３０ｂの埋込性も向上する。

【００６１】同様にして、５層目配線構成として層間絶
縁膜３１、配線層３２、６層目配線構成として層間絶縁
膜３３、配線層３４、７層目配線構成として層間絶縁膜
３５、配線層３６が形成されている。

【００６２】８層目及び９層目の配線層は、電源配線及
びクロック配線であり、装置全体に延在して信号の伝達
を行なうので、末端での電圧降下或いはクロック信号の
遅延を防止するために、更に低抵抗化が必要であり、配
線幅を拡大してサブミリ配線としてある。メモリセルブ
ロックにおいても、８層目及び９層目の配線層を、電源
配線及びクロック配線の幹線として、電源及びクロック
信号を供給する。なお、図中では収まりを考慮して、８
層目及び９層目の配線構成は配線幅及び配線間隔を縮小
した形で示してある。

【００６３】このようにサブミリ配線となっているの
で、銅のテープ配線或いは４層目乃至７層目と同様にデ
ュアルダマシン法による銅配線とし、低誘電率（誘電率
＝２．７）のＢＣＢを用いスピンコートによって形成し
た層間絶縁膜３７に、例えばリモートプラズマエッチン
グによって配線層３８の形成される溝及び下層の配線層
３６と接続する接続開口を形成し、ヒドラジン処理或い
は窒化プラズマ処理によって、表面窒化処理を行ないバ
リア膜３８ａを形成し、メッキによる銅膜３８ｂを積層
し、ＣＭＰによって余分の配線材料を研磨・除去して、
前記溝及び開口内に８層目の配線層３８を形成してあ
る。なお、バリア膜３８ａとしてはスパッタによって窒
化チタンを堆積させてもよい。また、銅膜３８ｂをメッ
キによって形成するので、層間絶縁膜３７を構成するＢ
ＣＢに影響を与えることがない。

【００６４】同様に、９層目配線構成として層間絶縁膜
３９、配線層４０が形成され、この多層配線は、ＢＣＢ
等の有機絶縁膜１８によって全面を覆い、外部端子とな
る電極１９を接続してプロセスが完了する。

【００６５】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６７】（１）本発明によれば、上層の配線構成と
下層の配線構成とを保護絶縁膜によって隔てることが可
能となるという効果がある。

【００６８】（２）本発明によれば、上層の配線構成と
下層の配線構成とを隔てる保護絶縁膜の形成前にアニー
ル処理することによって充分な欠陥回復を行なうことが
可能となるという効果がある。

【００６９】（３）本発明によれば、上記効果（１）
（２）により、高速性の必要な上層の配線構成では、層
間絶縁膜として有機絶縁膜を用いることが可能となると
いう効果がある。

【００７０】（４）本発明によれば、上記効果（３）に
より、上層の配線構成を低寄生容量とすることが可能と
なるという効果がある。

【００７１】（５）本発明によれば、上記効果（１）
（２）（３）により、スピンコートによって上層の層間
絶縁膜を形成することが可能となるという効果がある。

【００７２】（６）本発明によれば、上記効果（３）
（５）により、銅配線構成の製造コストが従来の１／１
０程度に低減させることができるという効果がある。

【００７３】（７）本発明によれば、上層の配線層を倍
ピッチとすることによって、これらの配線層の信号遅延
を１／４以下に低減させることができるという効果があ
る。

【００７４】（８）本発明によれば、上記効果（７）に
より、低電圧・高速のロジック回路を形成することがで
きるという効果がある。

【００７５】（９）本発明によれば、下層の配線構成を
従来の記憶回路の配線構成と共通性をもたせることによ
って、ロジック回路と記憶回路とのワンチップ化が容易
になるという効果がある。

【図面の簡単な説明】

【図１】従来の半導体装置の要部を示す縦断面図であ
る。

【図２】本発明の一実施の形態である半導体装置の要部
を示す縦断面図である。

【図３】本発明の他の実施の形態である半導体装置の要
部を示す縦断面図である。

【符号の説明】

１…半導体基板、２…分離絶縁膜、３…ＦＥＴ、４…層
間絶縁膜、５…プラグ、６…配線層、７，９，１１，１
３，１５…層間絶縁膜、８，１０，１２，１４，１６…
配線層、１７…保護絶縁膜、１８…有機絶縁膜、１９…
電極、２０，２３，２６…層間絶縁膜、２１，２４，２
８…プラグ、２７…保護絶縁膜、２２，２５…配線層、
２９，３１，３３，３５，３７，３９…層間絶縁膜、３
０，３２，３４，３６，３８，４０…配線層、４１…容
量素子、４２…エッチングストッパ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 伸好 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5F033 AA02 AA04 AA29 AA66 AA67 AA73 BA15 BA17 BA24 BA25 BA37 BA41 DA04 DA06 DA34 DA36 EA05 EA12 EA26 EA28 EA29 EA32 FA03 5F058 AA10 AD02 AD09 AF04 AG04 AH02

Claims (10)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜を介して積層された複数の配
   線層が形成されている多層配線構成を有する半導体装置
   において、 前記複数の配線層が保護絶縁膜によって隔てられた上層
   の配線構成と下層の配線構成とからなり、この保護絶縁
   膜より上層の配線構成を、配線層には銅を主として用
   い、その層間絶縁膜には有機絶縁膜を用いた構成とする
   ことを特徴とする半導体装置。
2. 【請求項２】 前記有機絶縁膜がＢＣＢからなり、前記
   保護絶縁膜が窒化珪素からなることを特徴とする請求項
   １に記載の半導体装置。
3. 【請求項３】 前記上層の配線層がクロック配線、電源
   配線又はブロック間配線に用いられ、サブミリ配線又は
   下層の配線層の倍ピッチ配線となっていることを特徴と
   する請求項１又は請求項２に記載の半導体装置。
4. 【請求項４】 前記上層の配線層がメッキを用いたダマ
   シン法によって形成されていることを特徴とする請求項
   １乃至請求項３の何れか一項に記載の半導体装置。
5. 【請求項５】 同一の半導体基板にロジック回路と記憶
   回路とが形成されていることを特徴とする請求項１乃至
   請求項４の何れか一項に記載の半導体装置。
6. 【請求項６】 層間絶縁膜を介して積層された複数の配
   線層が形成されている多層配線構成を有する半導体装置
   の製造方法において、 前記複数の配線層が保護絶縁膜によって隔てられた上層
   の配線構成と下層の配線構成とからなり、 前記下層の配線構成を形成する工程と、 アニール処理を行なう工程と、 前記保護絶縁膜を形成する工程と、 前記上層の配線構成を、配線層には銅を主として用い、
   その層間絶縁膜には有機絶縁膜を用いて形成する工程と
   を有することを特徴とする半導体装置の製造方法。
7. 【請求項７】 前記有機絶縁膜がＢＣＢからなり、前記
   保護絶縁膜が窒化珪素からなることを特徴とする請求項
   ６に記載の半導体装置の製造方法。
8. 【請求項８】 前記上層の配線層がクロック配線、電源
   配線又はブロック間配線に用いられ、サブミリ配線又は
   下層の配線層の倍ピッチ配線となっていることを特徴と
   する請求項６又は請求項７に記載の半導体装置の製造方
   法。
9. 【請求項９】 前記上層の配線層がメッキを用いたダマ
   シン法によって形成されていることを特徴とする請求項
   ６乃至請求項８の何れか一項に記載の半導体装置の製造
   方法。
10. 【請求項１０】 同一の半導体基板にロジック回路と記
    憶回路とが形成されていることを特徴とする請求項６乃
    至請求項９の何れか一項に記載の半導体装置の製造方
    法。