CN115148232A - 信号缓冲器电路 - Google Patents

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Abstract

本公开涉及一种信号缓冲器电路。描述在半导体装置中具有信号线的设备。一种实例设备包含：第一导电层中的一或多个电力供应电压线；第二导电层中的多个晶体管及信号线。所述多个晶体管中的每一晶体管包含安置于衬底中的有源区及所述有源区上方的栅极电极。所述第二导电线中的所述信号线在所述第一导电层下方且在所述多个晶体管的所述有源区上方。所述信号线耦合到所述多个晶体管的所述栅极电极。所述信号线具有高于所述电力供应电压线的电阻的电阻。

Description

信号缓冲器电路
技术领域
本公开大体上涉及半导体装置，且更明确来说，涉及半导体存储器装置。
背景技术
减小的芯片尺寸、高数据可靠性、降低的功耗及高效电力使用是半导体存储器所要求的特征。为了减小芯片尺寸同时增强电流驱动能力，常规半导体装置中的电路包含彼此并联耦合的多个晶体管。
在半导体存储器装置中，控制信号可分布到多个电路。举例来说，数据输入/输出(IO)电路与读取/写入放大器电路之间的数据传输电路可接收时序控制信号，以控制来自全局控制信号线的数据寄存器输入及输出时序。时序控制信号提供给数据传输电路中的逻辑电路及缓冲器以控制来自局部控制信号线的数据输入/输出时序。将接收到的控制信号直接提供给数据传输电路中的逻辑电路及缓冲器可能会给全局控制信号线带来不合意的负载。为了防止不合意的负载，可向每一块(例如，每一数据队列DQx)提供缓冲器。缓冲器从全局控制信号线接收控制信号且将控制信号提供给局部控制信号线。然而，由于金属层中的局部控制信号线之间的寄生电容，可致使局部控制信号线中的功耗很高。
发明内容
根据本公开的一方面，提供一种设备。所述设备包括：晶体管，其经配置以传输信号，所述晶体管包括：有源区，其包含源极区及漏极区，所述有源区安置于衬底中；及栅极电极，其在所述衬底上方的栅极布线层中；电力线及第一信号线，其在邻近于所述栅极布线层且在所述栅极布线层上方的第一导电层中，所述电力线耦合到所述源极区且所述第一信号线耦合到所述漏极区；第二信号线，其在邻近于所述第一导电层且在所述第一导电层上方的第二导电层中，所述第二信号线耦合到所述栅极电极，其中所述第一信号线及所述第二信号线共同包括导电材料。
根据本公开的另一方面，提供一种设备。所述设备包括：信号缓冲器电路，其经配置以从第一导电层中的控制信号线接收信号且进一步经配置以在一延迟下将所述信号提供给第二导电层中的内部控制信号线；及多个控制电路，其耦合到所述内部控制信号线且经配置以从所述内部控制信号线接收所述信号，其中所述第二导电层不同于所述第一导电层。
根据本公开的又一方面，提供一种设备。所述设备包括：输入信号线，其在第一导电层中且在第一方向上延伸且经配置以提供控制信号；输出信号线，其在第二导电层中且在垂直于所述第一方向的第二方向上延伸且经配置以提供反相控制信号；及晶体管，其包括：栅极电极，其包含在所述第一方向上延伸的部分，所述部分经配置以接收所述控制信号；接触插塞，其在有源区的部分上；及导电区段，其在第三导电层中在所述第一方向上延伸，所述导电区段耦合到所述接触插塞及所述输出信号线，其中所述第一导电层在所述第二导电层与所述第三导电层之间，且其中从所述第一导电层到所述第二导电层的距离比从所述第一导电层到所述第三导电层的距离长。
附图说明
图1是根据本公开的实施例的半导体存储器装置的示意性框图。
图2A是根据本公开的实施例的数据传输电路的示意图。
图2B是根据本公开的实施例的块传输电路的部分的示意图。
图2C是根据本公开的实施例的控制电路的示意图。
图3是根据本公开的实施例的控制电路中的反相器的电路图。
图4A及4B是根据本公开的实施例的反相器的部分的布局的图。
图5A到5C是根据本公开的实施例的反相器的结构的垂直横截面图。
具体实施方式
下文将参考附图详细解释本公开的各个实施例。以下详细描述涉及通过说明展示可在其中实践本公开可的特定方面及实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能实践本公开。可利用其它实施例，且可在不背离本公开的范围的情况下作出结构、逻辑及电改变。本文中公开的各个实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
下文描述根据参考图1到图5C的实施例的半导体存储器装置100及其形成方法。每一图中的每一部分的尺寸及尺寸比率不一定与实际半导体装置的尺寸及尺寸比率一致。
图1是根据本公开的实施例的半导体存储器装置100的芯片101的示意性框图。举例来说，半导体存储器装置100是可包含多个芯片的设备，所述多个芯片包含芯片101。举例来说，芯片101可包含时钟输入电路105、内部时钟产生器107、命令及地址输入电路110、地址解码器120、命令解码器125、多个行解码器130、包含感测放大器151及传送门152的存储器单元阵列150、多个列解码器140、多个读取/写入放大器160、数据传输电路165、输入/输出(IO)电路170及电压产生器电路190。半导体存储装置100可包含多个外部端子，其包含耦合到命令/地址总线的地址及命令端子、时钟端子CK及/CK、数据端子DQ、数据选通端子DQS及数据掩码端子DM及电力供应端子VDD、VSS、VDDQ及VSSQ。
存储器单元阵列150包含多个存储体(例如，存储体0到7)，每一存储体包含多个字线WL、多个位线BL及布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。每一存储体的字线WL的选择由对应行解码器130执行，且位线BL的选择由对应列解码器140执行。多个感测放大器SAMP 151针对其对应位线BL定位且耦合到至少一个相应局部I/O线(例如，LIOT/B)，相应局部I/O线经由充当开关的传送门TG152进一步耦合到至少两个主I/O线对(例如，MIOT/B)中的相应者。
命令及地址输入电路110可在命令/地址端子处经由命令/地址总线(C/A)从外部接收地址信号及存储体地址信号且将地址信号及存储体地址信号传输给地址解码器120。地址解码器120可解码从命令及地址输入电路110接收到的地址信号且提供地址信号ADD。地址信号ADD可包含到行解码器130的行地址信号及到列解码器140的列地址信号。地址解码器120还可接收存储体地址信号且将所述存储体地址信号提供给行解码器130及列解码器140。
命令及地址输入电路110可例如(举例来说)在命令/地址端子处经由命令/地址总线从外部接收命令信号且将所述命令信号提供给命令解码器125。命令解码器125可解码命令信号及产生各种内部命令信号。举例来说，内部命令信号可包含用于选择字线的行命令信号、用于选择位线的例如读取命令或写入命令的列命令信号。
因此，当激活命令被发出且行地址被及时供应有激活命令且读取命令被发出且列地址被及时供应有读取命令时，从存储器单元阵列150中由行地址及列地址标示的存储器单元读取读取数据。读取/写入放大器160可接收读取数据且将所述读取数据提供给数据传输电路165。数据传输电路165可从读取/写入放大器160接收读取数据且响应于控制从读取/写入放大器160接收读取数据的时序的控制信号且进一步响应于控制将读取数据提供给IO电路的时序的控制信号将所述读取数据提供给IO电路170。IO电路170可经由数据端子DQ将来自数据传输电路165的读取数据与数据选通端子DQS处的数据选通信号及数据掩码端子DM处的数据掩码信号一起提供到外部。类似地，当激活命令被发出且行地址被及时供应有激活命令且写入命令被发出且列地址被及时供应有写入命令时，IO电路170可在数据端子DQ、DQS、DM处接收写入数据以及DQS处的数据选通信号及DM处的数据掩码信号且将所述写入数据提供给数据传输电路165。数据传输电路165可从IO电路170接收写入数据且响应于控制从IO电路170接收写入数据的时序的控制信号且进一步响应于控制将写入数据提供给可将写入数据提供给单元阵列150的读取/写入放大器160的时序的控制信号将所述写入数据提供给读取/写入放大器160。因此，写入数据可写入于由行地址及列地址标示的存储器单元中。
转到包含于半导体装置100的外部端子的解释，时钟端子CK及CKB可分别接收外部时钟信号及互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应给时钟输入电路105。时钟输入电路105可接收外部时钟信号及产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供给内部时钟产生器107。内部时钟产生器107可基于接收到的内部时钟信号ICLK产生相位可控内部时钟信号LCLK。举例来说，DLL电路可用作内部时钟产生器107。内部时钟产生器107可将相位可控内部时钟信号LCLK提供给IO电路170。IO电路170可将相位可控内部时钟信号LCLK用作用于确定读取数据的输出时序的时序信号。
电力供应端子可接收电力供应电压VDD及VSS。这些电力供应电压VDD及VSS可供应给电压产生器电路190。电压产生器电路190可基于电力供应电压VDD及VSS产生各种内部电压VKK、VARY、VPERI等。内部电压VKK可用于行解码器130中，内部电压VARY可用于包含于存储器单元阵列150中的感测放大器151中，且内部电压VPERI可用于许多其它电路块中。电力供应端子还可接收电力供应电压VDDQ及VSSQ。IO电路170可接收电力供应电压VDDQ及VSSQ。举例来说，电力供应电压VDDQ及VSSQ可为分别与电力供应电压VDD及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于IO电路170。
根据本公开的实施例的半导体存储器装置100中的信号缓冲器电路的结构将参考图2A到5C进行描述。数据传输电路165中的信号缓冲器电路的一些实施例将在下文详细描述。然而，信号缓冲器电路可包含于半导体存储器装置100中可将信号提供给多个电路的任何块中。在一些实施例中，命令解码器125可包含可将例如启用信号或复位信号的控制信号提供给行解码器130及/或列解码器140的信号缓冲器电路。
图2A是根据本公开的实施例的数据传输电路165的示意图。数据传输电路165可包含为对应块Block-0到Block-N提供的块传输电路20。在一些实施例中，可为每一数据队列(DQ)提供每一块传输电路20。在一些实施例中，每一块传输电路20可包含在读取/写入放大器160与IO电路170之间传输多个位的逻辑及缓冲器电路24。逻辑及缓冲器电路24中的每一者包含逻辑电路及缓冲器电路，且可提供并行提供于读取/写入放大器160与IO电路170之间的多个位中的相应位。
多个位可包含偶数位及奇数位。多个位中的位的位置可从最低有效位(LSB)布置到最高有效位(MSB)。每一块传输电路20可包含信号缓冲器电路22E及信号缓冲器电路22O。每一块传输电路20中的信号缓冲器电路22E可耦合到偶数控制信号线21E。偶数控制信号线21E可将偶数控制信号提供给块Block-0到Block-N的块传输电路20的信号缓冲器电路22E。每一块传输电路20中的信号缓冲器电路22E可耦合到偶数内部控制信号线23E。偶数内部控制信号线23E耦合到可接收及提供偶数位的逻辑及缓冲器电路24中的偶数者。每一块传输电路20中的信号缓冲器电路22E可经由偶数内部控制信号线23E将接收到的偶数控制信号提供给逻辑及缓冲器电路24中的偶数者。
类似地，每一块传输电路20中的信号缓冲器电路22O可耦合到奇数控制信号线21O。奇数控制信号线21O可将奇数控制信号提供给块Block-0到Block-N的块传输电路20的信号缓冲器电路22O。每一块传输电路20中的信号缓冲器电路22O可耦合到奇数内部控制信号线23O。奇数内部控制信号线23O耦合到可接收及提供奇数位的逻辑及缓冲器电路24中的奇数者。信号缓冲器电路22O可经由奇数内部控制信号线23O将接收到的奇数控制信号提供给逻辑及缓冲器电路24中的奇数者。偶数控制信号及奇数控制信号可分别包含例如读取输入时序信号、读取输出时序信号、写入输入时序信号、写入输出时序信号及/或复位信号。
在读取操作期间，逻辑及缓冲器电路24中的每一者可响应于读取输入控制信号以输入时序从读取/写入放大器160接收读取数据的多个位中的每一位。读取输入控制信号指示接收读取数据的多个位中的每一位的输入时序。逻辑及缓冲器电路24中的每一者可响应于读取输出控制信号以输出时序将读取数据的多个位中的相应接收到的位提供给IO电路170。读取输出控制信号指示提供读取数据的多个位中的每一位的输出时序。在写入操作期间，逻辑及缓冲器电路24中的每一者可响应于写入输入控制信号从IO电路170接收写入数据的多个位中的每一位。写入输入控制信号指示接收写入数据的多个位中的每一位的输入时序。逻辑及缓冲器电路24中的每一者可响应于写入输出控制信号以输出时序将写入数据的多个位中的相应接收到的位提供给读取/写入放大器160。写入输出控制信号指示提供写入数据的多个位中的每一位的输出时序。
图2B是根据本公开的实施例的块传输电路的部分20’的示意图。在一些实施例中，部分20’可为图2A的块传输电路20的部分。部分20’可包含信号缓冲器电路22及控制电路241。在一些实施例中，部分20’可包含与偶数位或奇数位相关联的电路及线的部分。
在一些实施例中，图2A中的信号缓冲器电路22E及信号缓冲器电路22O中的每一者可包含信号缓冲器电路22。在一些实施例中，信号缓冲器电路22可包含反相器。信号缓冲器电路22可从控制信号线21接收控制信号。在一些实施例中，控制信号线21可为偶数控制信号线21E及/或奇数控制信号线21O。控制信号线21可包含导电材料。举例来说，导电材料可具有低电阻，例如铜(Cu)或铝(Al)。在一些实施例中，控制信号线21可安置于第二金属层(金属2)中。响应于来自控制信号线21的控制信号，信号缓冲器电路22可在一延迟下将控制信号提供给内部控制信号线23。图2A中的偶数内部控制信号线23E及奇数内部控制信号线23O中的每一者可包含内部控制信号线23。内部控制信号线23可包含导电材料。在一些实施例中，包含于内部控制信号线23中的导电材料可具有相对于控制信号线21的导电材料更高的电阻。包含于内部控制信号线23中的材料还可具有硬度、耐热性、耐腐蚀性及/或耐磨性。举例来说，材料可包含钨(W)或氮化钛(TiN)中的至少一者。在一些实施例中，内部控制信号线23可安置于第二金属层与块传输电路20安置于其上的衬底(例如，图2C中的半导体衬底251)之间的局部互连层中。在一些实施例中，包含内部控制信号线23的局部互连层可具有小于包含控制信号线21的第二金属层的厚度的厚度(例如，高度)。
控制电路241可耦合到内部控制信号线23。控制电路241可从内部控制信号线23接收控制信号。在一些实施例中，控制电路241中的每一者可包含于图2A中的逻辑及缓冲器电路24中的每一者中。
控制电路241可从内部控制信号线23接收控制信号。控制电路241还可在输入节点Data In 244处接收数据信号。响应于反相控制信号，控制电路241可将反相数据信号提供给输出节点Data Out 245。在一些实施例中，输入节点Data In 244及输出节点Data Out245可安置于导电层中。包含输入节点Data In 244及输出节点Data Out 245的导电层可包含导电材料。导电材料可具有相对低电阻，例如(举例来说)铜(Cu)或铝(Al)。在一些实施例中，包含输入节点Data In 244及输出节点Data Out 245的导电层可形成为包含控制信号21的第二金属层(金属2)下方的第一金属层(金属1)。第二金属层(金属2)可具有大于第一金属层(金属1)的厚度的厚度。第一金属层(金属1)可安置于第二金属层(金属2)与包含内部控制信号线的局部互连层之间。
如上文描述，信号缓冲器电路22可接收到提供于导电层(例如金属2层)中的控制信号线21上的块传输电路20的控制信号。信号缓冲器电路22可在一延迟下将控制信号进一步提供给控制信号线21的导电层与衬底之间的局部互连层中的内部控制信号线23上的控制电路241。控制电路241可接收内部控制信号线23上的控制信号，且响应于控制信号，可在输入节点Data In 244处接收数据信号且在输出节点Data Out 245处提供数据信号。
图2C是根据本公开的实施例的控制电路241A及241B的示意图。在以下描述中，上方表示当图2C中的半导体衬底251是底部时的上方。控制电路241A及241B可耦合到内部控制信号线23。控制电路241A及241B可从内部控制信号线23接收控制信号。控制电路241A可包含反相器242A及243A及耦合到反相器242A及243A的内部节点Int 246A。反相器241A可从内部控制信号线23接收控制信号。响应于来自内部控制信号线23的控制信号，反相器242A可将控制信号反相且在内部节点Int 246A上将反相控制信号提供给反相器243A。类似地，控制电路241B可包含反相器242B及243B及耦合到反相器242B及243B的内部节点Int 246B。控制电路241B的反相器242B可从内部控制信号线23接收控制信号。响应于来自内部控制信号线23的控制信号，反相器242B可将控制信号反相且在内部节点Int 246B上将反相控制信号提供给反相器243B。
反相器243A及243B可分别从内部节点Int 246A及246B接收反相控制信号。反相器243A可在输入节点Data A In 244A处接收数据A信号。响应于反相控制信号，反相器243A可将反相的数据A信号提供给输出节点Data A Out 245A。反相器243B可在输入节点Data BIn 244B处接收数据B信号。响应于反相控制信号，反相器243B可将反相的数据B信号提供给输出节点Data B Out 245B。
在一些实施例中，输入节点Data A In 244A及Data B In 244B、输出节点Data AOut245A及Data B Out 245B及内部节点Int 246A及246B可安置于可包含导电材料的导电层中。导电材料可具有低电阻，例如(举例来说)铜(Cu)或铝(Al)。在一些实施例中，包含输入节点Data A In 244A及Data B In 244B、输出节点Data A Out 245A及Data B Out 245B及内部节点Int 246A及246B的导电层可形成为包含控制信号线21的第二金属层(金属2)下方的第一金属层(金属1)。
反相器242A、243A、242B及243B中的每一者可包含晶体管。举例来说，反相器242A可包含包括有源区250AP及250AN的晶体管。反相器242B可包含有源区250BN及240BP。有源区250AP、250AN、250BN及250BP可安置于衬底251中。有源区250AP可通过导电区段及接触插塞从电力供应电压线253A接收电力供应电压(例如，VDD)。有源区250AN及有源区250BN可通过导电区段及接触插塞从另一电力供应电压线252接收电力供应电压(例如，VSS)。有源区250BP可通过导电区段及接触插塞从另一电力供应电压线253B接收电力供应电压(例如，VDD)。电力供应电压线253A、253B及252可安置于包含导电材料的导电层中。在一些实施例中，电力供应电压线253A、253B及252可安置于与输入节点Data A In 244A及Data B In244B、输出节点Data A Out 245A及Data B Out 245B及内部节点Int 246A及246B相同的导电层中。在一些实施例中，包含电力供应电压线253A、253B及252的导电层可形成为包含控制信号线21的第二金属层(金属2)下方的第一金属层(金属1)。
内部控制线23可耦合到图2B的信号缓冲器电路22。内部控制线23可从信号缓冲器电路22接收控制信号。内部控制线23可将控制信号提供给控制电路241A及241B的反相器242A及242B。内部控制信号线23可为包含于在衬底251上方且在包含输入节点Data A In244A及Data B In 244B、输出节点Data A Out 245A及Data B Out 245B及电力供应电压线253A、253B及252的导电层下方的局部互连层中的局部互连件。举例来说，内部控制线23可与内部节点246A与有源区250AP之间的区域及内部节点246B与有源区250AN之间的区域交叉。在一些实施例中，包含内部控制信号线23的局部互连层的厚度可小于包含输入节点Data A In 244A及Data B In 244B、输出节点Data A Out245A及Data B Out 245B及电力供应电压线253A、253B及252的导电层。包含内部控制信号线23的局部互连层的电阻可大于包含输入节点Data A In 244A及Data B In 244B、输出节点Data A Out 245A及Data BOut 245B及电力供应电压线253A、253B及252的导电层。
图3是根据本公开的实施例的反相器30的电路图。在一些实施例中，反相器30可为图2B的反相器242或图2C的反相器242A及242B中的每一者。反相器30可包含第一类型的晶体管31P及具有不同于晶体管31P的极性的第二类型的晶体管31N。第一类型的晶体管31P可为p沟道场效应晶体管晶体管，且第二类型的晶体管31N可为n沟道场效应晶体管晶体管。晶体管31P可包含栅极32BP，且晶体管31N可包含栅极32BN。晶体管31P及31N可耦合到输入节点In 38及输出节点Out 39。晶体管31P的端子36P(通常为第二端子)可耦合到电力供应电压线(例如，VDD)，且晶体管31N的端子36N(通常为源极端子)可耦合到另一电力供应电压线(例如，VSS)。晶体管31P及31N的栅极32BP及32BN可从输入节点38接收输入信号In。晶体管31P及31N中的一者可通过晶体管31P的端子39P(通常，漏极端子)或晶体管31N的端子39N(通常，漏极端子)将输出信号提供给输出节点Out 39。
图4A及4B分别是说明根据本公开的实施例的反相器4的部分4A及4B的布局的图。图5A到5C是说明根据本公开的实施例的反相器4的示意性结构的垂直横截面图的图。在一些实施例中，反相器4可为图2C的反相器242A。反相器4的部分4A可包含作为衬底40的部分安置的有源区40AP及40AN。在一些实施例中，有源区40AP及40AN及衬底40可为图2C的有源区250AP及250AN及衬底251。反相器4的部分4A可包含包围有源区40AP及40AN的隔离区45(例如，浅沟槽隔离(STI))。图4A中展示的横截面A-A'、B-B'、C-C’垂直于衬底40的表面。横截面A-A'、B-B'、C-C’可彼此平行，且横截面B-B’可在横截面A-A’与C-C’之间中。在一些实施例中，反相器4可具有分别沿着图5A、5B及5C中所展示的横截面A-A'、B-B’及C-C’的结构。
反相器4可包含安置于栅极布线层中的栅极电极44GP及44GN。栅极电极44GP可具有L形，且可包含安置于有源区40AP上方且在方向401上延伸的部分44GPA且可进一步包含安置于隔离区45上方且在垂直于第一方向401的另一方向402上延伸的另一部分44GPB。栅极电极44GN可具有L形，且可包含安置于有源区40AN上方且在方向401上延伸的部分44GNA且可进一步包含安置于隔离区45上方且在垂直于方向401的第二方向402上延伸的另一部分44GNB。栅极电极44GP及44GN的部分44GPA及44GNA可沿着方向401上的轴线安置。接触插塞47GP可安置于隔离区45上方的栅极电极44GP的另一部分44GPB上。接触插塞47GN可安置于隔离区45上方的栅极电极44GN的另一部分44GNB上。在一些实施例中，接触插塞47GP及47GN可分别包含或可耦合到与输入节点In 38耦合的图3中的栅极32BP及32BN。
有源区40AP及40AN中的每一者可包含扩散区(例如，源极区及/或漏极区)及分别在栅极电极44GP及44GN下方的扩散区之间的沟道区(未展示)。在一些实施例中，有源区40AP及栅极44GP可包含于图3的晶体管31P中。一或多个接触插塞47SP可安置于有源区40AP的扩散区(例如，源极区)上。在一些实施例中，接触插塞47SP可包含或可耦合到耦合到电力供应电压线(例如，VDD)的图3中的端子36P。一或多个接触插塞47DP可安置于有源区40AP的扩散区(例如，漏极区)上。在一些实施例中，接触插塞47DP可包含或可耦合到耦合到输出节点Out 39的图3中的端子39P。在一些实施例中，接触插塞47SP、47DP及47SN可具有在方向401上延伸的矩形形状。类似地，有源区40AN及栅极44GN可包含于图3的晶体管31N中。一或多个接触插塞47SN可安置于有源区40AN的扩散区(例如，源极区)上。在一些实施例中，接触插塞47SN可包含或可耦合到与另一电力供应电压线(例如，VSS)耦合的图3中的端子36N。一或多个接触插塞47DN可安置于有源区40AN的扩散区(例如，漏极区)上。在一些实施例中，接触插塞47DN可包含或可耦合到耦合到输出节点Out 39的图3中的端子39N。在一些实施例中，接触插塞47SP、47GP、47GN及47SN可沿着方向401上的轴线安置。在一些实施例中，接触插塞47DP及47DN可沿着方向401上的轴线安置。
反相器4的部分4A可包含作为衬底40的部分安置的阱46N及46P。阱46N可在与方向401相反的方向上邻近于有源区40AP且可通过隔离区45与有源区40AP隔离。一或多个接触插塞47WN可安置于阱46N上。一或多个接触插塞47WN可耦合到不同于耦合到接触插塞47SP及47SN的电力供应电压线的另一电力供应电压线。阱46P可在方向401上邻近于有源区40AN且可通过隔离区45与有源区40AN隔离。一或多个接触插塞47WP可安置于阱46P上。一或多个接触插塞47WP可耦合到不同于耦合到接触插塞47SP、47SN及47WN的电力供应电压线的另一电力供应电压线。
在一些实施例中，图4B中的反相器4的部分4B可安置于图4A中的反相器4的部分4A上。反相器4可包含导电区段41G、41D、41SP及41SN。在一些实施例中，导电区段41G、41D、41SP及41SN可包含于邻近于包含栅极电极44GP及44GN的栅极布线层且在所述栅极布线层上方的相同导电层中。相同导电层还可包含安置于导电插塞47WN及47WP上的导电区段41WN及41WP。导电区段41G、41D、41SP、41SN、41WN及41WP可包含可具有相较于包含于导电线43SP、43D、48及43SN中的材料相对高的电阻的材料。所述材料还可具有硬度、耐热性、耐腐蚀性及/或耐磨性。举例来说，导电区段41G、41D、41SP、41WN及41WP可包含钨(W)或氮化钛(TiN)中的至少一者。
导电区段41G安置于接触插塞47GP及47GN上且在方向401上延伸于由有源区40AP与40AN之间的隔离区45包围的栅极电极44GP及44GN的其它部分44GPB及44GNB之上。导电区段41G可包含或可耦合到图3中的输入节点In 38。导电区段41D可安置于接触插塞47DP及47DN上且在方向401上延伸于有源区40AP及40AN之上。导电区段41D可包含或可耦合到图3中的输出节点Out 39。
导电区段41SP可具有L形，且可包含彼此邻近的部分41SPA及41SPB，如图4B中展示。导电区段41SP可为通过接触插塞47SP将电力供应电压提供给有源区40AP的源极区的电力线。部分41SPA安置于接触插塞47SP上且在图5A中在方向401上延伸。部分41SPB在图5B及5C中安置于有源区40AP与阱46N之间的隔离区45上方。部分41SPB在图4B及5C中可安置于导电区段41D与导电区段41WN之间，且在与图4B中的方向402相反的方向上从部分41SPA延伸。导电区段41SN可具有L形，且可包含彼此邻近的部分41SNA及41SNB，如图4B中展示。导电区段41SN可为通过接触插塞47SN将电力供应电压提供给有源区40AN的源极区的电力线。部分41SNA安置于接触插塞47SN上且在图5A中在方向401上延伸。部分41SNB在图5B及5C中安置于有源区40AN与阱46P之间的隔离区45上方。部分41SNB在图4B及5C中可安置于导电区段41D与导电区段41WP之间，且在与图4B中的方向402相反的方向上从部分41SNA延伸。
在一些实施例中，导电区段41G可沿着包含于横截面A-A’中的轴线安置于导电区段41SP及41SN的部分41SPA与41SNA之间。在一些实施例中，导电区段41D可沿着方向401上的轴线安置于导电区段41SP及41SN的部分41SPB与41SNB之间。
接触插塞412G可安置于导电区段41G上。在一些实施例中，接触插塞412G可包含或可耦合到图3中的输入节点In 38。接触插塞412D可安置于导电区段41D上。在一些实施例中，接触插塞412D可包含或可耦合到图3中的输出节点Out 39。接触插塞412SP可安置于导电区段41SP的部分41SPB上。接触插塞412SN可安置于导电区段41SN的部分41SNB上。接触插塞412SP、412D及412SN可沿着轴线。
反相器4可包含信号线42G及导电区段42D、42SP及42SN。在一些实施例中，信号线42G及导电区段42D、42SP及42SN可包含于邻近于包含41G、41D、41SP及41SN的导电层且在所述导电层上方的相同导电层中。在一些实施例中，包含信号线42G及导电区段42D、42SP及42SN的导电层可形成为局部互连层。包含信号线42G及导电区段42D、42SP及42SN的导电层及包含41G、41D、41SP及41SN的导电层可共同包含导电材料。举例来说，导电材料可具有相较于包含于导电线43SP、43D、48及43SN中的材料相对高的电阻。导电材料可具有硬度、耐热性、耐腐蚀性及/或耐磨性。举例来说，导电材料可包含钨(W)或氮化钛(TiN)中的至少一者。
信号线42G可包含或可耦合到图3中的输入节点In 38，且可提供输入信号。在一些实施例中，信号线42G可包含于图2B到2C中的内部控制线23中。信号线42G可在方向401上沿着轴线延伸。信号线42G安置于导电区段41SP的部分41SPA、导电区段41G及导电区段41SN的部分41SNA上方且平行于导电区段41SP的部分41SPA、导电区段41G及导电区段41SN的部分41SNA。信号线42G还可安置于将栅极电极44GP及44GN耦合到导电区段41G的接触插塞47GP及47GN之上。信号线42G可在接触插塞412G上。接触插塞412G可将信号线42G耦合到导电区段41G。在信号线42G在导电区段41SP的部分41SPA上方时，栅极电极44GP的部分44GPA可安置于接触插塞47SP与47DP之间、通过在信号线42G、接触插塞47GP、导电区段41G及与横截面A-A’交叉的接触插塞412G下交叉的栅极电极44GP的部分44GPB耦合到信号线42G。类似地，在信号线42G在导电区段41SN的部分41SNA上方时，栅极电极44GP的部分44GNA可安置于接触插塞47SN与47DN之间、通过与横截面A-A'及B-B’、接触插塞47GN、导电区段41G及接触插塞412G交叉的栅极电极44GP的部分44GNB耦合到信号线42G。
导电区段42D可安置于导电区段41D的部分上方。导电区段42D可在接触插塞412D上。接触插塞412D可将导电区段42D耦合到导电区段41D。导电区段42D可包含或可耦合到图3中的输出节点Out 39。
导电区段42SP可安置于导电区段41WN及导电区段41SP的部分41SPB上方。导电区段42D可在接触插塞412SP上。接触插塞412SP可将导电区段42SP耦合到导电区段41SP。导电区段42SN可安置于导电区段41WP及导电区段41SN的部分41SNB上方。导电区段42SN可在接触插塞412SN上。接触插塞412SN可将导电区段42SN耦合到导电区段41SN。导电区段42SP、42D及42SN可在方向401上沿着包含于横截面C-C’中、平行于信号线42G的轴线延伸。接触插塞423D可安置于导电区段42D上。接触插塞423SP可安置于导电区段41WN上方的导电区段42SP上。接触插塞423SN可安置于导电区段41WP上方的导电区段42SN上。
反相器4可包含在垂直于导电区段42SP、42D及42SN的方向402上延伸的导电线43SP、43SN、43D及48及在方向401上延伸的信号线42G。导电线43D及48可在导电线43SP与43SN之间。在一些实施例中，导电线43SP、43SN、43D及48可包含于包含信号线42G及导电区段42D、42SP及42SN的导电层上方的相同导电层中。导电线43SP、43SN、43D及48可包含具有低于信号线42G及导电区段42D、42SP及42SN的导电材料的电阻的电阻的导电材料。举例来说，导电线43SP、43SN、43D及48的导电材料可包含金属，例如铜(Cu)或铝(Al)。在一些实施例中，包含导电线43SP、43SN、43D及48的导电层可形成为第一金属层(金属1)。
导电线43SP可包含或可耦合到图2C中的提供电力供应电压(例如，VDD)的电力供应电压线253A。接触插塞423SP可将导电线43SP耦合到导电区段42SP。导电线43SN可包含或可耦合到图2C中的提供另一电力供应电压(例如，VSS)的另一电力供应电压线252。接触插塞423SN可将导电线43SN耦合到导电区段42SN。接触插塞423D可将导电区段42D耦合到导电线43D。导电线43D可包含或可耦合到图3的输出节点Out 39及/或图2C中的内部节点Int246A。在一些实施例中，导电线48可为越过反相器242A将数据A信号提供给图2C中的反相器243A的输入节点244A。反相器4可不耦合到导电线48。
包含导电线42G及导电区段42D、42SP及42SN的局部互连层可安置于包含有源区40AP及40AN的衬底40与包含导电线43SP、43SN、43D及48的第一金属层之间。此外，包含信号线42G及导电区段42D、42SP及42SN的局部互连层可安置于包含导电区段41G、41D、41SP、41SN、41WN及41WP的导电层与第一金属层之间。如图5A到5C中展示，包含导电线42G及导电区段42D、42SP及42SN的局部互连层可经安置成相对靠近于或接近于包含导电区段41G、41D、41SP、41SN、41WN及41WP的互连层，且离第一金属层相对较远。从包含导电线42G的局部互连件到包含导电线43SP、43SN、43D及48的第一金属层的距离比从包含导电线42G的局部互连件到包含导电区段41G、41D、41SP、41SN、41WN及41WP的局部互连层的距离长。具有厚度(例如，高度)D2、包含信号线42G及导电区段42D、42SP及42SN的局部互连层的厚度小于具有厚度(例如，高度)D1、包含导电线43SP、43SN、43D及48的第一金属层。举例来说，高度D1可比高度D2大十倍或更多。局部互连层中的信号线42G占据相对小空间，且导致到也将信号提供给多个晶体管的其它信号线的其它布线的距离增加。信号线42G或内部控制线23可具有由信号对其它布线的干扰引起的较小寄生电容。包含信号线42G及导电区段42D、42SP及42SN的局部互连层可具有比包含导电线43SP、43SN、43D及48的第一金属层更高的电阻。局部互连层中的信号线42G或内部控制线23可降低将控制信号提供给反相器时的功耗。
尽管已在某些优选实施例及实例的上下文中公开本发明，但所属领域的技术人员将理解，本发明超出特定公开的实施例扩展到本发明的其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开容易地明白本发明范围内的其它修改。还考虑，可对实施例的特定特征及方面进行各种组合或子组合，且其仍落入本发明的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代以形成所公开发明的变化模式。因此，希望本公开的至少一些的范围不应受上文描述的特定公开实施例限制。

Claims (20)

1.一种设备，其包括：
晶体管，其经配置以传输信号，所述晶体管包括：
有源区，其包含源极区及漏极区，所述有源区安置于衬底中；及
栅极电极，其在所述衬底上方的栅极布线层中；
电力线及第一信号线，其在邻近于所述栅极布线层且在所述栅极布线层上方的第一导电层中，所述电力线耦合到所述源极区且所述第一信号线耦合到所述漏极区；
第二信号线，其在邻近于所述第一导电层且在所述第一导电层上方的第二导电层中，所述第二信号线耦合到所述栅极电极，
其中所述第一信号线及所述第二信号线共同包括导电材料。
2.根据权利要求1所述的设备，其中所述导电材料是第一导电材料，所述设备进一步包括耦合到所述电力线的电力供应电压线，所述电力供应电压线在所述第二导电层之上的第三导电层中且包括不同于所述第一导电材料的第二导电材料。
3.根据权利要求2所述的设备，其中所述第一导电材料包括钨W或氮化钛TiN中的至少一者。
4.根据权利要求2所述的设备，其中所述第二导电材料包含铜Cu或铝Al中的至少一者。
5.根据权利要求1所述的设备，其进一步包括耦合到所述电力线的电力供应电压线，所述电力供应电压线在所述第二导电层之上的第三导电层中且具有低于所述电力线的电阻的电阻。
6.根据权利要求1所述的设备，其进一步包括耦合到所述电力线的电力供应电压线，所述电力供应电压线在所述第二导电层之上的第三导电层中且具有等于或大于所述第二信号线的高度的十倍的高度。
7.根据权利要求1所述的设备，其中所述第一信号线进一步耦合到与另一晶体管的输入耦合的输出线。
8.一种设备，其包括：
信号缓冲器电路，其经配置以从第一导电层中的控制信号线接收信号且进一步经配置以在一延迟下将所述信号提供给第二导电层中的内部控制信号线；及
多个控制电路，其耦合到所述内部控制信号线且经配置以从所述内部控制信号线接收所述信号，
其中所述第二导电层不同于所述第一导电层。
9.根据权利要求8所述的设备，其中所述第二导电层具有小于所述第一导电层的厚度的厚度。
10.根据权利要求8所述的设备，其中所述第一导电层包括第一材料，且所述第二导电层包括第二材料，且
其中所述第二材料具有高于所述第一材料的电阻的电阻。
11.根据权利要求8所述的设备，其进一步包括：
存储器阵列；
输入/输出电路；及
数据传输电路，其经配置以从所述存储器阵列接收读取数据且将所述读取数据提供给所述输入/输出电路且进一步经配置以从所述输入/输出电路接收写入数据且将所述写入数据提供给所述存储器阵列，
其中所述数据传输电路包括所述信号缓冲器电路，其中所述信号缓冲器电路经配置以接收控制数据输入时序或数据输出时序中的至少一者的控制信号。
12.根据权利要求8所述的设备，其中所述信号缓冲器电路包含于命令解码器中且所述多个控制电路包含于列解码器或行解码器中的至少一者中。
13.根据权利要求8所述的设备，其进一步包括衬底，其中所述第二导电层在所述衬底与所述第一导电层之间。
14.根据权利要求13所述的设备，其进一步包括第三导电层中的电力供应电压线，所述电力供应电压线经配置以将电力供应电压提供给多个控制电路，
其中所述第一导电层在所述第二导电层与所述第三导电层之间。
15.根据权利要求14所述的设备，其进一步包括耦合到所述衬底上方的第四导电层中的所述电力供应电压线的导电区段，
其中所述第二导电层在所述第一导电层与所述第四导电层之间。
16.一种设备，其包括：
输入信号线，其在第一导电层中且在第一方向上延伸且经配置以提供控制信号；
输出信号线，其在第二导电层中且在垂直于所述第一方向的第二方向上延伸且经配置以提供反相控制信号；及
晶体管，其包括：
栅极电极，其包含在所述第一方向上延伸的部分，所述部分经配置以接收所述控制信号；
接触插塞，其在有源区的部分上；及
导电区段，其在第三导电层中在所述第一方向上延伸，所述导电区段耦合到所述接触插塞及所述输出信号线，
其中所述第一导电层在所述第二导电层与所述第三导电层之间，且
其中从所述第一导电层到所述第二导电层的距离比从所述第一导电层到所述第三导电层的距离长。
17.根据权利要求16所述的设备，
其中所述第一导电层及所述第三导电层包括钨W或氮化钛TiN中的至少一者。
18.根据权利要求16所述的设备，其中所述导电区段是第一导电区段，且
其中所述晶体管进一步包括所述第三导电层中的第二导电区段，且所述第二导电区段经配置以接收电力供应电压且进一步经配置以将所述电力供应电压提供给所述有源区的另一部分。
19.根据权利要求18所述的设备，其中所述第二导电元件包括：
第一部分，其在所述输入信号线下在所述第一方向上延伸且经配置以将所述电力供应电压提供给所述有源区的所述另一部分；及
第二部分，其经配置以从所述第二导电层中的电力供应电压线接收所述电力供应电压，其中所述第二部分在所述第二方向上从所述第一部分延伸于所述电力供应电压线与所述第一导电区段之间。
20.根据权利要求18所述的设备，其中所述栅极电极的所述部分是所述栅极电极的第一部分，其中所述栅极电极进一步包括：
第二部分，其在垂直于所述第一方向的第三方向上从所述第一部分延伸，所述第二部分在所述输入信号线下交叉。
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