JP5555685B2 - 磁気スタックおよびメモリセル、ならびにセルを製造する方法 - Google Patents
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Description
要約
本発明のさまざまな実施形態は、概して、横方向磁気ピニング層を用いて構成される不揮発性メモリセルに向けられる。
本発明のさまざまな実施形態は、概して、横方向磁気ピニング層を用いて構成される不揮発性メモリセルに向けられる。
さまざまな実施形態に従えば、磁気自由層は、非磁気スペーサ層によって反強磁性層（ＡＦＭ）から横方向に分離されるとともに、磁気トンネル接合によって合成反強磁性層（ＳＡＦ）から内側に分離される。ＡＦＭは、磁気トンネル接合を超えて横方向に伸延するＳＡＦのピニング領域との接触を通じてＳＡＦの磁化を固定する。
本発明のさまざまな実施形態を特徴付けるこれらおよび他の多くの特徴および利点は、以下の詳細な議論および添付の図面に照らして理解することができる。
詳細な説明
本開示は、概して、スピントルクランダムアクセスメモリ（ＳＴＲＡＭ）セルのような、不揮発性メモリセルに関する。ソリッドステート不揮発性メモリは、フォームファクタを低減しつつ、信頼性のあるデータ記憶および高速データ転送を提供することを狙った、開発中の技術である。しかしながら、低い全体のデータ容量をもたらす大スイッチング電流、低動作マージン、および低面積密度のような、ソリッドステートセルに関連するいくつかの問題は、実際的な用途を抑制する。最近の試みにおいては、高揮発性は、セルのトンネル磁気抵抗（ＴＭＲ）効果を低下させることによって、ソリッドステートセルをさらに苦しめ、それはセルの読出可能性（readability）および書込可能性（writeability）を低減させる。
本開示は、概して、スピントルクランダムアクセスメモリ（ＳＴＲＡＭ）セルのような、不揮発性メモリセルに関する。ソリッドステート不揮発性メモリは、フォームファクタを低減しつつ、信頼性のあるデータ記憶および高速データ転送を提供することを狙った、開発中の技術である。しかしながら、低い全体のデータ容量をもたらす大スイッチング電流、低動作マージン、および低面積密度のような、ソリッドステートセルに関連するいくつかの問題は、実際的な用途を抑制する。最近の試みにおいては、高揮発性は、セルのトンネル磁気抵抗（ＴＭＲ）効果を低下させることによって、ソリッドステートセルをさらに苦しめ、それはセルの読出可能性（readability）および書込可能性（writeability）を低減させる。
したがって、磁気自由層に横方向に配置された反強磁性層（ＡＦＭ）によって磁気的に固定される合成反強磁性（ＳＡＦ）層を有するソリッドステート不揮発性メモリセルは、読出可能性および書込可能性を強化しながら、揮発性を低減する。ＡＦＭの自由層への横方向の配向は、ＡＦＭからの揮発性原子拡散を通して揮発性を同時に増加することなく、セルのＴＭＲを増加するための高温焼鈍を可能にする。このようなＡＦＭの横方向構造は、さまざまなデータ記憶装置における増加された記憶容量をもたらし得る、より小さい全体セル厚さも提供する。
図１は、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置の概略機能ブロック図を提供する。データ記憶装置は、ＰＣＭＣＩＡカードおよびＵＳＢ型外部メモリセル装置のような携帯型不揮発性メモリ記憶装置を含むものとして考えられる。しかしながら、装置１００のそのような特性は、単に特定の実施形態を示すことを目的としているのであって、主張される課題を限定するものではないことが理解されるであろう。
装置１００の上位制御は、適切なコントローラ１０２で実行され、それはプログラム可能であってもよいし、またはハードウェアベースのマイクロコントローラであってもよい。コントローラ１０２は、コントローラインターフェース（Ｉ／Ｆ）回路１０４およびホストＩ／Ｆ回路１０６を介して、ホスト装置と通信する。必要な指令、プログラミング、操作データなどの局部記憶は、ランダムアクセスメモリ（ＲＡＭ）１０８および読み取り専用メモリ（ＲＯＭ）１１０を介して提供される。バッファ１１２は、ホスト装置からの入力書込みデータおよびホスト装置への転送を保留中のリードバックデータを一時的に記憶するように機能する。
（アレイ０〜Ｎで示される）多くのメモリアレイ１１６を含むメモリ空間が１１４に示されるが、必要に応じて、単一のアレイが利用され得ることが理解されるであろう。各アレイ１１６は、選択された記憶容量の半導体メモリのブロックを含む。コントローラ１０２とメモリ空間１１４との間の通信は、メモリ（ＭＥＭ）Ｉ／Ｆ１１８を介して適合される。必要に応じて、オンザフライエラー検出および訂正（ＥＤＣ）エンコーディング動作およびデコーディング動作が、データ転送中にＥＤＣブロック１２０によって実行される。
限定しないが、いくつかの実施形態においては、図１に示されるさまざまな回路は、適切な容器、筐体、および相互接続フィーチャ（明確化のために、個別には図示せず）を有する１つまたはより多くの半導体ダイ上に形成される、シングルチップセットとして配列される。装置を動作させる入力電力は、適切な電力管理回路１２２によって処理され、バッテリ、ＡＣ電源入力などのような適当なソースから供給される。電力は、たとえばＵＳＢ型インターフェースなどの使用を通して、ホストから装置１００へ直接供給されてもよい。
論理ブロックアドレッシング（ＬＢＡ）のような、多くのデータ記憶プロトコルおよびデータ転送プロトコルを利用することができ、それによって、データは、（５１２バイトのユーザデータに加えて、ＥＣＣ、スペアリング、ヘッダ情報などについてのオーバヘッドバイトのような）固定サイズのブロックに配置されかつ記憶される。ホスト指令は、ＬＢＡごとに発行され、装置１００は、対応するＬＢＡ−ＰＢＡ（物理ブロックアドレス）変換を実行して、データが記憶されるべき、または抽出されるべき関連した場所を識別しかつ提供する。
図２は、図１のメモリ空間１１４の選択された局面の概略図を提供する。データは、さまざまな行（ワード）ラインおよび列（ビット）ラインによってアクセス可能な、メモリセル１２４の行および列の配列として記憶される。セルの実際の構造およびそれ上のアクセスラインは、所与の用途の要件に依存する。しかしながら、一般的に、さまざまな制御ラインが、個々のセルの値のそれぞれの書込みおよび読出しを、選択的に可能および不可能にするイネーブルラインを一般的に含むことが理解されるであろう。
制御ロジック１２６は、マルチラインバス経路１２９，１３０，１３２に沿って、データ、アドレッシング情報、および制御／状態値をそれぞれ受信しかつ転送する。Ｘデコーダ回路１３４およびＹデコーダ回路１３６は、適切なセル１２４にアクセスするための、適切な切換えおよび他の機能を提供する。書込回路１３８は、セル１２４へデータを書込むための書込動作を実行するように動作する回路要素を表わし、読出回路１４０は、セル１２４からのリードバックデータを取得するように対応して動作する。転送されたデータおよび他の値の局部バッファリングは、１つまたはより多くの局部レジスタ１４４を介して提供される。この時点において、図２の回路は、実際には単に例に過ぎず、多くの代替的な構造が、必要に応じ、所与の用途の要件に応じて容易に採用され得ることが理解されるであろう。
データは、図３に概略的に示されるように、個別のメモリセル１２４へ書込まれる。一般的に、書込電源１４６は、（電流、電圧、磁化などの形態の）必要な入力を印加して、メモリセル１２４を所望の状態に構成する。図３は、ビット書込動作の代表的な図に過ぎないことが理解され得る。書込電源１４６、メモリセル１２４、および基準ノード１４８の構成は、適切に操作されて、各セルへの選択された論理状態の書込みを可能とする。
以下に説明されるように、いくつかの実施形態においては、メモリセル１２４は、修正されたＳＴＲＡＭ構造を採用し、その場合においては、書込電源１４６は、メモリセル１２４を通って、接地のような適当な基準ノード１４８へ接続される電流ドライバとして特徴付けられる。書込電源１４６は、メモリセル１２４内の磁気材料を通して動かされることによってスピン偏極される電力の流れを提供する。結果として得られる偏極されたスピンの回転は、メモリセル１２４の磁気モーメントを変化させるトルクを生成する。
磁気モーメントに応じて、セル１２４は、相対的に低い抵抗（ＲL）または相対的に高い抵抗（ＲH）のいずれかをとり得る。限定しないが、例示的なＲLの値は、約１００オーム（Ω）くらいの範囲内であり、一方、例示的なＲHの値は、約１００ＫΩくらいの範囲であり得る。これらの値は、後続の書込動作によって状態が変化されるときまで、個別のセルによって維持される。限定しないが、本実施例においては、高抵抗値（ＲH）はセル１２４によって論理１の記憶を示し、低抵抗値（ＲL）は論理０の記憶を示すことが企図される。
各セル１２４に記憶された論理ビット値は、図４によって示されるような態様で決定することができる。読出電源１５０が、適切な入力（たとえば、選択された読出電圧）をメモリセル１２４に印加する。セル１２４を流れる読出電流ＩRの量は、セルの抵抗（ＲLまたはＲHのそれぞれ）の関数である。メモリセルにわたる電圧降下（電圧ＶMC）が、経路１５２を介して、比較器（センスアンプ）１５４の正側（＋）入力によって検出される。（電圧基準ＶREFのような）適当な基準が、基準源１５６から比較器１５４の負側（−）入力へ供給される。
メモリセル１２４にわたる電圧降下ＶMCが、セルの抵抗がＲLに設定されるとＶREF値より低くなり、セルの抵抗がＲHに設定されると電圧降下ＶMCがＶREF値より高くなるように、電圧基準ＶREFがさまざまな実施形態から選択され得る。このように、比較器１５４の出力電圧レベルは、メモリセル１２４によって記憶された論理ビット値（０または１）を示す。
図５は、本発明のさまざまな実施形態に従う不揮発性メモリスタック１６０を概略的に示す。スタック１６０は、トンネル接合１６４、上部電極１６６、および非磁気スペーサ層１６８のそれぞれの間に配置された磁気自由層１６２を有する。トンネル接合１６４は、幅１７０で配向され、接触的に隣接する下部電極１７６によって共有される幅１７４を有する合成反強磁性（ＳＡＦ）層１７２の内側部に取付けられる。
図示されるように、上部電極１６６および自由層１６２の各々は、トンネル接合の幅１７０より短い幅１７８を有する。このような幅の差は、Ｘ軸に沿って測定されるような、横方向に隣接する反強磁性層（ＡＦＭ）１８０から自由層１６２を分離するスペーサ層１６８を収容する。ＡＦＭ１８０は、トンネル接合幅１７０とＳＡＦ幅１７４との間の幅の差１８４によって定められるＳＡＦ１７２のピニング領域１８２との接触を通してＳＡＦ１７２の磁化を固定する磁気交換バイアスを提供する。ピニング領域１８２のそのような横方向の配置は、ＡＦＭ層１８０が、Ｙ軸に沿って測定されるように、スタック１６０にいかなる厚みも追加することなく、自由層１６２の両横側に配置されることを可能にする。
動作中、自由層１６２は、正極または負極のような層１６２における磁化方向を設定する予め定められたプログラミング電流に磁気的に応答する。このような磁化方向は、磁気的に非応答のＳＡＦ層１７２と関連して、スタック１６０へ記憶されるべき（０または１のような）論理状態を提供するＴＭＲ効果を生成するように機能する。トンネル接合１６４によって、引き続いて、ＳＡＦ１７２および自由層１６２の磁化方向が、プログラムされた論理状態として読み出すことができるＴＭＲ効果を生成するように相互作用する。
スタック１６０の機能は、ＴＭＲ効果を増加することによって強化することができ、それは、プログラムされた論理状態と、自由層１６２の磁化方向を設定および切換えるために必要なより低いプログラミング電流との間における、より大きな磁化の差に対応する。ＴＭＲ効果は、焼鈍を通じて上昇された温度にさらされることによって増加するし得る。しかしながら、そのような焼鈍はＡＦＭ１８０の原子反強磁性移動（migration）を通して、ＳＡＦ１７２および自由層１６２の磁化の揮発性を増加することによってスタック１６０に悪影響を及ぼし得る。
図５のメモリスタック１６０では、焼鈍は、ＳＡＦ１７２および自由層１６２に対するＡＦＭ１８０の横方向の配置のために、揮発性を増加させることなく生じ得る。つまり、非磁気スペーサ層１６８によるＡＦＭ１８０と自由層１６２との分離は、ＡＦＭ１８０の横方向取り付けをピニング領域１８２に沿ってＳＡＦ１７２に結合し、ＳＡＦ１７２および自由層１６２への揮発性ＡＦＭ原子の移動を低減する。結果として、スタック１６０は、低磁気揮発性を併用した焼鈍によって、強化されたＴＭＲ効果を通して、より大きな読出可能性および書込可能性を有し得る。
図６は、さまざまな実施形態にしたがって構築された例示的な不揮発性メモリセルの等角図を示す。磁気自由層１９２が、ＭｇＯのトンネル接合１９４に取付けられ、それは、有利にも、自由層１９２をＳＡＦ３層１９６により近接させる、低減された厚さを有するＴＭＲを生成することに寄与し得る。自由層１９２およびＳＡＦ３層１９６の各々は、上部電極１９８および下部電極２００にそれぞれ取付けられ、それらの電極は、限定されないが、ＴａおよびＣｕのような、せる１９０に電流を伝達することができる、さまざまな電流導通材料であり得る。
ＳＡＦ３層１９６は、示されているように、一対の強磁性層２０４の間に配置された、Ｒｕのような結合スペーサ層２０２を有し、それは、ＮｉおよびＣｏのような金属、ＣｏＦｅおよびＮｉＦｅのような合金、およびＣｏＦｅＢのような高偏極比化合物には限定されない、さまざまな材料であり得る。このような強磁性層２０４は、ＡＦＭ２０８からのＳＡＦ１９６のピニング領域２０６に沿って与えられる交換バイアスに磁気的に応答し、それは、ＰｔＭｎおよびＩｒＭｎのような、任意の反強磁性的に順序付けられた材料であり得る。
しかしながら、マンガンは特に揮発性であり、焼鈍時に原子がセルを通して容易に拡散することが観測された。したがって、ＡＦＭ２０８からの拡散は、ＡＦＭ２０８へのＳＡＦ１９６の制限された取り付けによって抑制される。言い換えれば、ピニング領域２０６の制限された表面積は、マンガン原子がセル１９０を通して拡散すること、および磁気揮発性を増加することを抑制する。拡散は、自由層１９２および上部電極１９８からＡＦＭ２０８を物理的および磁気的に分離する非磁気スペーサ層２１０によって、さらに抑制される。
このように、セル１９０は、Ｍｎ原子の最小移動を有するＴＭＲ強化焼鈍、およびＳＡＦ１９６の磁化を固定する交換バイアスを生成するＡＦＭ２０８の能力の維持を受ける。読出電流または書込電流がセル１９０を通して伝達されると、薄いＭｇＯトンネル接合１９４、横方向ＡＦＭ２０８配向、および焼鈍の結合は、より薄いセルにおける高められたＴＭＲ効果を可能とし、それは、データ記憶装置において、論理状態間のより高いマージン、より低いプログラミング電流、および増加された面積密度をもたらす。
図７には、図６のＳＡＦの位置に単一の強磁性固定層２１２を有する他の例示的なセル２１０が示される。図６のセル１９０の動作と同様に、セル２１０は、横方向に堆積されたＡＦＭ層２１４を有する強磁性固定層２１２の磁化を固定する。単一の強磁性固定層２１２の使用によって、セル２１０について、焼鈍中の揮発性原子の拡散を抑止し、かつ増加されたＴＭＲ効果を通して読出可能性および書込可能性を強化しながら、セル１９０に対して低減された厚みを有するようにできる。
セル２１０は、単に例示に過ぎず、図７に示される構成には限定されない。実際に、必要に応じて、セル２１０のサイズ、形状、材料、および動作についてのさまざまな修正が意図され得る。図示されるように、１つのこのような修正は、自由層２２２および上部電極２２４の幅２２０の２倍と等しいまたはより大きい幅２１８への、固定層２１２および下部電極２１６の拡張であり得る。このような構成は、相対的に大きなピニング領域２２６を与え、それは結果として、ＡＦＭ層２１４と固定層２１２との間の表面積およびピニング接続を増加する。
さらに、トンネル接合２３０の幅２２８は、ＡＦＭ２１４と自由層２２２との間の、ＮｉＯのような非磁気スペーサ材料２３２の増加された量を提供して、自由層２２２の磁気自由度を保護するように修正され得る。さらに他の修正においては、ＡＦＭ２１４が除去されるとともに、固定層２１２が、予め定められた磁化方向を個々に維持する非対称ＳＡＦに置き換えられ得る。セル２１０についてのさまざまな修正は、構造および動作を変化させるが、固定層２１２に対するＡＦＭ２１４の横方向配向および接続は、焼鈍中の揮発性原子拡散の抑制剤（inhibitor）を維持し、それは、増加されたＴＭＲおよび改善されたセル２１０機能を可能とする。
本発明のさまざまな実施形態に従う例示的なメモリセルを形成するセル製造ルーチン２４０および対応する図示的表現が、図８に概略的に示される。まず、ステップ２４２にて、予め定められた数の層が、少なくとも２つの幅で堆積される。さまざまな層の順序、数および厚さは限定されないが、磁気積層（スタック）３４２は、ステップ２４２からもたらされる例を示しており、それにおいて、下部電極、ＳＡＦおよびトンネル接合は第１の幅を有し、一方、自由層および上部電極はより小さい第２の幅を共有する。
そして、ステップ２４４は、前に堆積された層の上にマスク層を堆積し、上部を包み込む。スタック３４４は、いくつかの実施形態においては、ＮｉＯのような絶縁材料である、そのようなマスク層の例を視覚的に提供する。堆積されたマスク層およびトンネル接合は、その後、スタック３４６に示されるように、自由層について選択された量のマスク層が維持されるような予め定められたパターンで除去される。スタック３４６は、自由層およびＳＡＦの横側のピニング領域を定めるためにトンネル接合が除去されることも、さらに示している。
ステップ２４８にて、ＡＦＭ材料が、前で定められたピニング領域上にＳＡＦが少なくとも接触するように、既存の磁気スタック上に堆積される。ＡＦＭ層の形状および材料は限定されないが、サンプル構成がスタック３４８によって与えられ、それは、ＡＦＭ材料がＳＡＦの上面および側面を包み込むことを示している。ルーチン２４０が進められ、ステップ２５０にて、ＡＦＭ材料の一部が、ＡＦＭを上部電極から分離する予め定められたパターンで除去される。ステップ２５０は、ＡＦＭ材料を除去するための切削動作のために呼び出されるが、スタック３５０と同様のスタックを製造するために研磨およびエッチングのようなさまざまな処理を用いることができるので、このような動作は必要とされずまたは限定されない。
形成および成形されたセルのさまざまな要素の層を用いて、ステップ２５２は、上昇された温度および面内磁場の存在下で、その構造の焼鈍を行なう。上述のように、ＡＦＭ材料の横配置は、焼鈍中にＳＡＦへの揮発性反強磁性原子の最小拡散を可能とする。スタック３５２は、焼鈍がセルの以前の構造を維持していることは示すが、焼鈍が、自由層、ＳＡＦ、およびトンネル接合の間における相互作用のＴＭＲ効果を強化することは図示できない。最後に、ステップ２５４にて、ビットラインが上部電極上に堆積され、セルへの読出電流および書込電流を導く導電経路を提供する。ステップ２５４は、ビットライン材料の堆積または成長のために、上部電極の上表面を準備する複数のサブステップを有し得る。スタック３５４は、特定の磁化方向にプログラムすることができるとともに、再プログラムされるまでその方向を維持することができる、ステップ２５４からの完成したセルを概略的に図示する。
製造ルーチン２４０は、図８に示されたステップ、および対応する例示的な磁気スタックには限定されないことに注意すべきである。必要に応じて、さまざまなステップが、修正または省略でき、一方、新しいステップを追加することができる。例として、ステップ２４２は、スタック３４２に示されるＳＡＦに代えて単一の強磁性層の堆積を含むように修正されてもよい。また、ステップ２５２および対応するスタック３５２が、データを記憶するためのアレイ内に実装されることが可能な完成したセルであるので、ステップ２５４は省略してもよい。
当業者によって理解されるように、本明細書に示されたさまざまな実施形態は、メモリセル効率および複雑性の双方においての利点を提供する。焼鈍を通してメモリセルのＴＭＲ効果を強化する能力は、結果として、動作マージンを増加しながら、より低いプログラミング電流を必要とする。さらに、ＡＦＭ層の横方向配置は、焼鈍中のＡＦＭ原子拡散に関連する磁気揮発性によるエラーの数が低減された、より薄いメモリ装置構造を可能とする。しかしながら、本明細書で言及されたさまざまな実施形態は、多くの潜在的な用途を有し、電子媒体またはデータ記憶装置のタイプの特定の分野に限定されないことが理解されるであろう。
本発明のさまざまな実施形態の多くの特徴および利点が、本発明のさまざまな実施形態の構造および機能の詳細とともに上記の説明に記載されるけれども、この詳細な説明はほんの例示的なものに過ぎず、詳細において、特に本発明の原理の範囲内で部品の構造および配列の点において、添付の特許請求の範囲に表現された語句の広く一般的な意味によって示される全範囲までの変更がなされても良いことが理解されるべきである。
１００ 装置、１０２ コントローラ、１０４ 制御Ｉ／Ｆ回路、１０６ ホストＩ／Ｆ回路、１１２ バッファ、１１４ メモリ空間、１１６ メモリアレイ、１１８ ＭＥＭ Ｉ／Ｆ、１２０ ＥＤＣブロック、１２２ 電力管理回路、１２４，１９０，２１０ メモリセル、１２６ 制御ロジック、１２９，１３０，１３２ マルチラインバス経路、１３４ Ｘデコーダ回路、１３６ Ｙデコーダ回路、１３８ 書込回路、１４０ 読出回路、１４４ 局部レジスタ、１４６ 書込電源、１４８ 基準ノード、１５０ 読出電源、１５２ 経路、１５４ 比較器、１５６ 基準源、１６０，３４２，３４４，３４６，３４８，３５０，３５２，３５４ メモリスタック、１６２，１９２，２２２ 自由層、１６４，１９４，２３０ トンネル接合、１６６，１９８，２２４ 上部電極、１６８ スペーサ層、１７２ ＳＡＦ層、１７６，２００，２１６ 下部電極、１８０，２１４ ＡＦＭ層、１８２，２０６、２２６ ピニング領域、１９６ ＳＡＦ３層、２０２ 結合スペーサ層、２０４ 強磁性層、２１０ 非磁気スペーサ層、２１２ 固定層、２３２ 非磁気スペーサ材料。
Claims (15)
- 磁気スタックであって、
下から順番に積層される、下部電極と、合成反強磁性層（ＳＡＦ）と、磁気トンネル接合と、磁気自由層と、上部電極とを備え、
前記磁気トンネル接合、前記磁気自由層および前記上部電極の横方向に配置されて、前記磁気トンネル接合を超えて横方向に伸延する前記ＳＡＦのピニング領域との接触を通じて、前記ＳＡＦの磁化を固定する反強磁性層（ＡＦＭ）と、
前記磁気自由層および前記上部電極から、前記反強磁性層（ＡＦＭ）を物理的かつ磁気的に分離するための非磁気スペーサ層とを備えた磁気スタック。 - トンネル磁気抵抗効果は、昇温および面内磁場の存在下における焼鈍を通して増加される、請求項１に記載の磁気スタック。
- 前記ピニング領域は、焼鈍中に、揮発性ＡＦＭ原子の拡散を抑制する、請求項１に記載の磁気スタック。
- 前記磁気自由層は、第１の幅を有し、
前記磁気トンネル接合は、第２の幅を有し、
前記ＳＡＦは、第３の幅を有し、
前記ピニング領域は、前記第２の幅と前記第３の幅との差によって定められる、請求項１に記載の磁気スタック。 - 前記ピニング領域は、前記磁気自由層の横方向の両側に配置される、請求項１に記載の磁気スタック。
- 磁気スタックであって、
下から順番に積層される、下部電極と、単一の強磁性層と、磁気トンネル接合と、磁気自由層と、上部電極とを備え、
前記磁気トンネル接合、前記磁気自由層および前記上部電極の横方向に配置されて、前記磁気トンネル接合を超えて横方向に伸延する前記単一の強磁性層のピニング領域との接触を通じて、前記単一の強磁性層の磁化を固定する反強磁性層（ＡＦＭ）と、
前記磁気自由層および前記上部電極から、前記反強磁性層（ＡＦＭ）を物理的かつ磁気的に分離するための非磁気スペーサ層とを備えた磁気スタック。 - 前記ＡＦＭは、マンガン化合物である、請求項１に記載の磁気スタック。
- 前記マンガン化合物は、ＩｒＭｎである、請求項７に記載の磁気スタック。
- 前記磁気スタックは不揮発性であり、スピン偏極電流を用いて前記磁気自由層に論理状態がプログラムされる、請求項１に記載の磁気スタック。
- 下から順番に積層される、下部電極と、合成反強磁性層（ＳＡＦ）と、磁気トンネル接合と、磁気自由層と、上部電極とを提供するステップと、
前記磁気トンネル接合、前記磁気自由層および前記上部電極の横方向に反強磁性層（ＡＦＭ）を提供するステップと、
前記磁気自由層および前記上部電極から、前記反強磁性層（ＡＦＭ）を物理的かつ磁気的に分離するための非磁気スペーサ層を提供するステップと、
前記ＡＦＭを用いて、前記磁気トンネル接合を超えて横方向に伸延する前記ＳＡＦのピニング領域との接触を通じて、前記ＳＡＦの磁化を固定するステップとを備える、方法。 - 前記ＡＦＭは、交換バイアス場を用いて前記ＳＡＦを固定する、請求項１０に記載の方法。
- 前記ＳＡＦは、前記磁気自由層の幅の少なくとも２倍の長さの幅を有する、請求項１０に記載の方法。
- 前記ピニング領域は、前記磁気トンネル接合の側面部を除去することによって形成される、請求項１０に記載の方法。
- メモリセルであって、
下から順番に積層される、下部電極と、合成反強磁性層（ＳＡＦ）と、磁気トンネル接合と、磁気自由層と、上部電極とを備え、前記磁気自由層は、第１の幅を有し、前記磁気トンネル接合は、前記第１の幅よりも大きい第２の幅を有し、前記合成反強磁性層（ＳＡＦ）は、少なくとも前記第１の幅の２倍である第３の幅を有し、
前記磁気トンネル接合、前記磁気自由層および前記上部電極の横方向に配置されて、前記磁気トンネル接合を超えて横方向に伸延する前記ＳＡＦのピニング領域との接触を通じて、前記ＳＡＦの磁化を固定する反強磁性層（ＡＦＭ）と、
前記磁気自由層および前記上部電極から、前記反強磁性層（ＡＦＭ）を物理的かつ磁気的に分離するための非磁気スペーサ層とを備え、
前記ピニング領域は、昇温および面内磁場の存在下における焼鈍中に、ＡＦＭ原子の拡散を抑制する、メモリセル。 - 前記ＡＦＭ原子の拡散の抑制は、前記ＳＡＦの磁気安定性を増加し、
前記焼鈍は、前記メモリセルについてのトンネル磁気抵抗を増加する、請求項１４に記載のメモリセル。
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