JP2023042247A - メモリデバイス - Google Patents
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Abstract
【課題】メモリデバイスの特性を向上する。【解決手段】実施形態のメモリデバイスは、第１及び第２の配線５０，５１との間に設けられ、スイッチング素子２と磁気抵抗効果素子１とを含むメモリセルＭＣと、を含む。磁気抵抗効果素子１は、第１及び第２の電極１９Ａ，１９Ｂ間の非磁性層１２と、第１の電極１９Ａと非磁性層１２との間の第１の磁性層１１と、第２の電極１９Ｂと非磁性層１２との間の第２の磁性層１３と、第２の電極と第２の磁性層との間の第１の層１７と、を含む。第１の層１７は、マグネシウム、遷移金属及びランタノイドの中から選択される少なくとも１つと、酸素とを含む。第１の方向における第１の層１７の第１の寸法ｔ１は、第１の方向における非磁性層１２の第２の寸法ｔ２の１．１倍以上、２倍以下である。【選択図】 図６
Description
本発明の実施形態は、メモリデバイスに関する。
可変抵抗素子（例えば、磁気抵抗効果素子）をメモリ素子として用いたメモリデバイスが、知られている。メモリデバイスの特性を向上するために、メモリデバイスに関する様々な技術の研究及び開発が、推進されている。
メモリデバイスの特性を向上する。
実施形態のメモリデバイスは、基板の第１の面に対して垂直な第１の方向において前記基板の上方に設けられた第１の配線と、前記基板と前記第１の配線との間に設けられた第２の配線と、前記第１の配線と前記第２の配線との間に設けられ、前記第１の方向に配列されたスイッチング素子と磁気抵抗効果素子とを含むメモリセルと、を含み、前記磁気抵抗効果素子は、第１の電極と、前記第１の方向において前記第１の電極の上方に設けられた第２の電極と、前記第１の電極と前記第２の電極との間に設けられた非磁性層と、前記第１の電極と前記非磁性層との間に設けられた第１の磁性層と、前記第２の電極と前記非磁性層との間に設けられた第２の磁性層と、前記第２の電極と前記第２の磁性層との間に設けられた第１の層と、を含み、前記第１の層は、マグネシウム、遷移金属及びランタノイドの中から選択される少なくとも１つと、酸素とを含み、前記第１の方向における前記第１の層の第１の寸法は、前記第１の方向における前記非磁性層の第２の寸法の１．１倍以上、２倍以下である。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
以下の各実施形態において、同一の複数の構成要素（例えば、回路、配線、各種の電圧及び信号など）に関して、参照符号の末尾に、区別化のための数字／英字を付す場合がある。末尾に区別化のための数字／英字を伴った参照符号を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
以下の各実施形態において、同一の複数の構成要素（例えば、回路、配線、各種の電圧及び信号など）に関して、参照符号の末尾に、区別化のための数字／英字を付す場合がある。末尾に区別化のための数字／英字を伴った参照符号を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１１を参照して、実施形態のメモリデバイスについて説明する。
（１）第１の実施形態
図１乃至図８を参照して、第１の実施形態のメモリデバイスについて、説明する。
図１乃至図１１を参照して、実施形態のメモリデバイスについて説明する。
（１）第１の実施形態
図１乃至図８を参照して、第１の実施形態のメモリデバイスについて、説明する。
［ａ］構成例
図１乃至図７を参照して、実施形態のメモリデバイスの構成例について、説明する。
図１乃至図７を参照して、実施形態のメモリデバイスの構成例について、説明する。
（ａ－１）全体構成
図１は、本実施形態のメモリデバイスの構成例を示す図である。
図１は、本実施形態のメモリデバイスの構成例を示す図である。
図１に示されるように、本実施形態のメモリデバイス１００は、メモリデバイス１００の外部のデバイス（以下では、外部デバイスとよばれる）９００に接続されている。
外部デバイス９００は、メモリデバイス１００に、コマンドＣＭＤ、アドレスＡＤＲ、及び制御信号ＣＮＴを、送る。データＤＴが、メモリデバイス１００と外部デバイス９００との間で転送される。外部デバイス９００は、書き込み動作時に、メモリデバイス１００内に書き込まれるデータ（以下では、書き込みデータとよばれる）を、メモリデバイス１００に送る。外部デバイス９００は、読み出し動作時に、メモリデバイス１００から読み出されたデータ（以下では、読み出しデータとよばれる）をメモリデバイス１００から受ける。
本実施形態のメモリデバイス１００は、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、書き込み回路１４０、読み出し回路１５０、電圧生成回路１６０、入出力回路１７０、及び制御回路１８０を含む。
メモリセルアレイ１１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬを含む。
複数のメモリセルＭＣのそれぞれは、メモリセルアレイ１１０内の複数のロウ及び複数のカラムのそれぞれに対応付けられている。各メモリセルＭＣは、複数のワード線ＷＬのうち対応する１つに接続される。各メモリセルＭＣは、複数のビット線ＢＬのうち対応する１つに接続される。
複数のメモリセルＭＣのそれぞれは、メモリセルアレイ１１０内の複数のロウ及び複数のカラムのそれぞれに対応付けられている。各メモリセルＭＣは、複数のワード線ＷＬのうち対応する１つに接続される。各メモリセルＭＣは、複数のビット線ＢＬのうち対応する１つに接続される。
ロウ制御回路１２０は、ワード線ＷＬを介してメモリセルアレイ１１０に接続される。ロウ制御回路１２０は、アドレスＡＤＲにおけるメモリセルアレイ１１０のロウアドレス（又はロウアドレスのデコード結果）を受ける。ロウ制御回路１２０は、ロウアドレスのデコード結果に基づいて、複数のワード線ＷＬを制御する。これによって、ロウ制御回路１２０は、複数のワード線ＷＬ（複数のロウ）のそれぞれを、選択状態又は非選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬとよばれ、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬとよばれる。
カラム制御回路１３０は、ビット線ＢＬを介してメモリセルアレイ１１０に接続される。カラム制御回路１３０は、アドレスＡＤＲにおけるメモリセルアレイ１１０のカラムアドレス（又はカラムアドレスのデコード結果）を受ける。カラム制御回路１３０は、カラムアドレスのデコード結果に基づいて、複数のビット線ＢＬを制御する。これによって、カラム制御回路１３０は、複数のビット線ＢＬ（複数のカラム）のそれぞれを選択状態又は非選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬとよばれ、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬとよばれる。
書き込み回路１４０は、メモリセルＭＣへのデータの書き込みを行う。書き込み回路１４０は、選択ワード線ＷＬ及び選択ビット線ＢＬのそれぞれに、データの書き込みのための電圧（又は電流）を供給する。これによって、或る書き込み電圧（又は、書き込み電流）が、選択されたメモリセルＭＣに供給される。書き込み回路１４０は、複数の書き込み電圧のうち書き込みデータに応じたいずれか１つを、選択されたメモリセルＭＣに供給できる。例えば、複数の書き込み電圧のそれぞれは、書き込みデータに応じた極性（バイアス方向）を有する。例えば、書き込み回路１４０は、書き込みドライバ（図示せず）及び書き込みシンク（図示せず）などを含む。
読み出し回路１５０は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１５０は、選択されたメモリセルＭＣから選択ビット線ＢＬに出力された信号を増幅する。読み出し回路１５０は、増幅された信号に基づいて、メモリセルＭＣ内のデータを判別する。例えば、読み出し回路１５０は、プリアンプ（図示せず）、センスアンプ（図示せず）、読み出しドライバ（図示せず）及び読み出しシンク（図示せず）などを含む。
電圧生成回路１６０は、外部デバイス９００から提供された電源電圧を用いて、メモリセルアレイ１１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６０は、書き込み動作に用いられる種々の電圧を生成する。電圧生成回路１６０は、生成した電圧を、書き込み回路１４０に出力する。例えば、電圧生成回路１６０は、読み出し動作に用いられる種々の電圧を生成する。電圧生成回路１６０は、生成した電圧を、読み出し回路１５０に出力する。
入出力回路１７０は、メモリデバイス１００と外部デバイス９００と間の各種の信号ＡＤＲ，ＣＭＤ，ＣＮＴ，ＤＴのインターフェイス回路として機能する。入出力回路１７０は、外部デバイス９００からのアドレスＡＤＲを、制御回路１８０に転送する。入出力回路１７０は、外部デバイス９００からのコマンドＣＭＤを、制御回路１８０に転送する。入出力回路１７０は、種々の制御信号ＣＮＴを、外部デバイス９００と制御回路１８０との間で転送する。入出力回路１７０は、外部デバイス９００からの書き込みデータＤＴを書き込み回路１４０に転送する。入出力回路１７０は、読み出し回路１５０からのデータＤＴを、読み出しデータとして外部デバイス９００に転送する。
制御回路（シーケンサ、ステートマシン、内部コントローラともよばれる）１８０は、コマンドＣＭＤをデコードする。制御回路１８０は、コマンドＣＭＤのデコード結果及び制御信号ＣＮＴに基づいて、メモリデバイス１００内のロウ制御回路１２０、カラム制御回路１３０、書き込み回路１４０、読み出し回路１５０、電圧生成回路１６０、及び入出力回路１７０の動作を制御する。制御回路１８０は、アドレスＡＤＲをデコードする。制御回路１８０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１２０及びカラム制御回路１３０などに送る。例えば、制御回路１８０は、コマンドＣＭＤ及びアドレスＡＤＲを一時的に記憶するレジスタ回路（図示せず）を含む。尚、レジスタ回路、コマンドＣＭＤのデコードのための回路（コマンドデコーダ）、及びアドレスＡＤＲのデコードのための回路（アドレスデコーダ）が、制御回路１８０の外部において、メモリデバイス１００内に設けられてもよい。
（ａ－２）メモリセルアレイ
図２乃至図５を参照して、本実施形態のメモリデバイスにおける、メモリセルアレイの構成例について、説明する。
図２乃至図５を参照して、本実施形態のメモリデバイスにおける、メモリセルアレイの構成例について、説明する。
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す等価回路図である。
図２に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１１０内においてマトリクス状に配置されている。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｉ－１＞）のうち対応する１つ、及び、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞，・・・，ＷＬ＜ｊ－１＞）のうち対応する１つ、に接続されている。ｉ及びｊは、２以上の整数である。
図２に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１１０内においてマトリクス状に配置されている。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｉ－１＞）のうち対応する１つ、及び、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞，・・・，ＷＬ＜ｊ－１＞）のうち対応する１つ、に接続されている。ｉ及びｊは、２以上の整数である。
各メモリセルＭＣは、メモリ素子１及びセレクタ２を含む。
メモリ素子１は、例えば、可変抵抗素子である。メモリ素子１の抵抗状態は、供給された電圧（又は電流）によって、複数の抵抗状態（例えば、低抵抗状態及び高抵抗状態）のうちいずれか１つの抵抗状態に変わる。メモリ素子１は、その素子１の抵抗状態とデータ（例えば、“０”データ及び“１”データ）との関連付けによって、データを記憶できる。
セレクタ２は、メモリセルＭＣの選択素子として機能する。セレクタ２は、対応するメモリ素子１に対するデータの書き込み時及び対応するメモリ素子１からのデータの読み出し時において、メモリ素子１に対する電圧（又は電流）の供給を制御する機能を有する。
例えば、セレクタ２は、２端子型のスイッチング素子である。例えば、セレクタ２としてのこのスイッチング素子２の２端子間に印加される電圧がスイッチング素子２の閾値電圧未満である場合、スイッチング素子２は、オフ状態（高抵抗状態、電気的に非導通状態）に変わる。スイッチング素子２の２端子間に印加される電圧がスイッチング素子２の閾値電圧以上である場合、スイッチング素子２は、オン状態（低抵抗状態、電気的に導通状態）に変わる。２端子型のスイッチング素子２は、印加される電圧がどちらの極性（例えば、正の極性及び負の極性）であっても、上述の機能を有していてもよい。
スイッチング素子２は、メモリセルＭＣ内に印加される電圧の極性（メモリセルＭＣ内を流れる電流の方向）に依らずに、メモリセルＭＣに印加される電圧の大きさに応じて、メモリセルＭＣ内に電流を流すか流さないかを切り替えることが可能である。
スイッチング素子２は、メモリセルＭＣ内に印加される電圧の極性（メモリセルＭＣ内を流れる電流の方向）に依らずに、メモリセルＭＣに印加される電圧の大きさに応じて、メモリセルＭＣ内に電流を流すか流さないかを切り替えることが可能である。
このスイッチング素子２は、他にも、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素をさらに含んでもよい。
尚、セレクタ２としての２端子型のスイッチング素子２は、例えば、ドーパント（不純物）を含む絶縁体を含んでもよい。絶縁体に添加されるドーパントは、絶縁体内における電気伝導に寄与する不純物である。このスイッチング素子２に用いられる絶縁体の一例は、酸化シリコンである。スイッチング素子２の材料が酸化シリコンである場合、酸化シリコンに添加されるドーパントは、リン又はヒ素である。尚、スイッチング素子２の酸化シリコンに添加されるドーパントの種類は、上述の例に限定されない。
尚、セレクタ２としての２端子型のスイッチング素子２は、例えば、ドーパント（不純物）を含む絶縁体を含んでもよい。絶縁体に添加されるドーパントは、絶縁体内における電気伝導に寄与する不純物である。このスイッチング素子２に用いられる絶縁体の一例は、酸化シリコンである。スイッチング素子２の材料が酸化シリコンである場合、酸化シリコンに添加されるドーパントは、リン又はヒ素である。尚、スイッチング素子２の酸化シリコンに添加されるドーパントの種類は、上述の例に限定されない。
図３乃至図５は、本実施形態のメモリデバイス１００のメモリセルアレイ１１０の構造例を説明するための図である。図３は、メモリセルアレイ１１０の構造例を説明するための鳥瞰図である。図４は、メモリセルアレイ１１０のＹ方向（Ｙ軸）に沿う断面構造を示す模式的な断面図である。図５は、メモリセルアレイ１１０のＸ方向（Ｘ軸）に沿う断面構造を示す模式的な断面図である。
図３乃至図５に示されるように、メモリセルアレイ１１０は、基板９０の上面上に設けられている。
Ｘ方向は、基板９０の上面に対して平行な方向である。Ｙ方向は、基板９０の上面に対して平行で、Ｘ方向に交差する方向である。以下において、基板９０の上面に対して平行な面は、Ｘ－Ｙ平面とよばれる。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。Ｘ方向とＺ方向とからなる面に平行な面は、Ｘ－Ｚ平面とよばれる。Ｙ方向とＺ方向とからなる面に平行な面は、Ｙ－Ｚ平面とよばれる。
Ｘ方向は、基板９０の上面に対して平行な方向である。Ｙ方向は、基板９０の上面に対して平行で、Ｘ方向に交差する方向である。以下において、基板９０の上面に対して平行な面は、Ｘ－Ｙ平面とよばれる。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。Ｘ方向とＺ方向とからなる面に平行な面は、Ｘ－Ｚ平面とよばれる。Ｙ方向とＺ方向とからなる面に平行な面は、Ｙ－Ｚ平面とよばれる。
複数の配線（導電層）５０は、Ｚ方向において、基板９０上の絶縁層９１を介して、基板９０の上面の上方に設けられる。複数の配線５０は、Ｘ方向に沿って並ぶ。各配線５０は、Ｙ方向に沿って延びる。複数の配線５０のそれぞれは、例えば、ビット線ＢＬとして機能する。
複数の配線（導電層）５１は、Ｚ方向において、複数の配線５０の上方に設けられている。複数の配線５１は、Ｙ方向に沿って並ぶ。各配線５１は、Ｘ方向に沿って延びる。複数の配線５１のそれぞれは、例えば、ワード線ＷＬとして機能する。
複数のメモリセルＭＣが、複数の配線５０と複数の配線５１との間に、設けられている。複数のメモリセルＭＣは、Ｘ－Ｙ平面内において、マトリクス状に配列されている。
Ｙ方向に並ぶ複数のメモリセルＭＣは、Ｚ方向において１つの配線５０上に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。
Ｘ方向に並ぶ複数のメモリセルＭＣは、Ｚ方向において１つの配線５１下に設けられている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｘ方向に並ぶ複数のメモリセルＭＣは、Ｚ方向において１つの配線５１下に設けられている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｙ方向に並ぶ２つのメモリセルＭＣ間において、Ｙ方向における或る寸法（間隔）を有するスペースが設けられている。Ｘ方向に並ぶ２つのメモリセルＭＣ間において、Ｘ方向における或る寸法（間隔）を有するスペースが設けられている。メモリセルＭＣ間のＹ方向における間隔は、メモリセルＭＣ間のＸ方向における間隔と実質的に同じである。但し、メモリセルＭＣ間のＹ方向における間隔は、メモリセルＭＣ間のＸ方向における間隔と異なってもよい。
例えば、メモリセルアレイ１１０が図２の回路構成を有する場合、セレクタ２は、Ｚ方向においてメモリ素子１の下方に設けられている。セレクタ２が、メモリ素子１と配線５０との間に設けられている。メモリ素子１が、配線５１とセレクタ２との間に設けられている。
このように、各メモリセルＭＣは、メモリ素子１とセレクタ２との積層体である。このメモリセルＭＣによって、メモリセルアレイ１１０は、積層型の構成を有する。
尚、メモリセルＭＣは、メモリセルアレイ１１０の形成に用いられるプロセス（例えば、エッチング方法）に応じて、テーパー状の断面形状を有する場合がある。
図４及び図５において、絶縁層９１が、複数の配線５０と基板９０との間に設けられた例が示されている。基板９０が半導体基板である場合、１つ以上の電界効果トランジスタ（図示せず）が、基板９０の上面の半導体領域上に設けられてもよい。電界効果トランジスタは、絶縁層９１に覆われる。基板９０上の電界効果トランジスタは、ロウ制御回路１２０などの回路の構成素子である。電界効果トランジスタは、絶縁層９１内のコンタクトプラグ（図示せず）及び配線（図示せず）を介して、メモリセルアレイ１１０に接続される。このように、Ｚ方向におけるメモリセルアレイ１１０の下方に、メモリセルアレイ１１０の動作の制御のための回路が設けられてもよい。尚、基板９０が絶縁性基板であれば、複数の配線５０は、絶縁層９１無しに、基板９０の上面上に直接設けられてもよい。
積層型のメモリセルアレイ１１０の回路構成及び構造は、図２乃至図５に示された例に限定されない。ビット線ＢＬ及びワード線ＷＬに対するメモリ素子１及びセレクタ２の接続関係に応じて、メモリセルアレイ１１０の回路構成及び構造は、適宜変形され得る。例えば、図２の回路構成を有するメモリセルアレイ１１０の構造は、図３乃至図５の例に限定されない。例えば、セレクタ２が、Ｚ方向においてメモリ素子１の上方に設けられてもよい。この場合において、配線５１がビット線ＢＬとして用いられ、配線５０がワード線ＷＬとして用いられる。
（ａ－３）メモリセル
図６は、本実施形態のメモリデバイス１００における、メモリセルＭＣの構成例を模式的に示す断面図である。
図６は、本実施形態のメモリデバイス１００における、メモリセルＭＣの構成例を模式的に示す断面図である。
図６に示されるように、積層体のメモリセルＭＣにおいて、メモリ素子１及びセレクタ２は、Ｚ方向に並んでいる。上述のように、メモリ素子１が、Ｚ方向においてセレクタ２上に設けられている。
例えば、メモリ素子１としての可変抵抗素子は、磁気抵抗効果素子である。この場合において、本実施形態のメモリデバイス１００は、ＭＲＡＭ（Magnetoresistive random access memory）のような磁気メモリである。
＜セレクタの構成例＞
図６に示されるように、セレクタ２が２端子型のスイッチング素子である場合、セレクタ２は、少なくとも、可変抵抗層（以下では、セレクタ層又はスイッチ層とよばれる）２０と２つの電極（導電層）２１Ａ，２１Ｂとを含む。セレクタ層２０は、Ｚ方向において２つの電極２１Ａ，２１Ｂの間に設けられている。セレクタ層２０は、例えば、可変抵抗層である。可変抵抗層を含むセレクタ層２０は、複数の抵抗状態（抵抗値）を有し得る。
図６に示されるように、セレクタ２が２端子型のスイッチング素子である場合、セレクタ２は、少なくとも、可変抵抗層（以下では、セレクタ層又はスイッチ層とよばれる）２０と２つの電極（導電層）２１Ａ，２１Ｂとを含む。セレクタ層２０は、Ｚ方向において２つの電極２１Ａ，２１Ｂの間に設けられている。セレクタ層２０は、例えば、可変抵抗層である。可変抵抗層を含むセレクタ層２０は、複数の抵抗状態（抵抗値）を有し得る。
図６の例において、電極（以下では、下部電極ともよばれる）２１Ａは、Ｚ方向においてセレクタ層２０の下方に設けられ、電極（以下では、上部電極ともよばれる）２１Ｂは、Ｚ方向においてセレクタ層２０の上方に設けられている。例えば、電極２１Ａは、配線５０とセレクタ層２０との間に設けられている。電極２１Ｂは、セレクタ層２０とＭＴＪ素子１との間に設けられている。
セレクタ２は、電極２１Ａを介して、配線５０に接続されている。セレクタ２は、電極２１Ｂを介して、ＭＴＪ素子１に接続されている。
セレクタ２は、電極２１Ａを介して、配線５０に接続されている。セレクタ２は、電極２１Ｂを介して、ＭＴＪ素子１に接続されている。
セレクタ２（メモリセルＭＣ）に印加される電圧に応じて、セレクタ層２０の抵抗状態は、高抵抗状態（非導通状態）又は低抵抗状態（導通状態）になる。セレクタ層２０の抵抗状態が高抵抗状態である場合、セレクタ２は、オフしている。セレクタ層２０の抵抗状態が低抵抗状態である場合、セレクタ２は、オンしている。
メモリセルＭＣが選択状態に設定される場合、セレクタ２がオンするため、セレクタ層２０の抵抗状態は、低抵抗状態となっている。この場合において、セレクタ２は、電圧（又は電流）を、メモリ素子１に供給する。メモリセルＭＣが非選択状態に設定される場合、セレクタ２がオフするため、セレクタ層２０の抵抗状態は、高抵抗状態となっている。この場合において、セレクタ２は、メモリ素子１に対する電圧（又は電流）を、遮断する。
メモリセルＭＣが選択状態に設定される場合、セレクタ２がオンするため、セレクタ層２０の抵抗状態は、低抵抗状態となっている。この場合において、セレクタ２は、電圧（又は電流）を、メモリ素子１に供給する。メモリセルＭＣが非選択状態に設定される場合、セレクタ２がオフするため、セレクタ層２０の抵抗状態は、高抵抗状態となっている。この場合において、セレクタ２は、メモリ素子１に対する電圧（又は電流）を、遮断する。
尚、セレクタ層２０の材料に応じて、セレクタ層２０の抵抗状態の変化は、セレクタ２（メモリセルＭＣ）内を流れる電流（例えば、電流の大きさ）に依存する場合もある。
＜磁気抵抗効果素子の構成例＞
磁気抵抗効果素子１は、２つの磁性層１１，１３と非磁性層１２とを含む。非磁性層１２は、Ｚ方向において２つの磁性層１１，１３の間に設けられている。図６の例において、配線（例えばビット線）５０側から配線（例えばワード線）５１側に向かって、磁性層１１、非磁性層１２、及び磁性層１３の順に、複数の層１１，１２，１３がＺ方向に並んでいる。
磁気抵抗効果素子１は、２つの磁性層１１，１３と非磁性層１２とを含む。非磁性層１２は、Ｚ方向において２つの磁性層１１，１３の間に設けられている。図６の例において、配線（例えばビット線）５０側から配線（例えばワード線）５１側に向かって、磁性層１１、非磁性層１２、及び磁性層１３の順に、複数の層１１，１２，１３がＺ方向に並んでいる。
２つの磁性層１１，１３及び非磁性層１２は、磁気トンネル接合を成す。以下において、磁気トンネル接合を含む磁気抵抗効果素子１は、ＭＴＪ素子１とよばれる。ＭＴＪ素子１における非磁性層１２は、トンネルバリア層とよばれる。
磁性層１１，１３は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及び（又は）ボロン（Ｂ）などを含む強磁性層である。磁性層１１，１３は、単層膜（例えば、合金膜）でもよいし、多層膜（例えば、人工格子膜）でもよい。トンネルバリア層１２は、例えば、酸素及びマグネシウムを含む絶縁層（例えば、酸化マグネシウム層）である。トンネルバリア層１２は、単層膜でもよいし、多層膜でもよい。尚、トンネルバリア層１２は、酸素及びマグネシウム以外の元素をさらに含んでもよい。
本実施形態において、ＭＴＪ素子１は、垂直磁化型の磁気抵抗効果素子である。
例えば、各磁性層１１，１３は、垂直磁気異方性を有する。各磁性層１１，１３の磁化容易軸方向は、磁性層１１，１３の層面（膜面）に対して垂直である。各磁性層１１，１３は、磁性層１１，１３の層面に対して垂直な磁化を有する。各磁性層１１，１３の磁化の方向は、磁性層１１，１３の配列方向（Ｚ方向）に対して平行である。
例えば、各磁性層１１，１３は、垂直磁気異方性を有する。各磁性層１１，１３の磁化容易軸方向は、磁性層１１，１３の層面（膜面）に対して垂直である。各磁性層１１，１３は、磁性層１１，１３の層面に対して垂直な磁化を有する。各磁性層１１，１３の磁化の方向は、磁性層１１，１３の配列方向（Ｚ方向）に対して平行である。
２つの磁性層１１，１３のうち、一方の磁性層は、磁化の向きが可変であり、他方の磁性層は、磁化の向きが不変である。ＭＴＪ素子１は、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、複数の抵抗状態（抵抗値）を有し得る。
図６の例において、磁性層１３の磁化の向きは、可変である。磁性層１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層１３は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層１１は、参照層とよばれる。尚、記憶層１３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。
尚、メモリセルアレイ１１０の回路構成に応じて、参照層がＺ方向においてトンネルバリア層１２の上方に設けられ、記憶層がＺ方向においてトンネルバリア層１２の下方に設けられる場合もある。
図６の例において、磁性層１３の磁化の向きは、可変である。磁性層１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層１３は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層１１は、参照層とよばれる。尚、記憶層１３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。
尚、メモリセルアレイ１１０の回路構成に応じて、参照層がＺ方向においてトンネルバリア層１２の上方に設けられ、記憶層がＺ方向においてトンネルバリア層１２の下方に設けられる場合もある。
本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層１３の磁化の向きを変えるための電流又は電圧がＭＴＪ素子１に供給された場合において、参照層１１の磁化の向きが、供給された電流又は電圧によって電流又は電圧の供給の前後で変化しないことを、意味する。
記憶層１３の磁化の向きが、参照層１１の磁化の向きと同じである場合（ＭＴＪ素子１の磁化配列状態が平行配列状態である場合）、ＭＴＪ素子１の抵抗状態は、第１の抵抗状態である。記憶層１３の磁化の向きが、参照層１１の磁化の向きと異なる場合（ＭＴＪ素子１の磁化配列状態が反平行配列状態である場合）、ＭＴＪ素子１の抵抗状態は、第１の抵抗状態と異なる第２の抵抗状態である。第２の抵抗状態（反平行配列状態）のＭＴＪ素子１の抵抗値は、第１の抵抗状態（平行配列状態）のＭＴＪ素子１の抵抗値より高い。
以下において、ＭＴＪ素子１の磁化配列状態に関して、平行配列状態はＰ状態とも表記され、反平行配列状態はＡＰ状態とも表記される。
以下において、ＭＴＪ素子１の磁化配列状態に関して、平行配列状態はＰ状態とも表記され、反平行配列状態はＡＰ状態とも表記される。
例えば、ＭＴＪ素子１は、２つの電極（導電層）１９Ａ，１９Ｂを含む。磁性層１１，１３及びトンネルバリア層１２は、Ｚ方向において、２つの電極１９Ａ，１９Ｂ間に設けられている。参照層１１は、電極１９Ａとトンネルバリア層１２との間に設けられている。記憶層１３は、電極１９Ｂとトンネルバリア層１２との間に設けられている。
例えば、シフトキャンセル層１４が、ＭＴＪ素子１内に設けられてもよい。この場合において、シフトキャンセル層１４は、参照層１１と電極１９Ａとの間に設けられる。シフトキャンセル層１４は、参照層１１の漏れ磁場の影響を緩和するための磁性層である。ＭＴＪ素子１がシフトキャンセル層１４を含む場合、非磁性層１５が、シフトキャンセル層１４と参照層１１との間に設けられる。非磁性層１５は、例えば、ルテニウム層などの金属層である。シフトキャンセル層１４は、非磁性層１５を介して参照層１１と反強磁性的に結合する。これによって、参照層１１及びシフトキャンセル層１４を含む積層体は、ＳＡＦ（Synthetic antiferromagnetic）構造を形成する。ＳＡＦ構造において、シフトキャンセル層１４の磁化の向きは、参照層１１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層１１の磁化の向きは、より安定的に固定状態となり得る。尚、ＳＡＦ構造を形成する２つの磁性層１１，１４及び非磁性層１５の集合が、参照層とよばれる場合もある。
例えば、非磁性層（以下では、下地層とよばれる）１６が、シフトキャンセル層１４と電極１９Ａとの間に、設けられてもよい。下地層１６は、下地層１６に接する磁性層（ここでは、シフトキャンセル層１４）の特性（例えば、結晶性及び磁気特性）を改善するための層である。
下地層１６は、非磁性層（例えば、導電性化合物層）である。尚、下地層１６は、下部電極１９Ａの構成要素としてみなされてもよい。
下地層１６は、非磁性層（例えば、導電性化合物層）である。尚、下地層１６は、下部電極１９Ａの構成要素としてみなされてもよい。
本実施形態において、ＭＴＪ素子１は、キャップ層１７を含む。
キャップ層１７は、磁性層（ここでは、記憶層）１３と上部電極１９Ｂとの間に設けられている。キャップ層１７は、非磁性層である。キャップ層１７は、キャップ層１７に接する磁性層（ここでは、記憶層１３）の特性（例えば、結晶性及び磁気特性）を改善するための層である。
キャップ層１７は、磁性層（ここでは、記憶層）１３と上部電極１９Ｂとの間に設けられている。キャップ層１７は、非磁性層である。キャップ層１７は、キャップ層１７に接する磁性層（ここでは、記憶層１３）の特性（例えば、結晶性及び磁気特性）を改善するための層である。
本実施形態において、キャップ層１７の材料は、トンネルバリア層１２の材料と同じである。トンネルバリア層１２の材料が、酸素及びマグネシウムを含む場合、キャップ層１７の材料は、酸素及びマグネシウムを含む。トンネルバリア層１２が、酸化マグネシウム層である場合、キャップ層１７は、酸化マグネシウム層である。例えば、キャップ層１７に用いられる酸化マグネシウムの組成は、トンネルバリア層１２に用いられる酸化マグネシウムの組成と実質的に同じである。但し、キャップ層１７に用いられる酸化マグネシウムの組成は、トンネルバリア層１２に用いられる酸化マグネシウムの組成と異なる場合もある。尚、キャップ層１７は、トンネルバリア層１２と同様に、酸素及びマグネシウム以外の元素をさらに含んでもよい。
例えば、メモリセルＭＣは、Ｚ方向における寸法Ｈ１を有する。メモリセルＭＣの寸法Ｈ１は、配線５０の上面（セレクタ２の電極２１Ａの底面）と配線５１の底面（ＭＴＪ素子１の上部電極１９Ｂの上面）との間の寸法に相当する。
本実施形態のＭＲＡＭにおいて、キャップ層１７は、磁性層１３の特性改善の機能のほかに、メモリセルＭＣ内の内部抵抗素子（ＢＩＲ：Built-in resistor）として用いられる。
内部抵抗素子としてのキャップ層（以下では、ＢＩＲキャップ層ともよばれる）１７は、メモリセルＭＣ内を流れる過大な電流によって、メモリセルＭＣが破壊されるのを防止する。
内部抵抗素子としてのキャップ層（以下では、ＢＩＲキャップ層ともよばれる）１７は、メモリセルＭＣ内を流れる過大な電流によって、メモリセルＭＣが破壊されるのを防止する。
トンネルバリア層１２の膜厚ｔ０及びキャップ層１７の膜厚ｔ１に応じて、トンネルバリア層１２の電気抵抗Ｒ０及びキャップ層１７の電気抵抗Ｒ１は、変化する。
本実施形態において、キャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０より厚い。
これによって、キャップ層１７の材料がトンネルバリア層１２の材料と同じである場合、キャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０より高くなる。
例えば、キャップ層１７が内部抵抗素子として機能するために、キャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の２倍以上であることが望ましい。この結果として、本実施形態のＭＲＡＭ１００は、ＭＴＪ素子１の破壊（例えば、トンネルバリア層の絶縁破壊）が生じる可能性がある過大な電流が、メモリセルＭＣ内に流れるのを、抑制できる。
これによって、キャップ層１７の材料がトンネルバリア層１２の材料と同じである場合、キャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０より高くなる。
例えば、キャップ層１７が内部抵抗素子として機能するために、キャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の２倍以上であることが望ましい。この結果として、本実施形態のＭＲＡＭ１００は、ＭＴＪ素子１の破壊（例えば、トンネルバリア層の絶縁破壊）が生じる可能性がある過大な電流が、メモリセルＭＣ内に流れるのを、抑制できる。
図７は、トンネルバリア層及びキャップ層の膜厚比とトンネルバリア層及びキャップ層の抵抗比との関係を示すグラフである。
図７において、グラフの横軸は、トンネルバリア層１２の膜厚ｔ０に対するキャップ層１７の膜厚ｔ１の比（ｔ１／ｔ０）を示し、グラフの縦軸は、トンネルバリア層１２の電気抵抗Ｒ０に対するキャップ層１７の電気抵抗Ｒ１の比（Ｒ１／Ｒ０）を示す。グラフの縦軸は、Ｌｏｇスケールで示されている。
本実施形態において、トンネルバリア層１２の電気抵抗Ｒ０及びキャップ層１７の電気抵抗Ｒ１は、抵抗面積積（resistance area product）に基づいて、評価される。以下において、抵抗面積積の値は、ＲＡ値と表記される。
図７において、グラフの横軸は、トンネルバリア層１２の膜厚ｔ０に対するキャップ層１７の膜厚ｔ１の比（ｔ１／ｔ０）を示し、グラフの縦軸は、トンネルバリア層１２の電気抵抗Ｒ０に対するキャップ層１７の電気抵抗Ｒ１の比（Ｒ１／Ｒ０）を示す。グラフの縦軸は、Ｌｏｇスケールで示されている。
本実施形態において、トンネルバリア層１２の電気抵抗Ｒ０及びキャップ層１７の電気抵抗Ｒ１は、抵抗面積積（resistance area product）に基づいて、評価される。以下において、抵抗面積積の値は、ＲＡ値と表記される。
図７の例において、キャップ層１７の材料は、トンネルバリア層１２の材料と同じである。トンネルバリア層１２及びキャップ層１７は、酸化マグネシウム層である。
図７に示されるように、キャップ層１７の膜厚ｔ１とトンネルバリア層１２の膜厚ｔ０との比（ｔ１／ｔ０）が１．１である場合、キャップ層１７とトンネルバリア層１２とのＲＡ値の比（Ｒ１／Ｒ０）は、２以上になる。
すなわち、キャップ層１７の膜厚ｔ１がトンネルバリア層１２の膜厚ｔ０の１．１倍である場合、キャップ層１７のＲＡ値Ｒ１は、トンネルバリア層１２のＲＡ値Ｒ０の２倍となる。
すなわち、キャップ層１７の膜厚ｔ１がトンネルバリア層１２の膜厚ｔ０の１．１倍である場合、キャップ層１７のＲＡ値Ｒ１は、トンネルバリア層１２のＲＡ値Ｒ０の２倍となる。
メモリセルＭＣの所望の動作のために、ＢＩＲキャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０の２．０倍以下である。この場合において、ＢＩＲキャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の１００倍以下である。
但し、メモリセルＭＣに対する書き込み動作及び読み出し動作のための電圧又は電流の供給及び書き込み回路１４０及び読み出し回路１５０の動作（例えば、電圧又は電流の供給能力）の負荷を考慮した場合、トンネルバリア層１２に対するＢＩＲキャップ層１７のＲＡ比（Ｒ１／Ｒ０）は、１０以下であることが望ましい。それゆえ、キャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０の１．５倍以下であることがより好ましい。この場合において、ＢＩＲキャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の１０倍以下である。例えば、キャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０の１．３倍以下又は１．４倍以下である。この場合において、ＢＩＲキャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の５倍以下である。
これによって、キャップ層１７が内部抵抗素子（ＢＩＲ）として用いられたとしても、メモリセルＭＣの各種の動作に対する悪影響は、発生しない。
但し、メモリセルＭＣに対する書き込み動作及び読み出し動作のための電圧又は電流の供給及び書き込み回路１４０及び読み出し回路１５０の動作（例えば、電圧又は電流の供給能力）の負荷を考慮した場合、トンネルバリア層１２に対するＢＩＲキャップ層１７のＲＡ比（Ｒ１／Ｒ０）は、１０以下であることが望ましい。それゆえ、キャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０の１．５倍以下であることがより好ましい。この場合において、ＢＩＲキャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の１０倍以下である。例えば、キャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０の１．３倍以下又は１．４倍以下である。この場合において、ＢＩＲキャップ層１７の電気抵抗Ｒ１は、トンネルバリア層１２の電気抵抗Ｒ０の５倍以下である。
これによって、キャップ層１７が内部抵抗素子（ＢＩＲ）として用いられたとしても、メモリセルＭＣの各種の動作に対する悪影響は、発生しない。
尚、メモリセルアレイ及びメモリセルの構成に応じて、内部抵抗素子としてのキャップ層１７の電気抵抗（ＲＡ値）が、トンネルバリア層１２の抵抗値の１００倍より高い場合もある。この場合において、キャップ層１７の膜厚ｔ１は、トンネルバリア層１２の膜厚ｔ０の２倍より大きく設定され得る。
本実施形態のＭＲＡＭ１００の動作は、周知の書き込み動作及び周知の読み出し動作に基づいて、実行される。例えば、書き込み動作時において、ワード線ＷＬ及びビット線ＢＬに対する電圧又は電流の供給によって、所望の書き込み電流がメモリセルＭＣに供給される。例えば、読み出し動作時において、ワード線ＷＬ及びビット線ＢＬに対する電圧又は電流の供給によって、所望の読み出し電流がメモリセルＭＣに供給される。
また、本実施形態のＭＲＡＭ１００は、周知の製造方法を用いて形成される。それゆえ、本実施形態において、本実施形態のＭＲＡＭ１００の製造方法の説明は、省略される。
但し、上述のように、本実施形態において、ＭＴＪ素子１のキャップ層１７の膜厚ｔ１が、ＭＴＪ素子１のトンネルバリア層１２の膜厚ｔ０の１．１倍以上（及び、２倍以下）となるように、トンネルバリア層１２の膜厚ｔ０及びキャップ層１７の膜厚ｔ１が、制御される。
但し、上述のように、本実施形態において、ＭＴＪ素子１のキャップ層１７の膜厚ｔ１が、ＭＴＪ素子１のトンネルバリア層１２の膜厚ｔ０の１．１倍以上（及び、２倍以下）となるように、トンネルバリア層１２の膜厚ｔ０及びキャップ層１７の膜厚ｔ１が、制御される。
［ｂ］まとめ
積層型のメモリセルアレイを有するメモリデバイス（例えば、ＭＲＡＭ）において、メモリセルアレイ内の構成部材（例えば、配線）は、寄生容量を有する。
積層型のメモリセルアレイを有するメモリデバイス（例えば、ＭＲＡＭ）において、メモリセルアレイ内の構成部材（例えば、配線）は、寄生容量を有する。
選択状態のメモリセルに対する動作時、非選択状態のメモリセルにおいて、セレクタは、オフ状態である。非選択状態のメモリセルに接続された配線は、その配線に供給された電流又は電圧によって、チャージアップされる。
チャージアップされた状態の配線に接続されたメモリセルが、動作対象として選択された場合、セレクタの閾値電圧（又は電流）以上の電圧が、セレクタをオン状態に設定するために、その配線に印加される。
セレクタがオン状態になった場合、チャージアップされた状態の配線が、放電する。これによって、配線の放電電流が、メモリセルの所定の動作のための電流（書き込み電流又は読み出し電流）に加えて、メモリセルに供給される。
以下において、メモリセルの動作のための電流と放電電流との合計の電流は、オーバーシュート電流とよばれる。
以下において、メモリセルの動作のための電流と放電電流との合計の電流は、オーバーシュート電流とよばれる。
オーバーシュート電流が、選択状態になったメモリセル内を、流れる。オーバーシュート電流の大きさが、メモリセル内のメモリ素子（例えば、ＭＴＪ素子のトンネルバリア層）の電流に関する許容値を超えた場合、メモリ素子（例えば、トンネルバリア層）が破壊される。
素子の特性ばらつきを考慮して、内部抵抗素子が、オーバーシュート電流によるメモリ素子の破壊を抑制するために、各メモリセル内に設けられる場合がある。
内部抵抗素子がメモリセル内に設けられた場合、Ｚ方向におけるメモリセルの寸法（メモリセルの高さ）は、Ｚ方向における内部抵抗素子の寸法の分だけ高くなる。
メモリセルアレイの記憶密度のために、隣り合うメモリセル間のスペースの寸法は、縮小される傾向がある。
例えば、メモリセルアレイ内におけるメモリセルのアスペクト比が、メモリセルの高さと隣り合うメモリセル間のスペースの寸法（メモリセル間の間隔）との比で定義される。
メモリセルアレイ内における隣り合うメモリセル間のスペースの寸法が或る値に設定された場合、内部抵抗素子を含むメモリセルのアスペクト比は、内部抵抗素子を含まないメモリセルのアスペクト比に比較して、大きくなる。
図８は、本実施形態のＭＲＡＭの比較例を説明するための図である。
図８の（ａ）は、比較例のＭＲＡＭのメモリセルアレイの構成を示している。
図８の（ａ）は、比較例のＭＲＡＭのメモリセルアレイの構成を示している。
図８の（ａ）において、各メモリセルＭＣＺは、内部抵抗素子８Ｚを含む。内部抵抗素子８Ｚは、ＭＴＪ素子１Ｚ及びセレクタ２から独立した素子である。例えば、内部抵抗素子８Ｚは、例えば、抵抗層８０と、少なくとも１つの電極８１を含む。抵抗層（例えば、酸化シリコン層及び窒化シリコン層のうち少なくとも１つを含む層）８０は、配線５０とセレクタ２の電極２１Ａとの間に設けられている。電極８１は、抵抗層８０と配線５０との間に設けられている。尚、抵抗層８０と電極２１Ａとの間に、内部抵抗素子８Ｚの電極（導電層）が、さらに設けられる場合もある。
図８の（ａ）の比較例のＭＲＡＭにおいて、キャップ層１７Ｚの膜厚ｔ１Ｚは、トンネルバリア層１２の膜厚ｔ０より薄い。例えば、キャップ層１７Ｚの膜厚ｔ１Ｚは、トンネルバリア層１２の膜厚ｔ０の０．６倍以下である。それゆえ、キャップ層１７Ｚの電気抵抗（ＲＡ値）は、トンネルバリア層１２の電気抵抗より小さい。
図８の（ａ）の比較例のＭＲＡＭにおいて、キャップ層１７Ｚの膜厚ｔ１Ｚは、トンネルバリア層１２の膜厚ｔ０より薄い。例えば、キャップ層１７Ｚの膜厚ｔ１Ｚは、トンネルバリア層１２の膜厚ｔ０の０．６倍以下である。それゆえ、キャップ層１７Ｚの電気抵抗（ＲＡ値）は、トンネルバリア層１２の電気抵抗より小さい。
内部抵抗素子８ＺのＺ方向における寸法ｔＢＩＲは、トンネルバリア層１２の膜厚ｔ０より大きい。例えば、寸法ｔＢＩＲは、膜厚ｔ０と膜厚ｔ１Ｚとの合計の厚さより大きい。一般に、寸法ｔＢＩＲは、膜厚ｔ０の１．１倍（及び膜厚ｔ０の２倍）より十分大きい。
メモリセルＭＣＺのＺ方向における寸法は、“ＨＺ”である。隣り合うメモリセルＭＣＺ間のスペースの寸法は、“ＤＺ”である。メモリセルＭＣＺのアスペクト比は、“ＨＺ／ＤＺ”である。
アスペクト比が高くなると、メモリセルＭＣＺ間の分離のためのスペースに関するマージン（例えば、加工マージン）が、小さくなる。この結果として、メモリセルＭＣＺ間の分離の不良によって、隣り合うメモリセルのショートが、発生する可能性がある。
隣り合うメモリセルＭＣＺを完全に分離するために、メモリセルＭＣＺ間の間隔を増加させた場合、メモリセルアレイの記憶密度の低下、又は、ＭＲＡＭのチップサイズの増加が、発生してしまう。
隣り合うメモリセルＭＣＺを完全に分離するために、メモリセルＭＣＺ間の間隔を増加させた場合、メモリセルアレイの記憶密度の低下、又は、ＭＲＡＭのチップサイズの増加が、発生してしまう。
また、メモリセルＭＣＺのアスペクト比が大きくなると、メモリセルＭＣＺ及びメモリセルアレイの形成難度（例えば、エッチングの難度）が高くなる傾向がある。
図８の（ｂ）は、本実施形態のＭＲＡＭにおけるメモリセルアレイの構成を示している。
上述のように、本実施形態において、各メモリセルＭＣのキャップ層１７が、内部抵抗素子（ＢＩＲ）としての機能を有する。
図８の（ｂ）に示されるように、メモリセルＭＣのＺ方向における寸法は、“Ｈ１”である。隣り合うメモリセルＭＣ間のスペースの寸法（間隔）は、“Ｄ１”である。本実施形態において、メモリセルＭＣのアスペクト比は、“Ｈ１／Ｄ１”である。
キャップ層１７の膜厚ｔ１が、比較例のキャップ層１７Ｚの膜厚ｔ１Ｚより大きくなったとしても、膜厚ｔ１は、膜厚ｔ０の１．１倍から２倍程度である。さらに、本実施形態において、ＭＴＪ素子１及びセレクタ２とは別途に設けられた内部抵抗素子（図８の（ｂ）の素子８Ｚ）は、設けられない。
それゆえ、本実施形態において、メモリセルＭＣの寸法Ｈ１は、比較例のメモリセルＭＣＺの寸法ＨＺより小さくなる。
したがって、本実施形態のＭＲＡＭにおける間隔Ｄ１が、比較例のＭＲＡＭにおける間隔ＤＺと等しい場合、メモリセルＭＣのアスペクト比（Ｈ１／Ｄ１）は、メモリセルＭＣＺのアスペクト比（ＨＺ／Ｄ１）より小さくなる。
したがって、本実施形態のＭＲＡＭ１００は、メモリセルアレイ１１０の記憶密度の低下及びＭＲＡＭ１００のチップサイズの増大を抑制できる。
上述のように、本実施形態のＭＲＡＭ１００は、キャップ層１７がメモリセルＭＣの内部抵抗素子として用いられる。それゆえ、本実施形態のＭＲＡＭ１００は、過大なオーバーシュート電流によるＭＴＪ素子の破壊を抑制できる。
また、メモリ素子としてのＭＴＪ素子１は、素子の特性ばらつきを抑制するために、比較的良く制御された形成プロセスを用いて、形成される。
それゆえ、ＭＴＪ素子１の構成部材としてのキャップ層１７が、内部抵抗素子として用いられる場合、内部抵抗素子としてのキャップ層１７の電気抵抗のばらつきは、抑制される。この結果として、本実施形態のＭＲＡＭ１００は、メモリセルアレイ１１０内の複数のメモリセルＭＣに関して、内部抵抗素子を含むメモリセルＭＣの特性ばらつきを、抑制できる。
それゆえ、ＭＴＪ素子１の構成部材としてのキャップ層１７が、内部抵抗素子として用いられる場合、内部抵抗素子としてのキャップ層１７の電気抵抗のばらつきは、抑制される。この結果として、本実施形態のＭＲＡＭ１００は、メモリセルアレイ１１０内の複数のメモリセルＭＣに関して、内部抵抗素子を含むメモリセルＭＣの特性ばらつきを、抑制できる。
また、本実施形態のように、記憶層１３に接するトンネルバリア層１２及びキャップ層１７としての酸化マグネシウム層の膜厚が増加した場合、ＭＴＪ素子１におけるＤＭＩ（Dzyaloshinskii - Moriya Interaction）の影響が、大きくなる。この結果として、本実施形態のＭＲＡＭ１００は、ＭＴＪ素子１の磁化反転閾値電流（Ｉｃ）の大きさを、低減できる。
以上のように、本実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。
（２） 第２の実施形態
図９を参照して、第２の実施形態のメモリデバイスについて、説明する。
図９を参照して、第２の実施形態のメモリデバイスについて、説明する。
図９は、本実施形態のメモリデバイスのメモリセルの構成例を示す模式的な断面図である。
図９に示されるメモリセルＭＣにおいて、キャップ層１７Ａの材料は、トンネルバリア層１２の材料と異なる。
例えば、金属酸化物が、キャップ層１７Ａの材料に用いられる。
キャップ層１７Ａに用いられる金属酸化物は、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）及びルテチウム（Ｌｕ）の中から選択される少なくとも１つを含む。
例えば、キャップ層１７Ａは、遷移金属及び酸素を含む層、又は、ランタノイド及び酸素を含む層、又は、遷移金属及びランタノイド及び酸素を含む層である。一例としては、キャップ層１７Ａは、遷移金属酸化物層又はランタノイド酸化物層である。尚、キャップ層１７Ａは、さらに、遷移金属及びランタノイド及び酸素に加えて、マグネシウムを含んでもよい。
キャップ層１７Ａに用いられる金属酸化物は、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）及びルテチウム（Ｌｕ）の中から選択される少なくとも１つを含む。
例えば、キャップ層１７Ａは、遷移金属及び酸素を含む層、又は、ランタノイド及び酸素を含む層、又は、遷移金属及びランタノイド及び酸素を含む層である。一例としては、キャップ層１７Ａは、遷移金属酸化物層又はランタノイド酸化物層である。尚、キャップ層１７Ａは、さらに、遷移金属及びランタノイド及び酸素に加えて、マグネシウムを含んでもよい。
遷移金属酸化物及びランタノイド酸化物のバンドギャップは、比較的小さいバンドギャップを有する。但し、遷移金属酸化物及びランタノイド酸化物の格子定数は、酸化マグネシウムの格子定数より大きい。このため、遷移金属酸化物層及びランタノイド酸化物層の膜厚を制御することによって、遷移金属酸化物及びランタノイド酸化物を含むキャップ層１７Ａの電気抵抗（ＲＡ値）Ｒ１Ａが、制御され得る。
キャップ層１７Ａが、遷移金属酸化物層又はランタノイド酸化物層である場合、遷移金属酸化物層１７Ａ又はランタノイド酸化物層１７Ａの膜厚ｔ１Ａは、酸化マグネシウムを用いたトンネルバリア層１２の膜厚ｔ０より厚い。これによって、遷移金属酸化物又はランタノイド酸化物を含む層１７Ａが、キャップ層として機能するとともに、内部抵抗素子として機能する。
本実施形態において、遷移金属酸化物又はランタノイド酸化物を含むキャップ層１７Ａの膜厚ｔ１Ａは、酸化マグネシウムを含むトンネルバリア層１２の膜厚ｔ０の１．１倍以上、２倍以下（例えば、１．５倍以下）の大きさを、有する。
これによって、遷移金属酸化物層又はランタノイド酸化物層を含むキャップ層１７Ａの電気抵抗（例えば、ＲＡ値）Ｒ２は、トンネルバリア層１２の電気抵抗の２倍以上となる。例えば、キャップ層１７Ａの電気抵抗Ｒ２は、トンネルバリア層１２の電気抵抗Ｒ０の１００倍以下、より好ましくは、１０倍以下である。
これによって、遷移金属酸化物層又はランタノイド酸化物層を含むキャップ層１７Ａの電気抵抗（例えば、ＲＡ値）Ｒ２は、トンネルバリア層１２の電気抵抗の２倍以上となる。例えば、キャップ層１７Ａの電気抵抗Ｒ２は、トンネルバリア層１２の電気抵抗Ｒ０の１００倍以下、より好ましくは、１０倍以下である。
尚、上記に例示された元素以外の元素を用いた酸化物層（例えば、金属酸化物層）が、内部抵抗素子として機能するキャップ層１７Ａに用いられてもよい。また、キャップ層１７Ａは、酸化マグネシウム層、遷移金属酸化物層及びランタノイド酸化物層のうち２つ以上がＺ方向に積層された積層膜でもよい。
このように、遷移金属酸化物又はランタノイド酸化物を含むキャップ層１７Ａは、上述の内部抵抗素子に望まれる電気抵抗を有する。
この結果として、本実施形態のメモリデバイスは、上述の実施形態のメモリデバイスと実質的に同じ効果を得ることができる。
（３） 第３の実施形態
図１０を参照して、第３の実施形態のメモリデバイスについて、説明する。
図１０を参照して、第３の実施形態のメモリデバイスについて、説明する。
図１０は、本実施形態のメモリデバイスのメモリセルの構成例を示す模式的な断面図である。
図１０に示されるメモリセルＭＣにおいて、シフトキャンセル層１４Ａが、メモリセルＭＣ内の内部抵抗としての機能を有する。
シフトキャンセル層１４Ａの電気抵抗（例えば、ＲＡ値）Ｒ３が、トンネルバリア層１２の電気抵抗Ｒ０より高い。上述のように、内部抵抗素子の電気抵抗は、トンネルバリア層１２の電気抵抗Ｒ０の２倍以上であることが望まれる。それゆえ、例えば、シフトキャンセル層１４ＡのＲＡ値Ｒ３は、トンネルバリア層１２のＲＡ値Ｒ０の２倍以上に設定される。例えば、シフトキャンセル層１４ＡのＲＡ値Ｒ３は、トンネルバリア層１２のＲＡ値Ｒ０の１００倍以下、より好ましくは、１０倍以下に設定される。
磁性層１４Ａがシフトキャンセル層１４Ａとしての機能を維持しつつ、シフトキャンセル層１４ＡのＲＡ値Ｒ３が、トンネルバリア層１２のＲＡ値Ｒ０より高くなるように、シフトキャンセル層１４Ａの膜厚及びシフトキャンセル層１４Ａの材料が、制御される。この場合において、参照層１１の膜厚及び材料、及び、非磁性層１５の膜厚及び材料が、シフトキャンセル層１４の膜厚及び材料と共に、制御されてもよい。
例えば、本実施形態において、キャップ層１７Ｘの膜厚ｔ１Ｘは、トンネルバリア層１２の膜厚ｔ０より薄い。それゆえ、キャップ層１７Ｘの電気抵抗（ＲＡ値）Ｒ１Ｘは、トンネルバリア層１２の電気抵抗（ＲＡ値）Ｒ０より低い。
尚、キャップ層（例えば、第１又は第２の実施形態のキャップ層）及びシフトキャンセル層１４Ａの両方が、内部抵抗素子として用いられてもよい。
本実施形態のメモリデバイスは、上述の実施形態と同様の効果を得ることができる。
（４） 第４の実施形態
図１１を参照して、第４の実施形態のメモリデバイスについて、説明する。
図１１を参照して、第４の実施形態のメモリデバイスについて、説明する。
図１１は、本実施形態のメモリデバイスのメモリセルの構成例を示す模式的な断面図である。
図１１の例において、下地層１６Ａが、内部抵抗素子として用いられている。
この場合において、下地層１６Ａの電気抵抗（例えば、ＲＡ値）Ｒ４が、トンネルバリア層１２の電気抵抗Ｒ０より高い。例えば、下地層１６Ａの電気抵抗Ｒ４は、トンネルバリア層１２の電気抵抗Ｒ０の２倍以上、１００倍以下（より好ましくは、１０倍以下）である。
この場合において、下地層１６Ａの電気抵抗（例えば、ＲＡ値）Ｒ４が、トンネルバリア層１２の電気抵抗Ｒ０より高い。例えば、下地層１６Ａの電気抵抗Ｒ４は、トンネルバリア層１２の電気抵抗Ｒ０の２倍以上、１００倍以下（より好ましくは、１０倍以下）である。
下地層１６Ａの材料及び下地層１６Ａの膜厚などの制御によって、内部抵抗素子としての下地層（以下では、ＢＩＲ下地層ともよばれる）１６ＡのＲＡ値が、トンネルバリア層１２のＲＡ値より高くされる。
例えば、ＢＩＲ下地層１６Ａが、トンネルバリア層１２の材料（例えば、酸素及びマグネシウムを含む材料）と同じ材料からなる層（以下では、抵抗層とよばれる）６０を含む。抵抗層（例えば、酸化マグネシウム層）６０の膜厚ｔ２は、トンネルバリア層（例えば、酸化マグネシウム層）１２の膜厚ｔ０より厚い。この場合において、上述の図７に示されるように、抵抗層６０の膜厚ｔ２は、トンネルバリア層１２の膜厚ｔ０の１．１倍以上、２．０倍以下（例えば、１．５倍以下）の厚さを有する。
尚、抵抗層６０の材料は、上述された、遷移金属及び酸素を含む材料（例えば、遷移金属酸化物）、又は、ランタノイド及び酸素を含む材料（例えば、ランタノイド酸化物）でもよい。抵抗層６０が遷移金属酸化物層又はランタノイド酸化物層である場合、この抵抗層６０の膜厚ｔ２は、トンネルバリア層１２の膜厚ｔ０の１．１倍以上、２．０倍以下（例えば、１．５倍以下）である。
尚、抵抗層６０の材料は、上述された、遷移金属及び酸素を含む材料（例えば、遷移金属酸化物）、又は、ランタノイド及び酸素を含む材料（例えば、ランタノイド酸化物）でもよい。抵抗層６０が遷移金属酸化物層又はランタノイド酸化物層である場合、この抵抗層６０の膜厚ｔ２は、トンネルバリア層１２の膜厚ｔ０の１．１倍以上、２．０倍以下（例えば、１．５倍以下）である。
下地層１６Ａの全体が、トンネルバリア層１２の材料と同じ材料からなる層であってもよい。また、下地層１６Ａの全体が、遷移金属酸化物又はランタノイド酸化物からなる層であってもよい。
本実施形態において、キャップ層１７Ｘの膜厚ｔ１Ａは、トンネルバリア層１２の膜厚ｔ０より薄い。それゆえ、キャップ層１７Ｘの電気抵抗（ＲＡ値）は、トンネルバリア層１２の電気抵抗（ＲＡ値）より低い。
尚、キャップ層（例えば、第１又は第２の実施形態のキャップ層）及び下地層１６Ａの両方が、内部抵抗素子として用いられてもよい。
本実施形態のように、ＭＴＪ素子１の下地層１６Ａが内部抵抗素子としての機能を有した場合においても、上述の実施形態と、実質的に同じ効果を得ることができる。
（５） その他
上述の実施形態において、ＭＲＡＭが、本実施形態のメモリデバイス１００として例示されている。但し、本実施形態のメモリデバイスは、メモリセルＭＣ内に動作の安定化のための内部抵抗素子が設けられたデバイスであれば、ＭＲＡＭ以外のメモリデバイスでもよい。
上述の実施形態において、ＭＲＡＭが、本実施形態のメモリデバイス１００として例示されている。但し、本実施形態のメモリデバイスは、メモリセルＭＣ内に動作の安定化のための内部抵抗素子が設けられたデバイスであれば、ＭＲＡＭ以外のメモリデバイスでもよい。
例えば、本実施形態のメモリデバイス１００は、可変抵抗素子（例えば、遷移金属酸化物素子）をメモリ素子に用いたメモリデバイス（例えば、ＲｅＲＡＭのような抵抗変化メモリ）、相変化素子を用いたメモリ素子に用いたメモリデバイス（例えば、ＰＣＲＡＭのような相変化メモリ）、又は強誘電体素子をメモリ素子に用いたメモリデバイス（例えば、ＦｅＲＡＭのような強誘電体メモリ）でもよい。
本実施形態のメモリデバイス１００は、ＭＲＡＭ以外のメモリデバイスであっても、上述の実施形態で説明された効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００：メモリデバイス、１：メモリ素子、２：セレクタ、１１，１３：磁性層、１２：トンネルバリア層、１４：シフトキャンセル層、１６：下地層、１７：キャップ層。
Claims (11)
- 基板の第１の面に対して垂直な第１の方向において前記基板の上方に設けられた第１の配線と、
前記基板と前記第１の配線との間に設けられた第２の配線と、
前記第１の配線と前記第２の配線との間に設けられ、前記第１の方向に配列されたスイッチング素子と磁気抵抗効果素子とを含むメモリセルと、
を具備し、
前記磁気抵抗効果素子は、
第１の電極と、
前記第１の方向において前記第１の電極の上方に設けられた第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた非磁性層と、
前記第１の電極と前記非磁性層との間に設けられた第１の磁性層と、
前記第２の電極と前記非磁性層との間に設けられた第２の磁性層と、
前記第２の電極と前記第２の磁性層との間に設けられた第１の層と、
を含み、
前記第１の層は、マグネシウム、遷移金属及びランタノイドの中から選択される少なくとも１つと、酸素とを含み、
前記第１の方向における前記第１の層の第１の寸法は、前記第１の方向における前記非磁性層の第２の寸法の１．１倍以上、２倍以下である、
メモリデバイス。 - 基板の第１の面に対して垂直な第１の方向において前記基板の上方に設けられた第１の配線と、
前記基板と前記第１の配線との間に設けられた第２の配線と、
前記第１の配線と前記第２の配線との間に設けられ、前記第１の方向に配列されたスイッチング素子と磁気抵抗効果素子とを含むメモリセルと、
を具備し、
前記磁気抵抗効果素子は、
第１の電極と、
前記第１の方向において前記第１の電極の上方に設けられた第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、酸素及びマグネシウムを含む非磁性層と、
前記第１の電極と前記非磁性層との間に設けられた第１の磁性層と、
前記第２の電極と前記非磁性層との間に設けられた第２の磁性層と、
前記第１の電極と前記第１の磁性層との間に設けられた第１の層と、
を含み、
前記第１の層は、マグネシウム、遷移金属及びランタノイドの中から選択される少なくとも１つと、酸素と、を含み、
前記第１の方向における前記第１の層の第１の寸法は、前記第１の方向における前記非磁性層の第２の寸法の１．１倍以上、２倍以下である、
メモリデバイス。 - 前記遷移金属は、タンタル、コバルト、ニッケル、鉄、スカンジウム、チタン、バナジウム、クロム、マンガン、銅、亜鉛、ガリウム、モリブデン、ジルコニウム、ルテニウム、ニオブ、タングステン、ハフニウムの中から選択される少なくとも１つを含む、
請求項１又は２のうちいずれか１項に記載のメモリデバイス。 - 前記ランタノイドは、ランタン及びルテチウムの中から選択される少なくとも１つを含む
請求項１乃至３のうちいずれか１項に記載のメモリデバイス。 - 前記第１の磁性層は、参照層であり、
前記第２の磁性層は、記憶層であり、
前記非磁性層は、トンネルバリア層である
請求項１乃至４のうちいずれか１項に記載のメモリデバイス。 - 前記第１の層の電気抵抗は、前記非磁性層の電気抵抗より高い、
請求項１乃至５のうちいずれか１項に記載のメモリデバイス。 - 前記第１の磁性層は、磁化方向が固定であり、
前記第２の磁性層は、磁化方向が可変である
請求項１乃至６のうちいずれか１項に記載のメモリデバイス。 - 前記非磁性層は、酸素及びマグネシウムを含む、
請求項１に記載のメモリデバイス。 - 基板の第１の面に対して垂直な第１の方向において前記基板の上方に設けられた第１の配線と、
前記基板と前記第１の配線との間に設けられた第２の配線と、
前記第１の配線と前記第２の配線との間に設けられ、前記第１の方向に配列されたスイッチング素子と磁気抵抗効果素子とを含むメモリセルと、
を具備し、
前記磁気抵抗効果素子は、
第１の電極と、
前記第１の方向において前記第１の電極の上方に設けられた第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、酸素及びマグネシウムを含む第１の非磁性層と、
前記第１の電極と前記第１の非磁性層との間に設けられた第１の磁性層と、
前記第２の電極と前記第１の非磁性層との間に設けられた第２の磁性層と、
前記第１の電極と前記第１の磁性層との間に設けられた第３の磁性層と、
前記第１の磁性層と前記第２の磁性層との間に設けられた第２の非磁性層と、
を含み、
前記第３の磁性層の電気抵抗は、前記第１の非磁性層の電気抵抗より高い、
メモリデバイス。 - 前記第１の磁性層は、参照層であり、
前記第２の磁性層は、記憶層である、
前記第３の磁性層は、シフトキャンセル層であり、
前記第１の非磁性層は、トンネルバリア層である、
請求項９に記載のメモリデバイス。 - 前記第１の磁性層は、磁化方向が固定であり、
前記第２の磁性層は、磁化方向が可変である
請求項９又は１０に記載のメモリデバイス。
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