TWI835145B - 磁性記憶體裝置 - Google Patents

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Abstract

實施例提供一種磁性記憶體裝置，其中有可能減小記憶體胞元的大小。 根據一個實施例，磁性記憶體裝置包含第一導體層至第三導體層，及連接至第一導體層至第三導體層的三端型記憶體胞元。第一記憶體胞元包含第四導體層、磁電阻效應元件、二端型第一切換元件以及二端型第二切換元件。第四導體層包含連接至第一導體層的第一部分、連接至第二導體層的第二部分以及連接至第三導體層的第三部分。磁電阻效應元件連接於第三導體層與第四導體層之間。第一切換元件連接於第二導體層與第四導體層之間。第二切換元件連接於第一導體層與第三導體層之間。

Description

磁性記憶體裝置
本文所描述的實施例大體上是關於一種磁性記憶體裝置。 相關申請的交叉參考
本申請案基於且主張2021年9月8日申請的日本專利申請案第2021-146187號及2022年2月28日申請的美國專利申請案第17/682667號的優先權益，所述申請案的全部內容以引用的方式併入本文中。
已知使用磁電阻效應元件作為儲存元件的磁性記憶體裝置。已提出用於將資料寫入至磁電阻效應元件的各種方法。
實施例提供一種磁性記憶體裝置，其中有可能減小記憶體胞元的大小。
一般而言，根據一個實施例，磁性記憶體裝置包含第一導體層、第二導體層、第三導體層，及連接至第一導體層、第二導體層以及第三導體層的三端型第一記憶體胞元。第一記憶體胞元包含第四導體層、第一磁電阻效應元件、二端型第一切換元件以及二端型第二切換元件。第四導體層包含連接至第一導體層的第一部分、連接至第二導體層的第二部分以及連接至第三導體層的第三部分。第一磁電阻效應元件連接於第三導體層與第四導體層之間。第一切換元件連接於第二導體層與第四導體層之間。第二切換元件連接於第一導體層與第三導體層之間。
在下文中，參考圖式描述某些實例實施例。在以下描述中，利用共同附圖標號指定具有相同功能及組態的組件。當具有共同附圖標號的多個組件彼此區分開時，將尾綴添加至共同附圖標號。當不需要區分此等組件時，僅使用共同附圖標號且不添加尾綴。尾綴不限於下標及上標，且包含例如小寫字母、符號以及意謂添加至附圖標號末尾的數組的索引。
在本說明書中，磁性記憶體裝置為例如磁電阻隨機存取記憶體（Magnetoresistive Random Access Memory；MRAM）。磁性記憶體裝置包含磁電阻效應元件作為儲存元件。磁電阻效應元件為藉由磁性穿隧接面（magnetic tunnel junction；MTJ）具有磁電阻效應的可變電阻元件。磁電阻效應元件亦稱為MTJ元件。 1. 第一實施例
描述第一實施例。 1.1 組態
首先，描述根據第一實施例的磁性記憶體裝置的組態。 1.1.1 磁性記憶體裝置
圖1為示出根據第一實施例的磁性記憶體裝置的組態的實例的方塊圖。磁性記憶體裝置1包含記憶體胞元陣列10、列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀取電路15、電壓產生電路16、輸入/輸出電路17以及控制電路18。
記憶體胞元陣列10為磁性記憶體裝置1中的資料的儲存單元。記憶體胞元陣列10包含多個記憶體胞元MC。記憶體胞元MC可與包含列或行的集合相關聯。同一列中的記憶體胞元MC連接至相同字元線WL，且同一行中的記憶體胞元MC連接至相同讀取位元線RBL及相同寫入位元線WBL。
列選擇電路11用於選擇記憶體胞元陣列10的列。列選擇電路11經由字元線WL連接至記憶體胞元陣列10。來自解碼電路13的位址ADD的解碼結果（列位址）供應至列選擇電路11。列選擇電路11基於位址ADD的解碼結果而選擇字元線WL。除選定字元線WL以外的字元線WL稱為未選定字元線WL。
行選擇電路12用於選擇記憶體胞元陣列10的行。行選擇電路12經由讀取位元線RBL及寫入位元線WBL連接至記憶體胞元陣列10。來自解碼電路13的位址ADD的解碼結果（行位址）供應至行選擇電路12。行選擇電路12基於位址ADD的解碼結果而選擇讀取位元線RBL及寫入位元線WBL。除選定位元線RBL以外的讀取位元線RBL稱為未選定位元線RBL。除選定寫入位元線WBL以外的寫入位元線WBL稱為未選定位元線WBL。
解碼電路13為解碼來自輸入/輸出電路17的位址ADD的解碼器。解碼電路13將來自位址ADD的解碼結果供應至列選擇電路11及行選擇電路12。位址ADD包含選定行位址及選定列位址。
寫入電路14包含例如寫入驅動器。寫入電路14將資料寫入至記憶體胞元MC。
讀取電路15包含例如感測放大器。讀取電路15自記憶體胞元MC讀取資料。
電壓產生電路16使用自磁性記憶體裝置1外部提供的電源電壓來產生用於記憶體胞元陣列10的各種操作的電壓。舉例而言，電壓產生電路16產生寫入操作期間必要的各種電壓且將電壓輸出至寫入電路14。電壓產生電路16產生讀取操作期間必要的各種電壓且將此等電壓輸出至讀取電路15。
輸入/輸出電路17控制與磁性記憶體裝置1外部的通信。輸入/輸出電路17將來自磁性記憶體裝置1外部的位址ADD傳輸至解碼電路13。輸入/輸出電路17將來自磁性記憶體裝置1外部的命令CMD傳輸至控制電路18。輸入/輸出電路17在磁性記憶體裝置1外部與控制電路18之間傳輸及接收各種控制信號CNT。輸入/輸出電路17將來自磁性記憶體裝置1外部的資料DAT傳輸至寫入電路14，且將自讀取電路15傳輸的資料DAT輸出至磁性記憶體裝置1外部。
舉例而言，控制電路18包含處理器，諸如中央處理單元（central processing unit；CPU）及唯讀記憶體（read only memory；ROM）。控制電路18基於控制信號CNT及命令CMD而控制磁性記憶體裝置1中的列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀取電路15、電壓產生電路16以及輸入/輸出電路17的操作。 1.1.2 記憶體胞元陣列
描述根據第一實施例的磁性記憶體裝置的記憶體胞元陣列。 （電路組態）
圖2為示出根據第一實施例的記憶體胞元陣列的電路組態的實例的電路圖。在圖2中，藉由利用包含索引的尾綴（「＜＞」）進行分類來描述字元線WL、讀取位元線RBL以及寫入位元線WBL。
記憶體胞元陣列10包含多個記憶體胞元MC、多個字元線WL、多個讀取位元線RBL以及多個寫入位元線WBL。在圖2的實例中，多個記憶體胞元MC包含(M + 1) × (N + 1)個記憶體胞元MC＜0, 0＞、記憶體胞元MC＜0, 1＞……記憶體胞元MC＜0, N＞、記憶體胞元MC＜1, 0＞……以及記憶體胞元MC＜M, N＞（M及N為2或大於2的整數）。在圖2的實例中，提供M及N為2或大於2的整數的情況，但實施例不限於此。M及N可為0或1。多個字元線WL包含(M + 1)個字元線WL＜0＞、字元線WL＜1＞……以及字元線WL＜M＞。多個讀取位元線RBL包含(N + 1)個讀取位元線RBL＜0＞、讀取位元線RBL＜1＞……以及讀取位元線RBL＜N＞。多個寫入位元線WBL包含(N + 1)個寫入位元線WBL＜0＞、寫入位元線WBL＜1＞……以及寫入位元線WBL＜N＞。
多個記憶體胞元MC配置於記憶體胞元陣列10中的矩陣組態中。記憶體胞元MC與包含多個字元線WL中之一者的集合及包含多個讀取位元線RBL及多個寫入位元線WBL當中的讀取位元線RBL及寫入位元線WBL的一個集合相關聯。亦即，記憶體胞元MC＜i, j＞（0 ≤ i ≤ M且0 ≤ j ≤ N）連接至字元線WL＜i＞、讀取位元線RBL＜j＞以及寫入位元線WBL＜j＞。
記憶體胞元MC＜i, j＞為三端型記憶體胞元，其具有連接至字元線WL＜i＞的第一末端、連接至寫入位元線WBL＜j＞的第二末端以及連接至讀取位元線RBL＜j＞的第三末端。記憶體胞元MC＜i, j＞包含切換元件SEL1＜i, j＞及切換元件SEL2＜i, j＞、磁電阻效應元件MTJ＜i, j＞以及佈線SOTL＜i, j＞。
佈線SOTL＜i, j＞包含第一部分、第二部分以及第一部分與第二部分之間的第三部分。佈線SOTL＜i, j＞的第一部分連接至字元線WL＜i＞。佈線SOTL＜i, j＞的第二部分連接至寫入位元線WBL＜j＞。佈線SOTL＜i, j＞的第三部分連接至讀取位元線RBL＜j＞。切換元件SEL1＜i, j＞連接於佈線SOTL＜i, j＞的第二部分與寫入位元線WBL＜j＞之間。磁電阻效應元件MTJ＜i, j＞連接於佈線SOTL＜i, j＞的第三部分與讀取位元線RBL＜j＞之間。切換元件SEL2＜i, j＞連接於磁電阻效應元件MTJ＜i, j＞與讀取位元線RBL＜j＞之間。
切換元件SEL1及切換元件SEL2為二端型切換元件。二端型切換元件與諸如電晶體的三端型切換元件的不同之處在於二端型切換元件不包含第三端子。當施加於兩個端子之間的電壓分別低於臨限電壓Vth1及臨限電壓Vth2時，切換元件SEL1及切換元件SEL2處於「高電阻」狀態中或「斷開」狀態中，例如非導電狀態中。當施加於兩個端子之間的電壓分別為臨限電壓Vth1及臨限電壓Vth2或高於臨限電壓Vth2時，切換元件SEL1及切換元件SEL2改變為「低電阻」狀態或「接通」狀態，例如導電狀態。更特定而言，例如，當施加至對應記憶體胞元MC的電壓低於臨限電壓Vth1及臨限電壓Vth2時，切換元件SEL1及切換元件SEL2在絕緣體具有大電阻值時切斷電流（進入斷開狀態）。當施加至對應記憶體胞元MC的電壓高於臨限電壓Vth1及臨限電壓Vth2時，切換元件SEL1及切換元件SEL2在導體具有小電阻值時允許電流流動（進入接通狀態）。切換元件SEL1及切換元件SEL2根據施加至對應記憶體胞元MC的電壓的量值而切換為切斷電流或使電流流動，不管施加於兩個端子之間的電壓的極性如何（不管流動電流的方向如何）。
佈線SOTL為記憶體胞元MC中的電流路徑。舉例而言，當切換元件SEL1處於接通狀態中且切換元件SEL2處於斷開狀態中時，佈線SOTL充當字元線WL與寫入位元線WBL之間的電流路徑。舉例而言，當切換元件SEL1處於斷開狀態中且切換元件SEL2處於接通狀態中時，佈線SOTL的一部分充當字元線WL與讀取位元線RBL之間的電流路徑。
磁電阻效應元件MTJ為可變電阻元件。磁電阻效應元件MTJ可基於由切換元件SEL1及切換元件SEL2控制路徑的電流而將電阻值切換至低電阻狀態及高電阻狀態。磁電阻效應元件MTJ充當儲存元件，所述儲存元件根據電阻狀態的改變而非自願地儲存資料。 （平面佈局）
描述根據第一實施例的記憶體胞元陣列的平面佈局。
圖3為示出根據第一實施例的記憶體胞元陣列的平面佈局的實例的平面圖。在圖3中，省略絕緣體層的結構及類似者。
記憶體胞元陣列10更包含多個豎直結構V1、多個豎直結構V2以及多個豎直結構V3。多個豎直結構V1中的每一者包含切換元件SEL1。多個豎直結構V2中的每一者包含磁電阻效應元件MTJ及切換元件SEL2。
多個寫入位元線WBL在X方向上配置。多個寫入位元線WBL中的每一者在Y方向上延伸。
多個字元線WL設置於多個寫入位元線WBL上方。多個字元線WL在Y方向上配置。多個字元線WL中的每一者在X方向上延伸。
多個佈線SOTL設置於多個字元線WL上方。在平面圖中，多個佈線SOTL中的每一者具有相對於X方向在Y方向上延伸的矩形形狀。多個佈線SOTL中的每一者在Y方向上延伸。在平面圖中，多個佈線SOTL中的每一者對應於一個字元線WL及一個寫入位元線WBL彼此重疊且以矩陣組態設置的位置。
多個讀取位元線RBL設置於多個佈線SOTL上方。多個讀取位元線RBL在X方向上配置。多個讀取位元線RBL中的每一者在Y方向上延伸。在平面圖中，多個讀取位元線RBL分別設置於與多個寫入位元線WBL重疊的位置處。
多個豎直結構V1在Z方向上延伸。在平面圖中，多個豎直結構V1各自具有圓形形狀。多個豎直結構V1中的每一者連接於一個對應寫入位元線WBL與一個對應佈線SOTL之間。
多個豎直結構V2在Z方向上延伸。在平面圖中，豎直結構V2各自具有圓形形狀。豎直結構V2中的每一者連接至一個對應讀取位元線RBL及一個對應佈線SOTL。
豎直結構V3在Z方向上延伸。在平面圖中，豎直結構V3各自具有圓形形狀。豎直結構V3中的每一者連接至一個對應字元線WL及一個對應佈線SOTL。
在如上組態中，包含一個佈線SOTL及連接至一個對應佈線SOTL的一個豎直結構V1、一個豎直結構V2以及一個豎直結構V3的集合充當一個記憶體胞元MC。 （截面結構）
描述根據第一實施例的記憶體胞元陣列的截面結構。
圖4為示出根據第一實施例的記憶體胞元陣列的截面結構的實例的截面圖，其沿著圖3的線IV-IV截取。記憶體胞元陣列10包含半導體基底20以及階層式結構L1及階層式結構L2。階層式結構L1包含導體層21_1、導體層23_1、導體層24_1、導體層25_1、導體層26_1以及導體層29_1，以及元件層22_1、元件層27_1以及元件層28_1。階層式結構L2包含導體層21_2、導體層23_2、導體層24_2、導體層25_2、導體層26_2以及導體層29_2，以及元件層22_2、元件層27_2以及元件層28_2。添加有尾綴「_x」的組態指示組態屬於階層式結構Lx（x為1或大於1的整數）。
階層式結構L1及階層式結構L2以此次序在Z方向上堆疊在半導體基底20上方。階層式結構L1及階層式結構L2中的每一者對應於圖3中所示出的平面佈局。
諸如列選擇電路11及行選擇電路12的周邊電路可設置於半導體基底20與階層式結構L1之間。電路可能並不形成在半導體基底20與階層式結構L1之間。當電路不形成在半導體基底20與階層式結構L1之間時，淺溝槽隔離（shallow trench isolation；STI）可形成於定位於半導體基底20上的階層式結構L1下方的部分中。
描述階層式結構L1。
導體層21_1設置於半導體基底20上方。導體層21_1用作寫入位元線WBL。導體層21_1在Y方向上延伸。
元件層22_1設置於導體層21_1的上表面上。元件層22_1用作切換元件SEL1。
導體層23_1設置於元件層22_1的上表面上。導體層23_1用作接點。元件層22_1及導體層23_1組態豎直結構V1。
導體層24_1設置於導體層23_1的上表面上。導體層24_1用作佈線SOTL。導體層24_1在Y方向上延伸。
導體層25_1設置於導體層24_1的下表面的與設置有導體層23_1的部分不同的一部分中。導體層25_1用作接點。導體層25_1組態豎直結構V3。
導體層26_1設置於導體層25_1的下表面上。導體層26_1用作字元線WL。導體層26_1在X方向上延伸。
元件層27_1設置於導體層24_1的上表面的在設置有導體層23_1的部分與設置有導體層25_1的部分之間的部分中。元件層27_1用作磁電阻效應元件MTJ。
元件層28_1設置於元件層27_1的上表面上。元件層28_1用作切換元件SEL2。元件層27_1及元件層28_1組態豎直結構V2。
導體層29_1設置於元件層28_1的上表面上。導體層29_1用作讀取位元線RBL。導體層29_1在Y方向上延伸。
在如上組態中，在階層式結構L1中包含導體層24_1以及豎直結構V1、豎直結構V2以及豎直結構V3的一個集合充當具有分別連接至導體層21_1、導體層26_1以及導體層29_1的三個端子的一個記憶體胞元MC。
階層式結構L2具有與階層式結構L1相同的組態。亦即，導體層21_2、導體層23_2、導體層24_2、導體層25_2、導體層26_2以及導體層29_2以及元件層22_2、元件層27_2以及元件層28_2分別具有與導體層21_1、導體層23_1、導體層24_1、導體層25_1、導體層26_1以及導體層29_1以及元件層22_1、元件層27_1以及元件層28_1相同的結構及功能。因此，在階層式結構L2中包含導體層24_2以及豎直結構V1、豎直結構V2以及豎直結構V3的一個集合充當具有分別連接至導體層21_2、導體層26_2以及導體層29_2的三個端子的一個記憶體胞元MC。 1.1.3 磁電阻效應元件及周邊佈線
圖5為圖4的區域V的截面圖，其示出根據第一實施例的磁電阻效應元件及周邊佈線的截面結構的實例。導體層24包含反鐵磁性層24a、鐵磁性層24b以及非磁性層24c。元件層27包含鐵磁性層27a、非磁性層27b、鐵磁性層27c、非磁性層27d以及鐵磁性層27e。
首先，描述導體層24的結構的細節。
反鐵磁性層24a為具有反鐵磁性的導電膜。反鐵磁性層24a藉由與鐵磁性層24b交換耦接來使鐵磁性層24b的磁化方向穩定。反鐵磁性層24a含有例如鉑錳（PtMn）。
鐵磁性層24b設置於反鐵磁性層24a的上表面上。鐵磁性層24b為具有鐵磁性的導電膜。鐵磁性層24b包含在鐵磁性層24b延伸的方向（Y方向）上的易於磁化軸向方向。除形狀非等向性之外，藉由與反鐵磁性層24a交換耦接，鐵磁性層24b的磁化方向沿著Y方向穩定。鐵磁性層24b的磁化方向根據電流在鐵磁性層24b中流動的方向逆向。鐵磁性層24b含有例如鈷鐵（CoFe）。
非磁性層24c設置於鐵磁性層24b的上表面上。非磁性層24c為非磁性重金屬導電膜。非磁性層24c藉由流過非磁性層24c的電流產生自旋軌道力矩（spin orbit torque；SOT）。自旋軌道力矩注入至鐵磁性層27a中。非磁性層24c亦使鐵磁性層24b及鐵磁性層27a經歷層間交換耦接。非磁性層24c含有例如選自鉑（Pt）、鈀（Pd）、金（Au）以及銀（Ag）的至少一種元素。
鐵磁性層27a設置於非磁性層24c的上表面上。鐵磁性層27a為具有鐵磁性的導電膜。鐵磁性層27a用作儲存層SL。鐵磁性層27a包含在垂直於膜表面的方向（Z方向）上的易於磁化軸向方向。藉由在與非磁性層24c的界面上經由非磁性層24c與鐵磁性層24b層間交換耦接來將Y方向上的偏壓磁場施加至鐵磁性層27a。非磁性層24c上產生的自旋軌道力矩注入至鐵磁性層27a中。鐵磁性層27a的磁化方向基於Y方向上的偏壓磁場以及自旋軌道力矩而組態為逆向。
鐵磁性層27a含有鐵（Fe）。鐵磁性層27a可更含有鈷（Co）及鎳（Ni）的至少一種元素。鐵磁性層27a可更含有硼（B）。更特定而言，例如，鐵磁性層27a含有鐵鈷硼（FeCoB）或硼化鐵（FeB）。
非磁性層27b設置於鐵磁性層27a的上表面上。非磁性層27b為非磁性絕緣膜。非磁性層27b用作穿隧障壁層TB。非磁性層27b設置於鐵磁性層27a與鐵磁性層27c之間，且與此兩個鐵磁性層一起形成磁性穿隧接面。非磁性層27b充當晶種材料，其用於在鐵磁性層27a的結晶過程中自與鐵磁性層27a的界面生長結晶膜的核心。非磁性層27b具有NaCl晶體結構，其中膜表面朝著（001）平面定向。非磁性層27b含有例如氧化鎂（MgO）。
鐵磁性層27c設置於非磁性層27b的上表面上。鐵磁性層27c為具有鐵磁性的導電膜。鐵磁性層27c用作參考層RL。鐵磁性層27c在垂直於膜表面的方向（Z方向）上具有易於磁化軸向方向。鐵磁性層27c的磁化方向固定。在圖5的實例中，鐵磁性層27c的磁化方向導向至鐵磁性層27a。在此上下文中，表述「磁化方向固定」意謂磁化方向不由使鐵磁性層27a的磁化方向逆向的量值的力矩而改變。鐵磁性層27c含有選自鈷鉑（CoPt）、鈷鎳（CoNi）以及鈷鈀（CoPd）的至少一種化合物。
非磁性層27d設置於鐵磁性層27c的上表面上。非磁性層27d為非磁性導電膜。非磁性層27d用作間隔物層。非磁性層27d含有選自釕（Ru）、鋨（Os）、銠（Rh）、銥（Ir）、釩（V）以及鉻（Cr）的至少一種元素。
鐵磁性層27e設置於非磁性層27d的上表面上。鐵磁性層27e為具有鐵磁性的導電膜。鐵磁性層27e用作移位消除層。鐵磁性層27e在垂直於膜表面的方向（Z方向）上具有易於磁化軸向方向。鐵磁性層27e包含例如選自鈷鉑（CoPt）、鈷鎳（CoNi）以及鈷鈀（CoPd）的至少一種化合物。
鐵磁性層27c及鐵磁性層27e藉由非磁性層27d反鐵磁性地耦接。亦即，鐵磁性層27c及鐵磁性層27e耦接以使磁化方向彼此反平行。鐵磁性層27c、非磁性層27d以及鐵磁性層27e的此類耦接結構稱為合成反鐵磁性（Synthetic Anti-Ferromagnetic；SAF）結構。藉由SAF結構，鐵磁性層27e可消除鐵磁性層27c的漏磁場對鐵磁性層27a的磁化方向的影響。
磁電阻效應元件MTJ可取決於儲存層SL的磁化方向與參考層RL的磁化方向的相對關係是平行還是反平行而呈低電阻狀態或高電阻狀態中的任一者。根據第一實施例，在不允許寫入電流流經此磁電阻效應元件MTJ的情況下，控制儲存層SL相對於參考層RL的磁化方向的磁化方向。特定而言，採用使用藉由允許電流流經佈線SOTL而產生的自旋軌道力矩的寫入方法。
當在Y方向上具有特定量值的寫入電流Ic0流動至佈線SOTL時，儲存層SL與參考層RL在磁化方向上的相對關係變為平行。在此平行狀態的情況下，磁電阻效應元件MTJ的電阻值最低，且因此磁電阻效應元件MTJ設定為低電阻狀態。此低電阻狀態稱為「平行（P）狀態」，且在此實例中，對應於資料值「0」狀態。
當大於寫入電流Ic0的寫入電流Ic1在與寫入電流Ic0相對的方向上流動至佈線SOTL時，儲存層SL與參考層RL在磁化方向上的相對關係變為反平行。在此反平行狀態中，磁電阻效應元件MTJ的電阻值變為最高，且磁電阻效應元件MTJ設定為高電阻狀態。此高電阻狀態稱為「反平行（AP）狀態」，且在此實例中，對應於資料值「1」狀態。
根據上文所描述的資料值慣例進行以下描述，但本揭露不限於此慣例。舉例而言，P狀態可為資料值「1」狀態，且AP狀態可為資料值「0」狀態。 1.1.4 切換元件
切換元件SEL1主要在寫入操作期間自斷開狀態切換至接通狀態。相比之下，切換元件SEL2主要在讀取操作期間自斷開狀態切換至接通狀態。以此方式，相對於切換元件SEL1及切換元件SEL2，自斷開狀態至接通狀態的切換時序為不同的。因此，切換元件SEL1及切換元件SEL2的合適電流-電壓特性彼此不同。特定而言，例如，切換元件SEL1較佳地具有具備突返（snapback）的電流-電壓特性。相比之下，切換元件SEL2較佳地具有不具備突返的電流-電壓特性。
圖6及圖7為示出根據第一實施例的切換元件的特性的實例的圖。圖6為具有具備突返的電流-電壓特性的切換元件SEL1的電流-電壓特性的實例。圖7為具有不具備突返的電流-電壓特性的切換元件SEL2的電流-電壓特性的實例。
首先，參考圖6描述具備突返的電流-電壓特性。
當施加至切換元件SEL1的兩個末端的電壓（所施加電壓V1）自0伏特變為臨限電壓Vth1時，流經切換元件SEL1的電流（電流I1）變為臨限值電流Ith1。臨限值電流Ith1為約1微安，且可忽略地小。因此，在所施加電壓V1為0伏特至臨限電壓Vth1的範圍內，切換元件SEL1進入斷開狀態。
當電流I1超出臨限值電流Ith1時，切換元件SEL1進入接通狀態且同時出現突返。突返為電壓降的量自臨限電壓Vth1減小且大於臨限值電流Ith1的電流流動的現象。當電流I1達至保持電流Ihold1（＞Ith1）時，且電壓降的量藉由切換元件SEL1變為保持電壓Vhold1（＜Vth1）。
當電壓藉由突返達至保持電壓Vhold1時，切換元件SEL1的電壓降的量處於因電流I1的增加導致很少改變的狀態中。
以此方式，在切換元件SEL1中，在進入接通狀態時的電阻變為低於臨限電壓Vth1的保持電壓Vhold1。因此，當切換元件SEL1進入接通狀態時，易於允許較大電流流動。
參考圖7描述不具備突返的電流-電壓特性。
當施加至切換元件SEL2的兩個末端的電壓（所施加電壓V2）自0伏特變為臨限電壓Vth2時，流經切換元件SEL2的電流（電流I2）變為臨限值電流Ith2。臨限值電流Ith2變為約1微安，且可忽略地小。因此，在所施加電壓V2自0伏特至臨限電壓Vth2的範圍內，切換元件SEL2進入斷開狀態。
當電流I2超出臨限值電流Ith2時，切換元件SEL2在不出現突返的情況下進入接通狀態。因此，切換元件SEL2的電壓降的量進入因電流I2的增加導致很少改變的狀態中。
以此方式，當切換元件SEL2進入接通狀態時，電壓降的量不瞬時地改變。因此，當切換元件SEL2進入接通狀態時，有可能防止將高電壓瞬時施加至串聯連接至切換元件SEL2的元件（例如，磁電阻效應元件MTJ）。 1.2 操作
描述根據第一實施例的磁性記憶體裝置的操作。 1.2.1 寫入操作
圖8為示出根據第一實施例的磁性記憶體裝置中的寫入操作的實例的電路圖。在圖8的實例中，示出資料寫入至多個記憶體胞元MC當中的記憶體胞元MC＜m, n＞（0 ＜ m ＜ M且0 ＜ n ＜ N）的情況。
當資料寫入至記憶體胞元MC＜m, n＞時，電壓VDD或電壓VSS施加至字元線WL＜m＞及寫入位元線WBL＜n＞中的每一者。當電壓VDD施加至字元線WL＜m＞時，電壓VSS施加至寫入位元線WBL＜n＞。當電壓VSS施加至字元線WL＜m＞時，電壓VDD施加至寫入位元線WBL＜n＞。電壓VDD/2施加至除字元線WL＜m＞以外的所有字元線WL、除寫入位元線WBL＜n＞以外的所有寫入位元線WBL以及所有讀取位元線RBL。
電壓VSS為參考電位。電壓VSS為例如0伏特。至電壓VSS的電壓VDD（電位差VDD）為使得切換元件SEL1及切換元件SEL2進入接通狀態的電壓。電位差VDD為可允許用於改變磁電阻效應元件MTJ的電阻狀態的電流流動的電壓。電位差VDD/2為使得切換元件SEL1及切換元件SEL2進入斷開狀態的電壓。
因此，電位差VDD出現於字元線WL＜m＞與寫入位元線WBL＜n＞之間。電位差VDD/2產生於字元線WL＜m＞與除寫入位元線WBL＜n＞以外的寫入位元線WBL之間。電位差VDD/2出現於字元線WL＜m＞與讀取位元線RBL之間。
電位差VDD/2出現於除字元線WL＜m＞以外的字元線WL與寫入位元線WBL＜n＞之間。
電位差VDD/2出現於寫入位元線WBL＜n＞與讀取位元線RBL＜n＞之間。
因此，切換元件SEL1＜m, n＞進入接通狀態。除切換元件SEL1＜m, n＞以外的切換元件SEL1進入斷開狀態。切換元件SEL2＜m, n＞亦進入斷開狀態。
因此，有可能允許電流流經佈線SOTL＜m, n＞，而不使得電流流經除佈線SOTL＜m, n＞以外的佈線SOTL中的任一者。
在上文所描述的寫入操作中，記憶體胞元MC＜m, n＞的狀態可稱為選定狀態。記憶體胞元MC＜0, n＞至記憶體胞元MC＜m-1, n＞、記憶體胞元MC＜m + 1, n＞至記憶體胞元MC＜M, n＞、記憶體胞元MC＜m, 0＞至記憶體胞元MC＜m, n - 1＞以及記憶體胞元MC＜m, n + 1＞至記憶體胞元MC＜m, N＞的狀態可稱為半選定狀態。並不處於選定狀態或半選定狀態中的記憶體胞元MC的狀態可稱為未選定狀態。
圖9及圖10為示出根據第一實施例的磁性記憶體裝置中的寫入操作的實例的截面圖。在圖9及圖10中，示意性地示出流動至選定狀態中的記憶體胞元MC的電流以及磁電阻效應元件MTJ的磁化方向。圖9對應於寫入資料「1」時的寫入操作。圖10對應於寫入資料「0」時的寫入操作。
首先，參考圖9描述資料「1」的寫入操作。在圖9的實例中，示出寫入電流Ic1自右側的字元線WL朝著左側的寫入位元線WBL流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic1流動至導體層24中。藉由使得寫入電流Ic1流動至導體層24中，尤其流動至非磁性層24c中，產生使得鐵磁性層27a的磁化方向反平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c的鐵磁性層27a。
此外，鐵磁性層24b的磁化方向匹配於寫入電流Ic1流動的方向。因此，藉由經由非磁性層24c與鐵磁性層24b層間交換耦接產生的Y方向上的偏壓磁場施加至鐵磁性層27a。
因此，藉由自旋軌道力矩及由交換耦接產生的Y方向上的偏壓磁場的輔助，鐵磁性層27a的磁化方向在反平行於鐵磁性層27c的磁化方向的方向上逆向。
參考圖10描述資料「0」的寫入操作。在圖10的實例中，示出寫入電流Ic0自寫入位元線WBL（左側）朝著字元線WL（右側）流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD產生於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic0流動至導體層24中。藉由使寫入電流Ic0流動至導體層24中，尤其流動至非磁性層24c中，產生使得鐵磁性層27a的磁化方向平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c的鐵磁性層27a中。
此外，鐵磁性層24b的磁化方向匹配於寫入電流Ic0流動的方向。因此，藉由經由非磁性層24c與鐵磁性層24b層間交換耦接產生的Y方向上的偏壓磁場施加至鐵磁性層27a。
因此，藉由自旋軌道力矩及由交換耦接產生的Y方向上的偏壓磁場的輔助，鐵磁性層27a的磁化方向逆向為平行於鐵磁性層27c的磁化方向的方向。 1.2.2 讀取操作
圖11為示出根據第一實施例的磁性記憶體裝置中的讀取操作的實例的電路圖。在圖11的實例中，如在圖8的情況下，示出自記憶體胞元MC＜m, n＞讀取資料的情況。
當自記憶體胞元MC＜m, n＞讀取資料時，電壓VDD及電壓VSS分別施加至讀取位元線RBL＜n＞及字元線WL＜m＞。電壓VDD/2施加至除字元線WL＜m＞以外的所有字元線WL、除讀取位元線RBL＜n＞以外的所有讀取位元線RBL以及所有寫入位元線WBL。
因此，電位差VDD產生於字元線WL＜m＞與讀取位元線RBL＜n＞之間。電位差VDD/2出現於字元線WL＜m＞與除讀取位元線RBL＜n＞以外的讀取位元線RBL之間。電位差VDD/2出現於字元線WL＜m＞與任何寫入位元線WBL之間。
電位差VDD/2出現於除字元線WL＜m＞以外的字元線WL與讀取位元線RBL＜n＞之間。
電位差VDD/2出現於寫入位元線WBL＜n＞與讀取位元線RBL＜n＞之間。此電位差不出現於寫入位元線WBL（除寫入位元線WBL＜n＞以外）與對應讀取位元線RBL之間。
因此，切換元件SEL2＜m, n＞進入接通狀態。除切換元件SEL2＜m, n＞以外的所有切換元件SEL2進入斷開狀態。所有切換元件SEL1＜m, n＞進入斷開狀態。
因此，有可能使得電流流經磁電阻效應元件MTJ＜m, n＞，而不使得電流流經除磁電阻效應元件MTJ＜m, n＞以外的磁電阻效應元件MTJ中的任一者。
在上文所描述的讀取操作中，記憶體胞元MC＜m, n＞的狀態亦稱為選定狀態。記憶體胞元MC＜0, n＞至記憶體胞元MC＜m - 1, n＞、記憶體胞元MC＜m + 1, n＞至記憶體胞元MC＜M, n＞、記憶體胞元MC＜m, 0＞至記憶體胞元MC＜m, n - 1＞以及記憶體胞元MC＜m, n + 1＞至記憶體胞元MC＜m, N＞的狀態稱為半選定狀態。並不為選定狀態或半選定狀態的記憶體胞元MC的狀態稱為未選定狀態。
圖12為示出根據第一實施例的磁性記憶體裝置中的讀取操作的實例的截面圖。在圖12中，示意性地示出流動至選定狀態中的記憶體胞元MC的電流以及磁電阻效應元件MTJ的磁化方向。在圖12的實例中，示出讀取電流Ir自磁電阻效應元件MTJ朝著字元線WL流動的情況。
如上文所描述，使得切換元件SEL2進入接通狀態的電位差VDD出現於元件層27的上部末端及導體層24的右末端處。藉由控制電位差VDD，讀取電流Ir自元件層27的上部末端朝著導體層24的右末端流動。讀取電流Ir流動至元件層27中，且因此，讀取電路15可基於讀取電流Ir而判定元件層27是處於高電阻狀態還是低電阻狀態中。此外，讀取電流Ir控制為小於寫入電流Ic0及寫入電流Ic1。因此，可防止非磁性層27b的介質擊穿。 1.3. 根據第一實施例的效應
根據第一實施例，佈線SOTL包含連接至字元線WL的第一部分、連接至寫入位元線WBL的第二部分以及連接至讀取位元線RBL的第三部分。磁電阻效應元件MTJ連接於佈線SOTL的第三部分與讀取位元線RBL之間。切換元件SEL1連接於佈線SOTL的第二部分與寫入位元線WBL之間。切換元件SEL2連接於磁電阻效應元件MTJ與讀取位元線RBL之間。切換元件SEL1及切換元件SEL2中的每一者為二端型切換元件。因此，在不使用作為三端型切換元件的電晶體或類似者的情況下，可形成記憶體胞元MC，使用自旋軌道力矩的寫入方法應用於所述記憶體胞元MC。
特定而言，在平面圖中，佈線SOTL具有在Y方向上延伸的矩形形狀。切換元件SEL1在Z方向上與佈線SOTL的第二部分重疊。磁電阻效應元件MTJ及切換元件SEL1以此次序堆疊，以便在Z方向上與佈線SOTL的第三部分重疊。因此，相比於記憶體胞元包含三端型切換元件的情況，記憶體胞元的大小可減小。
切換元件SEL1具有具備突返的電流-電壓特性。因此，相比於針對切換元件SEL1使用具有不具備突返的電流-電壓特性的切換元件的情況，易於允許較大寫入電流在寫入操作期間在選定狀態中在記憶體胞元MC中流動。因此，寫入操作的負載可減少。
切換元件SEL2具有不具備突返的電流-電壓特性。因此，相比於針對切換元件SEL2使用具有具備突返的電流-電壓特性的切換元件的情況，可防止在讀取操作期間無意地將高電壓施加至磁電阻效應元件MTJ。因此，可防止磁電阻效應元件MTJ的耐久性下降。
充當佈線SOTL的導體層24包含鐵磁性層24b及非磁性層24c。非磁性層24c設置於鐵磁性層24b與充當儲存層SL的鐵磁性層27a之間。非磁性層24c含有選自鉑（Pt）、鈀（Pd）、金（Au）以及銀（Ag）的至少一種元素。因此，非磁性層24c可對鐵磁性層24b及鐵磁性層27a執行層間交換耦接。因此，沿著寫入電流方向的偏壓磁場可施加至鐵磁性層27a。此外，藉由允許寫入電流流動至非磁性層24c，非磁性層24c可將自旋軌道力矩注入至鐵磁性層27a。因此，即使在磁電阻效應元件MTJ的磁化方向垂直於膜表面時，在不施加外部磁場的情況下且在不允許寫入電流流動至磁電阻效應元件MTJ的情況下，鐵磁性層27a的磁化方向可逆向。 1.4 修改
第一實施例不限於上文所描述的實例，且可應用各種修改。 1.4.1 第一修改
在上文所描述的第一實施例中，描述在不允許寫入電流流動至磁電阻效應元件MTJ中的情況下儲存層SL的磁化方向逆向的情況，但實施例不限於此。舉例而言，磁性記憶體裝置可操作以藉由允許寫入電流流動至磁電阻效應元件MTJ而輔助儲存層SL的磁化方向的逆向。在以下描述中，主要描述與第一實施例中的組態及操作不同的組態及操作。可省略與第一實施例中的組態及操作相同的組態及操作的描述。 1.4.1.1 磁電阻效應元件及周邊佈線
圖13為示出根據第一實施例的第一修改的磁電阻效應元件及周邊佈線的截面結構的實例的截面圖。圖13對應於第一實施例中的圖5。在第一實施例的第一修改中，導體層24包含非磁性層24c'（而非反鐵磁性層24a）、鐵磁性層24b以及非磁性層24c。
非磁性層24c'為非磁性重金屬導電膜。非磁性層24c'藉由流經非磁性層24c'的電流產生自旋軌道力矩。所產生自旋軌道力矩注入至鐵磁性層27a中。非磁性層24c'含有例如選自鉑（Pt）、鈀（Pd）、金（Au）、銀（Ag）、鉿（Hf）、鉭（Ta）以及鎢（W）的至少一種元素。非磁性層24c'可為包含選自鉑（Pt）、鈀（Pd）、金（Au）、銀（Ag）、鉿（Hf）、鉭（Ta）以及鎢（W）的至少一種元素的合金。非磁性層24c'可更含有硼（B）、碳（C）、砷（As）、銻（Sb）以及鉍（Bi）。
元件層27設置於非磁性層24c'的上表面上。元件層27的組態與第一實施例中的元件層27的組態相同。 1.4.1.2 寫入操作
圖14為示出根據第一實施例的第一修改的磁性記憶體裝置中的寫入操作的實例的電路圖。圖14對應於根據第一實施例的圖8。
當資料寫入至記憶體胞元MC＜m, n＞時，電壓VDD或電壓VSS施加至字元線WL＜m＞及寫入位元線WBL＜n＞中的每一者。電壓VDD/2 + α或電壓VDD/2 - α施加至讀取位元線RBL＜n＞。當電壓VDD施加至字元線WL＜m＞時，電壓VSS及電壓VDD/2 + α分別施加至寫入位元線WBL＜n＞及讀取位元線RBL＜n＞。當電壓VSS施加至字元線WL＜m＞時，電壓VDD及電壓VDD/2 - α分別施加至寫入位元線WBL＜n＞及讀取位元線RBL＜n＞。電壓VDD/2施加至除字元線WL＜m＞以外的所有字元線WL、除寫入位元線WBL＜n＞以外的所有寫入位元線WBL以及除讀取位元線RBL＜n＞以外的所有讀取位元線RBL。
電位差VDD/2 + α為使得切換元件SEL1及切換元件SEL2進入接通狀態的電壓。電位差VDD/2 - α為使得切換元件SEL1及切換元件SEL2進入斷開狀態的電壓。電位差α為使得切換元件SEL1及切換元件SEL2進入斷開狀態的電壓。
電位差VDD出現於字元線WL＜m＞與寫入位元線WBL＜n＞之間。電位差VDD/2 - α出現於字元線WL＜m＞與讀取位元線RBL＜n＞之間。電位差VDD/2出現於字元線WL＜m＞與除寫入位元線WBL＜n＞以外的寫入位元線WBL之間。電位差VDD/2出現於字元線WL＜m＞與除讀取位元線RBL＜n＞以外的讀取位元線RBL之間。
電位差VDD/2出現於除字元線WL＜m＞以外的字元線WL與寫入位元線WBL＜n＞之間。電位差α出現於除字元線WL＜m＞以外的字元線WL與讀取位元線RBL＜n＞之間。
電位差VDD/2 + α出現於寫入位元線WBL＜n＞與讀取位元線RBL＜n＞之間。
因此，切換元件SEL1＜m, n＞及切換元件SEL2＜m, n＞進入接通狀態。除切換元件SEL1＜m, n＞以外的所有切換元件SEL1進入斷開狀態。所有切換元件SEL2＜m, n＞進入斷開狀態。
因此，有可能允許電流流動至佈線SOTL＜m, n＞及磁電阻效應元件MTJ＜m, n＞，而不允許電流流經除佈線SOTL＜m, n＞以外的佈線SOTL中的任一者或除磁電阻效應元件MTJ＜m, n＞以外的任何磁電阻效應元件MTJ。
圖15及圖16為示出根據第一實施例的第一修改的磁性記憶體裝置中的寫入操作的實例的截面圖。圖15及圖16分別對應於根據第一實施例的圖9及圖10。
首先，參考圖15描述資料「1」的寫入操作。在圖15的實例中，示出寫入電流Ic1自字元線WL（右側）朝著寫入位元線WBL（左側）流動且電流Iw1自磁電阻效應元件MTJ朝著寫入位元線WBL流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic1流動至導體層24中。由於寫入電流Ic1流動至導體層24中的非磁性層24c'中，因此產生使得鐵磁性層27a的磁化方向反平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c'的鐵磁性層27a中。
此外，使得切換元件SEL2進入接通狀態的電位差VDD/2 + α出現於元件層27的上部末端及導體層24的左末端處。藉由控制電位差VDD/2 + α，電流Iw1自元件層27的上部末端朝著導體層24的左末端流動。由於電流Iw1流動至元件層27中，因此產生使得鐵磁性層27a的磁化方向反平行於鐵磁性層27c的磁化方向的自旋轉移力矩。
因此，鐵磁性層27a的磁化方向藉由自旋軌道力矩以及自旋轉移力矩的輔助而在反平行於鐵磁性層27c的磁化方向的方向上逆向。
電流Iw1控制為小於寫入電流Ic1且大於讀取電流Ir的值（Ir ＜ Iw1 ＜ Ic1）。因此，防止非磁性層27b的介質擊穿，且可有效地使鐵磁性層27a的磁化方向逆向。
參考圖16描述資料「0」的寫入操作。在圖16的實例中，示出寫入電流Ic0自寫入位元線WBL（左側）朝著字元線WL（右側）流動且小於電流Iw1的電流Iw0自寫入位元線WBL朝著磁電阻效應元件MTJ流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic0流動至導體層24中。由於寫入電流Ic0流動至導體層24中的非磁性層24c'中，因此產生使得鐵磁性層27a的磁化方向平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c'的鐵磁性層27a中。
此外，使得切換元件SEL2進入接通狀態的電位差VDD/2 + α出現於元件層27的上部末端及導體層24的左末端處。藉由控制電位差VDD/2 + α，電流Iw0自導體層24的左末端朝著元件層27的上部末端流動。由於電流Iw0流動至元件層27中，因此產生使得鐵磁性層27a的磁化方向平行於鐵磁性層27c的磁化方向的自旋轉移力矩。
因此，鐵磁性層27a的磁化方向藉由自旋軌道力矩以及自旋轉移力矩的輔助而在平行於鐵磁性層27c的磁化方向的方向上逆向。
電流Iw0控制為小於寫入電流Ic0且大於讀取電流Ir的值（Ir ＜ Iw0 ＜ Ic0）。因此，防止非磁性層27b的介質擊穿，且可有效地使鐵磁性層27a的磁化方向逆向。 1.4.1.3 根據第一實施例的第一修改的效應
根據第一實施例的第一修改，非磁性層24c'可為例如含有選自鉑（Pt）、鈀（Pd）、金（Au）、銀（Ag）、鉿（Hf）、鉭（Ta）以及鎢（W）的至少一種元素的合金，且可更含有例如硼（B）、碳（C）、砷（As）、銻（Sb）以及鉍（Bi）。因此，非磁性層24c'可將較大自旋軌道力矩注入至鐵磁性層27a中。
在寫入操作中，磁性記憶體裝置1組態成允許電流Iw在選定狀態中流動至磁電阻效應元件MTJ。因此磁電阻效應元件MTJ可產生自旋轉移力矩。因此，即使當磁電阻效應元件MTJ的磁化方向垂直於膜表面時，仍可在不施加外部磁場的情況下使鐵磁性層27a的磁化方向逆向。 1.4.2 第二修改
在上文所描述的第一實施例及第一實施例的第一修改中，描述分別藉由用於輔助自旋軌道力矩之層間交換耦接及自旋轉移力矩使用偏壓磁場的情況，但實施例不限於此。舉例而言，磁性記憶體裝置可使用由電流產生的磁場，以便輔助自旋軌道力矩。在以下描述中，主要描述與第一實施例或第一實施例的第一修改中的組態及操作不同的組態及操作。可適當地省略與第一實施例或第一實施例的第一修改中的組態及操作相同的組態及操作的描述。 1.4.2.1 磁電阻效應元件及周邊佈線
圖17為示出根據第一實施例的第二修改的磁電阻效應元件及周邊佈線的截面結構的實例的截面圖。圖17對應於根據第一實施例的第一修改的圖13。在第一實施例的第二修改中，記憶體胞元陣列10更包含導體層30。導體層24及元件層27的組態與根據第一實施例的第一修改的導體層24及元件層27的組態相同。
導體層30設置於非磁性層24c'下方。導體層30為用於產生待施加至磁電阻效應元件MTJ的磁場的導電膜。導體層30在正交於導體層24的長側方向（X方向）的方向上延伸。導體層30與例如記憶體胞元MC中的所有其他組態（導體層21、導體層23、導體層24、導體層25、導體層26以及導體層29，以及元件層22、元件層27以及元件層28）電絕緣。導體層30組態成能夠允許電流沿著X方向自第一末端朝著第二末端流動。
在圖17的實例中，示出導體層30設置於非磁性層24c'下方的情況，但實施例不限於此。舉例而言，導體層30可設置於非磁性層24c'上方（例如導體層29上方）。 1.4.2.2 寫入操作
根據第一實施例的第二修改的在磁性記憶體裝置中的寫入操作期間施加至記憶體胞元MC中的各種佈線的電壓與根據第一實施例的圖8的情況下的電壓相同。
圖18及圖19為示出根據第一實施例的第二修改的磁性記憶體裝置中的寫入操作的實例的截面圖。圖18及圖19對應於根據第一實施例的圖9及圖10。
首先，參考圖18描述資料「1」的寫入操作。在圖18的實例中，示出寫入電流Ic1自字元線WL（右側）朝著寫入位元線WBL（左側）流動且電流Ia在導體層30中在+X方向（頁面外方向）上流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic1流動至導體層24中。由於寫入電流Ic1流動至導體層24中的非磁性層24c'中，因此產生使得鐵磁性層27a的磁化方向反平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c'的鐵磁性層27a中。
此外，電流Ia流動至導體層30中。由於電流Ia為在X方向上流動的線性電流，因此產生集中於YZ平面中的電流Ia上的圓形磁場。對應圓形磁場的方向導向與鐵磁性層27a相交的部分中的-Y方向。
因此，藉由自旋軌道力矩以及由電流Ia產生的磁場的輔助，鐵磁性層27a的磁化方向在反平行於鐵磁性層27c的磁化方向的方向上逆向。
參考圖19描述資料「0」的寫入操作。在圖19的實例中，示出寫入電流Ic0自寫入位元線WBL（左側）朝著字元線WL（右側）流動且電流Ia在導體層30中在-X方向上（至頁面中）流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic0流動至導體層24中。由於寫入電流Ic0流動至導體層24中的非磁性層24c'中，因此產生使得鐵磁性層27a的磁化方向平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c'的鐵磁性層27a中。
此外，電流Ia流動至導體層30中。由於電流Ia為在-X方向上流動的線性電流，因此產生集中於YZ平面中的電流Ia上的圓形磁場。對應圓形磁場的方向導向與鐵磁性層27a相交的部分中的Y方向。
因此，藉由自旋軌道力矩以及由電流Ia產生的磁場的輔助，鐵磁性層27a的磁化方向在平行於鐵磁性層27c的磁化方向的方向上逆向。 1.4.2.3 根據第一實施例的第二修改的效應
根據第一實施例的第二修改，導體層30在正交於佈線SOTL的方向上延伸。磁性記憶體裝置1組態成允許電流Ia在寫入操作期間流動至導體層30。因此，導體層30可將平行於寫入電流的磁場施加鐵磁性層27a。因此，即使在磁電阻效應元件MTJ的磁化方向垂直於膜表面時，在不施加外部磁場的情況下或在不允許寫入電流流動至磁電阻效應元件MTJ的情況下，鐵磁性層27a的磁化方向可逆向。
在第一實施例的第二修改中，描述磁電阻效應元件MTJ的磁化方向垂直於膜表面的情況，但實施例不限於此。舉例而言，磁電阻效應元件MTJ的磁化方向可平行於膜表面。特定而言，當磁電阻效應元件MTJ的磁化方向導向至X方向時，對於在不允許寫入電流流動至磁電阻效應元件MTJ的情況下使鐵磁性層27a的磁化方向逆轉，需要對應於Z方向上的外部磁場的輔助。在此情況下，設置導體層30，例如以便在Y方向上與磁電阻效應元件MTJ對準。因此，可使得由電流Ia產生的磁場的方向在與鐵磁性層27a相交的部分中導向至Z方向。因此，即使在磁電阻效應元件MTJ的磁化方向平行於膜表面時，在不施加外部磁場的情況下或在不允許寫入電流流動至磁電阻效應元件MTJ的情況下，鐵磁性層27a的磁化方向可逆向。 1.4.3 第一實施例的第三修改
在上文所描述的第一實施例以及第一實施例的第一修改及第二修改中，描述磁電阻效應元件MTJ具有垂直於膜表面的磁化方向的情況，但實施例不限於此。舉例而言，磁電阻效應元件可具有平行於膜表面的磁化方向。在以下描述中，主要描述與第一實施例以及第一實施例的第一修改及第二修改中的組態及操作不同的組態及操作。可適當地省略與第一實施例以及第一實施例的第一修改及第二修改中的組態及操作相同的組態及操作的描述。 1.4.3.1 記憶體胞元陣列的平面佈局
圖20為示出根據第一實施例的第三修改的記憶體胞元陣列的平面佈局的實例的平面圖。圖20對應於第一實施例中的圖3。
記憶體胞元陣列10包含多個豎直結構V2'，而非多個豎直結構V2。豎直結構V2'中的每一者包含磁電阻效應元件MTJ及切換元件SEL2。
豎直結構V2'在Z方向上延伸。在平面圖中，豎直結構V2'各自具有橢圓形狀。豎直結構V2'安置為使得橢圓形狀的長軸方向平行於佈線SOTL的短側方向（亦即，X方向）。豎直結構V2'中的每一者連接於一個對應讀取位元線RBL與一個對應佈線SOTL之間。 1.4.3.2 磁電阻效應元件及周邊佈線
圖21為示出根據第一實施例的第三修改的磁電阻效應元件及周邊佈線的截面結構的實例的截面圖。圖21對應於根據第一實施例的第一修改的圖13。根據第一實施例的第三修改的導體層24的組態與根據第一實施例的第一修改的包含非磁性層24c'的導體層24的組態相同。元件層27包含鐵磁性層27a'、非磁性層27b、鐵磁性層27c'、非磁性層27d以及鐵磁性層27e'。
鐵磁性層27a'設置於非磁性層24c'的上表面上。非磁性層27b設置於鐵磁性層27a'的上表面上。鐵磁性層27c'設置於非磁性層27b的上表面上。非磁性層27d設置於鐵磁性層27c'的上表面上。鐵磁性層27e'設置於非磁性層27d的上表面上。
除鐵磁性層27a'、鐵磁性層27c'以及鐵磁性層27e'在平面圖中在豎直結構V2'的橢圓形狀的長軸方向（X方向）上具有易於磁化軸向方向之外，鐵磁性層27a'、鐵磁性層27c'以及鐵磁性層27e'分別與根據第一實施例的鐵磁性層27a、鐵磁性層27c以及鐵磁性層27e相同。在圖21的實例中，鐵磁性層27a'在+X方向（頁面外）或-X方向（至頁面中）上具有磁化方向。鐵磁性層27c'在+X方向上具有磁化方向。鐵磁性層27e'在-X方向上具有磁化方向。亦即，元件層27充當共平面磁化型磁電阻效應元件MTJ。 1.4.3.3 寫入操作
根據第一實施例的第三修改的在磁性記憶體裝置中的寫入操作期間施加至記憶體胞元MC中的各種佈線的電壓與根據第一實施例的圖8的情況下的電壓相同。
圖22及圖23為示出根據第一實施例的第三修改的磁性記憶體裝置中的寫入操作的實例的截面圖。圖22及圖23分別對應於根據第一實施例的圖9及圖10。
首先，參考圖22描述資料「1」的寫入操作。在圖22的實例中，示出寫入電流Ic1自字元線WL（右側）朝著寫入位元線WBL（左側）流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic1流動至導體層24中。由於寫入電流Ic1流動至導體層24中的非磁性層24c'中，因此產生使得鐵磁性層27a的磁化方向反平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c'的鐵磁性層27a中。
因此，鐵磁性層27a的磁化方向藉由自旋軌道力矩在反平行於鐵磁性層27c的磁化方向的方向上逆向。
參考圖23描述資料「0」的寫入操作。在圖23的實例中，示出寫入電流Ic0自寫入位元線WBL（左側）朝著字元線WL（右側）流動的情況。
如上文所描述，使得切換元件SEL1進入接通狀態的電位差VDD出現於導體層24的兩個末端處。藉由控制電位差VDD，寫入電流Ic0流動至導體層24中。由於寫入電流Ic0流動至導體層24中的非磁性層24c'中，因此產生使得鐵磁性層27a的磁化方向平行於鐵磁性層27c的磁化方向的自旋軌道力矩。自旋軌道力矩注入至接近於非磁性層24c'的鐵磁性層27a中。
因此，鐵磁性層27a的磁化方向藉由自旋軌道力矩在平行於鐵磁性層27c的磁化方向的方向上逆向。 1.4.3.4 根據第一實施例的第三修改的效應
根據第一實施例的第三修改，包含元件層27的豎直結構V2'在平面圖中具有橢圓形狀。橢圓形狀中的長軸方向平行於佈線SOTL的短側方向（X方向）。因此，磁電阻效應元件MTJ組態成在X方向上具有易於磁化軸向方向。因此，在不施加外部磁場的情況下或不應用替換外部磁場的方法的情況下，磁電阻效應元件MTJ可僅藉由自旋軌道力矩使鐵磁性層27a'的磁化方向逆向。 2. 第二實施例
根據第二實施例，形成有切換元件SEL2的位置與第一實施例不同。在以下描述中，主要描述與第一實施例中的組態及操作不同的組態及操作。可省略與第一實施例中的組態及操作相同的組態及操作的描述。 2.1 記憶體胞元陣列的電路組態
圖24為示出根據第二實施例的記憶體胞元陣列的電路組態的實例的電路圖。圖24對應於根據第一實施例的圖2。
切換元件SEL2＜i, j＞連接於佈線SOTL＜i, j＞的第一部分與字元線WL＜i＞之間。切換元件SEL1＜i, j＞連接於佈線SOTL＜i, j＞的第二部分與寫入位元線WBL＜j＞之間。磁電阻效應元件MTJ＜i, j＞連接於佈線SOTL＜i, j＞的第三部分與讀取位元線RBL＜j＞之間。 2.2 記憶體胞元陣列的平面佈局
圖25為示出根據第二實施例的記憶體胞元陣列的平面佈局的實例的平面圖。圖25對應於根據第一實施例的圖3。
在記憶體胞元陣列10中，豎直結構V1中的每一者包含切換元件SEL1。豎直結構V2中的每一者包含磁電阻效應元件MTJ。豎直結構V3中的每一者包含切換元件SEL2。
在如上組態中，包含一個佈線SOTL及連接至一個對應佈線SOTL的一個豎直結構V1、一個豎直結構V2以及一個豎直結構V3的集合充當一個記憶體胞元MC。 2.3 記憶體胞元陣列的截面結構
圖26為示出根據第二實施例的記憶體胞元陣列的截面結構的實例的截面圖，其沿著圖25的線XXVI-XXVI截取。圖26對應於根據第一實施例的圖4。階層式結構L1包含導體層31_1、導體層32_1、導體層34_1、導體層36_1以及導體層38_1，以及元件層33_1、元件層35_1以及元件層37_1。階層式結構L2包含導體層31_2、導體層32_2、導體層34_2、導體層36_2以及導體層38_2，以及元件層33_2、元件層35_2以及元件層37_2。
首先，描述階層式結構L1。
導體層31_1設置於半導體基底20上方。導體層31_1用作寫入位元線WBL。導體層31_1在Y方向上延伸。
導體層32_1設置於導體層31_1的上表面上。導體層32_1用作接點。
元件層33_1設置於導體層32_1的上表面上。元件層33_1用作切換元件SEL1。導體層32_1及元件層33_1組態豎直結構V1。
導體層34_1設置於元件層33_1的上表面上。導體層34_1用作佈線SOTL。導體層34_1在Y方向上延伸。
元件層35_1設置於導體層34_1的下表面的與設置有元件層33_1的部分不同的部分中。元件層35_1用作切換元件SEL2。元件層35_1組態豎直結構V3。
元件層33_1及元件層35_1由相同過程形成。在此情況下，元件層33_1及元件層35_1設置於相同高度處。亦即，元件層33_1的下表面定位於與元件層35_1的下表面相同的XY平面上。此外，元件層33_1及元件層35_1形成為具有相同電流-電壓特性。舉例而言，所有元件層33_1及元件層35_1具有具備突返的電流-電壓特性。
導體層36_1設置於元件層35_1的下表面上。導體層36_1用作字元線WL。導體層36_1在X方向上延伸。
元件層37_1設置於導體層34_1的上表面的在設置有元件層33_1的部分與設置有元件層35_1的部分之間的部分中。元件層37_1用作磁電阻效應元件MTJ。
導體層38_1設置於元件層37_1的上表面上。導體層38_1用作讀取位元線RBL。導體層38_1在Y方向上延伸。
在如上組態中，在階層式結構L1中包含導體層34_1以及豎直結構V1、豎直結構V2以及豎直結構V3的一個集合充當具有分別連接至導體層31_1、導體層36_1以及導體層38_1的三個端子的一個記憶體胞元MC。
階層式結構L2具有與階層式結構L1相同的組態。亦即，導體層31_2、導體層32_2、導體層34_2、導體層36_2以及導體層38_2以及元件層33_2、元件層35_2以及元件層37_2分別具有與導體層31_1、導體層32_1、導體層34_1、導體層36_1以及導體層38_1以及元件層33_1、元件層35_1以及元件層37_1相同的結構及相同的功能。因此，在階層式結構L2中包含導體層34_2以及豎直結構V1、豎直結構V2以及豎直結構V3的一個集合充當具有分別連接至導體層31_2、導體層36_2以及導體層38_2的三個端子的一個記憶體胞元MC。 2.4 第二實施例的效應
根據第二實施例，切換元件SEL2連接於佈線SOTL與字元線WL之間。充當切換元件SEL1的元件層33及充當切換元件SEL2的元件層35設置於相同高度處。因此，元件層33及元件層35可在相同過程中形成。因此，記憶體胞元陣列10的製造負載可減少。當元件層33及元件層35在相同過程中形成時，元件層35以與元件層33相同的方式形成為具有具備突返的電流-電壓特性。因此，可維持在寫入操作期間易於使較大寫入電流在選定狀態中在記憶體胞元MC中流動的效應。
在根據第二實施例的磁性記憶體裝置中，可應用根據第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改的組態及操作。在此情況下，根據第二實施例的磁性記憶體裝置可呈現與第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改相同的效應。 3. 第三實施例 3.1 記憶體胞元陣列的電路組態
圖27為示出根據第三實施例的記憶體胞元陣列的電路組態的實例的電路圖。
記憶體胞元陣列10包含多個記憶體胞元MC、多個字元線WLa及字元線WLb、多個讀取位元線RBL以及多個寫入位元線WBL。在圖27的實例中，在多個記憶體胞元MC當中，示出八個記憶體胞元MC＜m, n - 1＞、記憶體胞元MC＜m, n＞、記憶體胞元MC＜m, n + 1＞、記憶體胞元MC＜m, n + 2＞、記憶體胞元MC＜m + 1, n - 2＞、記憶體胞元MC＜m + 1, n - 1＞、記憶體胞元MC＜m + 1, n＞以及記憶體胞元MC＜m + 1, n + 1＞。在多個字元線WLa及字元線WLb當中，示出兩個字元線WLa＜m＞及字元線WLa＜m + 1＞以及兩個字元線WLb＜m＞及字元線WLb＜m + 1＞。在多個讀取位元線RBL當中，示出五個讀取位元線RBL＜n - 2＞、讀取位元線RBL＜n - 1＞、讀取位元線RBL＜n＞、讀取位元線RBL＜n + 1＞以及讀取位元線RBL＜n + 2＞。在多個寫入位元線WBL當中，示出六個寫入位元線WBL＜n - 2＞、寫入位元線WBL＜n - 1＞、寫入位元線WBL＜n＞、寫入位元線WBL＜n + 1＞、寫入位元線WBL＜n + 2＞以及寫入位元線WBL＜n + 3＞。
記憶體胞元MC＜m, n - 1＞包含連接至字元線WLa＜m＞的第一末端、連接至寫入位元線WBL＜n - 1＞的第二末端以及連接至讀取位元線RBL＜n - 1＞的第三末端。記憶體胞元MC＜m, n＞包含連接至字元線WLa＜m＞的第一末端、連接至寫入位元線WBL＜n + 1＞的第二末端以及連接至讀取位元線RBL＜n＞的第三末端。記憶體胞元MC＜m, n - 1＞的第一末端及記憶體胞元MC＜m, n＞的第一末端彼此共用。
記憶體胞元MC＜m, n + 1＞包含連接至字元線WLb＜m＞的第一末端、連接至寫入位元線WBL＜n + 1＞的第二末端以及連接至讀取位元線RBL＜n + 1＞的第三末端。記憶體胞元MC＜m, n + 2＞包含連接至字元線WLb＜m＞的第一末端、連接至寫入位元線WBL＜n + 3＞的第二末端以及連接至讀取位元線RBL＜n + 2＞的第三末端。記憶體胞元MC＜m, n + 1＞的第一末端及記憶體胞元MC＜m, n + 2＞的第一末端彼此共用。
記憶體胞元MC＜m + 1, n - 2＞包含連接至字元線WLa＜m + 1＞的第一末端、連接至寫入位元線WBL＜n - 2＞的第二末端以及連接至讀取位元線RBL＜n - 2＞的第三末端。記憶體胞元MC＜m + 1, n - 1＞包含連接至字元線WLa＜m + 1＞的第一末端、連接至寫入位元線WBL＜n＞的第二末端以及連接至讀取位元線RBL＜n - 1＞的第三末端。記憶體胞元MC＜m + 1, n - 2＞的第一末端及記憶體胞元MC＜m + 1, n - 1＞的第一末端彼此共用。
記憶體胞元MC＜m + 1, n＞包含連接至字元線WLb＜m + 1＞的第一末端、連接至寫入位元線WBL＜n＞的第二末端以及連接至讀取位元線RBL＜n＞的第三末端。記憶體胞元MC＜m + 1, n + 1＞包含連接至字元線WLb＜m + 1＞的第一末端、連接至寫入位元線WBL＜n + 2＞的第二末端以及連接至讀取位元線RBL＜n + 1＞的第三末端。記憶體胞元MC＜m + 1, n＞的第一末端及記憶體胞元MC＜m + 1, n + 1＞的第一末端彼此共用。
包含八個記憶體胞元MC＜m, n - 1＞、記憶體胞元MC＜m, n＞、記憶體胞元MC＜m, n + 1＞、記憶體胞元MC＜m, n + 2＞、記憶體胞元MC＜m + 1, n - 2＞、記憶體胞元MC＜m + 1, n - 1＞、記憶體胞元MC＜m + 1, n＞以及記憶體胞元MC＜m + 1, n + 1＞的此集合在列方向及行方向上重複以形成記憶體胞元陣列10。亦即，在同一列（例如第m列）中，連接至字元線WLa且在行方向上彼此鄰近的兩個記憶體胞元MC（例如MC＜m, n - 1＞及MC＜m, n＞）以及連接至字元線WLb＜m＞且在行方向上彼此鄰近的兩個記憶體胞元MC（例如MC＜m, n + 1＞及MC＜m, n + 2＞）在行方向上交替地配置。
在如上文所描述的記憶體胞元陣列10中的多個記憶體胞元MC當中，描述連接至同一字元線WLa且在行方向上彼此鄰近的兩個記憶體胞元MC＜m, n - 1＞及記憶體胞元MC＜m, n＞的組態。記憶體胞元MC＜m, n - 1＞包含切換元件SEL1＜m, n - 1＞及切換元件SEL2＜m, n - 1＞以及磁電阻效應元件MTJ＜m, n - 1＞。記憶體胞元MC＜m, n＞包含切換元件SEL1＜m, n＞及切換元件SEL2＜m, n＞以及磁電阻效應元件MTJ＜m, n＞。記憶體胞元MC＜m, n - 1＞及記憶體胞元MC＜m, n＞共用佈線SOTL＜m, n - 1^n＞。在此上下文中，符號「n-1^n」指示此佈線SOTL在行(n-1)與行(n)之間橋接/橫跨/跨越。
佈線SOTL＜m, n - 1^n＞的第一部分連接至字元線WLa＜m＞。佈線SOTL＜m, n - 1^n＞的第二部分連接至寫入位元線WBL＜n - 1＞。佈線SOTL＜m, n - 1^n＞的第三部分連接至讀取位元線RBL＜n - 1＞。佈線SOTL＜m, n - 1^n＞的第四部分連接至寫入位元線WBL＜n + 1＞。佈線SOTL＜m, n - 1^n＞的第五部分連接至讀取位元線RBL＜n＞。
切換元件SEL1＜m, n - 1＞連接於佈線SOTL＜m, n - 1^n＞的第二部分與寫入位元線WBL＜n - 1＞之間。磁電阻效應元件MTJ＜m, n - 1＞連接於佈線SOTL＜m, n - 1^n＞的第三部分與讀取位元線RBL＜n - 1＞之間。切換元件SEL2＜m, n - 1＞連接於磁電阻效應元件MTJ＜m, n - 1＞與讀取位元線RBL＜n - 1＞之間。
切換元件SEL1＜m, n＞連接於佈線SOTL＜m, n - 1^n＞的第四部分與寫入位元線WBL＜n + 1＞之間。磁電阻效應元件MTJ＜m, n＞連接於佈線SOTL＜m, n - 1^n＞的第五部分與讀取位元線RBL＜n＞之間。切換元件SEL2＜m, n＞連接於磁電阻效應元件MTJ＜m, n＞與讀取位元線RBL＜n＞之間。 3.2 記憶體胞元陣列的平面佈局
圖28為示出根據第三實施例的記憶體胞元陣列的平面佈局的實例的平面圖。
記憶體胞元陣列10包含豎直結構V1、豎直結構V2、多個豎直結構V3a以及多個豎直結構V3b。豎直結構V1中的每一者包含切換元件SEL1。豎直結構V2中的每一者包含磁電阻效應元件MTJ及切換元件SEL2。
多個寫入位元線WBL在X方向上配置。寫入位元線WBL中的每一者在Y方向上延伸。
多個字元線WLb設置於多個寫入位元線WBL上方。多個字元線WLb在Y方向上配置。字元線WLb中的每一者在X方向上延伸。
多個佈線SOTL設置於多個字元線WLb上方。在平面圖中，佈線SOTL中的每一者具有矩形形狀。佈線SOTL的長側方向及短側方向在XY平面中分別與X方向及Y方向相交。在以下描述中，佈線SOTL的長側方向及短側方向分別稱為P方向及Q方向。由Y方向及P方向形成的角度θ為例如(90 - atan (1/3))度。在平面圖中，佈線SOTL中的每一者設置於與一個字元線WLb（或WLa）及三個鄰近寫入位元線WBL重疊的位置處。
多個讀取位元線RBL設置於多個佈線SOTL上方。多個讀取位元線RBL在X方向上配置。讀取位元線RBL中的每一者在Y方向上延伸。在平面圖中，讀取位元線RBL中的每一者設置於兩個鄰近寫入位元線WBL之間。
多個字元線WLa設置於多個讀取位元線RBL上方。多個字元線WLa在Y方向上配置。字元線WLa中的每一者在X方向上延伸。在平面圖中，彼此對應的一個字元線WLa及一個字元線WLb設置於重疊位置處。
豎直結構V1在Z方向上延伸。在平面圖中，豎直結構V1各自具有圓形形狀。豎直結構V1中的每一者連接於一個對應寫入位元線WBL與一個對應佈線SOTL之間。
豎直結構V2在Z方向上延伸。在平面圖中，豎直結構V2各自具有圓形形狀。豎直結構V2中的每一者連接於一個對應讀取位元線RBL與一個對應佈線SOTL之間。
豎直結構V3a在Z方向上延伸。在平面圖中，豎直結構V3a各自具有圓形形狀。豎直結構V3a中的每一者連接於一個對應字元線WLa與一個對應佈線SOTL之間。
豎直結構V3b在Z方向上延伸。在平面圖中，豎直結構V3b各自具有圓形形狀。豎直結構V3b中的每一者連接於一個對應字元線WLb與一個對應佈線SOTL之間。
在如上組態中，包含一個佈線SOTL及連接至一個對應佈線SOTL的一個豎直結構V1、一個豎直結構V2以及一個豎直結構V3a或豎直結構V3b的集合充當一個記憶體胞元MC。此外，兩個記憶體胞元MC共用佈線SOTL及豎直結構V3a。兩個記憶體胞元MC共用佈線SOTL及豎直結構V3b。
針對共用相同佈線SOTL的兩個記憶體胞元MC分別設置的兩個豎直結構V2在P方向上配置。此外，在平面圖中，每一豎直結構V2的中心沿著佈線SOTL的P方向定位於對稱軸線上。亦即，針對共用對應佈線SOTL的兩個記憶體胞元MC分別設置的佈線SOTL及兩個豎直結構V2沿著P方向設置於同一軸線上。兩個豎直結構V2可稱為彼此「同軸」。在此上下文中，「相同」包含實質上相同，諸如在正常製造容差或類似者內的圖案/位置對準。 3.3 記憶體胞元陣列的截面結構
圖29為示出根據第三實施例的記憶體胞元陣列的截面結構的實例的截面圖，其沿著圖28的線XXIX-XXIX截取。在圖29中，示出連接至字元線WLa的組態。
階層式結構L1包含導體層41_1、導體層42_1、導體層43_1、導體層46_1、導體層47_1、導體層48_1、導體層49_1、導體層54_1、導體層55_1以及導體層56_1，以及元件層44_1、元件層45_1、元件層50_1、元件層51_1、元件層52_1以及元件層53_1。階層式結構L2包含導體層41_2、導體層42_2、導體層43_2、導體層46_2、導體層47_2、導體層48_2、導體層49_2、導體層54_2、導體層55_2以及導體層56_2，以及元件層44_2、元件層45_2、元件層50_2、元件層51_2、元件層52_2以及元件層53_2。
首先，描述階層式結構L1。
導體層41_1、導體層42_1以及導體層43_1設置於半導體基底20上方。導體層41_1、導體層42_1以及導體層43_1用作彼此鄰近的寫入位元線WBL。導體層41_1、導體層42_1以及導體層43_1中的每一者在Y方向上延伸。
元件層44_1及元件層45_1分別設置於導體層41_1及導體層43_1的上表面上。元件層44_1及元件層45_1中的每一者用作切換元件SEL1。
導體層46_1及導體層47_1分別設置於元件層44_1及元件層45_1的上表面上。導體層46_1及導體層47_1中的每一者用作接點。元件層44_1及導體層46_1組態豎直結構V1。元件層45_1及導體層47_1組態豎直結構V1。
豎直結構V1亦可位於導體層42_1的上表面上。然而，導體層42_1上的豎直結構V1在P方向上不與導體層41_1上的豎直結構V1或導體層43_1上的豎直結構V1對準。圖29中未特定示出導體層42_1上的豎直結構V1。
在P方向上延伸的導體層48_1與導體層46_1的上表面及導體層47_1的上表面接觸。導體層48_1用作佈線SOTL。在導體層48_1上，與導體層46_1的連接部分及與導體層47_1的連接部分分別對應於佈線SOTL的第二部分及第四部分。
導體層49_1以及元件層50_1及元件層51_1設置於導體層48_1的上表面上。
導體層49_1設置於導體層42_1上方。在導體層48_1上，與導體層49_1的連接部分對應於佈線SOTL的第一部分。導體層49_1用作接點。
元件層50_1設置於與導體層46_1的連接部分與與導體層49_1的連接部分之間。元件層51_1設置於與導體層47_1的連接部分與與導體層49_1的連接部分之間。在導體層48_1上，與元件層50_1的連接部分及與元件層51_1的連接部分分別對應於佈線SOTL的第三部分及第五部分。元件層50_1及元件層51_1中的每一者用作磁電阻效應元件MTJ。
元件層52_1及元件層53_1分別設置於元件層50_1及元件層51_1的上表面上。元件層52_1及元件層53_1中的每一者用作切換元件SEL2。元件層50_1及元件層52_1組態豎直結構V2。元件層51_1及元件層53_1組態豎直結構V2。
導體層54_1及導體層55_1分別設置於元件層52_1及元件層53_1的上表面上。導體層54_1及導體層55_1中的每一者用作讀取位元線RBL。導體層54_1及導體層55_1中的每一者在Y方向上延伸。
在導體層54_1及導體層55_1上方，導體層56_1設置於導體層49_1的上表面上。導體層56_1用作字元線WLa。導體層56_1在X方向上延伸。
在如上組態中，階層式結構L1中的一個導體層48_1、兩個豎直結構V1、兩個豎直結構V2以及一個豎直結構V3a充當共用導體層49_1及導體層56_1的兩個記憶體胞元MC。
階層式結構L2具有與階層式結構L1相同的組態。亦即，導體層41_2、導體層42_2、導體層43_2、導體層46_2、導體層47_2、導體層48_2、導體層49_2、導體層54_2、導體層55_2以及導體層56_2以及元件層44_2、元件層45_2、元件層50_2、元件層51_2、元件層52_2以及元件層53_2分別具有與導體層41_1、導體層42_1、導體層43_1、導體層46_1、導體層47_1、導體層48_1、導體層49_1、導體層54_1、導體層55_1以及導體層56_1以及元件層44_1、元件層45_1、元件層50_1、元件層51_1、元件層52_1以及元件層53_1相同的結構及相同的功能。因此，階層式結構L2中的一個導體層48_2、兩個豎直結構V1、兩個豎直結構V2以及一個豎直結構V3a充當共用導體層49_2及導體層56_2的兩個記憶體胞元MC。
圖30為示出根據第三實施例的記憶體胞元陣列的截面結構的實例的截面圖，其沿著圖28的線XXX-XXX截取。在圖30中，示出連接至字元線WLb的組態。
階層式結構L1包含導體層43_1、導體層57_1、導體層58_1、導體層61_1、導體層62_1、導體層63_1、導體層64_1、導體層65_1、導體層70_1以及導體層71_1，以及元件層59_1、元件層60_1、元件層66_1、元件層67_1、元件層68_1以及元件層69_1。階層式結構L2包含導體層43_2、導體層57_2、導體層58_2、導體層61_2、導體層62_2、導體層63_2、導體層64_2、導體層65_2、導體層70_2以及導體層71_2，以及元件層59_2、元件層60_2、元件層66_2、元件層67_2、元件層68_2以及元件層69_2。
首先，描述階層式結構L1。
圖30中的導體層43_1、導體層57_1、導體層58_1、導體層61_1、導體層62_1、導體層63_1、導體層70_1以及導體層71_1以及元件層59_1、元件層60_1、元件層66_1、元件層67_1、元件層68_1以及元件層69_1的組態與圖29中的導體層41_1、導體層42_1、導體層43_1、導體層46_1、導體層47_1、導體層48_1、導體層54_1以及導體層55_1以及元件層44_1、元件層45_1、元件層50_1、元件層51_1、元件層52_1以及元件層53_1的組態相同。
導體層64_1設置於導體層63_1的下表面上。
導體層64_1設置於導體層57_1的正上方。在導體層63_1上，與導體層64_1的連接部分對應於佈線SOTL的第一部分。導體層64_1用作接點。
在導體層57_1上方，導體層65_1設置於導體層64_1的下表面上。導體層65_1用作字元線WLb。導體層65_1在X方向上延伸。儘管圖30中未特定示出，但導體層65_1在包含元件層59_1及導體層61_1的豎直結構V1與包含元件層60_1及導體層62_1的豎直結構V1之間穿過。
在如上組態中，階層式結構L1中的一個導體層63_1、兩個豎直結構V1、兩個豎直結構V2以及一個豎直結構V3b充當共用導體層64_1及導體層65_1的兩個記憶體胞元MC。
階層式結構L2具有與階層式結構L1相同的組態。亦即，導體層43_2、導體層57_2、導體層58_2、導體層61_2、導體層62_2、導體層63_2、導體層64_2、導體層65_2、導體層70_2以及導體層71_2以及元件層59_2、元件層60_2、元件層66_2、元件層67_2、元件層68_2以及元件層69_2分別具有與導體層43_1、導體層57_1、導體層58_1、導體層61_1、導體層62_1、導體層63_1、導體層64_1、導體層65_1、導體層70_1以及導體層71_1以及元件層59_1、元件層60_1、元件層66_1、元件層67_1、元件層68_1以及元件層69_1相同的結構及相同的功能。因此，階層式結構L2中的一個導體層63_2、兩個豎直結構V1、兩個豎直結構V2以及一個豎直結構V3b充當共用導體層64_2及導體層65_2的兩個記憶體胞元MC。 3.4 第三實施例的效應
根據第三實施例，佈線SOTL ＜m, n - 1^n＞包含第一部分、第二部分、第一部分與第二部分之間的第三部分、設置於第二部分相對於第一部分的相對側上的第四部分以及第一部分與第四部分之間的第五部分。佈線SOTL＜m, n - 1^n＞的第一部分連接至字元線WLa＜m＞。佈線SOTL＜m, n - 1^n＞的第二部分及第四部分分別連接至寫入位元線WBL＜n - 1＞及寫入位元線WBL＜n + 1＞。佈線SOTL＜m, n - 1^n＞的第三部分及第五部分分別連接至讀取位元線RBL＜n - 1＞及讀取位元線RBL＜n＞。因此，兩個記憶體胞元MC＜m, n - 1＞及記憶體胞元MC＜m, n＞可共用字元線WLa＜m＞。
佈線SOTL＜m, n + 1^n + 2＞包含第一部分、第二部分、第一部分與第二部分之間的第三部分、設置於第二部分相對於第一部分的相對側上的第四部分以及第一部分與第四部分之間的第五部分。佈線SOTL＜m, n + 1^n + 2＞的第一部分連接至字元線WLb＜m＞。佈線SOTL＜m, n + 1^n + 2＞的第二部分及第四部分分別連接至寫入位元線WBL＜n + 1＞及寫入位元線WBL＜n + 3＞。佈線SOTL＜m, n + 1^n + 2＞的第三部分及第五部分分別連接至讀取位元線RBL＜n + 1＞及讀取位元線RBL＜n + 2＞。因此，兩個記憶體胞元MC＜m, n + 1＞及記憶體胞元MC＜m, n + 2＞可共用字元線WLb＜m＞。
記憶體胞元陣列10包含字元線WLa＜m＞及字元線WLb＜m＞。字元線WLa＜m＞及字元線WLb＜m＞在平面圖中安置於重疊位置處。字元線WLa＜m＞設置於佈線SOTL＜m, n - 1^n＞上方。字元線WLb＜m＞設置於佈線SOTL＜m, n + 1^n + 2＞下方。因此，可獨立地選定連接至同一寫入位元線WBL＜n + 1＞的兩個記憶體胞元MC＜m, n＞及記憶體胞元MC＜m, n + 1＞。
佈線SOTL具有矩形形狀，所述矩形形狀具有在與寫入位元線WBL及讀取位元線以角度θ（= 90 - atan (1/3)度）相交的方向上延伸的長側。因此，磁電阻效應元件MTJ可安置於最密封裝中，而字元線WLa及字元線WLb由兩個記憶體胞元共用。
在平面圖中，共用佈線SOTL的兩個豎直結構V2設置於與對應佈線SOTL相同的軸線上。因此，相比於豎直結構V2並不設置於與佈線SOTL相同的軸線上的情況，與磁電阻效應元件MTJ及佈線SOTL的接觸面積可增大。因此，在寫入操作期間，佈線SOTL可將較大自旋軌道力矩注入至磁電阻效應元件MTJ。
根據第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改的組態及操作可應用於根據第三實施例的磁性記憶體裝置。在此情況下，根據第三實施例的磁性記憶體裝置可呈現與第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改中的效應相同的效應。 4. 第四實施例
描述根據第四實施例的磁性記憶體裝置。第四實施例與第三實施例的不同之處在於共用佈線SOTL的兩個豎直結構V2並不設置於與對應佈線SOTL相同的軸線上。在以下描述中，主要描述與第三實施例中的組態及操作不同的組態及操作。可省略與第三實施例中的組態及操作相同的組態及操作的描述。 4.1 記憶體胞元陣列的平面佈局
圖31為示出根據第四實施例的記憶體胞元陣列的平面佈局的實例的平面圖。圖31對應於根據第三實施例的圖28。
在平面圖中，多個豎直結構V2以方形柵格圖案形狀配置。因此，分別設置於共用佈線SOTL的兩個記憶體胞元MC中的兩個豎直結構V2在X方向上配置。然而，佈線SOTL的長側方向為P方向。因此，在平面圖中，豎直結構V2的中心自對稱軸線沿著佈線SOTL的P方向偏離至Q方向。 4.2 根據第四實施例的效應
根據第四實施例，豎直結構V2可在X方向及Y方向上以相等間隔配置於。因此，可減少磁電阻效應元件MTJ及切換元件SEL2的處理負載。
根據第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改的組態及操作可應用於根據第四實施例的磁性記憶體裝置。在此情況下，根據第四實施例的磁性記憶體裝置可呈現與第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改中相同的效應。 5. 第五實施例
描述根據第五實施例的磁性記憶體裝置。第五實施例與第三實施例及第四實施例的不同之處在於所有字元線設置於佈線SOTL上方。在以下描述中，主要描述與第三實施例中的組態及操作不同的組態及操作。可省略與第三實施例中的組態及操作相同的組態及操作的描述。 5.1 記憶體胞元陣列的平面佈局
圖32為示出根據第五實施例的記憶體胞元陣列的平面佈局的實例的平面圖。圖32對應於根據第三實施例的圖28。
記憶體胞元陣列10包含多個字元線WLa'及字元線WLb'，而非多個字元線WLa及字元線WLb。記憶體胞元陣列10更包含豎直結構V3a'及豎直結構V3b'，而非豎直結構V3a及豎直結構V3b。
多個字元線WLa'及字元線WLb'設置於多個讀取位元線RBL上方。多個字元線WLa'及字元線WLb'在Y方向上交替地配置。字元線WLa'及字元線WLb'中的每一者在X方向上延伸。根據第三實施例，字元線WLa'與字元線WLb'之間在Y方向上的間隔（間距）為字元線WLa在Y方向上的間隔的一半及字元線WLb在Y方向上的間隔的一半。
豎直結構V3a'在Z方向上延伸。在平面圖中，豎直結構V3a'各自具有圓形形狀。豎直結構V3a'中的每一者連接於一個對應字元線WLa'與一個對應佈線SOTL之間。
豎直結構V3b'在Z方向上延伸。在平面圖中，豎直結構V3b'各自具有圓形形狀。豎直結構V3b'中的每一者連接於一個對應字元線WLb'與一個對應佈線SOTL之間。 5.2 第五實施例的效應
根據第五實施例，多個字元線WLa'及WLb'可安置於相同高度（位準）處。因此，多個字元線WLa'及字元線WLb'可在相同過程中形成。因此，記憶體胞元陣列10的製造負載可減少。
根據第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改的組態及操作可應用於根據第五實施例的磁性記憶體裝置。在此情況下，根據第五實施例的磁性記憶體裝置可呈現與第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改的效應相同的效應。
第四實施例的組態可應用於根據第五實施例的磁性記憶體裝置。在此情況下，根據第五實施例的磁性記憶體裝置可呈現與第四實施例的效應相同的效應。 6. 第六實施例
描述根據第六實施例的磁性記憶體裝置。第六實施例與第三實施例的不同之處在於佈線SOTL設置為平行於字元線WL而配置。在以下描述中，主要描述與第三實施例中的組態及操作不同的組態及操作。可省略與第三實施例中的組態及操作相同的組態及操作的描述。 6.1 記憶體胞元陣列的電路組態
圖33為示出根據第六實施例的記憶體胞元陣列的電路組態的實例的電路圖。圖33對應於根據第三實施例的圖27。
此實施例的記憶體胞元陣列10包含多個記憶體胞元MC、多個字元線WL、多個讀取位元線RBL以及多個寫入位元線WBL。在圖33中，在多個記憶體胞元MC當中，示出八個記憶體胞元MC＜m, n - 1＞、記憶體胞元MC＜m, n＞、記憶體胞元MC＜m, n + 1＞、記憶體胞元MC＜m, n + 2＞、記憶體胞元MC＜m + 1, n - 1＞、記憶體胞元MC＜m + 1, n＞、記憶體胞元MC＜m + 1, n + 1＞以及記憶體胞元MC＜m + 1, n + 2＞。在多個字元線WL當中，示出兩個字元線WL＜m＞及字元線WL＜m + 1＞。在多個讀取位元線RBL當中，示出四個讀取位元線RBL＜n - 1＞、讀取位元線RBL＜n＞、讀取位元線RBL＜n + 1＞以及讀取位元線RBL＜n + 2＞。在多個寫入位元線WBL當中，示出四個寫入位元線WBL＜n - 1＞、寫入位元線WBL＜n＞、寫入位元線WBL＜n + 1＞以及寫入位元線WBL＜n + 2＞。
記憶體胞元MC＜m, n - 1＞包含連接至字元線WL＜m＞的第一末端、連接至寫入位元線WBL＜n - 1＞的第二末端以及連接至讀取位元線RBL＜n - 1＞的第三末端。記憶體胞元MC＜m, n＞包含連接至字元線WL＜m＞的第一末端、連接至寫入位元線WBL＜n＞的第二末端以及連接至讀取位元線RBL＜n＞的第三末端。記憶體胞元MC＜m, n - 1＞的第一末端及記憶體胞元MC＜m, n＞的第一末端彼此共用。
記憶體胞元MC＜m, n + 1＞包含連接至字元線WL＜m＞的第一末端、連接至寫入位元線WBL＜n + 1＞的第二末端以及連接至讀取位元線RBL＜n + 1＞的第三末端。記憶體胞元MC＜m, n + 2＞包含連接至字元線WL＜m＞的第一末端、連接至寫入位元線WBL＜n + 2＞的第二末端以及連接至讀取位元線RBL＜n + 2＞的第三末端。記憶體胞元MC＜m, n + 1＞的第一末端及記憶體胞元MC＜m, n + 2＞的第一末端彼此共用。
記憶體胞元MC＜m + 1, n - 1＞包含連接至字元線WL＜m + 1＞的第一末端、連接至寫入位元線WBL＜n - 1＞的第二末端以及連接至讀取位元線RBL＜n- 1＞的第三末端。記憶體胞元MC＜m + 1, n＞包含連接至字元線WL＜m + 1＞的第一末端、連接至寫入位元線WBL＜n＞的第二末端以及連接至讀取位元線RBL＜n＞的第三末端。記憶體胞元MC＜m + 1, n - 1＞的第一末端及記憶體胞元MC＜m + 1, n＞的第一末端彼此共用。
記憶體胞元MC＜m + 1, n + 1＞包含連接至字元線WL＜m + 1＞的第一末端、連接至寫入位元線WBL＜n + 1＞的第二末端以及連接至讀取位元線RBL＜n + 1＞的第三末端。記憶體胞元MC＜m + 1, n + 2＞包含連接至字元線WL＜m + 1＞的第一末端、連接至寫入位元線WBL＜n + 2＞的第二末端、連接至讀取位元線RBL＜n + 2＞的第三末端。記憶體胞元MC＜m + 1, n + 1＞的第一末端及記憶體胞元MC＜m + 1, n + 2＞的第一末端彼此共用。
包含八個記憶體胞元MC＜m, n - 1＞、記憶體胞元MC＜m, n＞、記憶體胞元MC＜m, n + 1＞、記憶體胞元MC＜m, n + 2＞、記憶體胞元MC＜m + 1, n - 1＞、記憶體胞元MC＜m + 1, n＞、記憶體胞元MC＜m + 1, n + 1＞以及記憶體胞元MC＜m + 1, n + 2＞的此集合在列方向及行方向上重複以形成記憶體胞元陣列10。
在上文所描述的記憶體胞元陣列10中的多個記憶體胞元MC當中，描述連接至相同字元線WL且在行方向上彼此鄰近的兩個記憶體胞元MC＜m, n - 1＞及記憶體胞元MC＜m, n＞的組態。記憶體胞元MC＜m, n - 1＞包含切換元件SEL1＜m, n - 1＞及切換元件SEL2＜m, n - 1＞以及磁電阻效應元件MTJ＜m, n - 1＞。記憶體胞元MC＜m, n＞包含切換元件SEL1＜m, n＞及切換元件SEL2＜m, n＞以及磁電阻效應元件MTJ＜m, n＞。記憶體胞元MC＜m, n - 1＞及記憶體胞元MC＜m, n＞共用佈線SOTL＜m, n - 1^n＞。
佈線SOTL＜m, n - 1^n＞包含第一部分、第二部分、第三部分、第四部分以及第五部分。佈線SOTL＜m, n - 1^n＞的第三部分設置於佈線SOTL＜m, n - 1^n＞的第一部分與佈線SOTL＜m, n - 1^n＞的第二部分之間。佈線SOTL＜m, n - 1^n＞的第四部分設置於佈線SOTL＜m, n - 1^n＞的第二部分相對於佈線SOTL＜m, n - 1^n＞的第一部分的相對側上。佈線SOTL＜m, n - 1^n＞的第五部分設置於佈線SOTL＜m, n - 1^n＞的第一部分與佈線SOTL＜m, n - 1^n＞的第四部分之間。
佈線SOTL＜m, n - 1^n＞的第一部分連接至字元線WL＜m＞。佈線SOTL＜m, n - 1^n＞的第二部分連接至寫入位元線WBL＜n - 1＞。佈線SOTL＜m, n - 1^n＞的第三部分連接至讀取位元線RBL＜n - 1＞。佈線SOTL＜m, n - 1^n＞的第四部分連接至寫入位元線WBL＜n＞。佈線SOTL＜m, n - 1^n＞的第五部分連接至讀取位元線RBL＜n＞。
切換元件SEL1＜m, n - 1＞連接於佈線SOTL＜m, n - 1^n＞的第二部分與寫入位元線WBL＜n - 1＞之間。磁電阻效應元件MTJ＜m, n - 1＞連接於佈線SOTL＜m, n - 1^n＞的第三部分與讀取位元線RBL＜n - 1＞之間。切換元件SEL2＜m, n - 1＞連接於磁電阻效應元件MTJ＜m, n - 1＞與讀取位元線RBL＜n - 1＞之間。
切換元件SEL1＜m, n＞連接於佈線SOTL＜m, n - 1^n＞的第四部分與寫入位元線WBL＜n＞之間。磁電阻效應元件MTJ＜m, n＞連接於佈線SOTL＜m, n - 1^n＞的第五部分與讀取位元線RBL＜n＞之間。切換元件SEL2＜m, n＞連接於磁電阻效應元件MTJ＜m, n＞與讀取位元線RBL＜n＞之間。 6.2 記憶體胞元陣列的平面佈局
圖34為示出根據第六實施例的記憶體胞元陣列的平面佈局的實例的平面圖。圖34對應於根據第三實施例的圖28。
記憶體胞元陣列10包含豎直結構V1、豎直結構V2以及豎直結構V3。豎直結構V1中的每一者包含切換元件SEL1。豎直結構V2中的每一者包含磁電阻效應元件MTJ及切換元件SEL2。
多個字元線WL在Y方向上配置。字元線WL中的每一者在X方向上延伸。
多個寫入位元線WBL設置於多個字元線WL上方。多個寫入位元線WBL在X方向上配置。寫入位元線WBL中的每一者在Y方向上延伸。
多個佈線SOTL設置於多個寫入位元線WBL上方。在平面圖中，佈線SOTL中的每一者具有矩形形狀。多個佈線SOTL的長側方向及短側方向分別平行於X方向及Y方向。亦即，佈線SOTL的長側方向正交於寫入位元線WBL。在平面圖中，多個佈線SOTL中的每一者設置於與一個字元線WL以及兩個鄰近寫入位元線WBL及兩個鄰近讀取位元線RBL重疊的位置處。
多個讀取位元線RBL設置於多個佈線SOTL上方。多個讀取位元線RBL在X方向上配置。讀取位元線RBL中的每一者在Y方向上延伸。在平面圖中，兩個讀取位元線RBL設置於兩個鄰近寫入位元線WBL之間。
豎直結構V1在Z方向上延伸。在平面圖中，豎直結構V1各自具有圓形形狀。豎直結構V1中的每一者連接於一個對應寫入位元線WBL與一個對應佈線SOTL之間。
豎直結構V2在Z方向上延伸。在平面圖中，豎直結構V2各自具有圓形形狀。豎直結構V2中的每一者連接於一個對應讀取位元線RBL與一個對應佈線SOTL之間。
豎直結構V3在Z方向上延伸。在平面圖中，豎直結構V3各自具有圓形形狀。豎直結構V3中的每一者連接於一個對應字元線WL與一個對應佈線SOTL之間。
在如上組態中，包含一個佈線SOTL及連接至一個對應佈線SOTL的一個豎直結構V1、一個豎直結構V2以及一個豎直結構V3的集合充當一個記憶體胞元MC。此外，兩個記憶體胞元MC共用佈線SOTL及豎直結構V3。
針對共用佈線SOTL的兩個記憶體胞元MC分別設置的兩個豎直結構V2在X方向上配置。在平面圖中，豎直結構V2的中心沿著佈線SOTL的X方向定位於對稱軸線上。亦即，針對共用同一佈線SOTL的兩個記憶體胞元MC分別設置的佈線SOTL及兩個豎直結構V2沿著X方向設置於同一軸線上。 6.3 根據第六實施例的效應
根據第六實施例，佈線SOTL具有矩形形狀，所述矩形形狀具有在與寫入位元線WBL及讀取位元線以90度相交的方向上延伸的長側。因此，在兩個記憶體胞元共用字元線WL時，可安置磁電阻效應元件MTJ。
共用佈線SOTL的兩個豎直結構V2在平面圖中設置於與對應佈線SOTL相同的軸線上。因此，相比於豎直結構V2並不設置於與佈線SOTL相同的軸線上的情況，磁電阻效應元件MTJ與佈線SOTL之間的接觸面積可增大。因此，以與第三實施例相同的方式，在寫入操作期間，佈線SOTL可將較大自旋軌道力矩注入至磁電阻效應元件MTJ。
根據第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改的組態及操作可應用於根據第六實施例的磁性記憶體裝置。在此情況下，根據第六實施例的磁性記憶體裝置可呈現與第一實施例的第一修改、第一實施例的第二修改以及第一實施例的第三修改中的效應相同的效應。 7. 其他
在上文所描述的第一實施例至第六實施例以及第一修改至第三修改中，示出兩個階層式結構L1及階層式結構L2堆疊於半導體基底20上方的記憶體胞元陣列10，但實施例不限於此。舉例而言，三個或大於三個具有相同結構的階層式結構可堆疊於半導體基底20上方。舉例而言，一個階層式結構可堆疊於半導體基底20上方。
儘管已描述某些實施例，但此等實施例僅藉助於實例呈現，且並不意欲限制本揭露的範疇。實際上，可以多種其他形式來體現本文所描述的新穎實施例；此外，可在不脫離本揭露的精神的情況下進行本文所描述的實施例的各種省略、替換以及形式的改變。隨附申請專利範圍及其等效物意欲涵蓋將落入本揭露的範疇及精神內的形式或修改。
1:磁性記憶體裝置 10:記憶體胞元陣列 11:列選擇電路 12:行選擇電路 13:解碼電路 14:寫入電路 15:讀取電路 16:電壓產生電路 17:輸入/輸出電路 18:控制電路 20:半導體基底 21,21_1,21_2,23,23_1,23_2,24,24_1,24_2,25,25_1,25_2,26,26_1,26_2,29,29_1,29_2,30,31_1,31_2,32_1,32_2,34_1,34_2,36_1,36_2,38_1,38_2,41_1,41_2,42_1,42_2,43_1,43_2,46_1,46_2,47_1,47_2,48_1,48_2,49_1,49_2,54_1,54_2,55_1,55_2,56_1,56_2,57_1,57_2,58_1,58_2,61_1,61_2,62_1,62_2,63_1,63_2,64_1,64_2,65_1,65_2,70_1,70_2,71_1,71_2:導體層 22,22_1,22_2,27,27_1,27_2,28,28_1,28_2,33,33_1,33_2,35,35_1,35_2,37_1,37_2,44_1,44_2,45_1,45_2,50_1,50_2,51_1,51_2,52_1,52_2,53_1,53_2,59_1,59_2,60_1,60_2,66_1,66_2,67_1,67_2,68_1,68_2,69_1,69_2:元件層 24a:反鐵磁性層 24b,27a,27a',27c,27c',27e,27e':鐵磁性層 24c,24c',27b,27d:非磁性層 ADD:位址 CMD:命令 CNT:控制信號 DAT:資料 I1,I2,Ia,Iw0,Iw1:電流 Ic0,Ic1:寫入電流 Ihold1:保持電流 Ir:讀取電流 Ith1,Ith2:臨限值電流 IV-IV,XXVI-XXVI,XXIX-XXIX,XXX-XXX:線 L1,L2:階層式結構 MC,MC＜0,0＞,MC＜0,1＞,...,MC＜0,N＞,MC＜1,0＞,...,MC＜M,N＞,MC＜m, n - 1＞,MC＜m, n＞,MC＜m, n + 1＞,MC＜m, n + 2＞,MC＜m + 1, n - 2＞,MC＜m + 1, n - 1＞,MC＜m + 1, n＞,MC＜m + 1, n + 1＞,MC＜m + 1, n + 2＞:記憶體胞元 MTJ,MTJ＜i,j＞,MTJ＜m, n - 1＞,MTJ＜m, n＞:磁電阻效應元件 RBL,RBL＜0＞,RBL＜1＞,...,RBL＜N＞,RBL＜n - 2＞,RBL＜n - 1＞,RBL＜n＞,RBL＜n + 1＞,RBL＜n + 2＞:讀取位元線 RL:參考層 SEL1,SEL2,SEL1＜i,j＞,SEL2＜i,j＞,SEL1＜m, n - 1＞,SEL1＜m, n＞,SEL2＜m, n - 1＞,SEL2＜m, n＞:切換元件 SL:儲存層 SOTL,SOTL＜i,j＞,SOTL＜m, n - 1^n＞,SOTL＜m, n + 1^n + 2＞:佈線 TB:穿隧障壁層 V:區域 V1,V2,V2',V3,V3a,V3a',V3b,V3b':豎直結構 VDD,VSS:電壓 Vhold1:保持電壓 Vth1,Vth2:臨限電壓 WBL,WBL＜0＞,WBL＜1＞,...,WBL＜N＞,WBL＜n - 2＞,WBL＜n - 1＞,WBL＜n＞,WBL＜n + 1＞,WBL＜n + 2＞,WBL＜n + 3＞:寫入位元線 WL,WLa,WLa',WLa＜m＞,WLa＜m + 1＞,WLb,WLb',WLb＜m＞, WLb＜m + 1＞,WL＜0＞,WL＜1＞,...,WL＜M＞:字元線
圖1為根據第一實施例的磁性記憶體裝置的方塊圖。 圖2為根據第一實施例的記憶體胞元陣列的電路圖。 圖3為根據第一實施例的記憶體胞元陣列的平面圖。 圖4為根據第一實施例的記憶體胞元陣列的截面圖。 圖5為根據第一實施例的磁電阻效應元件及周邊佈線的截面圖。 圖6為示出根據第一實施例的磁性記憶體裝置的切換元件的特性的實例的圖。 圖7為示出根據第一實施例的磁性記憶體裝置的切換元件的特性的實例的圖。 圖8為與根據第一實施例的磁性記憶體裝置中的寫入操作有關的電路圖。 圖9為與根據第一實施例的磁性記憶體裝置中的寫入操作有關的截面圖。 圖10為與根據第一實施例的磁性記憶體裝置中的寫入操作有關的截面圖。 圖11為與根據第一實施例的磁性記憶體裝置中的讀取操作有關的電路圖。 圖12為與根據第一實施例的磁性記憶體裝置中的讀取操作有關的截面圖。 圖13為根據第一實施例的第一修改的磁電阻效應元件及周邊佈線的截面圖。 圖14為與根據第一實施例的第一修改的磁性記憶體裝置中的寫入操作有關的電路圖。 圖15為與根據第一實施例的第一修改的磁性記憶體裝置中的寫入操作有關的電路圖。 圖16為與根據第一實施例的第一修改的磁性記憶體裝置中的寫入操作有關的截面圖。 圖17為根據第一實施例的第二修改的磁電阻效應元件及周邊佈線的截面圖。 圖18為與根據第一實施例的第二修改的磁性記憶體裝置中的寫入操作有關的電路圖。 圖19為與根據第一實施例的第二修改的磁性記憶體裝置中的寫入操作有關的截面圖。 圖20為根據第一實施例的第三修改的記憶體胞元陣列的平面圖。 圖21為根據第一實施例的第三修改的磁電阻效應元件及周邊佈線的截面圖。 圖22為與根據第一實施例的第三修改的磁性記憶體裝置中的寫入操作有關的電路圖。 圖23為與根據第一實施例的第三修改的磁性記憶體裝置中的寫入操作有關的截面圖。 圖24為根據第二實施例的記憶體胞元陣列的電路圖。 圖25為根據第二實施例的記憶體胞元陣列的平面圖。 圖26為根據第二實施例的記憶體胞元陣列的截面圖。 圖27為根據第三實施例的記憶體胞元陣列的電路圖。 圖28為根據第三實施例的記憶體胞元陣列的平面圖。 圖29為根據第三實施例的記憶體胞元陣列的截面圖。 圖30為根據第三實施例的記憶體胞元陣列的截面圖。 圖31為根據第四實施例的記憶體胞元陣列的平面圖。 圖32為根據第五實施例的記憶體胞元陣列的平面圖。 圖33為根據第六實施例的記憶體胞元陣列的電路圖。 圖34為根據第六實施例的記憶體胞元陣列的平面圖。
10:記憶體胞元陣列
20:半導體基底
21_1,21_2,23_1,23_2,24_1,24_2,25_1,25_2,26_1,26_2,29_1,29_2:導體層
22_1,22_2,27_1,27_2,28_1,28_2:元件層
L1,L2:階層式結構
MTJ:磁電阻效應元件
RBL:讀取位元線
SEL1,SEL2:切換元件
SOTL:佈線
V:區域
V1,V2,V3:豎直結構
WBL:寫入位元線
WL:字元線

Claims (22)

  1. 一種磁性記憶體裝置，包括： 第一導體層； 第二導體層； 第三導體層；以及 三端型的第一記憶體胞元，連接至所述第一導體層、所述第二導體層以及所述第三導體層，其中 所述第一記憶體胞元包含： 第四導體層，包含連接至所述第一導體層的第一部分、連接至所述第二導體層的第二部分以及連接至所述第三導體層的第三部分； 第一磁電阻效應元件，連接於所述第三導體層與所述第四導體層之間； 二端型的第一切換元件，連接於所述第二導體層與所述第四導體層之間；以及 二端型的第二切換元件，連接於所述第一導體層與所述第三導體層之間。
  2. 如請求項1所述的磁性記憶體裝置，其中所述第一切換元件具有具備突返的電流-電壓特性。
  3. 如請求項1所述的磁性記憶體裝置，其中所述第二切換元件連接於所述第三導體層與所述第一磁電阻效應元件之間。
  4. 如請求項3所述的磁性記憶體裝置，其中所述第二切換元件具有不具備突返的電流-電壓特性。
  5. 如請求項3所述的磁性記憶體裝置，更包括： 第五導體層； 第六導體層；以及 三端型的第二記憶體胞元，連接至所述第一導體層、所述第五導體層以及所述第六導體層，其中 所述第四導體層包含連接至所述第五導體層的第四部分及連接至所述第六導體層的第五部分，且 所述第二記憶體胞元與所述第一記憶體胞元共用所述第四導體層，且包含： 第二磁電阻效應元件，連接於所述第六導體層與所述第四導體層之間； 二端型的第三切換元件，連接於所述第五導體層與所述第四導體層之間；以及 二端型的第四切換元件，連接於所述第六導體層與所述第二磁電阻效應元件之間。
  6. 如請求項5所述的磁性記憶體裝置，其中 所述第一導體層及所述第四導體層在第一方向上延伸， 所述第二導體層及所述第三導體層在與所述第一方向相交的第二方向上延伸，且 當自與包含所述第一方向及所述第二方向的平面相交的第三方向查看時： 所述第一磁電阻效應元件及所述第二切換元件與所述第三導體層及所述第四導體層重疊， 所述第一切換元件與所述第二導體層及所述第四導體層重疊， 所述第二磁電阻效應元件及所述第四切換元件與所述第六導體層及所述第四導體層重疊，且 所述第一切換元件與所述第五導體層及所述第四導體層重疊。
  7. 如請求項6所述的磁性記憶體裝置，其中所述第一磁電阻效應元件及所述第二磁電阻效應元件沿著所述第一方向彼此對準。
  8. 如請求項5所述的磁性記憶體裝置，其中 所述第一導體層在第一方向上延伸， 所述第二導體層及所述第三導體層在與所述第一方向相交的第二方向上延伸， 所述第四導體層在與所述第一方向及所述第二方向兩者相交的第四方向上但在與所述第一方向及所述第二方向相同的平面內延伸，且 當自與包含所述第一方向及所述第二方向的所述平面相交的第三方向查看時： 所述第一磁電阻效應元件及所述第二切換元件與所述第三導體層及所述第四導體層重疊， 所述第一切換元件與所述第二導體層及所述第四導體層重疊， 所述第二磁電阻效應元件及所述第四切換元件與所述第六導體層及所述第四導體層重疊，且 所述第三切換元件與所述第五導體層及所述第四導體層重疊。
  9. 如請求項8所述的磁性記憶體裝置，其中由所述第二方向及所述第四方向形成的角度為(90 - atan (1/3))度。
  10. 如請求項8所述的磁性記憶體裝置，其中所述第一磁電阻效應元件及所述第二磁電阻效應元件沿著所述第四方向彼此對準。
  11. 如請求項8所述的磁性記憶體裝置，其中 所述第一磁電阻效應元件及所述第二磁電阻效應元件沿著所述第一方向彼此對準，且 所述第一磁電阻效應元件的中心及所述第二磁電阻效應元件的中心沿著所述第四方向自所述第四導體層的中心軸線偏移。
  12. 如請求項8所述的磁性記憶體裝置，更包括： 第七導體層，在所述第一方向上延伸； 第八導體層，在所述第二方向上延伸； 第九導體層，在所述第二方向上延伸； 第十導體層，在所述第二方向上延伸； 三端型的第三記憶體胞元，連接至所述第七導體層、所述第五導體層以及所述第八導體層；以及 三端型的第四記憶體胞元，連接至所述第七導體層、所述第九導體層以及所述第十導體層，其中 所述第三記憶體胞元包含： 第十一導體層，在所述第四方向上延伸且包含連接至所述第七導體層的第六部分、連接至所述第五導體層的第七部分、連接至所述第八導體層的第八部分、連接至所述第九導體層的第九部分以及連接至所述第十導體層的第十部分； 第三磁電阻效應元件，連接於所述第八導體層與所述第十一導體層之間； 二端型的第五切換元件，連接於所述第五導體層與所述第十一導體層之間；以及 二端型的第六切換元件，連接於所述第八導體層與所述第三磁電阻效應元件之間；且 所述第四記憶體胞元與所述第三記憶體胞元共用所述第十一導體層，且包含： 第四磁電阻效應元件，連接於所述第十導體層與所述第十一導體層之間； 二端型的第七切換元件，連接於所述第九導體層與所述第十一導體層之間；以及 二端型的第八切換元件，連接於所述第十導體層與所述第四磁電阻效應元件之間。
  13. 如請求項12所述的磁性記憶體裝置，其中當自所述第三方向查看時，所述第一導體層定位於所述第四導體層及所述第十一導體層的與所述第七導體層相對的側上。
  14. 如請求項12所述的磁性記憶體裝置，其中當自所述第三方向查看時，所述第一導體層定位於所述第四導體層及所述第十一導體層的與所述第七導體層相同的側上。
  15. 如請求項3所述的磁性記憶體裝置，其中 所述第一導體層在第一方向上延伸， 所述第二導體層、所述第三導體層以及所述第四導體層在與所述第一方向相交的第二方向上延伸，且 當自與包含所述第一方向及所述第二方向的平面相交的第三方向查看時： 所述第一磁電阻效應元件及所述第二切換元件與所述第三導體層及所述第四導體層重疊，且 所述第一切換元件與所述第二導體層及所述第四導體層重疊。
  16. 如請求項15所述的磁性記憶體裝置，其中 所述第一磁電阻效應元件包含： 第一鐵磁性層，具有正交於所述平面的磁化方向； 第二鐵磁性層，具有正交於所述平面的磁化方向；以及 第一非磁性層，位於所述第一鐵磁性層與所述第二鐵磁性層之間， 所述第四導體層包含： 第二非磁性層，定位於所述第一鐵磁性層的與所述第一非磁性層相對的側上；以及 第三鐵磁性層，定位於所述第二非磁性層的與所述第一鐵磁性層相對的側上，且 所述第二非磁性層含有選自鉑、鈀、金以及銀的至少一種元素。
  17. 如請求項15所述的磁性記憶體裝置，其中 所述第一磁電阻效應元件包含： 第一鐵磁性層，具有正交於所述平面的磁化方向； 第二鐵磁性層，具有正交於所述平面的磁化方向；以及 第一非磁性層，位於所述第一鐵磁性層與所述第二鐵磁性層之間， 所述第四導體層包含定位於所述第一鐵磁性層的與所述第一非磁性層相對的側上的第二非磁性層，且 所述第二非磁性層含有選自鉑、鈀、金、銀、鉿、鉭以及鎢的至少一種元素。
  18. 如請求項15所述的磁性記憶體裝置，其中 所述第一磁電阻效應元件包含： 第一鐵磁性層，具有正交於所述平面的磁化方向； 第二鐵磁性層，具有正交於所述平面的磁化方向；以及 第一非磁性層，位於所述第一鐵磁性層與所述第二鐵磁性層之間， 所述第四導體層包含定位於所述第一鐵磁性層的與所述第一非磁性層相對的側上的第二非磁性層，且 所述第二非磁性層含有選自鉑、鈀、金、銀、鉿、鉭以及鎢的至少一種元素。
  19. 如請求項1所述的磁性記憶體裝置，其中所述第二切換元件連接於所述第一導體層與所述第四導體層之間。
  20. 如請求項19所述的磁性記憶體裝置，其中所述第二切換元件具有具備突返的電流-電壓特性。
  21. 如請求項19所述的磁性記憶體裝置，其中 所述第一導體層在第一方向上延伸， 所述第二導體層、所述第三導體層以及所述第四導體層在與所述第一方向相交的第二方向上延伸，且 當自與包含所述第一方向及所述第二方向的平面相交的第三方向查看時： 所述第一磁電阻效應元件與所述第三導體層及所述第四導體層重疊， 所述第一切換元件與所述第二導體層及所述第四導體層重疊，且 所述第二切換元件與所述第一導體層及所述第四導體層重疊。
  22. 如請求項1所述的磁性記憶體裝置，更包括： 第十二導體層； 第十三導體層； 第十四導體層；以及 三端型的第五記憶體胞元，連接至所述第十二導體層、所述第十三導體層以及所述第十四導體層，其中 所述第五記憶體胞元包含： 第十五導體層，包含： 第十一部分，連接至所述第十二導體層、 第十二部分，連接至所述第十三導體層、以及 第十三部分，連接至所述第十四導體層； 第五磁電阻效應元件，連接於所述第十四導體層與所述第十五導體層之間； 二端型的第九切換元件，連接於所述第十三導體層與所述第十五導體層之間；以及 二端型的第十切換元件，連接於所述第十二導體層與所述第十四導體層之間，且 所述第五記憶體胞元位於所述第一記憶體胞元的與基底相對的側上。
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