KR100514958B1 - 안정된 데이터 판독 및 기록이 실행 가능한 박막 자성체기억 장치 - Google Patents

안정된 데이터 판독 및 기록이 실행 가능한 박막 자성체기억 장치 Download PDF

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Abstract

자성체 메모리셀을 구성하는 터널 자기 저항 소자 TMR은 일정 방향의 고정 자계를 갖는 고정 자기층(102)과, 인가 자계에 따라 자화되는 자유 자기층(103)과, 터널 접합 영역(115)에서 고정 자기층(102)과 자유 자기층(103)의 사이에 설치되는 절연체막인 터널 배리어를 구비한다. 자유 자기층(103)에서, 메모리셀로서 바람직한 특성을 가지는 자화 용이축 영역(110)에 상당하는 영역이, 터널 접합 영역(115)으로서 이용된다. 한편, 메모리셀로서 바람직하지 않은 특성을 가지는 자화 곤란층 영역(112, 114)은, 터널 자기 저항 소자 TMR의 구성 성분으로서는 이용되지 않는다.

Description

안정된 데이터 판독 및 기록이 실행 가능한 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE CAPABLE OF CONDUCTING STABLE DATA READ AND WRITE OPERATION}
본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 구체적으로는 자기 터널 접합(MTJ; Magnetic Tunneling Junction)을 가지는 메모리셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비전력이고 불휘발성의 데이터 기록이 가능한 기억 장치로서, MRAM(Magnetic Random Memory) 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발성의 데이터 기억을 수행하고, 박막 자성체 각각에 대해 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합(MTJ)을 이용한 박막 자성체를 메모리셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되고 있다. 자기 터널 접합을 가지는 메모리셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000등의 기술 문헌에 개시되어 있다.
도 66은 자기 터널 접합을 가지는 메모리셀(이하 단순히 MTJ 메모리셀이라고도 지칭함)의 구성을 도시하는 개략도이다.
도 66을 참조하면, MTJ 메모리셀은 기억 데이터의 데이터 레벨에 대응하여 자기 저항치가 변화하는 터널 자기 저항 소자 TMR과, 액세스 트랜지스터 ATR을 구비한다. 액세스 트랜지스터 ATR은, 전계 효과 트랜지스터로 형성되고, 터널 자기저항 소자 TMR과 접지 전압 Vss와의 사이에 결합된다.
MTJ 메모리셀에 대해서는, 데이터 기록을 지시하기 위한 라이트(write) 워드 선 WWL과, 데이터 판독을 지시하기 위한 리드(read) 워드선 RWL과, 데이터 판독시 및 데이터 기록시에 기억 데이터의 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.
도 67은 MTJ 메모리셀로부터의 데이터 판독 동작을 설명하는 개념도이다.
도 67을 참조하면, 터널 자기 저항 소자 TMR은, 일정 방향의 고정 자계를 구비한 자성체 층(이하, 단순히 고정 자기층이라고 칭함) FL과, 자유 자계를 가지는 자성체층(이하, 단순히 자유 자기층이라 칭함) VL을 구비한다. 고정 자기층 FL 및 자유 자기층 FL과의 동일한 방향의 자계 및 고정 자기층 FL과 다른 방향의 전계 중 어느 한 쪽이 불휘발성으로 기록되어져 있다.
데이터 판독시에는, 액세스 트랜지스터 ATR이 리드 워드선 RWL의 활성화에 응답하여 턴온 된다. 이에 따라, 비트선 BL - 터널 자기 저항 소자 TMR - 액세스 트랜지스터 ATR - 접지 전압 Vss의 전류 경로에, 도시하지 않은 제어 회로로부터의 일정 전류로서 공급되는 센스 전류 Is가 흐른다.
터널 자기 저항 소자 TMR의 전기 저항치는, 고정 자기층 FL과 자유 자기층 VL의 사이의 자계 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정 자기층 FL의 자계 방향과 자유 자기층 VL에 기록된 자계 방향이 동일한 경우에는, 양측의 자계 방향이 다른 경우에 비해 터널 자기 저항 소자 TMR의 전기 저항치는 작게 된다. 이하, 본 발명의 명세서에서는 기억 데이터의 "1" 및 "0"에 각각 대응하는 터널 자기 저항 소자의 전기 저항치를 Rh 및 Rl로 각각 표시하는 것으로 한다. 다만, Rh>Rl인 것으로 한다.
이와 같이, 터널 자기 저항 소자 TMR은, 외부로부터 인가된 자계에 따라 그 전기 저항치가 변화한다. 따라서, 터널 자기 저항 소자 TMR이 가지는 전기 저항치의 변화 특성에 기초하여 데이터 기억을 실행할 수 있다.
센스 전류 Is에 따라 터널 자기 저항 소자 TMR에서 발생하는 전압 변화는, 자유 자기층 VL에 기억된 자계 방향에 따라 달라진다. 이에 따라, 비트 선 BL을 일단 고전압으로 미리 충전한 상태로 한 후에 센스 전류 Is의 공급을 개시하면, 비트선 BL의 전압 레벨 변화의 감시에 따라 MTJ 메모리셀의 기억 데이터의 레벨을 판독할 수 있다.
도 68은 MTJ 메모리셀에 대한 데이터 기록 동작을 설명하는 개념도이다.
도 68을 참조하면, 데이터 기록 시에서는, 리드 워드선 RWL은 비활성화되고, 액세스 트랜지스터 ATR은 턴오프된다. 이 상태에서, 자유 자기층 VL에 자계를 기록하기 위한 데이터 기록 전류가 라이트 워드선 WWL 및 비트선 BL에 각각 흐르게 된다. 자유 자기층 VL의 자계 방향은 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기록 전류의 방향의 조합에 의해 결정된다.
도 69는 데이터 기록시의 데이터 기록 전류의 방향과 자계 방향과의 관계를 설명하는 개념도이다.
도 69를 참조하면, 횡축으로 표시된 자계 Hx는 비트선 BL을 흐르는 데이터 기록 전류에 의해 발생하는 자계 H(BL)의 방향을 도시한 것으로 한다. 한편, 횡축으로 표시된 자계 Hy는 라이트 워드선 WWL을 흐르는 데이터 기록 전류에 따라 발생하는 자계 H(WWL)의 방향을 도시한 것으로 한다.
자유 자기층 VL에 기억된 자계 방향은, 자계 H(BL)과 H(WWL)와의 합이 도면에 표시된 아스테로이드(asteroid) 특성선의 외측 영역에 달하는 경우만으로, 새롭게 기록된다. 즉, 아스테로이드 특성선의 내측 영역에 상당하는 자계가 인가된 경우에는, 자유 자기층 VL에 기억된 자계 방향은 갱신되지 않는다.
따라서, 터널 자기 저항 소자 TMR의 기억 데이터를 기록 동작에 따라 갱신하기 위해서는, 라이트 워드선 WWL과 비트선 BL과의 양쪽에 전류를 흘릴 필요가 있다. 터널 자기 저항 소자 TMR에 일단 기억된 자계 방향, 즉 기억 데이터는 새로운 데이터 기록이 실행될 때까지의 사이에 불휘발성으로 보유된다.
데이터 판독 동작시에도, 비트선 BL에는 센스 전류 Is가 흐른다. 그러나, 센스 전류 Is는 일반적으로 상술한 데이터 기록 전류보다는 1-2 자리수 정도 작게 되도록 설정되므로, 센스 전류 Is의 영향에 의해 데이터 판독시에 MTJ 메모리셀의 기억 데이터가 잘못 개서될 가능성이 작다.
그러나, 각 MTJ 메모리셀을 구성하는 자성체 층의 자화 특성은, 메모리셀 특성에 큰 영향을 준다. 특히, 자성체의 단부 효과 등에 의해, 데이터 기억을 위한 자화 방향의 변화가 나타나기 어려워진 터널 자기 저항 소자 TMR에서는, 데이터 기록에 필요한 인가 자계가 크게 되어, 데이터 기록 전류의 증가에 따른 소비 전력 증대나 자기 노이즈 증가와 같은 악영향이 발생한다. 또한, 자화 방향의 변화가 나타나기 어려워지면, 기억 데이터 레벨에 따른 전기 저항치의 변화량도 작아지므로, 데이터 판독에 있어서의 신호 마진 저하를 초래한다.
또한, 터널 자기 저항 소자를 이용한 MRAM 디바이스에서는, 그 구조로부터 메모리셀 크기의 축소가 어렵다. 특히, 데이터 판독시의 신호 마진의 향상에 효과가 있고, 다이나믹 랜덤 액세스 메모리(DRAM) 등에 일반적으로 적용되는 폴드형 비트선 구성의 실현이 어렵게 된다.
또한, 폴드형 비트선 구성에서는, 비트선 쌍을 구성하는 상보 비트선의 한쪽 및 다른 쪽은, 데이터 판독 대상이 되는 메모리셀 및 판독 참조 전압과 각각 결합되어, 상보 비트선 간의 전압차를 증폭함으로써 신호 마진이 높은 데이터 판독이 실행된다. 따라서, 판독 참조 전압은, 터널 자기 저항 소자의 상술한 전기 저항치 Rh 및 Rl을 고려하여 설정될 필요가 있다. 그러나, 제조시 오차에 대응하여, 판독 참조 전압을 정확하게 설정하는 것은 어렵다.
본 발명의 목적은 일정한 자화 특성을 가지는 터널 자기 저항 소자를 이용한 각 메모리셀이 구성된 박막 자성체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조시 오차에 대응하여 데이터 판독시에 높은 신호 마진을 확보할 수 있는 박막 자성체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고집적화에 적합한 메모리셀 배치, 특히 폴드형 비트선 구성에 적합한 메모리셀 배치를 갖는 박막 자성체 기억 장치를 제공하는 것이다.
본 발명은 요약하면, 반도체 기판상에 형성되는 박막 자성체 기억 장치에 있어서, 데이터 기억을 실행하기 위한 복수의 메모리셀을 구비한다. 각 메모리셀은 도통시에 데이터 판독 전압의 경로를 형성하기 위한 액세스 소자와, 액세스 소자와 직렬로 결합되어, 기억 데이터에 따라 전기 저항치가 변화하는 자기 기억부를 포함한다. 자기 기억부는 반도체 기판상에 형성되고, 고정된 자화 방향을 갖는 제1 자성체층과, 반도체 기판상에 형성되고, 외부로부터의 인가 전계에 따른 방향으로 자화되는 제2 자성체 층과, 제1 및 제2 자성체 층의 사이에 형성되는 절연막을 갖는다. 자기 기억부는, 제2 자성체층의 평면 방향의 일부의 소정 영역을 이용하여 형성된다.
따라서, 본 발명의 주요 이점은, 각 메모리셀 중의 자기 기억부를 일정한 자화 특성을 가지도록 형성할 수 있다는 점에 있다. 그 결과, 데이터 판독 시의 신호 마진을 확보함과 동시에, 데이터 기록시에 필요한 데이터 기록 전류를 작게 하여, 소비 전류 및 자기 노이즈를 억제할 수 있다.
본 발명의 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 더미 메모리셀과, 제1 데이터선과, 제2 데이터선과, 데이터 판독 회로를 구비한다. 각 메모리셀의 전기 저항치는, 기억 데이터의 레벨에 따라 변화한다. 더미 메모리셀은, 판독 참조 전압을 생성한다. 더미 메모리셀은, 각각이 메모리셀과 동일한 구성을 가지는 복수의 셀 유닛을 포함하고, 복수의 셀 유닛 중 적어도 1개씩은, 다른 레벨("1", "0")의 기억 데이터를 보유한다. 제1 데이터선은, 데이터 판독시에 복수의 메모리셀 중 선택된 1개와 접속된다. 제2 데이터선은, 더미 메모리셀과 접속된다. 데이터 판독 회로는, 제1 및 제2 데이터선의 전압차를 검지한다.
따라서, 메모리셀과 동일한 구성을 가지는 셀 유닛에 기억된 데이터에 기초하여 판독 참조 전압을 생성할 수 있다. 그 결과, 제조 오차를 허용하여 판독 참조 전압을 적절한 레벨로 설정함으로써, 신호 마진이 큰 데이터 판독을 실행할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은, 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행 선택을 실시한다. 복수의 라이트 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록시에 행 선택을 실시한다. 복수의 비트선은 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류를 통과시킨다. 각 메모리셀은 기억 데이터에 따라 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 각 메모리셀 행에서, 제1 및 제2 콘택트의 배치는 동일하게 반복된다. 인접하는 메모리셀 열 사이에서, 메모리셀끼리는 1/2 피치만큼 어긋나게 배치된다. 각 라이트 워드선은 각 비트선보다 상층에 형성된다.
따라서, 각 리드 워드선에 대응하여, 1라인 걸러서 있는 비트선에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 또한, 피치 어긋남을 실행하지 않은 경우와 비교하여, 자기 기억부끼리간의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 메모리셀 사이의 행방향 피치를 용이하게 확보하여 메모리 어레이를 고집적화할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은, 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행 선택을 실시한다. 복수의 라이트 워드선은, 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록 시에 행 선택을 실시한다. 복수의 비트선은, 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류를 통과시킨다. 각 메모리셀은, 기억 데이터에 따른 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는, 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 각 메모리셀 행마다에, 제1 및 제2 콘택트는 상호 반전되도록 배치된다. 인접하는 메모리셀 열 사이에서, 메모리셀끼리는 소정 피치만큼 어긋나게 배치된다. 각 라이트 워드선은 각 비트선보다 상층에 형성된다.
따라서, 피치 어긋남을 실행하지 않은 경우와 비교하여, 자기 기억부끼리간의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 메모리셀 사이의 행 방향 피치를 용이하게 확보하여 고집적화를 꾀할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행 선택을 실시한다. 복수의 라이트 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록 시에 행 선택을 실시한다. 복수의 비트선은, 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류를 통과시킨다. 각 메모리셀은, 기억 데이터에 따른 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는, 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 각 메모리셀 행마다에, 제1 및 제2 콘택트의 배치는 동일하게 반복된다. 인접하는 메모리셀 열 사이에서, 제1 및 제2 콘택트는 상호 반전하도록 배치된다. 각 라이트 워드선은 각 비트선보다 상층에 형성된다.
따라서, 자기 기억부끼리 사이의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 또한, 메모리셀 사이의 행 방향 피치를 용이하게 확보하여 고집적화를 얻을 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행선택을 실시한다. 복수의 라이트 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록 시에 행 선택을 실시한다. 복수의 비트선은, 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류를 통과시킨다. 각 메모리셀은, 기억 데이터에 따른 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는, 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 각 메모리셀 행마다에, 제1 및 제2 콘택트의 배치는 동일하게 반복된다. 인접하는 메모리셀 열 사이에서, 제1 및 제2 콘택트는 상호 반전하도록 배치된다. 인접하는 메모리셀 열 사이에서 메모리셀끼리는 1/2피치만큼 어긋나게 배치된다.
따라서, 각 리드 워드선에 대응하여, 1라인 걸러서 있는 비트선에 메모리셀이 접속되므로 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초하여 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행선택을 실시한다. 복수의 라이트 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록 시에 행 선택을 실시한다. 복수의 비트선은, 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류를 통과시킨다. 각 메모리셀은, 기억 데이터에 따른 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는, 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 인접하는 메모리셀 행 사이에서, 제1 및 제2 콘택트는 상호 반전하도록 배치된다. 인접하는 메모리셀 열 사이에서, 제1 및 제2 콘택트는 상호 반전하도록 배치된다. 각 라이트 워드선은 각 비트선보다 상층에 배치된다.
따라서, 셀 크기를 증가시키지 않고, 폴드형 비트선 구성에 기초한 데이터 기록에 적합한 메모리셀 배치를 실행할 수 있다. 또한, 메모리셀 사이의 행 방향 피치를 용이하게 확보하여 고집적화를 얻을 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행선택을 실시한다. 복수의 라이트 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록 시에 행 선택을 실시한다. 복수의 비트선은, 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류를 통과시킨다. 각 메모리셀은, 기억 데이터에 따른 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는, 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 인접하는 메모리셀 행 사이에서, 제1 및 제2 콘택트는 상호 반전하도록 배치된다. 인접하는 메모리셀 열 사이에서, 제1 및 제2 콘택트는 상호 반전하도록 배치된다. 인접하는 메모리셀 열 사이에서, 메모리셀끼리는 1/4피치만큼 벌어져 배치된다. 각 라이트 워드선은 각 비트선보다 상층에 배치된다.
따라서, 각 리드 워드선 RWL에 대응하여 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 복수의 리드 워드선과, 복수의 라이트 워드선과, 복수의 비트선을 구비한다. 복수의 메모리셀은 행렬상으로 배치된다. 복수의 리드 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행선택을 실시한다. 복수의 라이트 워드선은 복수의 메모리셀의 행에 각각 대응하여 배치되고, 데이터 기록 시에 행 선택을 실시한다. 복수의 비트선은, 복수의 메모리셀의 열에 각각 대응하여 배치되고, 데이터 판독시 및 데이터 기록시의 각각에서, 데이터 기록 전류 및 데이터 판독 전류(Is)를 통과시킨다. 각 메모리셀은, 기억 데이터에 따른 전기 저항이 변화하는 자기 기억부와, 대응하는 비트선과 제1 전압과의 사이에 자기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는, 대응하는 리드 워드선과 결합되는 게이트와, 소스 영역을 제1 전압과 결합하기 위한 제1 콘택트와, 제1 콘택트와 열 방향으로 인접하여 배치되고, 드레인 영역을 자기 기억부와 결합하기 위한 제2 콘택트를 구비한다. 제1 콘택트는 1개의 배치 단위를 구성하는 열 방향으로 인접하는 2개의 메모리셀 마다 공유된다. 각 라이트 워드선은 각 비트선보다 상층에 배치된다.
따라서, 액세스 트랜지스터의 콘택트 수를 삭감하여, 메모리셀을 배치할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 기억 데이터를 보유하기 위한 복수의 메모리셀을 구비한다. 각 메모리셀은, 데이터 판독시에 선택적으로 온되는 액세트 게이트와, 액세스 게이트와 직렬로 접속되어, 기억 데이터에 따라, 제1 및 제2 전기 저항 중 한 쪽을 구비하는 자기 기억부를 포함한다. 자기 기억부는, 고정된 자화 방향을 갖는 제1 자기층과, 기록되는 기억 데이터에 따라, 제1 자기층에 대해 동일 방향 및 반대 방향 중 어느 하나로 자화되는 제2 자기층과, 제1 및 제2 자기층의 사이에 형성되는 제1 절연층을 구비한다. 박막 자성체 기억 장치는, 또한 데이터 판독시에, 복수의 메모리셀 중 데이터 판독 대상으로 선택된 선택 메모리셀 중 턴온된 액세스 게이트를 통해, 선택 메모리셀의 자기 기억부와 전기적으로 결합되는 데이터선과, 데이터 판독시에, 데이터선의 전압과 비교하기 위한 판독 참조 전압을 전달하는 참조 데이터선과, 각각이 복수의 메모리셀의 일정 구분마다 배치되고, 판독 참조 전압을 생성하기 위한 복수의 더미 메모리셀을 더 구비한다. 각 더미 메모리셀은, 더미 자기 기억부와, 데이터 판독시에 선택적으로 턴온되어 더미 자기 기억부와 참조 데이터선을 전기적으로 결합하기 위한 더미 액세스 게이트를 포함한다. 더미 자기 기억부는 고정 방향으로 자화되는 제3 자기층과, 제3 자기층과 교차하는 방향으로 자화되는 제4 자기층과, 제3 및 제4 자기층의 사이에 형성되는 제2 절연막을 갖는다.
이와 같은 박막 자성체 기억 장치는, 메모리셀의 자기 기억부와 동일한 구성을 가지는 더미 자기 기억부의 전기 저항을, 기억 데이터에 따른 메모리셀의 2종류의 전기 저항의 중간치로 설정하는 것이 가능하다. 따라서, 제조 공정의 복잡화를 초래하지 않고, 판독 참조 전압을 생성하기 위한 더미 메모리셀을 제작할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 기억 데이터를 보유하기 위한 복수의 메모리셀을 구비한다. 각 메모리셀은, 데이터 판독시에 선택적으로 온되는 액세트 게이트와, 액세스 게이트와 직렬로 접속되어, 기억 데이터에 따라, 제1 전기 저항 및 제1 전기 저항보다 큰 제2 전기 저항 중 한 쪽을 구비하는 자기 기억부를 포함한다. 자기 기억부는, 고정된 자화 방향을 갖는 제1 자기층과, 기록되는 기억 데이터에 따라, 제1 자기층에 대해 동일 방향 및 반대 방향 중 어느 하나로 자화되는 제2 자기층과, 제1 및 제2 자기층의 사이에 형성되는 제1 절연층을 구비한다. 박막 자성체 기억 장치는, 또한 데이터 판독시에, 복수의 메모리셀 중 데이터 판독 대상으로 선택된 선택 메모리셀 중 턴온된 액세스 게이트를 통해, 선택 메모리셀의 자기 기억부와 전기적으로 결합되는 데이터선과, 데이터 판독시에, 데이터선의 전압과 비교하기 위한 판독 참조 전압을 전달하는 참조 데이터선과, 각각이, 복수의 메모리셀의 일정 구분마다 배치되고, 판독 참조 전압을 생성하기 위한 복수의 더미 메모리셀을 더 구비한다. 각 더미 메모리셀은, 데이터 판독시에 선택적으로 턴온되는 더미 액세스 게이트와, 더미 액세스 게이트의 턴온에 응답하여, 참조 데이터선과 전기적으로 결합되는 복수의 더미 자기 기억부를 포함한다. 각 더미 자기 기억부는 고정 방향으로 자화되는 제3 자기층과, 제3 자기층과 동일 방향 및 반대 방향 중 어느 하나로 자화되는 제4 자기층과, 제3 및 제4 자기층의 사이에 형성되는 제2 절연막을 갖는다. 각 더미 자기 기억부는, 복수의 더미 자기 기억부 중 다른 적어도 하나와 직렬로 접속된다.
이와 같은 박막 자성체 기억 장치는, 메모리셀의 자기 기억부와 동일한 구성을 가지고, 또한 동일하게 자화되는 더미 자기 기억부를 이용한 더미 메모리셀에 의해, 판독 참조 전압을 생성할 수 있다. 따라서, 제조 공정의 복잡화를 초래하지 않고 더미 메모리셀을 제작할 수 있다. 또한, 각 메모리셀 중의 터널 배리어(제2 절연막)에 인가되는 전압을 저감할 수 있으므로, 선택되는 빈도가 높은 더미 메모리셀의 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치에 있어서, 각각이, 인가 자계에 따라 기록되는 기억 데이터를 보유하기 위한 복수의 자기 메모리셀과, 데이터 판독시에, 판독 참조 전압을 발생하기 위한 더미 메모리셀을 구비한다. 각 자기 메모리셀 및 더미 메모리셀은, 기억 데이터의 레벨에 따라, 제1 전기 저항치 및, 제1 저항치보다 큰 제2 전기 저항치(Rh) 중 어느 하나를 가지는 자기 기억부와, 자기 기억부와 직렬로 접속되는, 선택적으로 턴온되는 액세스 게이트를 포함한다. 박막 자성체 기억 장치는 또한 데이터 판독시에, 복수의 자기 메모리셀 중 선택된 자기 메모리셀과 전기적으로 결합된 상태에서, 데이터 판독 전류가 공급되는 제1 데이터선과, 데이터 판독시에, 더미 메모리셀과 전기적으로 결합된 상태에서, 제1 데이터선과 동일한 데이터 판독 전류가 공급되는 제2 데이터선과, 제1 및 제2 데이터선의 전압에 기초하여, 판독 데이터를 생성하는 데이터 판독 회로와, 제1 데이터선에 대해, 직렬로, 상기 제1 및 제2 전기 저항치의 차분보다 작은 제3 전기 저항을 부가하기 위한 저항 부가 회로를 구비한다. 더미 메모리셀에 포함되는 자기 기억부는 제2 전기 저항치에 대응하는 레벨의 데이터를 기억한다.
이와 같은 박막 자성체 기억 장치는, 메모리셀과 더미 메모리셀의 구성을 동일하게 할 수 있으므로, 제조 오차에 추종시켜, 데이터 판독 마진을 확보할 수 있다.
이하에, 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다. 또한, 도면에 동일한 부분은 동일 또는 해당 부분을 나타내는 것으로 한다.
[실시예 1]
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기록 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스는(1)는 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤러 회로(5)와, 행렬상으로 배치된 복수의 MTJ 메모리셀을 가지는 메모리 어레이(10)를 구비한다.
도 2를 참조하면, 메모리 어레이(10)는 n행×m열(n, m : 자연수)로 배치된 복수의 MTJ 메모리셀 MC를 포함한다. 이하에서는, MTJ 메모리셀을 단순히 "메모리셀"이라고도 지칭한다. 각 메모리셀 MC는 도 66과 동일한 구성을 가지고, 터널 자기 저항 소자 TMR 및 액세스 트랜지스터 ATR을 구비한다. 반도체 기판 상에 메모리셀을 행렬 상으로 배치함으로써, 고집적화된 MRAM 디바이스를 실현할 수 있다.
각 메모리셀 MC에 대해서, 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 메모리셀의 행에 각각 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치되고, 메모리셀의 열에 각각 대응하여 복수의 비트선 BL이 배치된다. 따라서, 행렬상으로 배치된 n×m개의 메모리셀에 대해서, n개의 라이트 워드선 WWL1-WWLn 및 리드 워드선 RWL1-RWLn과, m개의 비트선 BL1-BLm이 설치된다.
다시 도 1을 참조하면, MRAM 디바이스(1)는 또한 어드레스 신호 ADD에 따라 나타나는 로우 어드레스 RA에 응답하여 메모리 어레이(10)의 행선택을 실행하는 행 디코더(20)와, 어드레스 신호 ADD에 따라 나타나는 칼럼 어드레스 CA에 응답하여 메모리 어레이(10)의 열 선택을 실행하는 열 디코더(25)와, 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선 RWL 및 라이트 워드선 WWL을 선택적으로 활성화하기 위한 워드선 드라이버(30)와, 데이터 기록시에 라이트 워드선 WWL에 데이터 기록 전류를 흐르게 하기 위한 워드선 전류 제어 회로(40)와, 데이터 판독 및 데이터 기록시에 데이터 기록 전류 ±Iw 및 센스 전류 Is를 흐르게 하기 위한 판독/기록 제어 회로(50, 60)를 구비한다.
도 3을 참조하면, 터널 자기 저항 소자 TMR은 반강자성체층(101)과, 반강자성체층(101) 상에 형성되는, 일정 방향의 고정 자계를 갖는 고정 자기층(102)의 일부 영역과, 인가 전계에 따라 자화되는 자유 자기층(103)과, 고정 자기층(102) 및 자유 자기층(103)의 사이에 형성되는 절연체막인 터널 배리어(104)와, 콘택트 전극(105)을 포함한다.
반강자성체층(101), 고정 자기층(102) 및 자유 자기층(103)은 FeMn, NiFe 등의 적당한 자성 재료에 의해 형성된다. 터널 배리어(104)는 Al2O3등에 의해 형성된다.
터널 자기 저항 소자 TMR은, 필요에 따라 배치되는, 금속 배선과 전기적으로 결합하기 위한 완충재인 배리어 메탈(106)을 통해 상부 배선과 전기적으로 결합된다. 콘택트 전극(105)은 하부 배선(도시하지 않음)과 전기적으로 결합된다. 예를 들면, 상부 배선은 비트선 BL에 상당하고, 하부 배선은 액세스 트랜지스터 ATR과 결합되는 금속 배선에 상당한다.
이와 같이 하여, 상부 배선 및 하부 배선의 사이에, 자기 터널 결합을 가지는 터널 자기 저항 소자 TMR을 전기적으로 결합할 수 있다.
도 4는 터널 자기 저항 소자 중의 자유 자기층에서의 자화 방향을 도시한 개념도이다. 도 4에는 일례로서, 터널 자기 저항 소자 TMR이 장방형 형상으로 설치된 경우의 자유 자기층(103)의 평면도가 도시된다.
도 4를 참조하면, 장방형 형상의 자유 자기층(103)에서는, 길이 방향(도 4의 좌우 방향)에 자화 용이축(EA: Easy Axis)이 형성되고, 폭 방향(도 4의 상하 방향)에 자화 곤란층(HA: Hard Axis)이 형성된다. 이것에 따라, 중앙부 부근의 자화 용이축 영역(110)에서는, 자화 용이축 방향에 인가된 외부 자계에 응답하여, 자화 방향이 용이하게 반전된다. 한편, 좌우단의 자화 곤란 영역(112, 114)에서는, 자화 용이축 방향의 외부 자계가 인가되더라도, 자화 방향은 용이하게 반전되지 않는다.
도 5 및 도 6에는, 자화 용이축 영역 및 자화 곤란축 영역 각각의 자화 특성을 설명하기 위한 히스테리시스 곡선이 도시되어 있다.
도 5를 참조하면, 자화 용이축 영역(101)은 자화 용이축 방향의 소정 자계 +Hc보다 큰 + 방향의 자계가 인가된 경우에 +Mc로 자화되고, 소정 자계 -Hc보다 큰 한 방향의 자계가 인가된 경우에 -Mc로 자화된다. 따라서, -Hc∼+Hc의 범위의 소정 레벨 이하의 자계가 인가되는 경우에는 자화 방향이 변화지 않고, 메모리셀로서 바람직한 특성을 갖는다.
도 6을 참조하면, 자화 곤란축 영역(112, 114)은, 자화 용이축 방향의 자계에 응답하여 용이하게 자화되지 않고, 자화의 방향 및 양이 서서히 변화하는 특성을 가진다. 따라서, 자화 곤란축 영역은 자화 용이축 방향의 자계에 응답하여 자화 방향 및 양이 2개의 값으로 설정되는 자화 용이축 영역과는 다르므로, 메모리셀로서 바람직하지 않은 특성을 가지고 있다.
그 결과, 자화 곤란축 영역과 같은 특성을 가지는 영역을 자유 자기층(103)으로서 가지는 메모리셀에서는, 데이터 판독시에 기억 데이터 레벨에 대응하는 전기 저항차의 변화량을 충분히 확보할 수 없어 신호 마진의 확보가 곤란하게 된다. 또한, 데이터 기록시에 자화 방향을 충분하게 반전시키기 위해 필요한 인가 자계를 증가시켜 데이터 기록 전류의 증가를 초래한다. 그 결과, 소비 전류의 증대 및 자기 노이즈의 증대와 같은 문제점이 발생하게 된다.
도 7을 참조하면, 실시예 1에 따른 터널 자기 저항 소자의 제1 구성예에서는 고정 자기층(102)과 적층된 자유 자기층(103)에서, 자화 용이축 영역에 상당하는 영역이, 터널 접합 영역(115)으로서 이용되고 있다. 즉, 메모리셀로서 바람직하지 않은 특성을 가지는 자화 곤란축 영역은, 터널 자기 저항 소자 TMR의 구성 부분으로서는 이용되지 않는다.
그 결과, 터널 접합 영역(115)에 상당하는 자화 용이축 영역을 흐르는 전류만이 데이터 판독에 이용되므로, 기억 데이터 레벨에 대응하는 전기 저항치의 변화량을 충분히 확보하여 데이터 판독시의 신호 마진을 확보할 수 있다. 또한, 데이터 기록시에 필요한 데이터 기록 전류를 작게 하여 소비 전류 및 자기 노이즈를 억제할 수 있다.
도 8에는, 도 7의 P-P' 단면도가 도시된다. 여기에서는, 도 8을 이용하여 도 7에 도시된 터널 자기 저항 소자 TMR의 제작에 대하여 설명한다.
도 8을 참조하면, 반도체 기판상에 반강자성체층(101) 및 고정 자기층(102)이 원하는 패턴에 따라서 형성된 후에, 예를 들면 SiO2의 층간막(107)이 형성된다. 도시하지는 않았지만, 반강자성체층(101)은 소정 하층 배선(도시하지 않음)을 통해 액세스 트랜지스터와 전기적으로 결합된다. 또한, 하부 배선과 전기적으로 결합되는 콘택트 전극(105)이 터널 접합 영역(115)에 대응하는 영역을 커버하도록 배치된다.
층간막(107)의 터널 접합 부분에 고정 자기층(102)에 도달하는 개구부를 설치하고, 당해 개구부에 터널 배리어(104) 및 자유 자기층(103)을 원하는 막 두께로 형성하며, 또한 필요에 따라서 배리어 메탈(106)을 형성한 후에, 원하는 패터닝을 실행한다.
또한, 이와 같이 하여, 층간막(107)의 상층에 형성된 금속 배선인 상층 배선(108) 및 하층 배선(도시하지 않음)과의 사이에 전기적으로 결합되는 터널 자기 저항 소자 TMR을 제작할 수 있다.
또한, 층간막(107)에 설치된 개구부에 터널 배리어(104) 및 자유 자기층(103)을 패터닝하는 대신에, 고정 자기층(102)상에 형성된 소정 막 두께의 터널 배리어(104) 및 자유 자기층(103)에 대해서, 터널 접합 이외의 부분을 화학적 기계적 연마(CMP; Chemical-Mechanical Polishing) 등을 이용하여 제거하여 제작하는 것도 가능하다.
도 9 및 도 10에 도시된 바와 같이, 자화 용이 영역에 상당하는, 길이 방향(도 9 및 도 10의 좌우 방향)의 일부 영역 전체를 이용하여 터널 접합 영역(115)을 설치하는 구성으로 할 수도 있다.
이와 같은 구성 중, 도 9에서는 고정 자기층(102) 및 자유 자기층(103)이 동일 방향을 따라 배치되는 구성이 도시되어 있고, 도 10에서는 고정 자기층(102) 및 자유 자기층(103)이 상호 교차로 각각 연하여 배치되는 구성이 도시되어 있다.
[실시예 1의 변형예 1]
도 11을 참조하면, 실시예 1의 변형예 1에 따른 터널 자기 저항 소자에서는, 큰 면적의 고정 자기층(102) 상에 분할된 복수의 자유 자기층(103)이 배치되어 있다. 자유 자기층(103)은 각 메모리셀마다에 분할 배치된다. 반대로, 고정 자기층(102)은 복수 메모리셀 사이에서 공유되도록 배치된다.
각 자유 자기층(103)에서, 도 7과 마찬가지로, 자화 용이축 영역에 대응하여 터널 접합 영역(115)이 배치된다. 또한, 도시하지 않은 콘택트 전극을, 터널 접합 영역(115)와 동일, 또는 그것보다 좁은 영역에 배치함으로써, 데이터 판독시에, 고정 자기층(102) 속을 흐르는 센스 전류(데이터 판독 전류) 경로의 확대 저항분을 무시할 수 있다.
이와 같이 배치함으로써, 각 메모리셀 중의 터널 자기 저항 소자 TMR을 자화 용이축 영역에 형성하여, 데이터 판독 시의 신호 마진을 확보함과 동시에, 데이터 기록시에 필요한 데이터 기록 전류를 작게 하여 소비 전류 및 자기 노이즈를 억제할 수 있다.
[실시예 1의 변형예 2]
도 12를 참조하면, 실시예 1의 변형예 2에 따른 터널 자기 저항 소자에서는, 복수의 메모리셀에 대해 공통으로, 큰 면적의 고정 자기층(102) 및 자유 자기층(103)이 배치된다. 또한, 자유 자기층(103) 중의 자화 용이축 영역에 상당하는 영역에서, 각 메모리셀마다에 터널 접합 영역(115)이 설치된다. 터널 접합 영역(115)에 각각 대응하여 실시예 1의 변형예 1과 마찬가지로 도시하지 않은 콘택트 전극이 배치된다.
행 방향으로 서로 인접하는, 동일 행에 속하는 메모리셀 군에 대해서 공통으로, 라이트 워드선 WWL과, 도시하지 않은 리드 워드선 RWL이 배치된다. 마찬가지로, 열방향으로 서로 인접하는, 동일 열에 속하는 메모리셀 군에 대해서 공통으로, 비트선 BL이 배치된다. 도 12에서는, 제1행∼제3행 및 제1열∼제3열에 각각 대응하는 라이트 워드선 WWL1∼WWL3 및 비트선 BL1∼BL3이 대표적으로 표시된다.
이와 같이 배치함으로써, 실시예1의 변형예 1과 마찬가지로 데이터 판독시에 신호 마진을 확보할 수 있다.
또한, 자유 자기층(103)의 형상은, 충분한 면적을 확보하도록 설정되어 있으므로, 자유 자기층(103)의 자화 용이축의 방향이, 형상으로부터의 기하학적인 제약을 받지 않는다. 그 결과, 각 메모리셀에서, 라이트 워드선 WWL 및 비트선 BL을 흐르는 데이터 기록 전류에 따라 각각 발생하는 데이터 기록 자계의 합성 자계 방향과, 자화 용이축의 방향을 일치시킬 수 있다. 고정 자기층(102)의 자화 방향은 당해 합성 자계의 방향과 합치하도록 미리 형성된다.
따라서, 자유 자기층(103)의 자화 방향의 변화, 즉 기억 데이터의 기록에 필요한 데이터 기록 자계를, 보다 작은 데이터 기록 전류에 의해 발생할 수 있다. 그 결과, 실시예 1의 변형예 1보다도 더 소비 전류 및 자계 노이즈를 억제할 수 있다.
[실시예 1의 변형예 3]
도 13을 참조하면, 실시예 1의 변형예 3에 따른 터널 자기 저항 소자에서는, 각 메모리셀 행마다 분할하여 자유 자기층(103)이 배치되는 점이, 도 12에 도시되는 실시예 1의 변형예 2에 따른 배치와 다르다. 즉, 복수의 메모리셀 마다에 대해 공통으로 배치되는 큰 면적의 고정 자기층(102) 상에, 메모리셀 행에 각각 대응하여 설치되는 띠 형상의 복수의 자유 자기층(103)이 배치된다.
각 자유 자기층(103) 중의 자화 용이축 영역에 상당하는 영역에서, 각 메모리셀마다 터널 접합 영역(115)이 설치된다. 터널 접합 영역(115)에 각각 대응하여, 실시예 1의 변형예 1과 마찬가지로, 도시하지 않은 콘택트 전극이 배치된다.
이와 같이 배치함으로써, 각 자유 자기층(103)의 자화 용이축의 방향이 기하학적인 제약을 받으므로, 데이터 기록 전류는 실시예 1의 변형예 1과 동일한 레벨이 필요한 반면에, 각 메모리셀 행마다에 자유 자기층(103)을 전기적으로 독립적으로 설치할 수 있다. 따라서, 자유 자기층(103)에서 다른 메모리셀 행에 속하는 메모리셀끼리가 전기적으로 결합되어 있는 실시예 1의 변형예 2에 따른 구성과 비교하여, 데이터 기록 및 데이터 판독 동작의 안정화를 얻을 수 있다.
[실시예 1의 변형예 4]
실시예 1 및 그 변형예 1∼3에서는, 액세스 트랜지스터 ATR을 액세스 소자로서 구비하는 메모리셀의 구성을 도시했지만, 액세스 소자로서 다이오드를 이용한 고집적화에 적합한 메모리셀을 적용하는 것도 가능하다.
도 14를 참조하면, 다이오드를 이용한 메모리셀 MCDD는 터널 자기 저항 소자 TMR과, 액세스 다이오드 DM을 구비한다. 액세스 다이오드 DM은, 터널 자기 저항 소자 TMR로부터 워드선 WL을 향하는 방향을 순방향으로 하여 양자 사이에서 결합된다. 비트선 BL은 워드선 WL과 교차하는 방향으로 설치되고, 터널 자기 저항 소자 TMR과 결합된다.
메모리셀 MCDD에 대한 데이터 기록은, 워드선 WL 및 비트선 BL에 데이터 기록 전류가 흐름으로써 행해진다. 데이터 기록 전류의 방향은, 액세스 트랜지스터를 이용한 메모리셀의 경우와 동일하게, 기록 데이터의 데이터 레벨에 대응하여 설정된다.
한편, 데이터 판독시에서는, 선택된 메모리셀에 대응하는 워드선 WL은, 저전압(예를 들면 접지 전압 Vss) 상태로 설정된다. 이 경우, 비트선 BL을 고전압(예를 들면 전원 전압 Vcc) 상태로 프리차지(precharge)해 둠으로써, 액세스 다이오드 DM이 순 바이어스되어 도통하고, 센스 전류 Is를 터널 자기 저항 소자 TMR에 흐를 수 있다.
한편, 비선택 메모리셀에 대응하는 워드선 WL은, 고전압 상태로 설정되므로, 대응하는 액세스 다이오드 DM은 역바이어스되어 비도통 상태를 보유하고, 센스 전류 Is는 흐르지 않는다.
이와 같이 하여, 액세스 다이오드를 이용한 MTJ 메모리셀에 대해서도 데이터 판독 및 데이터 기록을 실행할 수 있다.
도 15를 참조하면, 다이오드를 이용한 메모리셀 MCD는 도 14에 도시한 구성과 마찬가지로, 터널 자기 저항 소자 TMR 및 액세스 다이오드 DM을 구비한다. MTJ 메모리셀 MCD에서는, 리드 워드선 RWL과 라이트 워드선 WWL이 분할하여 배치되는 점이, 도 14에 도시한 메모리셀 MCDD의 구성과 다르다. 비트선 BL은 라이트 워드선 WWL 및 리드 워드선 RWL과 교차하는 방향으로 배치되고, 터널 자기 저항 소자 TMR과 전기적으로 결합된다.
액세스 다이오드 DM은, 터널 자기 저항 소자 TMR로부터 리드 워드선 RWL을 향하는 방향을 순방향으로 하여, 양자의 사이에 결합된다. 라이트 워드선 WWL은, 다른 배선과 접속되지 않고, 터널 자기 저항 소자 TMR과 근접하여 설치된다.
도 14에 도시한 메모리셀 MCDD에서는, 데이터 기록시에, 워드선 WL 및 비트선 BL에는 데이터 기록 전류가 흐르므로, 이들 배선에서 데이터 기록 전류에 따른 전압 강하가 각각 발생한다. 이와 같은 전압 강하가 발생한 결과, 워드선 WL 및 비트선 BL 상의 전압 분포에 따라, 데이터 기록의 대상이 되지 않았던 메모리셀의 일부에서, 액세스 다이오드 DM의 PN 접합이 온되어 버릴 우려가 있다. 그 결과, 예기치 않은 전류가 MTJ 메모리셀을 흐름으로써 잘못된 데이터 기록이 실행되어 버릴 우려가 있다.
그러나, 도 15에 도시한 메모리셀 MCD에서는, 데이터 기록 시에 리드 워드선 RWL에 전류를 흘릴 필요가 없으므로, 리드 워드선 RWL의 전압을 안정적으로 고전압 상태(전원 전압 Vcc)로 보유하여, 액세스 다이오드 DM을 확실하게 역바이어스하여 비도통 상태를 보유할 수 있다. 따라서, 도 14에 도시된 MTJ 메모리셀 MCDD와 비교하여, 데이터 기록 동작의 안정화를 얻을 수 있다.
실시예1 및 그 변형예 1∼3에서, 도 14 및 도 15에 도시된 고집적화에 적합한 메모리셀을 이용하더라도 동일한 효과를 얻을 수 있다.
[실시예 2]
실시예 2에서는, 메모리 어레이를 고집적화하기 위한 메모리셀 배치에 대해 설명한다.
도 16을 참조하면, 반도체 주 기판(102) 상의 p형 영역(122)에 액세스 트랜지스터 ATR이 형성된다. 액세스 트랜지스터 ATR은, n형 영역인 소스/드레인 영역(123, 124)과 게이트(125)를 구비한다. 소스/드레인 영역(123, 124)에 각각 대응하여 소스측 콘택트(130s) 및 드레인측 콘택트(130d)가 설치된다.
소스측 콘택트(130s)는 제1 금속 배선층 M1에 형성된 소스선 SL과 결합된다. 소스선 SL은, 데이터 판독시에 센스 전류(데이터 판독 전류) 경로를 형성하기 위한 접지 전압 Vss를 공급한다. 라이트 워드선 WWL에는, 제2 금속 배선층 M2에 형성된 금속 배선이 이용된다. 또한, 비트선 BL은 제3 금속 배선층 M3에 설치된다.
터널 자기 저항 소자 TMR은, 라이트 워드선 WWL이 설치되는 제2 금속 배선층 M2와 비트선 BL이 설치되는 제3 금속 배선층 M3과의 사이에 배치된다. 드레인측 콘택트(130d)는, 콘택트 홀에 형성된 금속막(128)과, 제1 및 제2 금속 배선층 M1 및 M2와, 필요에 따라 설치되는 배리어 메탈(106)을 통해, 터널 자기 저항 소자 TMR과 전기적으로 결합된다.
MTJ 메모리셀에서는, 리드 워드선 RWL 및 라이트 워드선 WWL은, 각각 독립된 배선으로서 설치된다. 리드 워드선 RWL은, 액세스 트랜지스터 ATR의 게이트 전압을 제어하기 위해 설치되는 것이고, 전류를 적극적으로 흘릴 필요는 없다. 따라서, 집적도를 높이는 관점에서, 리드 워드선 RWL은 독립된 금속 배선층을 새롭게 설치하지 않고, 액세스 트랜지스터 ATR의 게이트(125)와 동일한 배선층에서, 폴리실리콘 층이나 폴리이미드 구조 등을 이용하여 형성된다.
한편, 라이트 워드선 WWL 및 비트선 BL에는, 데이터 기록에서, 소정치 이상의 크기의 자계를 발생시키기 위해 비교적 큰 데이터 기록 전류를 흘릴 필요가 있으므로, 금속 배선을 이용하여 형성된다.
도 17을 참조하면, 제2 구성예는 도 16에 도시한 제1 구성예와 비교하여, 소스측 콘택트(130s)에 대응하는 소스/드레인 영역(123)이 직접 접지 전압 Vss와 결합되는 점이 다르다. 예를 들면, 동일한 메모리셀 행에 대응하는 액세스 트랜지스터의 소스/드레인 영역(123)끼리를 전기적으로 결합하여, 이들에 대해 접지 전압 Vss를 결합하면 된다.
이에 따라, 도 16의 소스선 SL은 불필요하게 되고, 라이트 워드선 WWL 및 비트선 BL은, 제1 금속 배선층 M1 및 제2 금속 배선층 M2에 각각 설치된다. 또한, 리드 워드선 RWL은 도 16과 마찬가지로, 액세스 트랜지스터 ATR의 게이트(125)와 동일한 배선층에 형성된다.
도 18을 참조하면, 제3 구성예에서는, 도 16에 도시한 제1 구성예와 비교하여, 라이트 워드선 WWL이 비트선 BL보다도 상층에 배치되는 점이 다르다. 예를 들면, 라이트 워드선 WWL 및 비트선 BL은 제3 금속 배선층 M3 및 제2 금속 배선층 M2에 각각 설치된다. 액세스 트랜지스터 ATR, 소스선 SL 및 리드 워드선 RWL의 배치는, 도 16과 동일하므로 상세한 설명은 반복하지 않는다.
이와 같이, 반도체 기판 상의 MTJ 메모리셀 배치는, 비트선 BL이 라이트 워드선 WWL보다도 상층에 배치되는 경우(도 16 및 도 17)와, 라이트 워드선 WWL이 비트선 BL보다도 상층에 배치되는 경우(도 18)로 분류된다.
도 19를 참조하면, 실시예 2에 따른 MTJ 메모리셀의 제1 배치예에서는, 부호 140a로 표시한 반복 단위는, 1개의 메모리셀 MC와 대응한다. 메모리 어레이(10)에서, 반복 단위(140a)가 연속적으로 배치되어, 메모리셀 MC가 행렬상으로 배치된다. 메모리셀 크기는, 설계 기준을 이용하여 8F2으로 표시된다.
도 19에는 제1행·제1열 ∼제2행·제2열까지의 메모리셀 MC 및, 이들 메모리셀에 대응하는 리드 워드선 RWL1, RWL2, 라이트 워드선 WWL1, WWL2 및 비트선 BL1, BL2가 대표적으로 표시된다.
각 메모리셀 MC에서, 소스측 콘택트(130s)의 상층에 터널 자기 저항 소자 TMR이 배치되고, 또한 터널 자기 저항 소자 TMR과 비트선 BL과의 콘택트(130b)가 배치된다. 또한, 도 16 내지 도 18에 도시한 바와 같이, 터널 자기 저항 소자 TMR은, 드레인측 콘택트(130d)와 결합되어 있다.
라이트 워드선 WWL은, 드레인측 콘택트(130d)와 중첩되지 않으므로, 터널 자기 저항 소자 TMR과 근접하여, 비트선 BL의 상층 또는 하층 중 어디에도 배치할 수 있다.
도 20을 참조하면, 실시예 2에 따른 MTJ 메모리셀의 제2 배치예에서는, 동일행에 속하는 메모리셀 MC에서는, 소스측 콘택트(130s) 및 드레인측 콘택트(130d)는 동일측에 각각 배치된다. 한편, 1행 마다 소스측 콘택트(130s) 및 드레인측 콘택트(130d)는 반전하여 배치된다. 이와 같은 배치를 "로우·스트라이프 반전 배치"라고도 칭한다. 따라서, 로우·스트라이프 반전 배치에서는, 열방향으로 인접하는 2개의 메모리셀에 따라, 1개의 반복 단위(140b)가 구성된다. 메모리 어레이(10) 전체에서, 반복 단위(140b)가 연속적으로 배치되어, 메모리셀 MC가 행렬상으로 배치된다. 메모리셀 크기는, 도 19와 동일하게 8F2으로 표시된다.
도 20에는, 제1행·제1열 ∼제2행·제2열까지의 메모리셀 MC 및, 이들 메모리셀에 대응하는 리드 워드선 RWL1, RWL2, 라이트 워드선 WWL1, WWL2 및 비트선 BL1, BL2가 대표적으로 표시된다.
각 메모리셀 MC에 있어서의, 터널 자기 저항 소자 TMR, 비트선 BL 및 콘택트(130s)의 배치는, 도 19와 동일하므로 상세한 설명은 반복하지 않는다.
도 20의 구성에서도, 라이트 워드선 WWL은, 터널 자기 저항 소자 TMR과 근접하여, 비트선 BL의 상층 또는 하층 어디에도 배치할 수 있다.
도 21을 참조하면, 실시예 2에 따른 제3 배치예는, 도 19에 도시되는 실시예 2에 따른 제1 배치예에서, 인접하는 메모리셀 열 사이에서 반복 단위(140a)를 1/2 피치(하프 피치)분만큼 어긋난 배치에 상당하다.
도 21에는 제1행 ∼ 제4행에 각각 대응하는 리드 워드선 RWL1∼RWL4 및 라이트 워드선 WWL1∼WWL4와, 제1열 및 제2열에 각각 대응하는 비트선 BL1, BL2가 대표적으로 표시된다.
이와 같이 배치함으로써, 선택된 리드 워드선 RWL에 대응하여 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다.
폴드형 비트선 구성에 기초한 데이터 판독에 있어서는, 2개의 비트선 마다 한쌍의 비트선쌍이 구성되어, 동일한 비트선 쌍을 구성하는 2개의 상보 비트선의 각각은, 메모리셀과 접속 및 비접속된다. 예를 들면, 비트선 BL1 및 BL2는 동일한 비트선 쌍을 구성하고, 비트선 BL2는 데이터 판독시에 비트선 BL1의 상보선 /BL1으로서 동작한다.
또한, 피치 어긋남을 실행하지 않은 도 19의 경우와 비교하여 각 터널 자기 저항 소자 TMR끼리간의 거리를 길게 할 수 있으므로, 메모리셀 간의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 또한, 터널 자기 저항 소자 TMR을 행방향을 따라 번갈아 배치할 수 있으므로, 메모리셀 사이의 행방향 피치를 용이하게 확보하여, 메모리 어레이를 더욱 고집적화할 수 있다.
다만, 1/2 피치 어긋남을 행함으로써, 라이트 워드선 WWL의 배치 영역은, 터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)와 중첩되어 버린다. 따라서, 제3 배치예를 실현하는데는, 도 18에 도시한 바와 같은, 라이트 워드선 WWL이 비트선 BL보다도 상층에 배치되는 구조일 필요가 있다.
도 22를 참조하면, 실시예 2에 따른 제4 배치예는, 도 20에 도시되는 실시예 2에 따른 제2 배치예에서, 인접하는 메모리셀 열 사이에서 반복 단위(140b)를 1/2 피치(하프 피치)정도만큼 어긋난 배치에 상당하다.
도 22에는, 제1행·제1열∼제2행·제2열까지의 메모리셀 MC 및, 이들 메모리셀에 대응하는 리드 워드선 RWL1, RWL2, 라이트 워드선 WWL1, WWL2 및 비트선 BL1, BL2가 대표적으로 표시된다.
그 결과, 피치 어긋남을 실행하지 않은 도 20의 경우와 비교하여 각 터널 자기 저항 소자 TMR끼리 사이의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 또한, 터널 자기 저항 소자 TMR을 행방향을 따라 상호 배치할 수 있으므로, 메모리셀 사이의 행방향 피치를 용이하게 확보하여 메모리 어레이를 더 고집적화할 수 있다.
다만, 1/2 피치 어긋남을 행함으로써, 라이트 워드선 WWL의 배치 영역은, 터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)와 중첩되어 버린다. 따라서, 제4 배치예를 실현하는데는, 도 18에 도시한 바와 같은, 라이트 워드선 WWL이 비트선 BL보다도 상층에 배치되는 구조일 필요가 있다.
도 23을 참조하면, 실시예 2에 따른 제5 배치예는, 도 20에 도시되는 실시예 2에 따른 제2 배치예에서, 인접하는 메모리셀 열 사이에서 반복 단위(140b)를 1/4피치(쿼터 피치)분만큼 어긋난 배치에 상당하다.
도 23에는, 일부 메모리셀 MC 및 이들 메모리셀에 대응하는 리드 워드선 RWL∼RWL4, 라이트 워드선 WWL1∼WWL3 및 비트선 BL1∼BL4가 대표적으로 도시된다.
이와 같이 배치함으로써, 선택된 리드 워드선 RWL에 대응하여, 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 예를 들면, 비트선 BL1 및 BL2는 동일 비트선 쌍을 구성하고, 비트선 BL2는 데이터 판독시에, 비트선 BL1의 상보선 /BL1으로서 동작한다. 또한, 비트선 BL3 및 BL4는 동일한 비트선 쌍을 구성하고, 비트선 BL4는 데이터 판독시에 비트선 BL3의 상보선 /BL3으로서 동작한다.
[실시예 2의 변형예 1]
도 24를 참조하면, 실시예 2의 변형예 1에 따른 제1 구성예에 있어서, 열 방향으로 인접 메모리셀 사이에서 소스측 콘택트(130s)가 공유된다. 반복 단위(140c)는 2개의 메모리셀 MC에 대응한다. 각 반복 단위(140c)마다 콘택트 1개분의 간격이 설치되므로, 메모리셀 크기는, 실시예 2와 마찬가지로 8F2으로 설계된다. 메모리 어레이(10)에서, 반복 단위(140c)가 연속적으로 배치되어 메모리셀 MC가 행렬상으로 배치된다.
터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)는, 각 메모리셀마다 배치된다. 또한, 드레인측 콘택트(130d)의 상층에서, 터널 자기 저항 소자 TMR은, 콘택트(130b)에 따라 대응하는 비트선 BL과 접속된다. 따라서, 도 24의 배치를 실현하기 위해서는, 도 18에 도시한 바와 같은, 라이트 워드선 WWL이 비트선 BL보다 상층에 배치되는 구조일 필요가 있다.
또한, 도 16 내지 도 18에 도시된 바와 같이, 비트선 BL과 터널 자기 저항 소자 TMR간의 거리는, 라이트 워드선 WWL과 터널 자기 저항 소자 TMR과의 거리보다 작으므로, 동일한 전류량을 흘린 경우에도, 비트선 BL을 흐르는 데이터 기록 전류에 따라 발생하는 자계의 쪽이 라이트 워드선 WWL을 흐르는 데이터 기록 전류에 따라 발생하는 전계보다 크다.
따라서, 거의 동일한 강도의 데이터 기록 자계를 터널 자기 저항 소자 TMR에 부여하기 위해서는, 비트선 BL보다 큰 데이터 기록 전류를 라이트 워드선 WWL에 대해 흘릴 필요가 있다. 이미 설명한 바와 같이, 비트선 BL 및 라이트 워드선 WWL은, 전기 저항치를 작게 하기 위해 금속 배선층에 형성되지만, 배선에 흐르는 전류 밀도가 증대되면, 전자 이동(electromigration) 현상에 기인한 단선이나 배선간 단락이 발생하여, 동작의 신뢰성에 지장을 초래하는 경우가 있다. 그러므로, 데이터 기록 전류가 흐르는 배선의 전류 밀도를 억제하는 것이 바람직하다.
따라서, 도 24에 도시되는 배선으로 함으로써, 비트선 BL보다 터널 자기 저항 소자 TMR으로부터 멀고, 보다 큰 데이터 기록 전류를 흘릴 필요가 있는 라이트 워드선 WWL의 배선폭을 적어도 비트선 BL보다 넓게 확보하여, 그 단면적을 크게 할 수 있다. 그 결과, 라이트 워드선 WWL의 전류 밀도를 억제하여, MRAM 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 보다 큰 데이터 기록 전류를 흘릴 필요가 있는 금속 배선(실시예 2에서는 라이트 워드선 WWL)을 전자 이동 내성이 높은 재료로 형성하는 것도, 신뢰성 향상에 효과가 있다. 예를 들면, 다른 금속 배선이 알루미늄 합금(Al 합금)으로 형성되는 경우에, 전자 이동 내성을 고려할 필요가 있는 금속 배선을 동(Cu)으로 형성하면 된다.
도 25를 참조하면, 실시예 2의 변형예 1에 따른 제2 배치예는, 도 24에 도시되는 배치에서, 인접하는 메모리셀 열간에서 반복 단위(140c)를 1/2 피치(하프 피치)만큼 어긋난 배치에 상당하다. 그 외 배치는 도 24와 동일하므로, 상세한 설명은 반복하지 않는다.
도 25에는, 일부 메모리셀 MC 및 이들 메모리셀에 대응하는 리드 워드선 RWL1∼RWL4, 라이트 워드선 WWL1, WWL2 및 비트선 BL, /BL이 대표적으로 표시된다.
이와 같이 배치함으로써, 선택된 리드 워드선 RWL에 대응하여, 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 예를 들면, 비트선 BL1 및 BL2는 비트선 쌍을 구성하고, 비트선 BL2는 데이터 판독시에, 비트선 BL1의 상보선 /BL1로서 동작한다.
도 26을 참조하면, 실시예 2의 변형예 1에 따른 제3 배치예는, 도 24에 도시되는 배치에서, 인접하는 메모리셀 열 사이에서 반복 단위(140c)를 1/4 피치(쿼터 피치)만큼 어긋난 배치에 상당하다.
라이트 워드선 WWL과 리드 워드선 RWL은 도 23의 구성과 마찬가지로 상호 배치된다.
도 26에는, 일부 리드 워드선 RWL1∼RWL4, 라이트 워드선 WWL1∼WWL3 및 비트선 BL1∼BL4와, 이들 신호선과 대응하는 메모리셀이 대표적으로 표시된다.
이와 같이 배치함으로써, 도 25의 배치와 마찬가지로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 예를 들면, 비트선 BL1 및 BL3은 1개의 비트선 쌍을 구성하고, 비트선 BL3은 데이터 판독시에, 비트선 BL1의 상보선 /BL1로서 동작한다. 마찬가지로, 비트선 BL2 및 BL4는 다른 1개의 비트선 쌍을 구성하고, 비트선 BL4는 데이터 판독시에 비트선 BL2의 상보선 /BL2로서 동작한다.
또한, 피치 어긋남을 실행하지 않은 도 24의 배치와 비교하여, 각 터널 자기 저항 소자 TMR끼리 사이의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 또한, 터널 자기 저항 소자 TMR을 행 방향을 따라 번갈아 배치할 수 있으므로, 메모리셀 사이의 행방향 피치를 용이하게 확보하여, 메모리 어레이를 더욱 고집적화할 수 있다.
[실시예 2의 변형예 2]
도 27을 참조하면, 실시예 2의 변형예 2에 따른 MTJ 메모리셀의 제1 배치예에서는 동일한 열에 속하는 메모리셀 MC에서, 소스측 콘택트(130s) 및 드레인측 콘택트(130d)는 동일측에 각각 배치된다. 한편, 1열마다, 즉 비트선마다 소스측 콘택트(130s) 및 드레인측 콘택트(130d)는 서로 반전하여 배치된다. 따라서, 행방향으로 인접하는 2개의 메모리셀에 따라, 1개의 반복 단위(140d)가 구성된다. 메모리 어레이(10) 전체에서, 반복 단위(140d)가 연속적으로 배치되어, 메모리셀 MC가 행렬상으로 배치된다. 메모리셀 크기는, 도 19와 동일하게 8F2으로 표시된다.
각 메모리셀 MC에서, 터널 자기 저항 소자 TMR은, 소스측 콘택트(130s)의 상층측에서, 콘택트(130b)를 통해 대응하는 비트선 BL과 접속된다. 각 라이트 워드선 WWL은, 터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)와 중첩되는 영역에 배치되므로, 도 18에 도시된 구조와 같이, 라이트 워드선 WWL은 비트선 BL보다 상층에 배치될 필요가 있다.
도 27에는, 리드 워드선 RWL1, RWL2, 라이트 워드선 WWL1∼4 및 비트선 BL1, BL2가 대표적으로 도시된다.
이와 같이 배치함으로써, 도 19, 도 20 등의 경우와 비교하여, 각 터널 자기 저항 소자 TMR끼리 사이의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 또한, 터널 자기 저항 소자 TMR을 행방향을 따라 상호 배치할 수 있으므로, 메모리셀 사이의 행방향 피치를 용이하게 확보하여 메모리 어레이를 더 고집적화할 수 있다.
또한, 선택된 라이트 워드선 WWL에 대응하여 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 기록에 적합한 메모리셀 배치를 실행할 수 있다.
폴드형 비트선 구성에 기초한 데이터 기록에서는, 2개의 비트선마다 한쌍의 비트선쌍이 구성되어, 동일한 비트선 쌍을 구성하는 2개의 상보 비트선에는, 서로 역방향의 데이터 기록 전류가 흐른다. 2개의 상보 비트선의 일단끼리를 전기적으로 결합하고, 또한 2개의 상보 비트선의 타단을 다른 전압과 각각 결합함으로써, 데이터 기록 전류의 싱크 부분을 특별히 설치하지 않고, 데이터 기록 전류를 효율적으로 공급할 수 있다. 예를 들면, 비트선 BL1 및 BL2는 비트선 쌍을 구성하고, 비트선 BL2는 데이터 기록시에 비트선 BL1(WBL1)의 상보선(/WBL1)으로서 동작한다.
도 28을 참조하면, 실시예 2의 변형예 2에 따른 제2 배치예에서는, 폴드형 비트선 구성에 기초한 데이터 기록은 실행하지 않고, 각 비트선 BL마다 데이터 기록이 실행되는 점이, 도 27에 도시되는 제1 구성예의 경우와 다르다. 그외 다른 구성은, 도 27과 동일하므로, 상세한 설명은 반복하지 않는다.
따라서, 라이트 워드선 WWL은, 도 24 및 도 25의 경우와 마찬가지로, 배선 폭을 확보하여 배치할 수 있다. 그 결과, 라이트 워드선 WWL의 전류 밀도를 억제하여 MRAM 디바이스의 신뢰성을 향상시킬 수 있다.
도 29를 참조하면, 실시예 2의 변형예 2에 따른 제3 배치예는, 도 27에 도시되는 배치에서, 각 반복 단위(140d)에서 메모리셀 열마다의 배치를 1/2 피치(하프 피치)만큼 어긋난 배치에 상당하다.
라이트 워드선 WWL은, 터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)와 중첩되지 않으므로, 라이트 워드선 WWL은 비트선 BL의 상층 또는 하층 어디라도 배치할 수 있다. 그외 배치는, 도 27과 동일하므로, 상세한 설명은 반복하지 않는다.
도 29에는, 리드 워드선 RWL1∼RWL4, 라이트 워드선 WWL1∼WWL3 및 비트선 BL1, BL2가 대표적으로 도시된다.
이와 같이 배치함으로써, 선택된 리드 워드선 RWL에 대응하여 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 예를 들면, 비트선 BL1 및 BL2는 동일한 비트선 쌍을 구성하고, 비트선 BL2는 데이터 판독시에 비트선 BL1의 상보선 /BL1로서 동작한다.
도 30을 참조하면, 실시예 2의 변형예 2에 따른 제4 배치예에서는, 도 27에 도시되는 배치와, 로우·스트라이프 반전 배치가 조합된다. 따라서, 2행×2열분의 인접하는 4개의 메모리셀에 의해, 1개의 반복 단위(140e)가 구성된다. 메모리 어레이(10) 전체에서, 반복 단위(140e)가 연속적으로 배치되어, 메모리셀 MC가 행렬상으로 배치된다. 메모리셀 크기는 도 27과 마찬가지로 8F2으로 설계된다.
각 라이트 워드선 WWL은, 터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)와 중첩되는 영역에 배치되므로, 도 18에 도시된 구조와 같이, 라이트 워드선 WWL은 비트선 BL보다 상층에 배치될 필요가 있다.
도 30에는, 리드 워드선 RWL1, RWL2, 라이트 워드선 WWL1∼WWL4 및 비트선 BL1, BL2가 대표적으로 도시된다.
이와 같이 배치하더라도, 도 27에 도시한 배치와 마찬가지로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 또한, 터널 자기 저항 소자 TMR을 행 방향을 따라 번갈아 배치할 수 있으므로, 메모리셀 사이의 행 방향 피치를 용이하게 확보하여 메모리 어레이를 더욱 고집적화할 수 있다.
또한, 도 30에 도시되는 배치에서도, 도 28의 경우와 마찬가지로, 폴드형 비트선 구성에 기초한 데이터 기록을 실행하지 않고, 라이트 워드선 WWL의 배선폭을 확보하여 배치하는 것도 가능하다.
도 31을 참조하면, 실시예 2의 변형예 2에 따른 제5 배치예는, 도 30에 도시되는 배치에서, 각 반복 단위(140e)에서 메모리셀 열마다의 배치를 1/4 피치(쿼터 피치)분만큼 어긋난 배치에 상당하다. 각 라이트 워드선 WWL은, 도 30과 마찬가지로, 비트선 BL보다 상층에 배치될 필요가 있다.
도 31에는, 제1행·제1열∼제4행·제2열까지의 메모리셀 MC 및 이들 메모리셀에 대응하는 리드 워드선 RWL1∼RWL4, 라이트 워드선 WWL1∼WWL4 및 비트선 BL1, BL2가 대표적으로 도시된다.
이와 같이 배치함으로써, 선택된 리드 워드선 RWL에 대응하여 1라인 걸러서 있는 비트선 BL에 메모리셀이 접속되므로, 셀 크기를 증가시키지 않고 폴드형 비트선 구성에 기초한 데이터 판독에 적합한 메모리셀 배치를 실행할 수 있다. 예를 들면, 비트선 BL1 및 BL2는 비트선 쌍을 구성하고, 비트선 BL2는 데이터 판독시에 비트선 BL1의 상보선 /BL1으로서 동작한다.
[실시예 2의 변형예 3]
도 32를 참조하면, 실시예 2의 변형예 3에 따른 제1 구성예에서는, 열 방향으로 인접 메모리셀 사이에서 소스측 콘택트(130s)가 공유된다. 또한, 반복 단위(140f)에 관계없이 소스측 콘택트(130s) 및 드레인측 콘택트(130d)의 각각은, 등간격으로 배치되므로, 각 메모리셀 MC의 메모리셀 크기는 6F2으로 설계된다. 반복 단위(140f)는 동일한 소스측 콘택트(130s)를 공유하는 2개의 메모리셀 MC에 대응한다. 메모리 어레이(10)에서, 반복 단위(140f)가 연속적으로 배치되어, 메모리셀 MC가 행렬상으로 배치된다.
그 결과, 폴드형 비트선 구성에 기초한 데이터 기록 또는 데이터 판독을 실행하는 것은 불가능하지만, 메모리 어레이를 더 고집적화하여 MRAM 디바이스의 소면적화를 얻을 수 있다.
터널 자기 저항 소자 TMR과 결합되는 드레인측 콘택트(130d)는, 각 메모리셀 마다 배치된다. 또한, 드레인측 콘택트(130d)의 상층에서, 터널 자기 저항 소자 TMR은, 콘택트(130b)에 의해 대응하는 비트선 BL과 접속된다. 따라서, 도 32의 배치를 실행하는데는, 도 18에 도시한 바와 같은, 라이트 워드선 WWL이 비트선 BL보다도 상층에 배치되는 구조일 필요가 있다.
또한, 비트선 BL보다도 터널 자기 저항 소자 TMR로부터 멀고, 보다 큰 데이터 기록 전류를 흘릴 필요가 있는 라이트 워드선 WWL의 배선폭을 적어도 비트선 BL보다 넓게 확보하여, 그 단면적을 크게 할 수 있다. 그 결과, 라이트 워드선 WWL의 전류 밀도를 억제하여, MRAM 디바이스의 신뢰성을 향상시킬 수 있다.
도 33을 참조하면, 실시예 2의 변형예 3에 따른 제2 배치예는, 도 32에 도시되는 배치에서, 인접하는 메모리셀 열 사이에서 반복 단위(140f)를 1/2피치(하프 피치)만큼 어긋난 배치에 상당하다. 그 외 배치에 대해서는 도 32와 동일하므로 상세한 설명은 반복하지 않는다.
이와 같이 배치함으로써, 터널 자기 저항 소자 TMR을 행 방향을 따라 번갈아 배치할 수 있다. 따라서, 도 32에 도시되는 배치에 따른 효과에 더하여, 메모리셀 사이의 행 방향 피치를 용이하게 확보하여, 메모리 어레이를 더 고집적화할 수 있다.
도 34를 참조하면, 실시예 2의 변형예 3에 따른 제3 배치예는, 도 32에 도시되는 배치에서, 인접하는 메모리셀 열 사이에서 반복 단위(140f)를 1/4피치(쿼터 피치)분만큼 어긋난 배치에 상당하다.
그 외 배치에 대해서는 도 32와 동일하므로 상세한 설명은 반복하지 않는다. 그 결과, 도 32에 도시되는 배치에 따른 효과에 더하여, 라이트 워드선 WWL의 전류 밀도를 더 억제하여, MRAM 디바이스의 신뢰성을 더 향상시킬 수 있다.
[실시예 3]
실시예 3에서는, 데이터 판독에서 판독 참조 전압을 정확하게 설정하기 위한 구성에 대해 설명한다.
도 35를 참조하면, 메모리셀 MC1 및 MC2는, "0" 및 "1"의 기억 데이터를 각각 보유하고 있는 것으로 한다. 메모리셀 MC1 및 MC2는 비트선 BL에 접속된다. 한편, 비트선 BL과 비트선 쌍을 구성하는 비트선 /BL은, 더미 메모리셀 DMC와 접속된다.
데이터 판독시에, 데이터 판독 회로(50r) 중의 전류 공급 회로(51)에 의해, 일정 센스 전류(데이터 판독 전류) Is가 이들 메모리셀에 대하여 공급된다. 마찬가지로, 더미 메모리셀 DMC에 대해서도, 예를 들면 공통 센스 전류 Is가 공급된다.
앞서 설명한 바와 같이, 기억 데이터 "1" 및 "0"을 각각 보유하는 메모리셀의 터널 자기 저항 소자 TMR의 자기 저항치는, Rh 및 Rl로 각각 표시된다. 여기에서, Rh와 Rl과의 차, 즉 기억 데이터의 레벨의 차이에 따라 터널 자기 저항 소자 TMR에 발생하는 전기 저항치의 차를 △R로 표시하는 것으로 한다. 일반적으로, △R은 R1의 10-40% 정도로 설계된다.
기억 데이터 "0"을 보유하는 메모리셀 MC1이 데이터 판독 대상으로 선택된 경우에는, 리드 워드선 RWLa가 활성화되어, 메모리셀 MC1내의 액세스 트랜지스터 ATR이 온된다. 그 결과, 터널 자기 저항 소자 TMR을 포함하는 센스 전류 Is의 경로가, 전류 공급 회로(51)와 접지 전압 Vss와의 사이에 형성된다. 그 결과, 비트선 BL에 의해 데이터 판독 회로(50r)에 전달되는 판독 전압은, VL=Is·R로 떨어지게 된다. 여기에서, 전기 저항치 R에는, 메모리셀 MC1 중의 터널 자기 저항 소자 TMR의 전기 저항치 R1, 액세스 트랜지스터 ATR의 채널 저항 및 비트선 BL등의 배선 저항등이 포함된다.
한편, 기억 데이터 "1"을 보유하는 메모리셀 MC2가 데이터 판독 대상으로 선택된 경우에는, 리드 워드선 RWLb가 활성화되어 메모리셀 MC2에 대해 동일하게 센스 전류 Is의 경로가 형성된다. 그 결과, 판독 전압은 VL보다 높은 VH=Is·(R+△R)로 떨어지게 된다.
메모리셀과 접속된 비트선(도 35의 BL)과, 더미 메모리셀과 접속된 비트선(도 35의 /BL)간의 전압차를 검지,증폭함으로써, 데이터 판독은 실행된다. 따라서, 더미 메모리셀을 이용하여 생성되는 판독 참조 전압 Vref를, 판독 전압 VH 및 VL의 중간치, 즉 (VH+VL)/2의 근방으로 정확하게 설정할 필요가 있다.
예를 들면, 더미 메모리셀 DMC를, 터널 자기 저항 소자 TMR의 전기 저항치 Rh 및 Rl을 고려한 전기 저항치 Rm(예를 들면, Rm=(Rh+Rl)/2)의 저항 소자로 구성한다면, 공통 센스 전류 Is를 흘림으로써, 적절한 판독 참조 전압 Vref를 생성할 수 있다.
그러나, 이와 같이 구성하면, 판독 참조 전압 Vref는 더미 메모리셀의 전기 저항치 Rm의 제조 오차에 따라 변화되어 버린다. 또한, 판독 참조 전압 Vref의 적정한 레벨은, 데이터 판독 대상이 되는 메모리셀 MC의 제조 오차에 의해서도 변화한다. 그 결과, 제조 오차를 허용하여, 데이터 판독시의 신호 마진을 확보하는 것이 곤란하게 될 염려가 있다.
도 36을 참조하면, 실시예 3의 제1 구성예에 따른 더미 메모리셀 DCP는, 병렬로 배치된 2개의 셀 유닛 CU0 및 CU1을 구비한다. 셀 유닛 CU0 및 CU1 각각은, 메모리셀 MC와 동일한 구성을 가지고, 비트선 BL과 접지 전압 Vss와의 사이에 직렬로 결합된, 터널 자기 저항 소자 TMR 및 액세스 트랜지스터 ATR을 포함한다.
셀 유닛 CU0 및 CU1에 각각 포함되는 액세스 트랜지스터 ATR의 게이트는, 동시에 활성화 또는 비활성화되는 더미 리드 워드선 DRWL 및 DRWL'와 각각 접속된다.
셀 유닛 CU0 및 CU1에 대해서는, 다른 기억 데이터 "0" 및 "1"이 각각 기록된다.
더미 메모리셀 DCP에 대해서는, 데이터 판독시에, 전류 공급 회로(52)로부터 메모리셀 MC에 공급되는 센스 전류 Is의 2배, 즉 2·Is의 일정 전류가 공급된다. 더미 리드 워드선 DRWL, DRWL'는 데이터 판독시에 함께 활성화된다.
따라서, 데이터 판독시에, 기억 데이터 "0" 및 "1"을 각각 보유하는 2개의 셀 유닛 CU0 및 CU1이, 판독 참조 전압 Vref를 전달하기 위한 비트선 BL과 접지 전압 Vss와의 사이에 병렬로 접속된다. 그 결과, 더미 메모리셀 DCP에 의해 발생하는 판독 참조 전압 Vref는, 수학식 1과 같이 된다.
Vref = 2·Is·1/(1/R+1/(R+△R))
=2·Is·(R+△R)/(2+△R/R)
≒(VL+VH)/2
동일한 메모리 어레이 상에 동일한 제조 조건에 기초하여 제조되는, 메모리셀 MC와, 더미 메모리셀 DCP를 구성하는 셀 유닛 CU0 및 CU1과의 각각에서, 터널 자기 저항 소자 TMR의 특성은 동일한 것이 될 가능성이 높으므로, 더미 메모리셀 DCP는, 상기 수학식 1에 표시한 바와 같이, 판독 참조 전압 Vref를 판독 전압 VH 및 VL의 사이의 값으로, 제조 오차를 허용하여 확실하게 설정할 수 있다.
도 37을 참조하면, 실시예 3의 변형예 2의 구성예에 따른 더미 메모리셀 DCS는, 직렬로 배치된 2개의 셀 유닛 CU0 및 CU1을 구비한다. 셀 유닛 CU0 및 CU1의 각각은, 메모리셀 MC와 동일한 구성을 가진다.
셀 유닛 CU0 및 CU1에 각각 포함되는 액세스 트랜지스터 ATR의 게이트는, 공통 더미 리드 워드선 DRWL과 접속된다.
셀 유닛 CU0 및 CU1에 대해서는, 다른 기억 데이터 "0" 및 "1"이 각각 기록된다. 더미 메모리셀에 대한 데이터 기록은, 병렬 더미 셀 DCP의 경우와 마찬가지로 실행할 수 있다.
더미 메모리셀 DCS에 대해서는, 데이터 판독시에 전류 공급 회로(52)로부터 메모리셀 MC에 공급되는 센스 전류 Is의 절반, 즉 Is/2의 일정 전류가 공급된다. 더미 리드 워드선 DRWL은, 데이터 판독시에 활성화된다.
따라서, 데이터 판독시에 기억 데이터 "0" 및 "1"을 각각 보유하는 2개의 셀 유닛 CU0 및 CU1이, 판독 참조 전압 Vref를 전달하기 위한 비트선 BL과 접지 전압 Vss와의 사이에 직렬로 접속된다. 그 결과, 더미 메모리셀 DCS에 의해 발생하는 판독 참조 전압 Vref는 수학식 2와 같이 된다.
Vref ≒(Is/2)·(R+(R+△R))
=Is·(R+△R/2) = (VL+VH)/2
이미 설명한 바와 같이, 메모리셀 MC와, 더미 메모리셀 DCS를 구성하는 셀 유닛 CU0 및 CU1과의 각각에서, 터널 자기 저항 소자 TMR의 특성은 동일하게 될 것으로 기대되므로, 상기 수학식 2에 표시한 바와 같이, 더미 메모리셀 DCS는 판독 참조 전압 Vref를, 판독 전압 VH 및 VL의 사이의 값으로 제조 오차를 허용하여 확실하게 설정할 수 있다.
또한, 더미 메모리셀 DCS는, 도 36에 도시한 더미 메모리셀 DCP와 비교하여 데이터 판독시의 소비 전류가 작다.
또한, 이하에서 도 36에 도시한 더미 메모리셀 DCP를 "병렬 더미 셀 DCP"라고도 칭하고, 도 37에 도시한 더미 메모리셀 DCS를 "병렬 더미 셀 DCS"라고도 칭한다.
[실시예 3의 변형예 1]
이하에서는, 실시예 3에 따른 더미 메모리셀을 배치한 메모리 어레이 구성의 변경에 대해 설명한다.
도 38을 참조하면, 메모리 어레이(10)에는, 행렬상으로 배치되는 복수의 메모리셀 MC와, 2개의 더미 행을 형성하도록 배치되는 복수의 더미 메모리셀이 배치된다. 더미 메모리셀로서는, 도 36에 도시한 병렬 더미 셀 DCP가 적용된다. 전부 도시하지는 않았지만, 메모리 어레이(10)에는, 메모리셀 MC가 n행×m열(n, m : 자연수)로 배열된 것으로 한다.
각 병렬 더미 셀 DCP는, 병렬로 배치된 2개의 셀 유닛 CU를 포함한다. 각 셀 유닛의 구성은, 메모리셀 MC와 동일하다. 이와 같이, 병렬 더미 셀 DCP는, 메모리 어레이(10)에서 행렬상으로 배치되는 메모리셀 MC를 셀 유닛으로서 이용하여 구성할 수 있다. 따라서, 메모리 어레이(10)의 메모리셀 MC의 행 수를 증가시키는 것만으로 제조 공정의 복잡화를 초래하지 않고 더미 메모리셀을 용이하게 배치할 수 있다.
메모리 어레이(10) 상에서, 메모리셀 MC의 행에 각각 대응하여, 리드 워드선 RWL 및 라이트 워드선 WWL(도시하지 않음)이 배치된다. 또한, 메모리셀 MC의 열에 각각 대응하여, 비트선 쌍 BLP가 배치된다. 각 비트선 쌍 BLP는, 상보 비트선 BL 및 /BL로 구성된다. 전체 도시는 생략하지만, 메모리 어레이(10) 전체에서는, 리드 워드선 RWL1∼RWLn, 라이트 워드선 WWL1∼WWLn, 비트선 쌍 BLP1∼BLPm, 및 비트선 BL1∼BLm, /BL1∼/BLm이 배치되어 있다.
도 38에서는, 메모리셀 MC의 제1 및 제2 행에 각각 대응하는 리드 워드선 RWL1 및 RWL2와, 제1 및 제2 열에 각각 대응하는 비트선 쌍 BLP1 및 BLP2가 대표적으로 도시되어 있다. 비트선 쌍 BLP1은 비트선 BL1 및 /BL1로 구성되고, 비트선 쌍 BLP2는 비트선 BL2 및 /BL2로 구성된다.
또한, 이하에서는 라이트 워드선, 리드 워드선, 비트선 및 비트선 쌍을 포괄적으로 표현하는 경우에는, 부호 WWL, RWL, BL(/BL) 및 BLP를 각각 이용하여 표기하는 것으로 하고, 특정 라이트 워드 선, 리드 워드선 및 비트선을 표시하는 경우에는, 이들 부호에 첨자를 붙여 RWL1, WWL1, BL1(/BL1), BLP1과 같이 표기하는 것으로 한다.
메모리셀 MC는, 1행 마다 비트선 BL 및 /BL의 어느 한쪽씩과 결합된다. 예를 들면, 제1 열에 속하는 메모리셀 MC에 대해서 설명하면, 제1 행째의 메모리셀은, 비트선 BL1과 결합되고, 제2행째의 메모리셀은 비트선 /BL1과 결합된다. 이하 마찬가지로, 메모리셀 MC의 각각은 홀수행에서 비트선 쌍의 한쪽씩 BL1∼BLm과 접속되고, 짝수행에서 비트선 쌍의 다른 쪽씩 /BL1∼/BLm과 접속된다.
그 결과, 리드 워드선 RWL이 행선택 결과에 따라 선택적으로 활성화되면, 비트선 쌍의 한쪽 BL1∼BLm 및 비트선 쌍의 다른 쪽 /BL1∼/BLm중 어느 것인가가 메모리셀 MC와 결합된다.
2행에 걸쳐 배치되는 복수의 병렬 더미 셀 DCP는, 비트선 BL1∼BLm, /BL1∼/BLm과 각각 결합된다. 각 병렬 더미 셀 DCP는, 더미 리드 워드선 DRWL1 및 DRWL2의 어느 한쪽에 의해 선택된다. 더미 리드 워드선 DRWL1에 의해 선택되는 병렬 더미 셀은, 비트선 /BL1∼/BLm과 각각 결합된다. 한편, 더미 리드 워드선 DRWL2에 의해 선택되는 나머지 병렬 더미 셀은 비트선 BL1∼BLm과 각각 결합된다.
더미 리드 워드선 DRWL1 및 DRWL2는, 각 비트선 쌍의 한쪽 BL 및 비트선 쌍의 다른 쪽 /BL 중, 선택된 메모리셀 행에 속하는 메모리셀 MC와 비접속으로 되었던 한쪽을 병렬 더미 셀 DCP와 각각 결합하도록 선택적으로 활성화된다.
그 결과, 각 비트선 쌍의 한 쪽 BL1∼BLm 및 각 비트선 쌍의 다른 쪽 /BL1∼/BLm은, 선택된 메모리셀 행에 대응하는 복수의 메모리셀 MC 및 복수의 병렬 더미 셀의 한쪽씩과 각각 결합된다.
행 디코더(25)는, 컬럼 어드레스 CA의 디코딩 결과에 따라, 메모리셀 열에 대응하여 각각 설치되는 컬럼 선택선 CSL1∼CSLm 중 하나를 선택 상태(H 레벨)로 활성화한다.
다음에, 판독/기록 제어 회로(50)에 포함되는 컬럼 선택 게이트의 구성에 대해 설명한다.
컬럼 선택 게이트 CSG1, CSG2, …는, 메모리셀 열에 대응하여 각각 배치된다. 복수의 컬럼 선택 게이트 중 어느 것 하나는, 열 디코더(25)의 열 선택 결과에 따라 온 상태로 되고, 데이터 버스쌍 DBP를 구성하는 데이터 버스 DB 및 /DB를, 대응하는 비트선 BL 및 /BL과 각각 결합한다.
예를 들면, 컬럼 선택 게이트 CSG1은, 데이터 버스 DB와 비트선 BL1과의 사이에 결합되는 트랜지스터 스위치와, 데이터 버스 /DB와 비트선 /BL1과의 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는, 컬럼 선택선 CSL1의 전압 레벨에 따라 온/오프한다. 즉, 컬럼 선택선 CSL1이 선택 상태(H 레벨)로 활성화된 경우에는, 컬럼 선택 게이트 CSG1은, 데이터 버스 DB 및 /DB를 비트선 BL1 및 /BL1과 각각 전기적으로 결합한다. 그외 메모리셀 열에 대응하여 각각 설치되는 컬럼 선택 게이트도 동일한 구성을 가진다.
판독/기록 제어 회로(60)는 메모리 어레이(10)를 개재하여 컬럼 선택 게이트 CSG1∼CSGm과 반대측에 배치된다.
판독/기록 제어 회로(60)는 비트선 등화 신호 BLEQ에 응답하여 온/오프되는 비트선 접속 트랜지스터(62-1, 62-2, …)를 갖는다. 비트선 접속 트랜지스터는, 메모리셀 열에 각각 대응하여 설치된다. 예를 들면, 비트선 접속 트랜지스터(62-1)는 제1번째 메모리셀 열에 대응하여 설치되고, 비트선 등화 신호 BLEQ의 활성화(H 레벨)에 응답하여, 비트선 BL1과 /BL1을 전기적으로 결합한다.
그 외의 메모리셀 열에 대응하여 각각 설치되는 비트선 접속 트랜지스터도 마찬가지로, 비트선 등화 신호 BLEQ의 활성화에 응답하여 대응하는 메모리셀 열에서, 비트선 쌍을 구성하는 비트선 BL 및 /BL의 사이를 전기적으로 결합한다. 이하에서는, 비트선 접속 트랜지스터(62-1∼62-m)를 총칭하여 단순히 비트선 접속 트랜지스터(62)라고도 표기한다.
비트선 등화 신호 BLEQ는, 제어 회로(5)에 의해 생성된다. 비트선 등화 신호 BLEQ는, MRAM 디바이스(1)의 대기 기간, MRAM 디바이스(1)의 액티브 기간 중 메모리 어레이(10)가 비선택 상태인 경우 및 액티브 기간내에서 데이터 기록 동작시에 폴드형으로 설치되는 비트선 쌍을 구성하는 비트선 BL 및 /BL을 각 메모리셀 열에서 접속하기 위해, H 레벨로 활성화된다.
한편, MRAM 디바이스의 액티브 기간의 데이터 판독 동작에서는, 비트선 등화 신호 BLEQ는 L 레벨로 비활성화된다. 이것에 응답하여, 각 메모리셀 열에서 비트선 쌍을 구성하는 비트선 BL 및 /BL의 사이는 비접속된다.
또한, 도시하지 않은 프리차지 회로에 의해, 데이터 판독 전의 소정 타이밍에 비트선 BL, /BL 각각은 소정 프리차지 전압으로 설정된다.
도 39는 병렬 더미 셀에 대한 데이터 기록을 설명하는 개념도이다.
도 39에는 비트선 쌍 BLP1에 대응하여 설치되는 2개의 병렬 더미 셀 DCP에 대한 데이터 기록이 대표적으로 도시된다.
도 39를 참조하면, 비트선 BL1과 접속되는 병렬 더미 셀 DCP는, 셀 유닛 CU1 및 CU2를 포함한다. 마찬가지로, 비트선 /BL1과 접속되는 병렬 더미 셀 DCP는, 셀 유닛 CU3 및 CU4를 포함한다.
비트선 BL, /BL과 교차하는 방향, 즉 행 방향을 따라 더머 라이트 워드선 DWWL1 및 DWWL2가 배치된다. 더미 라이트 워드선 DWWL1 및 DWWL2는, 2행에 걸쳐 배치되는 복수의 병렬 더미 셀 DCP의 각각에서, 셀 유닛의 한쪽씩과 각각 대응된다.
데이터 기록시에, 비트선 접속 트랜지스터(62-1)가 온되므로, 비트선 쌍 BLP1에 공급되는 데이터 기록 전류는 비트선 BL1 및 /BL1을 왕복 전류로서 흐른다.
우선, 도면에 실선의 화살표로 표기한 바와 같이, 더미 라이트 워드선 DWWL1을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 비트선 쌍 BLP1에 데이터 기록 전류 +Iw를 흘린다. 이에 따라, 셀 유닛 CU1 및 CU3에 대해 각각 다른 레벨의 기억 데이터가 기록된다. 여기에서는, 셀 유닛 CU1에 대해 "1", 셀 유닛 CU3에 대해 "0"이 기록되는 것으로 한다.
다음으로, 도면에 점선의 화살표로 표기한 바와 같이, 더미 라이트 워드선 DWWL2를 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 이전 경로와 반대 방향의 데이터 기록 전류 -Iw를 비트선 쌍 BLP1에 흘린다. 이에 따라, 셀 유닛 CU2 및 CU4에 대해, 셀 유닛 CU1 및 CU3과 각각 다른 레벨의 기억 데이터를 기록할 수 있다. 즉, 셀 유닛 CU2에 대해 "0", 셀 유닛 CU4에 대해 "1"이 기록된다.
다른 비트선 쌍에 대응하는 병렬 더미 셀 DCP에 대해서도, 동일한 데이터 기록이 병렬로 실행된다. 그 결과, 2개의 기록 사이클에 의해, 각 병렬 더미 셀 DCP를 구성하는 2개의 셀 유닛 각각에, "1" 및 "0"의 기억 데이터를 기록할 수 있다.
더미 메모리셀에 대한 데이터 기록은, MRAM 디바이스의 전원 투입시의 초기화 시퀀스의 일환으로서 실행하는 것도, MRAM 디바이스의 동작 중에 주기적으로 수행하는 것도 가능하다. 예를 들면, 메모리 액세스마다 각 사이클에서 더미 메모리셀에 대한 데이터 기록을 실행하는 구성으로 해도 좋다.
다시 도 38을 참조하면, 데이터 판독 회로(50r)는 데이터 판독시에 판독 데이터 DOUT를 출력한다. 데이터 판독 회로(50r)는 전원 전압 Vcc를 받아 내부 노드 Ns1 및 Ns2에, 일정 전류 Is 및 2·Is를 각각 공급하기 위한 전류 공급 회로(51, 52)와, 내부 노드 Ns1 및 Ns2간의 전압차를 증폭하여 판독 데이터 DOUT를 출력하는 증폭기(53)와, 내부 노드 Ns1 및 Ns2의 한쪽을 데이터 버스 DB와 접속하기 위한 스위치(54)와, 내부 노드 Ns1 및 Ns2의 다른 쪽을 데이터 버스 /DB와 접속하기 위한 스위치(55)를 갖는다.
스위치(54) 및 스위치(55)는, 행 선택 신호 RA0에 기초하여, 상호 상보적인 선택을 실행한다. 행 선택 신호 RA0은, 선택된 메모리셀 행이, 홀수 행 및 짝수 행 중 어느 것인지를 나타내는 1 비트의 신호이다. 구체적으로는, 홀수행이 선택된 경우에는, 스위치(54)는, 내부 노드 Ns1과 데이터 버스 DB를 접속하고, 스위치(55)는 내부 노드 Ns2와 데이터 버스 /DB를 접속한다. 반대로, 짝수 행이 선택된 경우에는, 스위치(54)는 내부 노드 Ns2와 데이터 버스 DB를 접속하고, 스위치(55)는 내부 노드 Ns1과 데이터 버스 /DB와 접속한다.
그 결과, 열 선택 결과에 대응하는 비트선 쌍에서, 메모리셀 MC와 접속된 비트선에는 센스 전류 Is가 공급되고, 병렬 더미 셀과 접속된 비트선에는, 센스 전류의 2배인 2·Is가 공급된다. 이에 따라, 내부 노드 Ns1에는, 선택된 메모리셀 MC의 기억 데이터에 따른 판독 전압 VH 또는 VL이 생성된다. 한편, 내부 노드 Ns2에는, 도 36에서 설명한 바와 같이 병렬 더미 셀에 의해 판독 참조 전압 Vref가 생성된다.
증폭기(53)에 의해, 내부 노드 Ns1 및 Ns2의 전압차, 즉 판독 전압 VH 또는 VL과 판독 참조 전압 Vref와의 전압차를 검지·증폭함으로써, 선택된 메모리셀의 기억 데이터에 따른 판독 데이터 DOUT가 생성된다.
이와 같이 하여, 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 폴드형 비트선 구성에 기초한 신호 마진이 큰 데이터 판독을 실행할 수 있다.
[실시예 3의 변형예 2]
실시예 3의 변형예 2에서는, 개방형 비트선 구성에서 병렬 더미 셀 DCP를 적용한 메모리 어레이가 표시된다.
도 40을 참조하면, 메모리 어레이는, 행 방향을 따라 2개의 메모리 매트 MTa 및 MTb로 분할된다. 메모리 매트 MTa 및 MTb의 각각에서, 메모리셀의 행에 각각 대응하여 리드 워드선 RWL 및 라이트 워드선 WWL(도시되지 않음)이 배치되고, 메모리셀 열에 각각 대응하여 비트선이 배치된다.
메모리 매트 MTa 및 MTb의 각각에는, 동일한 수씩의 비트선이 소위 개방형 비트선 구성에 기초하여 배치된다. 도 40에서는, 한쪽 메모리 매트 MTa에 배치되는 비트선을 BL1, BL2, …으로 표기하고, 다른 쪽 메모리 매트 MTb에 배치되는 비트선을 /BL1, /BL2, …으로 표기한다. 메모리셀 MC는, 각 메모리셀 행에서 비트선 BL의 각각과 결합된다.
도 40에서는, 메모리셀 MC의 제1 및 제2 행에 각각 대응하는 리드 워드선 RWL1a, RWL2a 및 RWL1b, RWL2b와, 제1 및 제2 열에 각각 대응하는 비트선 BL1, /BL1 및 BL2, /BL2가 대표적으로 도시된다. 또한, 도시하지 않은 프리차지 회로에 의해, 데이터 판독 전의 소정 타이밍에서 비트선 BL. /BL 각각은, 소정 프리차지 전압으로 설정된다.
메모리 매트 MTa 및 MTb 각각에서, 1개의 더미 행을 형성하도록 배치되는 복수의 더미 메모리셀이 배치된다. 더미 메모리셀로서는, 도 36에 도시한 병렬 더미 셀 DCP가 적용된다.
메모리 매트 MTa에 배치되는 복수의 병렬 더미 셀 DCP는, 비트선 BL1, BL2, …와 각각 결합된다. 메모리 매트 MTb에 배치되는 복수의 병렬 더미 셀 DCP는 비트선 /BL1, /BL2, …와 각각 결합된다.
메모리 매트 MTa에 배치되는 병렬 더미 셀 DCP 각각은 더미 리드 워드선 DRWLa에 의해 선택된다. 한편, 메모리 매트 MTb에 배치되는 병렬 더미 셀 DCP 각각은 더미 리드 워드선 DRWLb에 의해 선택된다.
더미 리드 워드선 DRWLa 및 DRWLb는, 데이터 판독 대상인 메모리셀이 포함되어 있지 않은, 비선택 메모리 매트에서 활성화된다. 한편, 데이터 판독 대상인 메모리셀이 포함되어 있는, 선택된 메모리 매트에서는, 행 선택 결과에 대응하는 리드 워드선 RWL이 활성화된다.
그 결과, 선택된 메모리 매트에서, 비트선은 메모리셀 MC와 접속되고, 비선택 메모리 매트에서 비트선은 더미 셀 DCP와 접속된다.
다음으로, 병렬 더미 셀 DCP에 대한 데이터 기록을 설명한다.
메모리 매트 MTa 및 MTb 각각에서, 각 병렬 더미 셀 DCP를 구성하는 셀 유닛의 한쪽 씩과 각각 대응되도록, 2개의 더미 라이트 워드선이 비트선 BL, /BL과 교차하는 방향, 즉 행방향을 따라 배치된다. 메모리 매트 MTa에는, 더미 라이트 워드선 DWWLa1 및 DWWLa2가 배치되고, 메모리 매드 MTb에는 더미 라이트 워드 선 DWWLb1 및 DWWLb2가 배치된다.
우선, 더미 라이트 워드선 DWWLa1 및 DWWLb1을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 각 비트선 BL, /BL에 데이터 기록 전류를 흘림으로써, 각 병렬 더미 셀 DCP를 구성하는 셀 유닛의 한쪽 씩에 동일 레벨의 기억 데이터(예를 들면, "1")가 기록된다.
다음으로, 더미 라이트 워드선 DWWLa2 및 DWWLb2를 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 이전 경로와는 반대 방향의 데이터 기록 전류를 각 비트선 BL, /BL에 흘림으로써, 각 병렬 더미 셀 DCP를 구성하는 셀 유닛의 나머지 한쪽 씩에 이전 경로와는 다른 레벨의 기억 데이터(예를 들면, "0")를 기록할 수 있다.
그 결과, 2개의 기록 사이클에 의해, 각 병렬 더미 셀 DCP를 구성하는 2개의 셀 유닛 각각에, "1" 및 "0"의 기억 데이터를 기록할 수 있다. 더미 메모리셀에 대한 데이터 기록의 실행 타이밍에 대해서는 실시예 3의 변형예 1과 동일하면 좋다.
칼럼 선택 게이트는, 메모리 매트 MTa 및 MTb 각각에서, 메모리셀 열에 대응하여 각각 배치된다. 메모리 매트 MTa에 배치된 칼럼 선택 게이트 CSG1a, CSG2a, …는, 비트선 BL1, BL2, …를 데이터 버스 DB와 각각 결합한다. 한편, 메모리 매트 MTb에 배치된 칼럼 선택 게이트 CSG1b, CSG2b, …는, 비트선 /BL1, /BL2, …를 데이터 버스 /DB와 각각 결합한다.
메모리 매트 MTa 및 MTb에 각각 배치되는, 동일한 메모리셀 열에 대응하는 2개의 칼럼 선택 게이트는, 열 디코더(25)의 열 선택 결과에 따라, 공통으로 온·오프한다. 따라서, 열 선택 결과에 따른 비트선 BL 및 /BL이, 데이터 버스 DB 및 /DB와 각각 접속된다.
그 결과, 메모리 매트 MTa가 선택되는 경우에는, 데이터 버스 DB는 선택 메모리셀과 접속되고, 데이터 버스 /DB는 병렬 더미 셀 DCP와 접속된다. 반대로, 메모리 매트 MTb가 선택되는 경우에는, 데이터 버스 /DB는 선택 메모리셀과 접속되고, 데이터 버스 DB는 병렬 더미 셀 DCP와 접속된다.
데이터 판독 회로(50r)는, 도 38에 도시한 것과 동일한 구성을 갖고, 전류 공급 회로(51, 52)와, 증폭기(53)와, 스위치(54) 및 스위치(55)를 갖는다.
도 40에서는, 스위치(54) 및 스위치(55)는, 메모리 매트 선택 신호 MT0에 기초하여, 상호 상보적인 선택을 실행한다. 메모리 매트 선택 신호 MT0은, 메모리 매트 MTa 및 MTb 중 어느 것이 선택되어 있는지를 나타내는 1비트의 신호이다. 구체적으로는, 메모리 매트 MTa가 선택된 경우에는, 스위치(54)는 내부 노드 Ns1과 데이터 버스 DB를 접속하고, 스위치(55)는 내부 노드 Ns2와 데이터 버스 /DB를 접속한다. 반대로, 메모리 매트 MTb가 선택된 경우에는, 스위치(54)는 내부 노드 Ns2와 데이터 버스 DB를 접속하고, 스위치(55)는 내부 노드 Ns1과 데이터 버스 /DB를 접속한다.
그 결과, 선택된 메모리 매트에서, 메모리셀 MC와 접속된 비트선에 대해 센스 전류 Is가 공급된다. 한편, 비선택 메모리 매트에서 병렬 더미 셀과 접속된 비트선에 센스 전류의 2배인 2·Is가 공급된다. 이에 따라, 내부 노드 Ns1에는, 선택된 메모리셀 MC의 기억 데이터에 따른 판독 전압 VH 또는 VL이 생성된다. 한편,내부 노드 Ns2에는 도 36에서 설명한 바와 같이 병렬 더미 셀에 의해 판독 참조 전압 Vref가 생성된다.
따라서, 실시예 3의 변형예 1과 마찬가지로, 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 판독 전압 VH 또는 VL과 판독 참조 전압 Vref와의 전압차를 검지·증폭함으로써, 신호 마진이 큰 데이터 판독을 실행할 수 있다.
[실시예 3의 변형예 3]
도 41을 참조하면, 실시예 3의 변형예 3에 따른 구성에서는, 도 38에 도시되는 실시예 3의 변형예 1에 따른 구성과 비교하여, 병렬 더미 셀 DCP 대신에, 도 37에 도시되는 직렬 더미 셀 DCS가 배치되는 점이 다르다. 또한, 데이터 판독시에 전류 공급 회로(52)로부터 더미 메모리셀이 공급되는 전류량이, 메모리셀 MC에 대해 공급되는 센스 전류 Is의 절반, 즉 Is/2로 설정된다.
데이터 판독에 관련한 다른 부분의 구성은 도 38과 동일하므로, 상세한 설명은 반복하지 않는다.
도 42는 직렬 더미 셀 DCS에 대한 데이터 기록을 설명하는 개념도이다.
도 42에는 비트선 쌍 BLP1에 대응하여 설치되는 2개의 직렬 더미 셀 DCS에 대한 데이터 기록이 대표적으로 도시된다.
도 42를 참조하면, 비트선 BL1과 접속되는 직렬 더미 셀 DCS는, 셀 유닛 CU1 및 CU2를 포함한다. 마찬가지로, 비트선 /BL1과 접속되는 직렬 더미 셀 DCS는 셀 유닛 CU3 및 CU4를 포함한다.
비트선 BL, /BL과 교차하는 방향, 즉 행 방향을 따라, 더미 라이트 워드선 DWWL1 및 DWWL2가 배치된다. 더미 라이트 워드선 DWWL1 및 DWWL2가 배치된다. 더미 라이트 워드선 DWWL1 및 DWWL2는, 직렬 더미 셀 DCS의 행에 각각 대응하여 설치된다.
데이터 기록 시에는, 비트선 접속 트랜지스터(62-1)가 온되므로, 비트선 쌍 BLP1에 공급되는 데이터 기록 전류는, 비트선 BL1 및 /BL1을 왕복 전류로서 흐른다.
더미 라이트 워드선 DWWL1을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에 비트선 쌍 BLP1에 데이터 기록 전류 Iw를 흘림으로써, 셀 유닛 CU1 및 CU2에 대해, 각각 다른 레벨의 기억 데이터가 기록된다. 여기에서는, 셀 유닛 CU1에 대해 "1", 셀 유닛 CU2에 대해 "0"이 기록되는 것으로 한다.
마찬가지로, 더미 라이트 워드선 DWWL2를 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 데이터 기록 전류 Iw를 비트선 쌍 BLP1에 흘림으로써, 셀 유닛 CU3 및 CU4에 대해, 각각 다른 레벨의 기억 데이터를 기록할 수 있다. 다른 비트선 쌍에 대응하는 직렬 더미 셀 DCS에 대해서도, 동일한 데이터 기록이 병렬로 실행된다. 그 결과, 각 직렬 더미 셀 DCS를 구성하는 2개의 셀 유닛 각각에 "1" 및 "0"의 기억 데이터를 기록할 수 있다.
또한, 더미 라이트 워드선 DWWL1 및 DWWL2를 동시에 활성화하면, 1개의 기록 사이클에 의해, 각 직렬 더미 셀에 대한 데이터 기록을 실행할 수 있다. 더미 메모리셀에 대한 데이터 기록 타이밍에 대해서는 앞서 설명한 바와 같으므로, 설명은 반복하지 않는다.
데이터 판독시의 동작은, 실시예 3의 변형예 1과 동일하므로 상세한 설명은 반복하지 않는다. 이와 같이, 직렬 더미 셀을 이용하더라도, 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 신호 마진이 큰 데이터 판독을 실행할 수 있다. 또한, 직렬 더미 셀을 이용함으로써, 데이터 판독시의 소비 전력의 억제, 및 더미 메모리셀에 대한 데이터 기록 시간의 단축을 얻을 수 있다. 또한, 메모리셀의 신뢰성은, 터널 막(도 3의 터널 배리어(104))을 흐르는 전류에 크게 의존하지만, 이와 같은 직렬형 더미 셀에서는, 이 전류가 약 절반으로 감소하므로, 더미 셀의 신뢰성이 향상한다고 하는 이점도 있다.
[실시예 3의 변형예 4]
도 43을 참조하면, 실시예 3의 변형예 4에 따른 구성에서는, 도 40에 도시되는 실시예 3의 변형예 2에 따른 구성과 비교하여, 병렬 더미 셀 DCP 대신에, 도 37에 도시되는 직렬 더미 셀 DCS가 배치되는 점이 다르다. 또한, 데이터 판독시에 전류 공급 회로(52)로부터 더미 메모리셀에 공급되는 전류량이, 메모리셀 MC에 대해 공급되는 센스 전류 Is의 절반, 즉 Is/2로 설정된다.
데이터 판독에 관련하는 기타 부분의 구성은 도 40과 동일하므로, 상세한 설명은 반복하지 않는다.
다음으로, 직렬 더미 셀 DCS에 대한 데이터 기록을 설명한다.
메모리 매트 MTa 및 MTb 각각에 대응하여 더미 라이트 워드선 DWWLa 및 DWWLb가 행방향을 따라 배치된다.
우선, 더미 라이트 워드선 DWWLa 및 DWWLb를 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 홀수행에 대응하는 비트선 BL, /BL의 각각에 데이터 기록 전류 +Iw를 흘림으로써, 각 직렬 더미 셀 DCS를 구성하는 셀 유닛의 한쪽씩(도 43의 셀 유닛 CU1 및 CU4)에 동일 레벨의 기억 데이터(예를 들면 "1")가 기록된다.
다음으로, 더미 라이트 워드선 DWWLa 및 DWWLb를 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 짝수행에 대응하는 비트선 BL, /BL의 각각에 이전 경로와는 반대 방향의 데이터 기록 전류 -Iw를 흘림으로써, 각 직렬 더미 셀 DCS를 구성하는 셀 유닛의 나머지 한쪽씩(도 43의 셀 유닛 CU2 및 CU3)에 이전과는 다른 레벨의 기억 데이터(예를 들면 "0")를 기록할 수 있다.
그 결과, 2개의 기록 사이클에 의해, 각 직렬 더미 셀 DCS를 구성하는 2개의 셀 유닛 각각에, "1" 및 "0"의 기억 데이터를 기록할 수 있다. 더미 메모리셀에 대한 데이터 기록의 실행 타이밍에 대해서는 실시예 3의 변형예 1과 동일하면 좋다.
데이터 판독시의 동작은, 실시예 3의 변형예 2와 동일하므로 상세한 설명은 반복하지 않는다. 이와 같이, 직렬 더미 셀을 이용하더라도 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 신호 마진이 큰 데이터 판독을 실행할 수 있다. 또한, 직렬 더미 셀을 이용함으로써, 데이터 판독시의 소비 전력의 억제를 꾀할 수 있다.
[실시예 3의 변형예 5]
도 44를 참조하면, 실시예 3의 변형예 5에 따른 구성에서는, 더미 메모리셀은, 더미 열을 구성하도록 배치된다. 도 44에서는, 더미 메모리셀로서 도 36에 도시된 병렬 더미 셀 DCP가 적용된다.
도 40 및 도 43에 도시되는 개방형 비트선 구성의 경우와 마찬가지로, 각 메모리셀 행에서, 각 비트선 BL마다에 메모리셀 MC가 배치된다. 칼럼 선택 게이트 CSG1, CSG2, …는, 대응하는 칼럼 선택선 CSL1, CSL2, …의 활성화, 즉 열 디코더(25)의 열 선택 결과에 따라 온된다. 그 결과, 열 선택 결과에 대응하는 비트선 BL은, 데이터 버스 쌍 DBP를 구성하는 데이터 버스의 한쪽 DB와 접속된다.
더미 열을 구성하는 병렬 더미 셀 DCP는, 더미 비트선 DBL과 접속된다. 각 병렬 더미 셀 DCP는, 대응하는 리드 워드선 RWL의 활성화에 응답하여 더미 비트선 DBL과 접속되는 2개의 셀 유닛을 포함한다. 데이터 버스 쌍 DBP를 구성하는 데이터 버스의 다른 쪽 /DB와 더미 비트선 DBL과의 사이에는, 더미 칼럼 선택 게이트 CSGd가 배치된다. 더미 칼럼 선택 게이트 CSGd는 더미 칼럼 선택선 CSLd의 활성화에 응답하여 온된다. 데이터 판독시에는 선택되는 메모리셀 열에 상관없이, 더미 칼럼 선택선 CSLd는 활성화된다.
도 45는 도 44에 도시된 병렬 더미 셀에 대한 데이터 기록을 설명하는 개념도이다.
도 45에는 제1행 및 제2행에 대응하여 설치되는 2개의 병렬 더미 셀 DCP에 대한 데이터 기록이 대표적으로 도시된다.
도 45를 참조하면, 제1행에 대응하는 병렬 더미 셀 DCP는 셀 유닛 CU1 및 CU2를 포함한다. 마찬가지로, 제2행에 대응하는 병렬 더미 셀 DCP는 셀 유닛 CU3 및 CU4를 포함한다.
메모리셀 MC의 행에 각각 대응하여 배치되는 라이트 워드선 WWL은, 동일한 메모리셀 행에 속하는 메모리셀 MC 및 셀 유닛에 의해 공유된다. 예를 들면, 도 45에 도시된 셀 유닛에 대해서, 셀 유닛 CU1은 라이트 워드선 WWL1과 대응하고, 셀 유닛 CU2 및 CU3은 라이트 워드선 WWL2와 대응하며, 셀 유닛 CU4는 라이트 워드선 WWL3과 대응한다.
우선, 도면에 실선으로 표시한 바와 같이, 홀수 행에 대응하는 라이트 워드선 WWL1, WWL3, …을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 더미 비트선 DBL에 데이터 기록 전류 +Iw를 흘린다. 이에 따라, 셀 유닛 CU1 및 CU4에 대해, 동일한 레벨의 기억 데이터가 기록된다. 여기에서는, 셀 유닛 CU1 및 CU4에 대해서 기억 데이터 "1"이 기록되는 것으로 한다.
다음으로, 도면에 점선으로 표시한 바와 같이, 짝수행에 대응하는 라이트 워드선 WWL2, WWL4, …을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 이전 경로와는 반대 방향의 데이터 기록 전류 -Iw를 더미 비트선 DBL에 흘린다. 이에 따라, 셀 유닛 CU2 및 CU3에 대해, 셀 유닛 CU1 및 CU4와 다른 레벨의 기억 데이터를 기록할 수 있다. 즉, 셀 유닛 CU2 및 CU3에 대해 기억 데이터 "0"이 기록된다.
그 결과, 2개의 기록 사이클에 의해, 각 병렬 더미 셀 DCP를 구성하는 2개의 셀 유닛 각각에, "1" 및 "0"의 기억 데이터를 기록할 수 있다. 더미 메모리셀에 대한 데이터 기록의 실행 타이밍에 대해서는 실시예 3의 변형예 1과 동일하면 된다.
다시 도 44를 참조하면, 데이터 판독 회로(50r) 대신에 배치되는 데이터 판독 회로(50rr)는, 전류 공급 회로(51, 52)와, 증폭기(53)를 구비한다. 데이터 판독 회로(50rr)는 스위치(54, 55)를 통하지 않고 내부 노드 Ns1 및 Ns2를 데이터 버스 DB 및 /DB와 직접 접속되는 점이 데이터 판독 회로(50r)와 상이하다.
그 결과, 열 선택 결과에 대응하는 비트선, 즉 메모리셀 MC와 접속된 비트선에는 센스 전류 Is가 공급되고, 전류 더미 셀과 접속된 더미 비트선에는 센스 전류의 2배인 2·Is가 공급된다.
이에 따라, 내부 노드 Ns1에는, 선택된 메모리셀 MC의 기억 데이터에 따른 판독 전압 VH 또는 VL이 생성된다. 한편, 내부 노드 Ns2에는 도 36에서 설명한 바와 같이 병렬 더미 셀에 의해 판독 참조 전압 Vref가 생성된다.
이와 같이, 더미 열을 구성하도록 병렬 더미 셀을 배치하는 구성에 의해서도, 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 신호 마진이 큰 데이터 판독을 실행할 수 있다.
[실시예 3의 변형예 6]
도 46을 참조하면, 실시예 3의 변형예 6에 따른 구성에서는, 도 44에 도시되는 실시예 3의 변형예 5에 따른 구성과 비교하여, 병렬 더미셀 DCP 대신에 도 37에 도시되는 직렬 더미 셀 DCS가 배치되는 점이 다르다.
직렬 더미 셀 DCS는 각 메모리셀 행에 대응하여 배치된다. 각 직렬 더미 셀 DCS는, 동일한 리드 워드선 RWL에 의해 선택됨과 동시에, 더미 비트선 DBL1 및 DBL2의 사이에 직렬로 접속되는 2개의 셀 유닛을 구비한다.
더미 비트선 DBL2는, 스위치(62r)를 통해 접지 전압 Vss와 결합된다. 스위치(62r)는, 제어 신호 RE에 응답하여 데이터 판독시에 온된다.
더미 비트선 DBL1 및 DBL2와, 데이터 버스 /DB와의 사이에는, 더미 칼럼 선택 게이트 CSGd1 및 CSGd2가 각각 접속된다. 더미 칼럼 선택 게이트 CSGd1 및 CSGd2는 더미 칼럼 선택선 CSLd1 및 CSLd2의 활성화에 각각 응답하여 온된다. 데이터 판독시에는, 선택되는 메모리셀 열에 상관없이 더미 칼럼 선택선 CSLd1은 활성화되고, 더미 칼럼 선택선 CSLd2는 비활성화된다.
메모리셀 MC의 열에 각각 대응하여, 접지 전압 Vss를 공급하기 위한 소스선 SL1, SL2, …가 배치된다. 데이터 판독시에, 각 메모리셀 MC는 소스선 SL을 통해 접지 전압 Vss를 공급된다.
또한, 데이터 판독시에 전류 공급 회로(52)로부터 더미 메모리셀에 공급되는 전류량이 메모리셀 MC에 대해 공급되는 센스 전류 Is의 절반, 즉 Is/2로 설정된다. 데이터 판독에 관련한 기타 부분의 구성은 도 40과 동일하므로 상세한 설명은 반복하지 않는다.
도 47은 도 46에 도시되는 직렬 더미 셀 DCS에 대한 데이터 기록을 설명하는 개념도이다. 도 47에는 제1행에 대응하여 설치되는 직렬 더미 셀 DCS에 대한 데이터 기록이 대표적으로 도시된다.
도 47을 참조하면, 제1행에 대응하여 설치되는 직렬 더미 셀 DCS는, 리드 워드선 RWL1에 의해 선택되는 셀 유닛 CU1 및 CU2를 구비한다.
메모리셀 MC의 행에 각각 대응하여 배치되는 라이트 워드선 WWL은, 동일한 메모리셀 행에 속하는 메모리셀 MC 및 셀 유닛에 의해 공유된다. 즉, 제1행에 대응하여 설치되는 직렬 더미 셀 DCS에 대한 데이터 기록은, 라이트 워드선 WWL1을 이용하여 실행된다.
데이터 기록시에, 데이터 기록 전류는 데이터 버스 /DB에 의해 결합되는 더미 비트선 DBL1 및 DBL2에 의해 구성되는 비트선 쌍 DBLP를 왕복 전류로서 흐른다.
따라서, 라이트 워드선 WWL1을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 더미 비트선 DBL1 및 DBL2에 데이터 기록 전류 Iw를 흘림으로써, 셀 유닛 CU1 및 CU2에 대해, 각각 다른 레베의 기억 데이터가 기록된다. 여기에서는, 셀 유닛 CU1에 대해 "1", 셀 유닛 CU2에 대해 "0"이 기록되는 것으로 한다.
마찬가지로, 다른 메모리셀 행에 대응하는 직렬 더미 셀 DCS에 대해서도, 동일한 데이터 기록이 병렬로 실행된다. 그 결과, 각 직렬 더미 셀 DCS를 구성하는 2개의 셀 유닛의 각각에 대하여 1개의 기록 사이클에 의해 "1" 및 "0"의 기억 데이터를 기록할 수 있다.
데이터 판독시의 동작은, 실시예3의 변형예 5와 동일하므로 상세한 설명은 반복하지 않는다. 이와 같이, 직렬 더미 셀을 이용하더라도 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 신호 마진이 큰 데이터 판독을 실행할 수 있다. 또한, 직렬 더미 셀을 이용함으로써, 데이터 판독시의 소비 전력의 억제 및 더미 메모리셀에 대한 데이터 기록 시간의 단축을 얻을 수 있다. 이미 설명한 바와 같이, 이와 같은 직렬형 더미 셀에서는, 터널 막을 흐르는 전류가 약 절반으로 감소하므로, 더미 셀의 신뢰성이 향상한다고 하는 이점도 있다.
또한, 동일 방향으로 배치되는 더미 비트선 DBL1, DBL2, 비트선 BL 및 소스선 SL의 각각에 대해, 단위 길이당 전기 저항치를 동일하게 설정함으로써, 메모리셀 MC 및 더미 메모리셀의 각각에 공급되는 센스 전류 Is의 전류 경로의 전기 저항치를, 선택 메모리 행의 위치에 관계없이 일정하게 설정할 수 있다. 그 결과, 선택 메모리셀 행의 위치에 의존한 센스 전류량의 변동을 방지하여, 데이터 판독시의 신호 마진을 더 향상시킬 수 있다.
[실시예 3의 변형예 7]
도 48을 참조하면, 실시예 3의 변형예 7에 따른 구성에서는, 도 44에 도시되는 실시예 3의 변형예 5에 따른 구성과 비교하여, 각 병렬 더미 셀 DCP가 2열에 걸쳐 배치되는 셀 유닛에 의해 구성되는 점이 다르다. 앞서 설명한 바와 같이, 셀 유닛 CU의 구성은, 메모리셀 MC와 동일하다.
이와 같이 구성함으로써, 더미 열 부분의 셀 유닛과 정규 메모리셀을 동일한 피치로 배치할 수 있다. 즉, 단순히 2열분 여분으로 배치된 메모리셀 MC를 셀 유닛 CU로서 이용하여, 병렬 더미 셀 DCP를 용이하게 제작할 수 있다.
병렬 더미 셀 DCP는, 각 메모리셀 행에 대응하여 배치된다. 각 병렬 더미 셀 DCP는 동일한 리드 워드선 RWL에 의해 선택되는 2개의 셀 유닛 CU를 구비한다.
셀 유닛의 열에 각각 대응하여 더미 비트선 DBL1 및 DBL2가 배치된다.
또한, 더미 비트선 DBL1 및 DBL2와, 데이터 버스 /DB와의 사이에는, 더미 칼럼 선택 게이트 CSGd1 및 CSGd2가 각각 접속된다. 더미 칼럼 선택 게이트 CSGd1 및 CSGd2는, 더미 칼럼 선택선 CSLd1 및 CSLd2의 활성화에 각각 응답하여 온된다. 데이터 판독시에는 선택되는 메모리셀 열에 상관없이 더미 칼럼 선택선 CSLd1 및 CSLd2는 활성화된다.
데이터 판독에 관련한 그외 부분의 구성은 도 40과 동일하므로, 상세한 설명은 반복하지 않는다.
도 49는 도 48에 도시되는 병렬 더미 셀에 대한 데이터 기록을 설명하는 개념도이다. 도 49에는 제1행에 대응하여 설치되는 병렬 더미 셀 DCP에 대한 데이터 기록이 대표적으로 도시된다.
도 49를 참조하면, 제1행에 대응하여 설치되는 병렬 더미 셀 DCP는, 리드 워드선 RWL1에 의해 선택되는 셀 유닛 CU1 및 CU2를 구비한다.
메모리셀 MC의 행에 각각 대응하여 배치되는 라이트 워드선 WWL은, 동일한 메모리셀 행에 속하는 메모리셀 MC 및 셀 유닛 CU에 의해 공유된다. 즉, 제1행에 대응하여 설치되는 병렬 더미 셀 DCP에 대한 데이터 기록은 라이트 워드선 WWL1을 이용하여 실행된다.
데이터 기록시에, 데이터 기록 전류는 데이터 버스 /DB에 의해 결합된 더미 비트선 DBL1 및 DBL2에 의해 구성되는 비트선 쌍 DBLP를 왕복 전류로서 흐른다.
따라서, 라이트 워드선 WWL1을 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 더미 비트선 DBL1 및 DBL2에 왕복 전류로서 데이터 기록 전류 Iw를 흘림으로써, 셀 유닛 CU1 및 CU2에 대해, 각각 다른 레벨의 기억 데이터가 기록된다. 여기에서는, 셀 유닛 CU1에 대해 "1", 셀 유닛 CU2에 대해 "0"이 기록되는 것으로 한다.
마찬가지로, 다른 메모리셀 행에 대응하는 병렬 더미 셀 DCP에 대해서도, 동일한 데이터 기록이 병렬로 실행된다. 그 결과, 각 병렬 더미 셀 DCP를 구성하는 2개의 셀 유닛의 각각에 대하여 1개의 기록 사이클에 의해 "1" 및 "0"의 기억 데이터를 기록할 수 있다.
데이터 판독시의 동작은, 실시예3의 변형예 5와 동일하므로 상세한 설명은 반복하지 않는다. 이와 같이, 실시예 3의 변형예 7의 구성이라도, 제조 오차를 허용하여 판독 전압 VH 및 VL의 사이값으로 확실하게 설정된 판독 참조 전압 Vref를 이용하여, 신호 마진이 큰 데이터 판독을 실행할 수 있다. 또한, 더미 메모리셀에 대한 데이터 기록 시간의 단축을 얻을 수 있다.
또한, 실시예 3 및 그 변형예에서, 메모리셀 MC 및 더미 메모리셀을 구성하는 셀 유닛에 대해, 도 14 및 도 16에 도시한, 다이오드를 액세스 소자로서 이용한 MTJ 메모리셀의 구성을 적용하는 것도 가능하다.
[실시예 4]
실시예 4에서는 MTJ 메모리셀과 동일한 터널 자기 저항 소자를 이용하여 구성되는 더미 메모리셀의 구성예가 도시된다.
도 50a 및 50b는, 실시예 4에 따른 더미 메모리셀의 제1 구성예를 설명하는 개념도이다.
도 50a에는, 비교를 위해 통상 메모리셀 MC의 구조가 도시되어 있다.
도 50a를 참조하면, 메모리셀 MC는, 터널 자기 저항 소자 TMR과 액세스 트랜지스터 ATR을 포함한다. 액세스 트랜지스터 ATR은, 리드 워드선 RWL의 활성화에 응답하여 턴온되므로, 이것에 따라 터널 자기 저항 소자 TMR은, 비트선 BL 또는 /BL과, 접지 전압 Vss와의 사이에 전기적으로 결합되어 센스 전류 Is의 공급을 받는다.
터널 자기 저항 소자 TMR은, 실시예 1에서 설명한 바와 같이, 반강자성체층(101), 고정 자기층(102), 자유 자기층(103) 및 절연막으로 형성되는 터널 배리어(104)를 포함한다. 고정 자기층(102)이 일정한 고정 방향으로 자화되어 있는 한편으로, 자유 자기층(103)은 데이터 기록 전류에 의해 발생한 데이터 기록 자계에 따른 방향으로 자화된다. 또, 도 50 이하에서는 표기의 편의상, 터널 배리어(104)를 실시예 1과는 다른 해칭 모양으로 표시한다.
예를 들면, 데이터 기록 전류를 기록 데이터의 데이터 레벨에 따라 제어함으로써, 데이터 "0"을 기억하는 경우에는, 자유 자기층(103)을 고정 자기층(102)와 평행하게 자화시키고, 이것에 대해 데이터 "1"을 기억하는 경우는, 자유 자기층(103)을 고정 자기층(102)와 반대 방향으로 자화시킨다. 따라서, 기억 데이터가 "0"인 경우의 전기 저항치 Rl은, 기억 데이터가 "1"인 경우의 전기 저항치 Rh보다 작게 된다. 따라서, 선택 메모리셀에 대응하는 비트선 BL(/BL)은, 선택 메모리셀의 기억 데이터 레벨에 따른, 즉 전기 저항치 Rh 및 Rl에 각각 응답한 전압 변화가 발생한다.
도 50b에는, 실시예 4의 제1 구성예에 따른 더미 메모리셀 DMCa가 도시된다.
더미 메모리셀 DMCa는, 레퍼런스 비트선 BLref와 접지 전압 Bss와의 사이에 직렬로 접속되는, 더미 액세스 트랜지스터 ATRd 및 터널 자기 저항 소자 MRda를 구비한다.
여기에서, 레퍼런스 비트선 BLref는, 도 38 등에 있어서의, 비트선 BL 및 /BL 중 선택 메모리셀과 결합되지 않는 한쪽 및 도 44 등의 더미 비트선 DBL을 총칭하는 것으로 한다. 레퍼런스 비트선 BLref에는, 데이터 판독시에, 선택 메모리셀과 결합된 비트선 BL(또는 /BL)의 전압과 비교되는 판독 참조 전압 Vref이 생성된다.
더미 액세스 트랜지스터 ATRd는, 더미 리드 워드선 DRWL의 활성화에 응답하여 턴온된다. 더미 액세스 트랜지스터 ATRd의 턴온에 응답하여, 터널 자기 저항 소자 TMRda는, 레퍼런스 비트선 BLref와 접지 전압 Vss의 사이에 전기적으로 결합되어, 센스 전류 Is가 흐른다. 턴온 시의 더미 액세스 트랜지스터 ATRd의 채널 저항은, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동등하다.
터널 자기 저항 소자 TMRda는, 터널 자기 저항 소자 TMR과 동일하게 설계된, 반강자성체층(101), 고정 자기층(102), 자유 자기층(103) 및 터널 배리어(104)를 포함한다. 터널 자기 저항 소자 TMRda는, 자유 자기층(103)이, 고정 자기층(102)의 고정된 자화 방향과는 직교하는 방향으로 자화되는 점이, 메모리셀 MC 중의 터널 자기 저항 소자 TMR과 비교하여 다르다. 한편, 터널 자기 저항 소자 TMRda는, 터널 자기 저항 소자 TMR과 동일한 형상을 갖는다.
따라서, 터널 자기 저항 소자 TMRda의 전기 저항 Rm은, 메모리셀 MC에서, 자유 자기층(103)이 고정 자기층(102)과 동일 방향으로 자화된 경우(전기 저항치 Rl)와, 자유 자기층(103)이 고정 자기층(102)와 반대 방향으로 자화된 경우(전기 저항치 Rh)와의 중간치에 설정된다. 이미 설명한 바와 같이, 전기 저항 Rm은, Rm=R1+(△R/2)으로 설정되는 것이 바람직하지만, 고정 자기층(102) 및 자유 자기층(103)의 각각의 자화 방향을 서로 직교시킴으로써, 간단하게 전기 저항 Rm을 바람직한 값에 근접할 수 있다.
이와 같이 구성함으로써, 메모리셀과 동일한 구성의 터널 자기 저항 소자를 구비하고, 제조 공정의 복잡화를 초래하지 않고 제작 가능한 더미 메모리셀에 의해, 레퍼런스 비트선 BLref에, 적정한 판독 참조 전압 Vref를 생성할 수 있다.
도 51을 참조하면, 실시예 4의 제2 구성예에 따른 더미 메모리셀 DMCb는, 레퍼런스 비트선 BLref와 접지 전압 Vss와의 사이에 직렬로 접속되는, 더미 액세스 트랜지스터 ATRd 및 터널 자기 저항 소자 TMRdb를 구비한다. 더미 액세스 트랜지스터 ATRd는, 더미 리드 워드선 DRWL의 활성화에 응답하여 턴온된다. 턴온시의 더미 액세스 트랜지스터 ATRd의 채널 저항은, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동일하다.
따라서, 더미 리드 워드선 DRWL의 활성화에 응답하여, 터널 자기 저항 소자 TMRdb는, 레퍼런스 비트선 BLref와 접지 전압 Vss의 사이에 전기적으로 결합되어, 센스 전류 Is가 흐른다.
더미 메모리셀 DMCb에서, 터널 자기 저항 소자 TMRdb는, 메모리셀 중의 터널 자기 저항 소자 TMR과 동등한 형상을 갖지만, 칩 상에서 종 및 횡을 교체하여, 즉 수평 방향 90°회전된 상태로 배치된다. 또한, 자유 자기층(103)은, 길이 방향으로 자화되지만, 고정 자기층(102)은 자유 자기층의 자화 방향과는 직교하는 방향으로 자화되어 있다.
따라서, 터널 자기 저항 소자 TMRdb의 전기 저항치는, 도 50b에 도시된 터널 자기 저항 소자 TMRda와 마찬가지로, 메모리셀 MC의 전기 저항 Rh 및 Rl의 중간치로 설정된다.
도 50a 및 50b, 및 도 51에 도시한 바와 같이, 터널 자기 저항 소자 TMRda 및 TMRdb에 있어서의 고정 자기층(102)의 자화 방향과, 메모리셀 MC내의 터널 자기 저항 소자 TMR의 자화 방향은 동일하다. 따라서, 칩 제조시에 있어서, 메모리셀 중의 자기 고정층과, 더미 메모리셀 중의 고정 자기층을 동시에 한 방향으로 자화시킬 수 있으므로, 제조 공정이 간단화된다.
또한, 도 51에 도시한 터널 자기 저항 소자 TMRdb에서는, 자유 자기층(103)을 길이 방향, 즉 자화 용이축 방향을 따라 용이하게 자화시킬 수 있다.
도 52를 참조하면, 실시예 4의 제3 구성예에 따른 더미 메모리셀 DMCc는, 레퍼런스 비트선 BLref와 접지 전압 Vss와의 사이에 직렬로 결합되는 K개(K: 2 이상의 정수)의 터널 자기 저항 소자 TMRdc와 더미 액세스 트랜지스터 ATRd를 구비한다. 도 52에서는, 일례로서 K=2인 경우가 도시된다.
더미 액세스 트랜지스터 ATRd는, 더미 리드 워드선 DRWL의 활성화에 응답하여 턴온된다. 턴온시의 더미 액세스 트랜지스터 ATRd의 채널 저항은, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동등하다.
도 53을 참조하면, 터널 자기 저항 소자 TMRdc는, 메모리셀 MC 중의 터널 자기 저항 소자 TMR을 K개분 합하여 구성된다. 즉, 터널 자기 저항 소자 TMRdc의 면적은, 터널 자기 저항 소자 TMR의 K배가 된다. 터널 자기 저항 소자 TMRdc에서도, 도 50b 및 도 51에 도시한 터널 자기 저항 소자 TMRda 및 TMRdb와 마찬가지로, 고정 자기층(102)과 자유 자기층(103)은, 서로 직교하는 방향으로 자화된다. 따라서, 터널 자기 저항 소자 TMRdc의 전기 저항은, 그 면적에 따라 Rm/K가 된다.
특히, 예를 들면 K=2로 하여, 터널 자기 저항 소자 TMRdc의 형상을 정사각형에 가깝게함으로써, 고정 자기층(102) 및 자유 자기층(103)의 각각의 자화 상태를 안정화시킬 수 있다.
다시, 도 52를 참조하면, 이와 같이 구성된 터널 자기 저항 소자 TMRdc를, K개 직렬로 접속함으로써, 더미 메모리셀 DMCc의 전기 저항을, 더미 메모리셀 DMCa 및 DMCb와 동일하게 설정하여, 더미 리드 워드선 DRWL의 활성화에 응답하여, 적정한 판독 참조 전압 Vref를 레퍼런스 비트선 BLref에 생성할 수 있다.
또한, 복수개의 터널 자기 저항 소자 TMRdc를 직렬 접속함으로써, 각 터널 자기 저항 소자에서, 절연막으로 형성되는 터널 배리어(104)에 인가되는 전압을 억제할 수 있다. 실시예 3에서 설명한 바와 같이, 일반적인 더미 메모리셀의 배치에 따르면, 다수의 메모리셀 MC에 대해, 1개의 비율로 더미 메모리셀 DMC가 배치되므로, 더미 메모리셀 DMC를 구성하는 터널 자기 저항 소자 중의 터널 배리어(절연막)에는, 높은 빈도로 전압(전계)이 인가된다. 따라서, 더미 메모리셀을 구성하는 터널 자기 저항 소자 중의 각 터널 배리어의 인가 전압을 저감함으로써, 더미 메모리셀의 신뢰성을 향상시킬 수 있다.
도 54를 참조하면, 실시예 4에 따른 제4 구성예의 더미 메모리셀 DMCd는, 레퍼런스 비트선 BLref와 접지전압 Vss와의 사이에 직렬로 결합되는, 터널 자기 저항 소자 TMRdd 및 더미 액세스 트랜지스터 ATRd를 구비한다. 더미 액세스 트랜지스터 ATRd는, 더미 리드 워드선 DRWL의 활성화에 응답하여 턴온된다. 턴온시의 더미 액세스 트랜지스터 ATRd의 채널 저항은, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동일하다.
터널 자기 저항 소자 TMRdd는, 메모리셀 MC 중의 터널 자기 저항 소자 TMR과 동일한 면적을 가지며, 또한 그 형상은 정사각형에 가깝도록 형성된다. 그 결과, 더미 메모리셀 DMCd는, 단일 터널 자기 저항 소자 TMRdd로 형성된다. 또한, 터널 자기 저항 소자 TMRdd의 고정 자기층(102)와 자유 자기층(103)은, 상호 직교하는 방향으로 자화되지만, 각각의 자화층의 자화 상태를 안정화시킬 수 있다.
이와 같이 구성하더라도, 더미 리드 워드선 DRWL의 활성화에 응답하여, 레퍼런스 비트선 BLref에 적정한 판독 참조 전압 Vref를 생성할 수 있다.
또한, 상술한 터널 자기 저항 소자 TMRda-TMRdd의 각각에 대해서는, 자유 자기층(103)을 소정 방향으로 자화시키기 위한 데이터 기록 동작을 실행할 필요가 있다.
더미 메모리셀에 대한 데이터 기록은, MRAM 디바이스의 동작 중에, 주기적으로 수행할 수 있다. 예를 들면, 각 데이터 기록 사이클에, 선택 메모리셀과 동일한 메모리셀 열에 속하는 더미 메모리셀에 대해, 데이터 기록 동작을 실행하도록 구성할 수 있다. 이와 같이 구성하면, 더미 메모리셀의 기억 데이터를 소정 내용에 의해 확실하게 보유할 수 있다.
또는, 칩 제조 후의 동작 테스트 시 또는 MRAM 디바이스의 전원 투입 후의 초기화 사이클에, 통상 동작과는 별도로 테스트 모드를 설정하여, 각 더미 메모리셀에 대해 데이터 기록 동작을 실행하는 구성으로 할 수도 있다. 이와 같이 구성하면, 통상 동작시의 데이터 기록 동작의 소요 시간을 증가시키지 않고, 더미 메모리셀에 소정 내용의 데이터를 기록할 수 있다.
[실시예 4의 변형예 1]
이하, 실시예 4의 변형예 1에서는, 더미 메모리셀 중의 터널 자기 저항 소자가, 메모리셀 MC 중의 터널 자기 저항 소자 TMR과 동일한 전기 저항을 갖는 구성에 대해 설명한다.
도 55를 참조하면, 실시예 4의 변형예 1에 따른 더미 메모리셀 DMCe는, 터널 자기 저항 소자(201, 202, 203, 204)와, 액세스 트랜지스터 ATRdd를 포함한다.
터널 자기 저항 소자(201-204)는 레퍼런스 비트선 BLref와 더미 액세스 트랜지스터 ATRdd와의 사이에 직렬로 접속된다. 즉, 터널 자기 저항 소자(201, 202)는, 비트선 BLref와 더미 액세스 트랜지스터 ATRdd의 사이에 직렬로 접속된다. 마찬가지로, 터널 자기 저항 소자(203, 204)는, 레퍼런스 비트선 BLref와 더미 액세스 트랜지스터 ATRdd의 사이에 직렬로 접속된다. 즉, 터널 자기 저항 소자(201, 202)와, 터널 자기 저항 소자(203, 204)는, 서로 병렬로 접속되어 있다. 이와 같이, 각 터널 자기 저항 소자는, 다른 적어도 하나의 터널 자기 저항 소자와 직렬로 접속된다.
터널 자기 저항 소자(201-204) 각각은, 메모리셀 MC 중의 터널 자기 저항 소자 TMR과 동일한 형상 및 구성을 갖고, 각 전기 저항치는, 메모리셀 MC의 전기 저항치 R1과 동일하다. 즉, 터널 자기 저항 소자(201-204)의 각각에서는, 데이터 "0"을 기억하는 메모리셀과 마찬가지로, 자유 자기층(103)과 고정 자기층(102)과의 자화 방향은 평행하다. 따라서, 자유 자기층(103) 대신에, 고정적인 자화 방향을 갖는 자화층을 이용하는 것도 가능하다. 이 경우에는, 더미 메모리셀 중의 터널 자기 저항 소자에 대한 자화를 칩 제조시만으로 완료할 수 있으므로, 실제 동작시에 더미 메모리셀의 데이터 기록이 불필요하게 된다.
도 56에는, 더미 메모리셀 DMCe의 등가 회로가 도시되어 있다.
도 56을 참조하면, 더미 메모리셀 DMCe에서, 레퍼런스 비트선 BLref 및 더미 액세스 트랜지스터 ATRdd의 사이에 직병렬로 접속되는 터널 자기 저항 소자(201-204)의 합성 저항은, R1과 동일하게 된다. 한편, 더미 액세스 트랜지스터 ATRdd의 턴온시의 채널 저항 RTG(dm)는, 메모리셀 MC 중의 액세스 트랜지스터 ATR의 턴온시의 채널 저항을 RTG(MC)로 하면, RTG(dm)=RTG(MC)+(△R/2)로 표시된다.
더미 액세스 트랜지스터 ATRdd에서, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 비교하여, 채널 폭 W 및 채널 길이 L의 비, 즉 W/L을 작게 함으로써, 상술한 채널 저항 RTG(dm)을 얻을 수 있다. 구체적으로는, 액세스 트랜지스터 ATR 및 더미 액세스 트랜지스터 ATRdd의 각각의 채널 폭을 동등하게 설계하고, 또한 더미 액세스 트랜지스터 ATRdd의 채널 길이 L을 액세스 트랜지스터 ATR보다 길게 설계함으로써, 턴온시에 채널 저항 RTG(dm)을 갖는 더미 액세스 트랜지스터 ATRdd를 제작할 수 있다.
이와 같이 구성함으로써, 더미 리드 워드선 DRWL의 활성화에 응답하여 센스 전류 Is가 흐르는 더미 메모리셀 DMCe에 의해, 레퍼런스 비트선 BLref에 적정한 판독 참조 전압을 생성할 수 있다. 또한, 레퍼런스 비트선 BLref와 접지 전압 Vss의 사이에 복수개의 터널 자기 저항 소자가 직렬로 접속되므로, 도 52에 도시한 더미 메모리셀 DMCc와 마찬가지로, 높은 빈도로 전압이 인가되는 더미 메모리셀에서, 터널 배리어(절연막)의 신뢰성을 향상시킬 수 있다.
[실시예 4의 변형예 2]
도 57을 참조하면, 실시예 4의 변형예 2에 따른 더미 메모리셀 DMCf는, 레퍼런스 비트선 BLref와 접지 전압 Vss와의 사이에 직렬로 접속되는, 메모리셀 MC와 동일한 터널 자기 저항 소자 TMR 및 더미 액세스 트랜지스터 ATRdd를 포함한다. 더미 메모리셀 DMCf에서는, 터널 자기 저항 소자 TMR의 자유 자기층(103)의 자화 방향은, 고정 자기층(102)과 동일 방향으로 고정된다. 그 결과, 터널 자기 저항 소자 TMR의 전기 저항치는 R1으로 고정된다. 또한, 단일 터널 자기 저항 소자 TMR 대신에, 도 55에 도시한 합성 저항이 R1이 되는 직병렬로 접속된 복수의 터널 자기 저항 소자를 적용해도 좋다.
따라서, 도 55에 도시한 더미 메모리셀 DMCe와 마찬가지로, 터널 자기 저항 소자에 대한 자화를 칩 제조시만으로 완료할 수 있으므로, 실제 동작시의 데이터 기록이 불필요하게 된다.
실시예 4의 변형예 2에 따른 구성에서는, 더미 리드 워드선 DRWL의 활성화 시의 전압 VDWL이 조정 가능한 가변 전압이 된다.
다음으로, 도 58을 참조하여, 실시예 4의 변형예 2에 따른 더미 메모리셀의 동작을 설명한다.
도 58을 참조하면, 데이터 기록시에 대해서는, 메모리셀 MC에 대한 데이터 기록의 동작 파형이 도시된다. 즉, 데이터 기록시에서는, 더미 리드 워드선 DRWL은 L 레벨(접지 전압 : Vss)로 비활성화되고, 선택 메모리셀에 대해, 라이트 워드선 WWL 및 비트선 BL을 각각 흘리는 데이터 기록 전류 Ip 및 ±Iw에 의해 데이터 기록이 실행된다. 이미 설명한 바와 같이, 더미 메모리셀 DMCf에 대한 데이터 기록 동작은, 실제 동작시에는 불필요하다.
데이터 판독시에서는, 선택 행에 대응하는 리드 워드선 RWL이 H 레벨로 활성화(전원 전압 Vcc)로 활성화된다. 한편, 더미 리드 워드선 DRWL은, 레퍼런스 비트선 BLref에 더미 메모리셀 DMCf를 결합하기 위해 H 레벨로 활성화된다. 더미 리드 워드선 DRWL은, 활성화 시(H 레벨)에, 가변 전압 VDWL로 설정된다. 선택 메모리셀에 대응하는 비트선 및 더미 메모리셀과 결합되는 레퍼런스 비트선 BLref의 각각에는, 센스 전류 Is가 공급된다.
가변 전압 VDWL은, 더미 메모리셀 DMCf 중의 액세스 트랜지스터 ATRdd의 채널 저항이, RTG(dm)가 되도록 조정 가능하다. 그 결과, 레퍼런스 비트선 BLref에서, 선택 메모리셀이 "1" 및 "0"을 각각 기억하고 있는 경우에 대응하는 비트선 전압의 중간값인 판독 참조 전압 Vref를 생성할 수 있다.
이와 같이 구성함으로써, 더미 액세스 트랜지스터 ATRdd나 터널 자기 저항 소자 TMR의 제조시 오차에 대응하여, 더미 메모리셀 DMCf에 의해 발생하는 전기 저항을 최적으로 조정할 수 있다. 그 결과, 판독 참조 전압 Vref를, 최대 데이터 판독 마진을 확보할 수 있는 레벨로 조정할 수 있다.
[실시예 4의 변형예 3]
도 59를 참조하면, 실시예 4의 변형예 3에 따른 더미 메모리셀 DMCg는, 터널 자기 저항 소자 TMR과, 더미 액세스 트랜지스터 ATRd1 및 ATRd2를 갖는다. 터널 자기 저항 소자 TMR, 더미 액세스 트랜지스터 ATRd1 및 ATRd2는, 레퍼런스 비트선 BLref와 접지 전압 Vss의 사이에 직렬로 결합된다.
터널 자기 저항 소자 TMR에서는, 도 57에 도시한 더미 메모리셀 DMCf의 경우와 마찬가지로, 자유 자기층(103)의 자화 방향은 고정 자기층(102)과 동일 방향으로 고정된다. 그 결과, 터널 자기 저항 소자 TMR의 전기 저항치는 R1로 고정된다.
액세스 트랜지스터 ATRd1의 게이트는, 대응하는 더미 리드 워드선 DRWL과 접속된다. 한편, 액세스 트랜지스터 ATRd2의 게이트는, 제어 전압 Vrm을 공급하는 배선 DRWLt와 접속된다. 액세스 트랜지스터 ATRd1에서의, 채널 길이와 채널 폭의 비 W/L은, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동일하게 설계된다. 한편, 액세스 트랜지스터 ATRd2에서의, 채널 길이와 채널 폭의 비 W/L은, 더미 액세스 트랜지스터 ATRdd와 동일하게 설계된다.
다음으로, 더미 메모리셀 DMCg의 동작에 대해 설명한다.
도 60을 참조하면, 데이터 판독시에 더미 리드 워드선 DRWL의 활성화시의 전압은, 선택 메모리셀에 대응하는 리드 워드선 RWL과 마찬가지로, 전원 전압 Vcc로 설정된다. 한편, 액세스 트랜지스터 ATRd2의 게이트와 접속되는 배선 DRWLt는, 제어 전압 Vrm을 전달한다.
따라서, 더미 리드 워드선 DRWL의 활성화에 응답하여 턴온된 더미 액세스 트랜지스터 ATRd1은, 리드 워드선 RWL의 활성화에 응답하여 턴온된, 선택 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동일한 채널 저항 RTG(MC)를 갖는다.
한편, 더미 액세스 트랜지스터 ATRd2의 채널 저항은, 제어 전압 Vrm에 따라 변화한다. 따라서, 더미 액세스 트랜지스터 ATRd2의 채널 저항이 △R/2가 되도록 제어 전압 Vrm을 조정함으로써, 레퍼런스 비트선 Bref에 생성되는 참조 판독 전압 Vref의 전압 레벨을, 적정하게 조정할 수 있다. 그 결과, 제어 전압 Vr의 튜닝에 의해, 판독 참조 전압 Vref를 최대 데이터 판독 마진을 확보할 수 있는 레벨로 조정할 수 있다.
데이터 기록시의 동작은, 도 58과 동일하므로 상세한 설명은 생략한다. 또한, 더미 메모리셀 DMCg에 자화 방향은 일정 방향이므로, 실제 동작시에 있어서, 더미 메모리셀에 대해 데이터 기록 동작을 수행할 필요가 없다. 또한, 데이터 기록시에는 배선 DRWLt에 대한 제어 전압 Vrm의 공급을 정지해도 좋다.
[실시예 4의 변형예 4]
도 61을 참조하면, 실시예 4의 변형예 4에 따른 더미 메모리셀 DMCh는, 터널 자기 저항 소자(205, 206, 207, 208)와, 더미 액세스 트랜지스터 ATRd를 갖는다. 터널 자기 저항 소자(205, 206, 207, 208)는 레퍼런스 비트선 BLref와 더미 액세스 트랜지스터 ATRd의 사이에 직병렬로 접속된다. 터널 자기 저항 소자(205-208) 각각은 메모리셀 MC 중의 터널 자기 저항 소자 TMR과 동일한 형상 및 구성을 갖는다.
터널 자기 저항 소자(205, 206)의 한쪽 씩은, 기억 데이터 "1" 및 "0"이 기록되어, 전기 저항치 Rl 및 Rh를 각각 갖는다. 마찬가지로, 터널 자기 저항 소자(207, 208)의 한쪽씩도, 전기 저항치 Rl 및 Rh를 각각 갖는다. 따라서, 터널 자기 저항 소자(205-208)의 합성 저항은 (Rh+Rl)/2=Rl+(△R/2)이 된다.
더미 액세스 트랜지스터 ATRd는, 더미 리드 워드선 DRWL의 활성화에 응답하여 턴온되고, 그 채널 저항은, 메모리셀 MC 중의 액세스 트랜지스터 ATR과 동일한 RTG(MC)이다. 따라서, 더미 리드 워드선 DRWL의 활성화시에, 레퍼런스 비트선 BLref에, 적정한 판독 참조 전압 Vref를 생성할 수 있다.
다음으로, 도 62에서, 도 61에 도시한 터널 자기 저항 소자에 대한 데이터 기록을 설명한다.
도 62에서는, 1개의 더미 메모리셀 DMCh를 구성하는 터널 자기 저항 소자(205-208)을 2행×2열로 배치하는 구성이 도시된다. 이와 같이 구성하면, 각 메모리셀 열에 대응하여, 더미 메모리셀 DMCh를 배치할 수 있다. 도 62에서는, 제1번째의 메모리셀 열에 대응하는 더미 메모리셀의 배치가 도시된다. 데이터 기록시에서는, 비트선 BL1 및 /BL1의 한 단을 전기적으로 결합하여, 왕복 전류로서 데이터 기록 전류 ±Iw가 흐른다.
우선, 더미 라이트 워드선 DWWL1을 활성화한 상태에서, 비트선 BL1 및 /BL1에 데이터 기록 전류 Iw를 흘림으로써, 터널 자기 저항 소자(205, 206)에, "1" 및 "0"의 기억 데이터를 기록할 수 있다. 그 결과, 터널 자기 저항 소자(205, 206)의 전기 저항치는 Rh 및 Rl로 각각 설정된다.
다음으로, 더미 라이트 워드선 DWWL2를 활성화하여 데이터 기록 전류 Ip를 흘림과 동시에, 비트선 BL1 및 /BL1에 이전과 동일한 방향의 데이터 기록 전류 Iw를 흘림으로써, 터널 자기 저항 소자(207, 208)의 각각에, "1" 및 "0"의 기억 데이터를 기록할 수 있다. 그 결과, 터널 자기 저항 소자(207, 208)의 전기 저항치는 Rh 및 Rl로 각각 설정된다.
이와 같이 하여, 터널 자기 저항 소자(205-207)에 대한 데이터 기록을 실행하여, 적정한 판독 참조 전압 Vref를 생성하는 더미 메모리셀 DMCf를 실현할 수 있다.
또, 더미 메모리셀에 대한 데이터 기록은, 실시예 4에서 설명한 것과 마찬가지로, 더미 메모리셀의 기억 데이터를 소정 내용에 의해 확실하게 유지하기 위해, MRAM 디바이스의 동작 중에 주기적으로 예를 들면, 데이터 기록 사이클에서 실행할 수 있다. 또는, 통상 동작시의 데이터 기록 동작의 소요 시간을 증가시키지 않고, 더미 메모리셀에 소정 내용의 데이터를 기록하기 때문에, 칩 제조 후의 동작 테스트 시, 또는 MRAM 디바이스의 전원 투입 후의 초기화 사이클에, 통상 동작과는 다르게 테스트 모드를 설정하여, 메모리셀 열에 각각 대응하는 더미 메모리셀의 각각에 대해 병렬로 데이터 기록 동작을 실행하는 구성으로 할 수도 있다.
[실시예 4의 변형예 5]
도 63을 참조하면, 실시예 4의 변형예 5에 따른 더미 메모리셀 DMCi는, 레퍼런스 비트선 BLref와 접지 전압 Vss와의 사이에 직렬로 접속되는, 터널 자기 저항 소자 TMR 및 더미 액세스 트랜지스터 ATRd를 가진다.
더미 메모리셀 DMCi 중의 터널 자기 저항 소자 TMR은, 메모리셀 MC 중의 터널 자기 저항 소자 TMR과 동일한 구조 및 형상을 갖고, 그 전기 저항치는 Rh가 되는 방향으로 자화된다. 더미 액세스 트랜지스터 ATRd의 턴온시의 채널 저항은, 메모리셀 MC 내의 액세스 트랜지스터 ATR과 마찬가지로, RTG(MC)로 설정된다.
한편, 메모리셀 MC는, 비트선 BL(/BL)과 접지 전압 Vss와의 사이에 직렬로 접속되는, 액세스 트랜지스터 ATR 및 터널 자기 저항 소자 TMR을 가진다. 메모리셀 MC 중의 액세스 트랜지스터 ATR의 턴온시의 채널 저항은, RTG(MC)이다. 메모리셀 MC 중의 터널 자기 저항 소자 TMR의 전기 저항은, 기억 데이터 레벨에 따라, Rh 및 Rl 중 어느 하나가 된다.
또한, 실시예 4의 변형예 5에 따른 구성에서는, 데이터 판독 회로와 선택 메모리셀과의 사이에, 직렬로 저항 소자(210)가 배치된다. 저항 소자(210)의 전기 저항치는, 메모리셀 MC의 기억 데이터 레벨의 차이에 대응하는 전기 저항의 차분 △R보다도 작고, 바람직하게는 (△R/2)로 설정된다.
도시하지 않은 데이터 판독 회로는, 선택 메모리셀 및 저항 소자(210)와 직렬로 결합된 비트선 BL(/BL)과, 판독 참조 전압 Vref가 생성되는 레퍼런스 비트선 BLref와의 전압차에 따라, 판독 데이터를 생성한다. 따라서, 선택 메모리셀에 대응하는 센스 전류 Is의 경로와, 더미 메모리셀 DMCi에 대응하는 센스 전류 Is의 경로와의 사이에 있어서의 전기 저항의 차이는 (△R/2) 또는 -(△R/2)의 어느 하나이다. 따라서, 비트선 BL(/BL)과 레퍼런스 비트선 BLref와의 전압을 비교함으로써, 데이터 판독을 실행할 수 있다.
이와 같이 구성함으로써, 메모리 어레이 상에, 메모리셀 MC 및 더미 메모리셀 DMC의 구성을 동일하게 할 수 있으므로, 터널 자기 저항 소자 TMR의 제조 오차에 추종시켜, 데이터 판독 마진을 확보할 수 있다.
예를 들면, 더미 메모리셀 DMCi는 비트선 BL 및 /BL의 각각에 대응하여 설치된다.
도 64는, 도 63에 도시된 더미 메모리셀에 대한 데이터 기록을 설명하는 개념도이다. 도 64에는, 제1번째의 메모리셀 열에 대응하는 더미 메모리셀의 배치가 도시된다.
도 64를 참조하면, 데이터 기록 시에는, 비트선 BL1 및 /BL1의 일단을 전기적으로 결합하여, 왕복 전류로서 데이터 기록 전류 ±Iw가 흐른다.
우선, 최초의 사이클에, 더미 라이트 워드선 DWWL1을 활성화하여 데이터 기록 전류 Ip를 공급함과 동시에, 비트선 BL1에 데이터 기록 전류 +Iw가 흐른다. 이에 따라, 더미 라이트 워드선 DWWL1에 대응하는 더미 메모리셀 DMCi에 대해 "1"의 기억 데이터를 기록하여, 그 전기 저항을 Rh로 설정할 수 있다.
또한, 다음 사이클에서, 더미 라이트 워드선 DWWL2를 활성화함과 동시에, 데이터 기록 전류 Iw를, 이전과는 역방향으로 공급함으로써, 더미 라이트 워드선 DWWL2에 대응하는 더미 메모리셀 DMCi에 "1"의 기억 데이터를 기록한다. 이와 같이, 2개의 기록 사이클을 실행함으로써, 각 메모리셀 열에 대응하는 더미 메모리셀 DMCi의 각각에 대해 "1"의 기억 데이터를 기록하여, 그 전기 저항치는 Rh로 설정할 수 있다.
이미 설명한 바와 같이, 더미 메모리셀 DMCi에 대한 데이터 기록 동작의 실행 타이밍은, MRAM 디바이스의 동작 중(예를 들면, 각 데이터 기록 사이클)이나, 칩 제조 후의 동작 테스트 시 또는 MRAM 디바이스의 전원 투입 후의 초기화 사이클에서 설치된 테스트 모드로 할 수 있다.
또한, 도 65에 도시된 바와 같이, 저항 소자(210)를, 조정 가능한 제어 전압 Vm의 입력을 게이트에서 수신하는 MOS 트랜지스터(215)에 의해 구성할 수도 있다. 이와 같이 구성하면, MOS 트랜지스터(215)의 저항치는, 제어 전압 Vm의 값에 따라 조정할 수 있다. 따라서, 제조 시의 변동을 반영하여, MRAM 디바이스의 데이터 판독시의 동작 마진을 최대한 확보할 수 있도록 조정을 실행할 수 있다.
또한, 실시예4 및 그 변형예를, 도 14 및 도 15에 도시한, 다이오드를 액세스 소자로서 이용한 MTJ 메모리셀의 구성에 대해 적용하는 것도 가능하다.
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만, 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것에 불과하며 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 물론이다.
상기 설명한 바와 같이, 본 발명에 따른 박막 자성체 기억 장치는, 각 메모리셀 중의 자기 기억부를 일정한 자화 특성을 가지도록 형성할 수 있다. 그 결과, 데이터 판독 시의 신호 마진을 확보함과 동시에, 데이터 기록시에 필요한 데이터 기록 전류를 작게 하여, 소비 전류 및 자기 노이즈를 억제할 수 있다.
또한, 본 발명의 구성에 따르면, 메모리셀과 동일한 구성을 가지는 셀 유닛에 기억된 데이터에 기초하여 판독 참조 전압을 생성할 수 있으므로, 제조 오차를 허용하여 판독 참조 전압을 적절한 레벨로 설정함으로써, 신호 마진이 큰 데이터 판독을 실행할 수 있다.
또한, 본 발명의 구성에 따르면, 자기 기억부끼리 사이의 거리를 길게 할 수 있으므로, 메모리셀 사이의 자계 간섭을 억제하여 동작 마진을 확보할 수 있다. 또, 메모리셀 사이의 행 방향 피치를 용이하게 확보하여 고집적화를 꾀할 수 있다.
또한, 본 발명의 구성에 따르면, 메모리셀의 자기 기억부와 동일한 구성을 가지는 더미 자기 기억부의 전기 저항을, 기억 데이터에 따른 메모리셀의 2종류의 전기 저항의 중간치로 설정하는 것이 가능하므로, 제조 공정의 복잡화를 초래하지 않고, 판독 참조 전압을 생성하기 위한 더미 메모리셀을 제작할 수 있다.
또한, 본 발명의 구성에 따르면, 메모리셀의 자기 기억부와 동일한 구성을 가지고, 또한 동일하게 자화되는 더미 자기 기억부를 이용한 더미 메모리셀에 의해, 판독 참조 전압을 생성할 수 있다. 따라서, 제조 공정의 복잡화를 초래하지 않고 더미 메모리셀을 제작할 수 있다. 또한, 각 메모리셀 중의 터널 배리어(제2 절연막)에 인가되는 전압을 저감할 수 있으므로, 선택되는 빈도가 높은 더미 메모리셀의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스(1)의 전체 구성을 도시한 개략 블록도.
도 2는 도 1에 도시된 메모리 어레이의 구성을 도시한 개념도.
도 3은 도 2에 도시된 터널 자기 저항 소자를 도시한 단면도.
도 4는 도 3에 도시된 자유 자기층에서의 자화 방향을 도시한 개념도.
도 5는 자화 용이축 영역에서의 자화 특성을 도시한 개념도.
도 6은 자화 곤란축 영역에서의 자화 특성을 도시한 개념도.
도 7은 실시예 1에 따른 터널 자기 저항 소자의 제1 구성예를 도시한 개념도.
도 8은 도 7에 도시한 터널 자기 저항 소자의 단면도.
도 9는 실시예 1에 따른 터널 자기 저항 소자의 제2 배치예를 도시한 개념도.
도 10은 실시예 1에 따른 터널 자기 저항 소자의 제3 배치에를 도시한 개념도.
도 11은 실시예 1의 변형예 1에 따른 터널 자기 저항 소자의 배치를 도시한 개념도.
도 12는 실시예 1의 변형예 2에 따른 터널 자기 저항 소자의 배치를 도시한 개념도.
도 13은 실시예 1의 변형예 3에 따른 터널 자기 저항 소자의 배치를 도시한 개념도.
도 14는 다이오드를 액세스 소자로서 이용한 MTJ 메모리셀의 제1 구성예를 도시한 회로도.
도 15는 다이오드를 액세스 소자로서 이용한 MTJ 메모리셀의 제2 구성예를 도시한 회로도.
도 16은 반도체 기판 상에서의 MTJ 메모리셀의 제1 구성예를 도시한 구조도.
도 17은 반도체 기판 상에서의 MTJ 메모리셀의 제2 구성예를 도시한 구조도.
도 18은 반도체 기판 상에서의 MTJ 메모리셀의 제3 구성예를 도시한 구조도.
도 19는 실시예 2에 따른 MTJ 메모리셀의 제1 배치예를 도시한 개념도.
도 20은 실시예 2에 따른 MTJ 메모리셀의 제2 배치예를 도시한 개념도.
도 21은 실시예 2에 따른 MTJ 메모리셀의 제3 배치예를 도시한 개념도.
도 22는 실시예 2에 따른 MTJ 메모리셀의 제4 배치예를 도시한 개념도.
도 23은 실시예 2에 따른 MTJ 메모리셀의 제5 배치예를 도시한 개념도.
도 24는 실시예 2의 변형예 1에 따른 MTJ 메모리셀의 제1 배치예를 도시한 개념도.
도 25는 실시예 2의 변형예 1에 따른 MTJ 메모리셀의 제2 배치예를 도시한 개념도.
도 26은 실시예 2의 변형예 1에 따른 MTJ 메모리셀의 제3 배치예를 도시한 개념도.
도 27은 실시예 2의 변형예 2에 따른 MTJ 메모리셀의 제1 배치예를 도시한 개념도.
도 28는 실시예 2의 변형예 2에 따른 MTJ 메모리셀의 제2 배치예를 도시한 개념도.
도 29는 실시예 2의 변형예 2에 따른 MTJ 메모리셀의 제3 배치예를 도시한 개념도.
도 30은 실시예 2의 변형예 2에 따른 MTJ 메모리셀의 제4 배치예를 도시한 개념도.
도 31은 실시예 2의 변형예 2에 따른 MTJ 메모리셀의 제5 배치예를 도시한 개념도.
도 32는 실시예 2의 변형예 3에 따른 MTJ 메모리셀의 제1 배치예를 도시한 개념도.
도 33은 실시예 2의 변형예 3에 따른 MTJ 메모리셀의 제2 배치예를 도시한 개념도.
도 34는 실시예 2의 변형예 3에 따른 MTJ 메모리셀의 제3 배치예를 도시한 개념도.
도 35는 본 발명의 박막 자성체 기억 장치에서의 폴드형 비트선 구성에 기초하여 데이터 판독을 설명하는 개념도.
도 36은 실시예 3에 따른 더미 메모리셀의 제1 구성예를 도시한 회로도.
도 37은 실시예 3에 따른 더미 메모리셀의 제2 구성예를 도시한 회로도.
도 38은 실시예3의 변형예 1에 따른 메모리 어레이 및 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 39는 도 38에 도시된 병렬 더미 셀에 대한 데이터 기록을 설명하는 개념도.
도 40은 실시예 3의 변형예 2에 따른 메모리 어레이 및 그 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 41은 실시예 3의 변형예 3에 따른 메모리 어레이 및 그 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 42는 도 41에 도시된 직렬 더미 셀에 대한 데이터 기록을 설명하는 개념도.
도 43은 실시예 3의 변형예 4에 따른 메모리 어레이 및 그 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 44는 실시예 3의 변형예 5에 따른 메모리 어레이 및 그 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 45는 도 44에 도시된 병렬 더미 셀에 대한 데이터 기록을 설명하는 개념도.
도 46은 실시예 3의 변형예 6에 따른 메모리 어레이 및 그 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 47은 도 46에 도시된 직렬 더미 셀에 대한 데이터 기록을 설명한 개념도.
도 48은 실시예 3의 변형예 7에 따른 메모리 어레이 및 그 주변 회로의 데이터 판독에 관한 부분의 구성을 도시한 블록도.
도 49는 도 48에 도시된 병렬 더미 셀에 대한 데이터 기록을 설명하는 개념도.
도 50a 및 50b는 실시예 4에 따른 더미 메모리셀의 제1 구성예를 설명하는 개념도.
도 51은 실시예 4에 따른 제2 구성예의 더미 메모리셀의 구성을 도시한 구조도.
도 52는 실시예 4에 따른 더미 메모리셀의 제3 구성예를 도시한 개념도.
도 53은 도 52에 도시된 터널 자기 저항 소자의 구성을 도시한 개념도.
도 54는 실시예 4에 따른 더미 메모리셀의 제4 구성예를 도시한 개념도.
도 55는 실시예 4의 변형예 1에 따른 더미 메모리셀의 구성을 도시한 개략도.
도 56은 도 55에 도시된 더미 메모리셀의 등가 회로를 도시한 회로도.
도 57은 실시예 4의 변형예 2에 따른 더미 메모리셀의 구성을 도시한 개략도.
도 58은 실시예 4의 변형예 2에 따른 더미 메모리셀의 동작을 설명하는 타이밍 차트.
도 59는 실시예 4의 변형예 3에 따른 더미 메모리셀의 구성을 도시한 개념도.
도 60은 실시예 4의 변형예 3에 따른 더미 메모리셀의 동작을 설명하는 타이밍 차트.
도 61은 실시예 4의 변형예 4에 따른 더미 메모리셀의 구성을 도시한 개념도.
도 62는 도 61에 도시한 터널 자기 저항 소자에 대한 데이터 기록을 설명하는 개념도.
도 63은 실시예 4의 변형예 5에 따른 더미 메모리셀의 구성을 설명하는 개념도.
도 64는 도 63에 도시한 더미 메모리셀에 대한 데이터 기록을 설명하는 개념도.
도 65는 도 63에 도시한 저항 소자의 다른 구성예를 도시한 도.
도 66은 자기 터널 접합을 가지는 메모리셀의 구성을 도시한 개략도.
도 67은 MTJ 메모리셀로부터의 데이터 판독 동작을 설명하는 개념도.
도 68은 MTJ 메모리셀에 대한 데이터 기록 동작을 설명하는 개념도.
도 69는 데이터 기록시 데이터 기록 전류 방향과 자계 방향과의 관계를 설명하는 개념도.
<도면의 주요 부분에 대한 간단한 설명>
1 : MRAM 디바이스
5 : 컨트롤 회로
10 : 메모리셀
20 : 행 디코더
25 : 열 디코더
30 : 워드선 드라이버
40 : 워드선 전류 제어 회로
50 : 판독/기록 제어 회로
60 : 판독/기록 제어 회로

Claims (3)

  1. 박막 자성체 기억 장치에 있어서,
    각각 기록된 기억 데이터의 레벨에 따라 복수의 전기 저항치 중 하나를 갖는 복수의 메모리셀과,
    판독 참조 전압을 생성하기 위한 더미 메모리셀과,
    데이터 판독시에 상기 복수의 메모리셀 중 선택된 하나와 접속되는 제1 데이터선과,
    상기 더미 메모리셀과 접속되는 제2 데이터선과,
    상기 제1 및 제2 데이터선의 전압차를 검지하기 위한 데이터 판독 회로를 포함하고,
    상기 더미 메모리셀은 각각 상기 메모리셀과 동일한 구성을 갖는 복수의 셀 유닛을 포함하며, 상기 복수의 셀 유닛 각각은 상기 복수의 셀 유닛 중 적어도 하나씩이 상기 복수의 전기 저항치를 각각 갖도록 상기 복수의 메모리셀과 동일한 상기 기억 데이터가 기록되는 것을 특징으로 하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치에 있어서,
    기억 데이터를 보유하기 위한 복수의 메모리셀 - 상기 메모리셀 각각은 데이터 판독시에 선택적으로 온(ON)하는 액세스 게이트와, 상기 액세스 게이트와 직렬로 접속되어, 상기 기억 데이터에 따라 제1 전기 저항 및 상기 제1 전기 저항보다 큰 제2 전기 저항 중의 한쪽을 갖는 자기 기억부를 포함함 - 과,
    데이터 판독시에 상기 복수의 메모리셀 중 데이터 판독 대상으로 선택된 선택 메모리셀의 턴온된 액세스 게이트를 통해, 상기 선택 메모리셀의 자기 기억부와 전기적으로 결합되는 데이터선과,
    데이터 판독시에 상기 데이터선의 전압과 비교하기 위한 판독 참조 전압을 전달하는 참조 데이터선과,
    각각 상기 복수의 메모리셀의 일정 구분마다 배치되고, 상기 판독 참조 전압을 생성하기 위한 복수의 더미 메모리셀을 포함하고,
    상기 자기 기억부는 고정된 자화 방향을 갖는 제1 자기층과, 기록되는 상기 기억 데이터에 따라 상기 제1 자기층에 대해 동일 방향 및 반대 방향 중의 어느 하나로 자화되는 제2 자기층과, 상기 제1 및 제2 자기층 사이에 형성되는 제1 절연층을 포함하며,
    상기 더미 메모리셀은 데이터 판독시에 선택적으로 턴온하는 더미 액세스 게이트와, 상기 더미 액세스 게이트의 턴온에 응답하여 상기 참조 데이터선과 전기적으로 결합되는 복수의 더미 자기 기억부를 포함하고,
    상기 더미 자기 기억부 각각은 고정 방향으로 자화되는 제3 자기층과, 상기 제3 자기층과 동일 방향 및 반대 방향 중의 어느 하나로 자화되는 제4 자기층과, 상기 제3 및 제4 자기층 사이에 형성되는 제2 절연막을 포함하며,
    상기 더미 자기 기억부 각각은 상기 복수의 더미 자기 기억부 중 다른 적어도 하나와 직렬로 접속되며,
    상기 턴온된 더미 액세스 게이트 및 상기 복수의 더미 자기 기억부에 의해 상기 더미 메모리셀의 전기 저항치는 상기 제1 전기 저항보다 크고, 또한 상기 제2 전기 저항보다도 작은 것을 특징으로 하는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치에 있어서,
    각각 인가 자계에 따라 기록된 기억 데이터를 보유하기 위한 복수의 자기 메모리셀과,
    데이터 판독시에 판독 참조 전압을 발생하기 위한 더미 메모리셀과,
    데이터 판독시에 상기 복수의 자기 메모리셀 중 선택된 자기 메모리셀과 전기적으로 결합된 상태에서 데이터 판독 전류가 공급되는 제1 데이터선과,
    데이터 판독시에 상기 더미 메모리셀과 전기적으로 결합된 상태에서 상기 제1 데이터선과 동일한 데이터 판독 전류가 공급되는 제2 데이터선과,
    상기 제1 및 제2 데이터선의 전압에 기초하여 판독 데이터를 생성하는 데이터 판독 회로와,
    상기 제1 데이터선에 대해 직렬로, 제1 및 제2 전기 저항치의 차분보다도 작은 제3 전기 저항을 부가하기 위한 저항 부가 회로를 포함하고,
    상기 자기 메모리셀 및 상기 더미 메모리셀 각각은,
    상기 기억 데이터의 레벨에 따라 상기 제1 전기 저항치 및 상기 제1 저항치보다도 큰 제2 전기 저항치 중의 어느 하나를 갖는 자기 기억부와,
    상기 자기 기억부와 직렬로 접속되어, 선택적으로 턴온하는 액세스 게이트를 포함하며,
    상기 더미 메모리셀에 포함되는 자기 기억부는 상기 제2 전기 저항치에 대응하는 레벨의 데이터를 기억하는 것을 특징으로 하는 박막 자성체 기억 장치.
KR10-2002-0020210A 2001-04-26 2002-04-13 안정된 데이터 판독 및 기록이 실행 가능한 박막 자성체기억 장치 KR100514958B1 (ko)

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Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP4570313B2 (ja) * 2001-10-25 2010-10-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2003151262A (ja) * 2001-11-15 2003-05-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP4262954B2 (ja) * 2001-12-26 2009-05-13 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7020008B2 (en) * 2001-12-26 2006-03-28 Renesas Technology Corp. Thin film magnetic memory device writing data with bidirectional current
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP3808802B2 (ja) * 2002-06-20 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
KR100496858B1 (ko) * 2002-08-02 2005-06-22 삼성전자주식회사 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리
US6760268B2 (en) * 2002-11-26 2004-07-06 Freescale Semiconductor, Inc. Method and apparatus for establishing a reference voltage in a memory
JP2004241013A (ja) * 2003-02-03 2004-08-26 Renesas Technology Corp 半導体記憶装置
JP4405162B2 (ja) * 2003-02-14 2010-01-27 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4170108B2 (ja) * 2003-02-20 2008-10-22 株式会社ルネサステクノロジ 磁気記憶装置
JP2004363527A (ja) * 2003-04-11 2004-12-24 Toshiba Corp 磁気記憶装置、データ複写装置、データ複写システム、データ複写プログラム、及びデータ複写方法
US6947313B2 (en) * 2003-08-27 2005-09-20 Hewlett-Packard Development Company, L.P. Method and apparatus of coupling conductors in magnetic memory
KR100528341B1 (ko) 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
FR2871921A1 (fr) * 2004-06-16 2005-12-23 St Microelectronics Sa Architecture de memoire a lignes d'ecriture segmentees
US7136298B2 (en) * 2004-06-30 2006-11-14 Stmicroelectronics, Inc. Magnetic random access memory array with global write lines
US7079415B2 (en) * 2004-06-30 2006-07-18 Stmicroelectronics, Inc. Magnetic random access memory element
US7106621B2 (en) * 2004-06-30 2006-09-12 Stmicroelectronics, Inc. Random access memory array with parity bit structure
US7301800B2 (en) * 2004-06-30 2007-11-27 Stmicroelectronics, Inc. Multi-bit magnetic random access memory element
US7777607B2 (en) * 2004-10-12 2010-08-17 Allegro Microsystems, Inc. Resistor having a predetermined temperature coefficient
US8179711B2 (en) * 2004-10-26 2012-05-15 Samsung Electronics Co., Ltd. Semiconductor memory device with stacked memory cell and method of manufacturing the stacked memory cell
US7606409B2 (en) * 2004-11-19 2009-10-20 Hitachi High-Technologies Corporation Data processing equipment, inspection assistance system, and data processing method
JP2006210396A (ja) * 2005-01-25 2006-08-10 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2006344258A (ja) * 2005-06-07 2006-12-21 Toshiba Corp 磁気ランダムアクセスメモリ
US7692956B2 (en) 2005-10-03 2010-04-06 Nec Corporation Magnetic random access memory
JP4883982B2 (ja) * 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
US7321507B2 (en) * 2005-11-21 2008-01-22 Magic Technologies, Inc. Reference cell scheme for MRAM
US7187577B1 (en) * 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
US7313043B2 (en) * 2005-11-29 2007-12-25 Altis Semiconductor Snc Magnetic Memory Array
JP4157571B2 (ja) 2006-05-24 2008-10-01 株式会社東芝 スピン注入磁気ランダムアクセスメモリ
US7486550B2 (en) * 2006-06-06 2009-02-03 Micron Technology, Inc. Semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell
US20080002773A1 (en) * 2006-06-26 2008-01-03 Texas Instruments Incorporated Video decoded picture buffer
US7795862B2 (en) * 2007-10-22 2010-09-14 Allegro Microsystems, Inc. Matching of GMR sensors in a bridge
US7706176B2 (en) * 2008-01-07 2010-04-27 Qimonda Ag Integrated circuit, cell arrangement, method for manufacturing an integrated circuit and for reading a memory cell status, memory module
JP5044432B2 (ja) * 2008-02-07 2012-10-10 株式会社東芝 抵抗変化メモリ
JP2009200123A (ja) * 2008-02-19 2009-09-03 Nec Corp 磁気ランダムアクセスメモリ
JP2009199695A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 抵抗変化メモリ装置
JP2009224477A (ja) * 2008-03-14 2009-10-01 Fujitsu Ltd 半導体記憶装置及びその製造方法
US7813166B2 (en) * 2008-06-30 2010-10-12 Qualcomm Incorporated Controlled value reference signal of resistance based memory circuit
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
KR101563527B1 (ko) 2008-09-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7936580B2 (en) 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
WO2010047328A1 (ja) * 2008-10-23 2010-04-29 日本電気株式会社 半導体記憶装置
US7936583B2 (en) * 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7876599B2 (en) * 2008-10-31 2011-01-25 Seagate Technology Llc Spatial correlation of reference cells in resistive memory array
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US7800941B2 (en) * 2008-11-18 2010-09-21 Seagate Technology Llc Magnetic memory with magnetic tunnel junction cell sets
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US8203869B2 (en) 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
US9368716B2 (en) * 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
KR20100104624A (ko) * 2009-03-18 2010-09-29 삼성전자주식회사 반도체 메모리 소자
JP2010232475A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 磁気記憶装置およびその製造方法
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8158964B2 (en) * 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
US8488357B2 (en) 2010-10-22 2013-07-16 Magic Technologies, Inc. Reference cell architectures for small memory array block activation
US8730719B1 (en) 2010-12-03 2014-05-20 Iii Holdings 1, Llc MRAM with metal gate write conductors
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
JP5703041B2 (ja) * 2011-01-27 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
US10606973B2 (en) * 2011-02-08 2020-03-31 Iii Holdings 1, Llc Memory cell layout for low current field-induced MRAM
JP5736224B2 (ja) * 2011-04-12 2015-06-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2012253129A (ja) * 2011-06-01 2012-12-20 Fujitsu Ltd 磁気記憶装置及び磁気記憶装置の製造方法
US8837346B2 (en) 2011-06-01 2014-09-16 General Electric Company Repeater pass-through messaging
US8988923B2 (en) * 2012-09-11 2015-03-24 The Regents Of The University Of California Nonvolatile magneto-electric random access memory circuit with burst writing and back-to-back reads
KR20140035013A (ko) * 2012-09-12 2014-03-21 삼성전자주식회사 자기장 생성부 및 이것을 포함하는 반도체 테스트 장치
US9082509B2 (en) * 2012-12-19 2015-07-14 Intel Corporation Method and apparatus for reading variable resistance memory elements
US9697894B2 (en) * 2013-03-25 2017-07-04 Agency For Science, Technology And Research Methods and circuit arrangements for determining resistances
JP5911106B2 (ja) * 2013-05-21 2016-04-27 日本電気株式会社 磁気ランダムアクセスメモリ
KR102082328B1 (ko) * 2013-07-03 2020-02-27 삼성전자주식회사 수직 자기터널접합을 구비하는 자기 기억 소자
US9111625B2 (en) * 2013-08-09 2015-08-18 Samsung Electronics Co., Ltd. Adaptive dual voltage write driver with dummy resistive path tracking
KR20150064950A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102168652B1 (ko) * 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
US9275714B1 (en) 2014-09-26 2016-03-01 Qualcomm Incorporated Read operation of MRAM using a dummy word line
US9281041B1 (en) * 2014-12-16 2016-03-08 Honeywell International Inc. Delay-based read system for a magnetoresistive random access memory (MRAM) bit
US10103317B2 (en) 2015-01-05 2018-10-16 Inston, Inc. Systems and methods for implementing efficient magnetoelectric junctions
US10217798B2 (en) 2015-01-13 2019-02-26 Inston, Inc. Systems and methods for implementing select devices constructed from 2D materials
US9978931B2 (en) 2015-02-13 2018-05-22 Inston Inc. Systems and methods for implementing robust magnetoelectric junctions
US9653137B2 (en) * 2015-04-10 2017-05-16 Globalfoundries Singapore Pte. Ltd. STT-MRAM bitcell for embedded flash applications
JP6462902B2 (ja) 2015-06-10 2019-01-30 東芝メモリ株式会社 抵抗変化メモリ
CN109690675B (zh) 2016-06-28 2022-11-04 赢世通股份有限公司 一种可应用于磁电隧道结的新型字线脉冲写入方法
US20170372761A1 (en) * 2016-06-28 2017-12-28 Inston Inc. Systems for Source Line Sensing of Magnetoelectric Junctions
WO2018148327A1 (en) 2017-02-08 2018-08-16 Crocus Technology Inc. Mram reference cell with shape anisotropy to establish a well-defined magnetization orientation
US10861527B2 (en) 2017-06-27 2020-12-08 Inston, Inc. Systems and methods for optimizing magnetic torque and pulse shaping for reducing write error rate in magnetoelectric random access memory
US10460786B2 (en) 2017-06-27 2019-10-29 Inston, Inc. Systems and methods for reducing write error rate in magnetoelectric random access memory through pulse sharpening and reverse pulse schemes
US20190296220A1 (en) * 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
JP7005452B2 (ja) * 2018-07-30 2022-01-21 株式会社東芝 磁気記憶装置
JP2021150497A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置
US11187764B2 (en) 2020-03-20 2021-11-30 Allegro Microsystems, Llc Layout of magnetoresistance element
CN111754934A (zh) 2020-06-22 2020-10-09 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device
US11682433B2 (en) * 2021-08-30 2023-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple stack high voltage circuit for memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024995A (ko) * 1996-09-26 1998-07-06 니시무로 타이조 반도체기억장치

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420819A (en) * 1992-09-24 1995-05-30 Nonvolatile Electronics, Incorporated Method for sensing data in a magnetoresistive memory using large fractions of memory cell films for data storage
US6539805B2 (en) * 1994-07-19 2003-04-01 Vesuvius Crucible Company Liquid metal flow condition detection
US5587943A (en) * 1995-02-13 1996-12-24 Integrated Microtransducer Electronics Corporation Nonvolatile magnetoresistive memory with fully closed flux operation
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
TW411471B (en) 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
US6169688B1 (en) * 1998-03-23 2001-01-02 Kabushiki Kaisha Toshiba Magnetic storage device using unipole currents for selecting memory cells
DE69923386T2 (de) * 1998-05-13 2005-12-22 Sony Corp. Bauelement mit magnetischem Material und Adressierverfahren dafür
EP0959475A3 (en) * 1998-05-18 2000-11-08 Canon Kabushiki Kaisha Magnetic thin film memory and recording and reproducing method and apparatus using such a memory
US6081445A (en) 1998-07-27 2000-06-27 Motorola, Inc. Method to write/read MRAM arrays
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
US6005800A (en) * 1998-11-23 1999-12-21 International Business Machines Corporation Magnetic memory array with paired asymmetric memory cells for improved write margin
US6215695B1 (en) * 1998-12-08 2001-04-10 Canon Kabushiki Kaisha Magnetoresistance element and magnetic memory device employing the same
US6436526B1 (en) * 1999-06-17 2002-08-20 Matsushita Electric Industrial Co., Ltd. Magneto-resistance effect element, magneto-resistance effect memory cell, MRAM and method for performing information write to or read from the magneto-resistance effect memory cell
US6166948A (en) * 1999-09-03 2000-12-26 International Business Machines Corporation Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers
EP1143537A1 (en) * 1999-09-27 2001-10-10 Matsushita Electric Industrial Co., Ltd. Magnetoresistance effect memory device and method for producing the same
JP3891540B2 (ja) * 1999-10-25 2007-03-14 キヤノン株式会社 磁気抵抗効果メモリ、磁気抵抗効果メモリに記録される情報の記録再生方法、およびｍｒａｍ
JP2001196661A (ja) * 1999-10-27 2001-07-19 Sony Corp 磁化制御方法、情報記憶方法、磁気機能素子および情報記憶素子
EP1107329B1 (en) * 1999-12-10 2011-07-06 Sharp Kabushiki Kaisha Magnetic tunnel junction device, magnetic memory adopting the same, magnetic memory cell and access method of the same
JP3854767B2 (ja) * 1999-12-13 2006-12-06 ローム株式会社 強磁性トンネル接合素子を用いた装置、およびその製造方法
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP3325868B2 (ja) * 2000-01-18 2002-09-17 ティーディーケイ株式会社 トンネル磁気抵抗効果素子の製造方法、薄膜磁気ヘッドの製造方法およびメモリ素子の製造方法
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
JP3593652B2 (ja) * 2000-03-03 2004-11-24 富士通株式会社 磁気ランダムアクセスメモリ装置
DE10113853B4 (de) 2000-03-23 2009-08-06 Sharp K.K. Magnetspeicherelement und Magnetspeicher
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
DE10036140C1 (de) * 2000-07-25 2001-12-20 Infineon Technologies Ag Verfahren und Anordnung zum zerstörungsfreien Auslesen von Speicherzellen eines MRAM-Speichers
US6317375B1 (en) * 2000-08-31 2001-11-13 Hewlett-Packard Company Method and apparatus for reading memory cells of a resistive cross point array
JP2002170377A (ja) * 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4656720B2 (ja) * 2000-09-25 2011-03-23 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4726292B2 (ja) * 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3920565B2 (ja) * 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
US6721203B1 (en) * 2001-02-23 2004-04-13 Western Digital (Fremont), Inc. Designs of reference cells for magnetic tunnel junction (MTJ) MRAM
JP4712204B2 (ja) * 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
JP4405103B2 (ja) 2001-04-20 2010-01-27 株式会社東芝 半導体記憶装置
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6542407B1 (en) * 2002-01-18 2003-04-01 Sandisk Corporation Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells
US6912160B2 (en) * 2003-03-11 2005-06-28 Fujitsu Limited Nonvolatile semiconductor memory device
US7180123B2 (en) * 2003-07-21 2007-02-20 Macronix International Co., Ltd. Method for programming programmable eraseless memory
US7564716B2 (en) * 2006-11-16 2009-07-21 Freescale Semiconductor, Inc. Memory device with retained indicator of read reference level
US7606070B2 (en) * 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024995A (ko) * 1996-09-26 1998-07-06 니시무로 타이조 반도체기억장치

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