TW536700B - Thin film magnetic memory device - Google Patents

Description

536700 五、發明說明（1) 【發明之領域】 本發明係關於薄膜磁性體記憶裝置，尤其係關於一種隨 機存取記憶體（RAM : Random Access Memory)，其具備 含有磁通道結（MTJ .Magnetic Tunneling Junction)的 記憶單元（m e m o r y c e 1 1 )。 【背景技術之說明】 在消耗電力低，而可記憶不揮發性資料的記憶裝置當 中，MRAM (Magnetic Random Access Memory )相當受矚 目。MRAM裝置是用形成在半導體積體電路上的多個薄膜磁 性體，進行不揮發性資料記憶，可對各個薄膜磁性體分別 進行隨機存取的記憶裝置。 尤其’近年來已經發表利用磁通道結（Μ T J : M a g n e t i c Tunneling Junction)的薄膜磁性體，藉以使MRAM裝置的 性能獲得飛躍性的進步之技術。關於具備含有磁通道結的 記憶單元的MRAM裝置，在n A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers， TA7.2， Feb· 2000.以及 ’’Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA 7 · 3， F eb · 2 0 0 0 .等技術文件内皆已開示。 圖6 6為顯不具有磁通道結合部的記憶早元（以下僅簡稱 「Μ T J記憶單元」）的構造概略圖。 參照圖6 6，MT J記憶單元具備：依照記憶資料的資料位

\\312\2d-code\91-04\90132550.ptd 第 5 頁 536700 五、發明說明（2) 準而改變阻抗值的通道磁性阻抗元件TMR、存取 麟， ATR。存取電晶體ATR為場效電晶體所形成，被处八阳/ 磁性阻抗元件TMR和接地電壓Vss之間。 口口在通逼 對於MTJ記憶單元，酉己置有：指示資料寫入 WWL、次指不讀出資料的讀出字線Rn、以及在讀出、資: 寫入貢料時依照記憶資料的資料位準而傳俨妒=σ 料線即位元線BL。 咬电孔L唬的貢 圖圖67為說明從MTJ記憶單元將資料讀出的動作的概念 蒼照圖67，通道磁性阻抗元件TMR具備·· 佘成语沾β / 疋万向的 和 固定磁場的磁性體層（以下僅稱為「固定磁層」） 有自由磁場的磁性體層（以下僅稱為「自由磁声 固定磁層F上和自由磁層VL之間，配置有以絕心膜所开^ ::ί 3層Τβ。4自由磁層VL，依照記憶資料的位準， :揮無的寫入和固定磁層FL同樣方向的磁 層FL不同方向的磁場。 茶才固疋磁 ^^^"，存取電晶體川依照讀出字線飢的活性 、酋磁:生阻r _ 011 ) °以此，電流流經：位元線BL〜通 ^ 抗凡件TMR〜存取電晶體ATR〜接地電壓vss，從去 圖不的控制電路供應固定的電流做為檢測電流I s。 L C兹丨生阻抗元件τ μ r的阻抗值，依照固定磁層f ^和自 由磁層VL之間的磁場方向的相對關係而變化。& 古， S磁Γ雨L :磁場方向和寫入自由磁層VL的磁場方向：同 ' "μ者的磁場方向相同的狀況相比較，通道磁性阻

\\312\2d-code\91-04\90132550.Dtri 第6頁 mmi 536700 五、發明說明（3) 抗元件TMR的阻抗值比較小。以下 …、 ' 將對應於「1 在本專利說明書中， 、1」和 〇」的通道磁性阳y - μ 分別以Rh和R 1本- ηι 阻抗兀件的電阻抗值， η和K1表不，而且，Rh>Ri。 如此’通道磁性阻抗元件TMR依昭 改變其雷阳p …、攸外°卩知加的磁場而 具有的電卩且浐估^ 通迢磁性阻抗元件TMR所 包阻抗值的變化特性， 以檢測®了 旳貝仃貢料記憶。 你成1電流I S而在通道磁性阻抗 化，依昭02 « 夺疋件丁MR產生的電壓變 1仅照自由磁層VL所記憶的磁埸 日J电&艾 將位元線BL預杏古干η — 士厂 向而不同。以此，先 IDL f貝先充電到高電壓狀能 電流I s的話，口 | γ、目^ & dt心以後，再開始供應檢測 出mtj記情單元、視位L兀線虬的電壓位準變化，即可讀 I-早7L的記憶資料的位準。 圖68為說明對於MTJ憶單 圖。 馬入貝枓的動作的概念 茶照圖68，在寫入資料時賣 使得存取雷曰触°貝出子線RWL破不活性化， 憲日日肢ATR被轉為關閉（tern of f ) 备 、☆匕 下’用來將；4：B 6 。在此狀悲 ^將症％寫入自由磁層几的資料寫入 入寫入字綠w W T 3 电成，分別流 0, ^ 、、表WWL和位元線BL。自由磁層VL的；^兹γ ^ ^ 照寫入字線WWI 4 / & ητ ^ ^每方向，依 、^WWL和位元線BL兩者的資料寫入電 組合.而決定。 包/災的流向的 圖69為說明寫入資料時，資料寫入電流 向之間關係的概念圖。 万向和磁％方 次苓照圖69，橫輛所示磁場Hx，係表示流動於 舄電級所產生的磁場H ( BL )的方向。：^ > 縱轴所示的磁場μ ^ . 一方面’ 每Hy ’係表不動於寫入子線WWl的資料寫

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入電流所產生的磁場Η ( WWL )的 記憶於自由磁層VL的磁場方 向。 和H (WWL )相力口所得的和落在圖中=有，石兹場H (BL)外柳 領域的狀況下，才會重新寫 不生形特性線白， 万、在生形特性線的内側領域 了

的威Θ +人，人 只'^之狀况時，記憶於自由磁廣VL 的磁％方向並不會更新。 仗而，為了以將通道磁性阻抗元件TMR的記憶資料寫入 ^動作來做更新，必須要使電流流於寫入字線和位元 線BL兩者。暫時記憶於通道磁性阻抗元件TMR的磁場方 白亦即σ己丨思資料’在寫入新的資料以前，都能保接盆 揮發性。 /、寸不 在讀出資料的時候，也有檢測電流I s流於位元線BL。作 是一般而言，因為檢測電流I s都設定為比上述資料寫入電 流更小了大概1〜2位數左右，所以因檢測電流I s的影響而 導致讀出資料時MTJ記憶單元的記憶資料被錯誤寫入的可 月性彳艮小。 但是，構成各MTJ記憶單元的磁性體層的磁化特性，斜 記憶單元會造成很大的影響，尤其是，在因為磁性體的# 部效應等而使得用來記憶資料的磁化方向的變化難以顯/ 的通道磁性阻抗元件TMR中，需要施加於資料寫入的磁場 更大，隨著資料寫入電流的增加而造成消耗功率增加並每 增加磁氣干擾增強等不良影響。而且，磁化方向的變化更 難顯現的話，隨記憶資料位準而變化的電阻抗值的變化旦 也減少，所以招致資料讀出時的信號極限值低落。 里

536700 五、發明說明（5) 而且，在使用通道磁性阻抗元件的M R A Μ裝置中’因為構 造的關係很難縮小記憶單元的尺寸。尤其在資料讀出時對 於提高信號極限值非常有效的D R A M ( D y n a m i c R a n d 〇 m Access Memory)等裝置中，更難以實現一般所使用的折 返型位元線結構。 此外，在折返型構造中，構成位元線對的互補位元線的 其中一條和另外一條，分別和做為資料讀出對象的記憶單 元以及讀出參考電壓各自結合，將互補的位元線之間的電 壓差放大，藉此即可實行信號極限值較高的資料讀出。從 而，讀出參考電壓，在通道磁性阻抗元件中的設定，必須 考慮上述電阻抗值Rh、R 1。但是，對應於製造時的品質不 均，而正確設定讀出參考電壓是非常困難的事情。 【發明概要】 本發明之目的，在於提供一種薄膜磁性體記憶裝置，用 具有同樣磁化特性的通道磁性阻抗元件構成各記憶單元。 本發明之其他目的，在於提供一種薄膜磁性體記憶裝 置，能對應製造時的品質不均，在資料讀出之際確保信號 範圍。 本發明之另一目的在於，提供一種薄膜磁性體記憶裝 置，適合具有高度集體化的記憶單元配置，尤其適合具有 折返型位元線構成的記憶單元配置。 如依本發明之概要，係形成於半導體基板上的薄膜磁性 記憶裝置，具備藉以實行資料記憶的多數各記憶單元。各 記憶單元，包含：導通時用來形成資料讀出電流的途徑的

\\312\2d-code\91-04\90132550.ptd 第9頁 536700 五、發明說明（6) __ 存取元件，以及和前述存取元件成串聯結A， 料改變電阻抗的磁氣記憶部。磁性記憶部；：記憶資 於刖述半導體基板上，具有固定的磁化方 •形成 層；形成於前述半導體基板上，依照來性體 化方向的第二磁性體層，·以及形成二:場 性體層的平面方向上的—部〜己隱部’用第二磁 從而，本發明的主要優::刀所定區域而形成。 憶裝置，用具有同樣磁化牲’在於提供—種薄膜磁性體記 記憶單元。其結果，在資料2通道：性阻抗元件構成各 時，可減小資料寫入之際:出之際能確保信號範圍，同 制消耗電流以及磁氣干耰。而要的育料寫入電流，而能抑 如依照本發明之其他局面 、 置，具備：多數個記憶單元為一種薄膜磁性體記憶裝 線、第二資料線、及資料2 虛设圯憶單元、第一資料 的位準而改變電阻抗值的多電路。分別依照各記憶資料 出參考電壓的虛設記憶單2文個記憶單元以及用以產生讀 個記憶單元組，分別都具S虛设記憶單元，包含：多數 前述多數個記憶單元組當中# f述A憶單元同樣的構成， 位準（” 1" 、” 〇”）的記憶資^少分=有二個，保持有不同 數個記憶單元其中被選择的二’在資料碩出時，和前述多 前述虛設記憶單元相連接的Γ個^連接的第一資料線；和 述第一和第二資料線之間的=—貝料線；以及用以偵測前 從而，依照具有和記怜届4位差的資料讀出電路。 〜同樣構成的單元組所記憶的 第10頁 W3l2\2d-code\91-04\90132550.ptd 536700 五、發明說明（7) 資料，即可產生適當的讀出參考電壓。其結果，可容許製 造之際的品質不均，設定適當的讀出參考電壓，藉以實行 信號範圍較大的資料讀出。 如依照本發明之其他局面，為一種薄膜磁性體記憶裝 置，具備：多數個記憶單元、多條讀出字線、多條寫入字 線、及多條位元線。配置成行列狀的多數個記憶單元；分 別對應於前述多數個記憶單元的列而配置，藉以在資料讀 出之際實施列選擇的多條讀出字線；分別對應於前述多數 個記憶單元的列而配置，藉以在資料寫入之際實施列選擇 的多條寫入字線；分別對應於前述多數個記憶單元的行而 配置，分別在前述資料讀出之際以及前述資料寫入之際， 讓資料寫入電流以及資料讀出電流通過的多條位元線。而 各記憶單元，包含：依記憶資料而改變電阻抗值的磁氣記 憶部、以及在相對應的前述位元線和第一電壓之間，和前 述磁氣記憶部成串聯結合的存取電晶體。而存取電晶體， 具有：和相對應的前述讀出字線結合的閘極、用以將源極 區域和前述第一電壓結合的第一接觸墊、以及和前述第一 接觸墊於行方向相鄰配置，用以將汲極區域和前述磁氣記 憶部結合的第二接觸墊。在記憶單元列，第一以及第二接 觸墊的配置同樣反覆進行，在相鄰的前述記憶單元行之 間，前述記憶單元間分別挪移1 / 2間隔而配置，各前述寫 入字線，形成在比各前述位元線更上層。 從而，對應各讀出字線，每隔一條位元線連接一個記憶 單元，因此，不需要增加記憶單元的尺寸而能基於折返型

\\312\2d-code\91-04\90132550.ptd 第11頁 五 發明說明（8) 位元線結構而實疒、 和不挪移間隔i L 口資料讀出的記憶單 Γ術動作U”目比較，更能抑制記=之=， 如依照本發明隐陣列的高度集體化。 】方向的 置，具備：多數^其他局面，為一種薄膜磁性^ 妗 歎個記憮显；夕1球、 故Γ玍月豆冗憶裝 :、及多條位元線：、二狀::出字、線、多條寫 別對應於前述多配置成行列狀的多數個記情單#. t =知列選擇的：：以在資料讀 …的列而配置：：；別對應於前述多數 壤次μ e在月,J述育料讀出之際以及前述資料宜勺饤而 :“4寫入電流以及資料讀出電流通過入之際， ::己憶單A ’包含：依記憶資料而改變電財兀線：而 :::I I :乂 t在相對應的前述位元線和第-電壓之：磁Ί 心石' 氣圯憶部成串聯結合的存電晶體 θ ，和前 ;f'“和：ΐ應的前述讀==二二Π”， 匚域和珂述弟一電壓結合一 用以將源極 接觸墊於行方向相鄰配置，了 、以及和前述第_ 憶部結合的第二接觸墊。夂+以^ ’及極區域和前述磁氣 第二接觸墊都互相反轉配^。己憶單兀每行中的前述第二和 間，前述記憶單元間分別砂在相鄰的前述記憶單元 __、、形相比較’可使得磁氣記憶部

\\312\2d -code\91-04\90132550.ptd 寫：字線，形成在比各前述m:間隔而配置，各前述 從而，和不挪移間隔的凡線更上層。 536700 五、發明說明（9) 互相之間的距離更長，抑制記憶單元之間的磁場干擾而可 確保動作範圍。即可輕易確保記憶單元之間的列方向間隔 提昇高度集體化。 如依照本發明之其他局面，為一種薄膜磁性體記憶裝 置，具備：多數個記憶單元、多條讀出字線、多條寫入字 線及多條位元線。配置成行列狀的多數個記憶單元；分別 對應於前述多數個記憶單元的列而配置，藉以在資料讀出 之際實施列選擇的多條讀出字線；分別對應於前述多數個 記憶單元的列而配置，藉以在資料寫入之際實施列選擇的 多條寫入字線；分別對應於前述多數個記憶單元的行而配 置，分別在前述資料讀出之際以及前述資料寫入之際，讓 資料寫入電流以及資料讀出電流通過的多條位元線。而各 記憶單元，包含：依記憶資料而改變電阻抗值的磁氣記憶 部、以及在相對應的前述位元線和第一電壓之間，和前述 磁氣記憶部成串聯結合的存取電晶體。而存取電晶體’具 有：和相對應的前述讀出字線結合的閘極、用以將源極區 域和前述第一電壓結合的第一接觸墊、以及和前述第一接 觸墊於行方向相鄰配置，用以將汲極區域和前述磁氣記憶 部結合的第二接觸墊。各前述記憶單元每列中的前述第一 和第二接觸墊都同樣重複配置，在相鄰的前述記憶單元行 之間，前述第一和第二接觸墊互相反轉配置，各前述寫入 字線，形成在比各前述位元線更上層。 從而，和不挪移間隔的情形相比較，可使得磁氣記憶部 互相之間的距離更長，抑制記憶單元之間的磁場干擾而可

\\312\2d-code\91-04\90132550.ptd 第13頁 536700 五、發明說明（ίο) 確保動作範圍。即可輕易確保記憶單元之間的列方向間隔 提昇高度集體化。 如依照本發明之其他局面，為一種薄膜磁性體記憶裝 置，具備：多數個記憶單元、多條讀出字線、多條寫入字 線、及多條位元線。配置成行列狀的多數個記憶單元；分 別對應於前述多數個記憶單元的列而配置，藉以在資料讀 出之際實施列選擇的多條讀出字線；分別對應於前述多數 個記憶單元的列而配置，藉以在資料寫入之際實施列選擇 的多條寫入字線；分別對應於前述多數個記憶單元的行而 配置，分別在前述資料讀出之際以及前述資料寫入之際， 讓資料寫入電流以及資料讀出電流通過的多條位元線。而 各記憶單元，包含：依記憶資料而改變電阻抗值的磁氣記 憶部、以及在相對應的前述位元線和第一電壓之間，和前 述磁氣記憶部成串聯結合的存取電晶體。而存取電晶體， 具有：和相對應的前述讀出字線結合的閘極、用以將源極 區域和前述第一電壓結合的第一接觸墊、以及和前述第一 接觸墊於行方向相鄰配置，用以將沒極區域和前述磁氣記 憶部結合的第二接觸墊。各前述記憶單元每列中的前述第 一和第二接觸墊都同樣重複配置，在相鄰的前述記憶單元 行之間，前述第一和第二接觸墊互相反轉配置，在相鄰的 前述記憶單元行之間，前述記憶單元之間分別挪移1 / 2間 隔而配置。 從而，對應各讀出字線，每隔一條連接一個記憶單元， 故可不增加記憶單元尺寸而構成折返型位元線，藉以形成

\\312\2d-code\91-04\90132550.ptd 第14頁 536700 五、發明說明（11) 適合資料讀出的記憶單元配置。 如依照本發明之其他局面，為一種薄膜磁性體記憶裝 置，具備：多數個記憶單元、多條讀出字線、多條寫入字 線、及多條位元線。配置成行列狀的多數個記憶單元；分 別對應於前述多數個記憶單元的列而配置，藉以在資料讀 出之際實施列選擇的多條讀出字線；分別對應於前述多數 個記憶單元的列而配置，藉以在資料寫入之際實施列選擇 的多條寫入字線；分別對應於前述多數個記憶單元的行而 配置，分別在前述資料讀出之際以及前述資料寫入之際， 讓資料寫入電流以及資料讀出電流通過的多條位元線。而 各記憶單元，包含：依記憶資料而改變電阻抗值的磁氣記 憶部、以及在相對應的前述位元線和第一電壓之間’和前 述磁氣記憶部成串聯結合的存取電晶體。而存取電晶體’ 具有：和相對應的前述讀出字線結合的閘極、用以將源極 區域和前述第一電壓結合的第一接觸墊、以及和前述第一 接觸墊於列方向相鄰配置，用以將汲極區域和前述磁氣記 憶部結合的第二接觸墊。在相鄰的前述記憶單元列之間， 前述第一和第二接觸墊互相反轉配置，在相鄰的前述記憶 單元行之間，前述第一和第二接觸墊互相反轉配置，各前 述寫入字線，形成在比各前述位元線更上層。 從而，可不增加記憶單元尺寸而構成折返型位元線，藉 以形成適合資料讀出的記憶單元配置。而且，在記憶單元 之間列方向上的間隔可輕易保持，故能提高集體化。 如依照本發明之其他局面，為一種薄膜磁性體記憶裝

\\3l2\2d-code\91-04\90132550.ptd 第15頁 536700 五、發明說明（12) 置，真備：多數個記憶單元、多條讀出字線、多條寫入字 線、及多條位元線。配置成行列狀的多數個記憶單元；分 別對應於前述多數個記憶單元的列而配置，藉以在資料讀 出之際實施列選擇的多條讀出字線；分別對應於前述多數 個記憶單元的行而配置，藉以在資料寫入之際實施列選擇 的多條寫入字線；分別對應於前述多數個記憶單元的行而 配置，分別在前述資料讀出之際以及前述資料寫入之際， 讓資料寫入電流以及資料讀出電流通過的多條位元線。而 各記憶單元，包含：依記憶資料而改變電阻抗值的磁氣記 憶部、以及在相對應的前述位元線和第一電壓之間，和前 述磁氣記憶部成串聯結合的存取電晶體。而存取電晶體， 具有：和相對應的前述讀出字線結合的閘極、用以將源極 區域和前述第一電壓結合的第一接觸墊、以及和前述第一 接觸墊於行方向相鄰配置，用以將汲極區域和前述磁氣記 憶部結合的第二接觸墊。在相鄰的前述記憶單元列之間， 前述第一和第二接觸墊互相反轉配置，在相鄰的前述記憶 單元行之間，前述第一和第二接觸墊互相反轉配置，在相 鄰的前述記憶單元行之間，前述記憶單元之間各挪移1 / 4 間隔而配置，各前述寫入字線，形成在比各前述位元線更 上層。 從而，對應各讀出字線RWL，每隔一條位元線BL連接一 個記憶單元，故可不增加記憶單元尺寸而構成折返型位元 線，藉以形成適合資料讀出的記憶單元配置。 如依照本發明之其他局面，為一種薄膜磁性體記憶裝

\\312\2d-code\91-04\90132550.ptd 第16頁 536700 一. 發明說明（13) 五 具備：多數個記憶單元 、、泉、及多條位元線。配f出“夕條讀出字線、多條寫入字 別對應於前述多數個記憶翠：歹:狀的多數個記憶單元；分 出之際實施列選擇的多條誃〜列而配置，藉以在資料讀 個記憶單元的列而配置，！J予線；分別對應於前述多數 的多條寫入字線；分別對^ 土資料寫入之際實施列選擇 配置，分別在前述資料讀出；$述多數個記憶單元的行而 讓資料寫入電流以及資料讀出=以及前述資料寫入之際， 線。而各記憶單元，包含M電流（I s)通過的多條位元 磁氣記憶部、以及在相對廍二記憶資料而改變電阻抗值的 前述磁氣記憶部成位元線和第一電壓之 電日日肽，具有：和相對庫的、、'、〇 s的存取電晶體。而存取 j將源極區域和前述第一電j f讀出字線結合的閘極、用 别述弟一接觸墊於行方向相ς、、告合的第一接觸墊、以及和 述磁氣記憶部結合 7配置，用以將汲極區域 個配置單位的妾觸塾。第一接觸塾 入字線，在比各前述位元記憶單元所共有，各寫 從：：可削減存取電晶體的。 置g己憶單元。 尋墊數目，而仍同樣的配 本發明另一 & _ 局面的薄膜磁性體印柃狀罢 :持記憶資料的多數個記憶單元=置己，j備：可藉以 在育料言買出時可選擇性成為⑽的 ：”： 抗的其中之-的趟氣記憶部。而磁氣記二部或

\\312\2d-code\91-04\90132550.ptd 第17頁 536700 五、發明說明（14) 固定的磁化方向的第一磁氣層、依寫入的前述記憶資料而 磁化為和前述第一磁氣層同一方向或者相反方向其中一個 方向的第二磁氣層、以及形成於前述第一和第二磁氣層之 間的第一絕緣膜。此外該薄膜磁性體記憶裝置更具備：在 資料讀出之際，經由從前述多數個記憶單元當中被選擇為 資料讀出對象的選擇記憶單元轉開為0N的存取閘，和前述 選擇記憶單元的磁氣記憶部作電氣結合的資料線；在前述 資料讀出之際，將用來和前述資料線的電壓比較的讀出參 考電壓加以傳達的參考資料線；分別對前述多數個記憶單 元以一定的區分配置，藉以產生前述讀出參考電壓的多數 個虛設記憶單元。而各虛設記憶單元又包含：虛設磁氣記 憶部、和在前述資料讀出之際選擇性的成為0N，將前述虛 設磁氣記憶部和前述參考資料線作電氣結合的虛設存取電 晶體。虛設磁氣記憶部’又具有·在固定方向上磁化的第 三磁氣層、在和.前述第三磁氣層相交叉的方向上磁化的第 四磁氣層、以及形成於前述第三和第四磁氣層之間的第二 絕緣膜。 如此的薄膜磁性體記憶裝置，可將具有和記憶單元的磁 性記憶部同樣的構成的虛設磁氣記憶部的電阻抗，設定為 依記憶資料的記憶單元的兩種電阻抗值的中間值。從而， 不增加製造步驟的複雜化，而能製造產生讀出參考電壓的 虛設記憶單元。 本發明另一局面的薄膜磁性體記憶裝置，具備：可藉以 保持記憶資料的多數個記憶單元。而各記憶單元，包含：

\\312\2d-code\91-04\90132550.ptd 第18頁 536700 五、發明說明（15) 在資料讀出時可選擇性成為0N的存取閘、以及和前述存取 閘成串聯連接，依前述記憶資料而具有第一電阻抗或者比 前述第一電阻抗更大的第二電阻抗的其中之一的磁氣記憶 部。而磁氣記憶部，具有··具有固定的磁化方向的第一磁 氣層、依寫入的前述記憶資料而磁化為和前述第一磁氣層 同一方向或者相反方向其中一個方向的第二磁氣層、以及 形成於前述第一和第二磁氣層之間的第一絕緣膜。此外薄 膜磁性體記憶裝置更具備：在資料讀出之際，經由從前述 多數個記憶單元當中被選擇為資料讀出對象的選擇記憶單 元轉開為0N的存取閘，和前述選擇記憶單元的磁氣記憶部 作電氣結合的資料線；在前述資料讀出之際，將用來和前 述貢料線的電壓比較的讀出蒼考電壓加以傳達的爹考貪料 線；以及分別對前述多數個記憶單元以一定的區分配置， 藉以產生前述讀出參考電壓的多數個虛設記憶單元。而各 前述虛設記憶單元又包含··在前述資料讀出之際選擇性的 成為0N的虛設存取閘、和呼應前述虛設存取閘的0N，和前 述參考資料線作電氣結合的虛設磁氣記憶部。虛設磁氣記 憶部，又具有：在固定方向上磁化的第三磁氣層、在和前 述第三磁氣層相交叉的方向上磁化的第四磁氣層、以及形 成於前述第三和第四磁氣層之間的第二絕緣膜。而各虛設 磁氣記憶部，和前述多數個虛設磁氣記憶部當中至少另外 一個成串聯連接。 如此的薄膜磁性體記憶裝置，可將具有和記憶單元的磁 性記憶部同樣的構成的虛設磁氣記憶部的電阻抗，設定為

\\312\2d-code\91-04\90132550.ptd 第19頁 536700 五、發明說明（16) 依記憶資料的記憶單元的兩種電阻抗值的中間值。從而， 不增加製造步驟的複雜化，而能製造產生讀出參考電壓的 虛設記憶單元。而且，因可減低對各虛設記憶單元中的通 道阻障（第二絕緣層）所施加的電壓，故可增加倍選擇頻 率較高的虛設記憶單元的可信賴度。 本發明另一局面的薄膜磁性體記憶裝置，具備：多數個 磁氣記憶車元’可措以分別保存以施加磁場些入的記憶貢 料。此外，薄膜磁性體記憶裝置又具備：在資料讀出之 際，藉以產生讀出參考電壓的虛設記憶單元。各磁氣記憶 單元以及前述虛設記憶單元，又包含：依前述記憶資料的 位準，而具有第一電阻抗、或者比前述第一電阻抗更大的 第二電阻抗的其中之一的磁氣記憶部、以及和前述磁氣記 憶部成串聯連接，選擇性成為0N的存取閘。此外該薄膜磁 性體記憶裝置更具備：在資料讀出之際，在和前述多數個 磁氣記憶單元當中被選擇的選擇磁氣記憶單元作電氣結合 的狀態下，供應資料讀出電流的第一資料線；在前述資料 讀出之際，在和前述虛設記憶單元作電氣結合的狀態下， 供應和前述第一資料線同等的資料讀出電流的第二資料 線，基於第一和第二資料線的電壓5產生讀出資料的資料 讀出電路；對前述第一資料線，成串聯的附加比前述第一 和第二電阻抗值的差值（△ R )更小的第三電阻抗（△ R/2 )的阻抗附加電路。而包含於前述虛設記憶單元的磁氣記 憶部，記憶對應於前述第二電阻抗值的位準的資料。 如此構成的薄膜磁性體記憶裝置，因記憶單元和虛設記

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BL1〜BLm。 一重新蒼照圖1，MRAM裝置1更具備：依照位址信號ADD所 不的低位址RA解碼的結果，在記憶陣列丨〇做列選擇的列解 馬杰2 0 ’和依知、位址信號a ]) d所示的欄位址c a的解碼結 ，，在記憶陣列1 〇做行選擇的行解碼器2 5 ;和基於列解碼 器20的列選擇結果選擇使讀出字線”^或者寫入字線活 性化=字線驅動器30 ;和寫入資料時使資料寫入電流流通 寫入字線WWL的字線電流控制電路4 〇 ;以及在讀出/寫入資 料柃，为別使貧料寫入電流± j w或感測電流丨s流通的讀出 /寫入控制電路50、60。 、 參照圖3，通道磁性阻抗元件TMR，包含：反強磁性體層 101、形成在反強磁性體層1〇1上而具有一定方向的固定磁 場的固定磁氣層1 02的一部分區域、被所施加磁場磁化的 自由磁氣層103、形成於固定磁氣層1〇2和自由磁氣層1〇3 之間的絕緣體膜的通道阻障1〇4、以及接觸電極1〇5。 反強磁性體層101、固定磁氣層1〇2以及自由磁氣層 103，為FeMn、NiFe等適當的磁性材料所成。通道阻 則為ai2o3所成。 通道磁性阻抗元件TMR依需要而配置。經由作為和 配線作電氣性結合的緩衝材料的阻障金屬1〇6，而和上部 配線作電氣性結合。接觸電極1〇5和（並未圖示的）下部 配線作電氣性結合，°，上部配線相當於位元線BL，下 部配線則相當於和存取雷曰邮 、、 下 如此，在上部配線和==^合的金屬配線。 下。卩配線之間，即可將具有磁通道

536700 五、發明說明（19) 接合部的通道磁性阻抗元件TMR作電氣性結合。 圖4為通迢磁性阻抗元件當中表示自由磁氣層的磁化方 向的概念圖。圖4中舉一例表示通道磁性阻抗元件TMR設為 長方形的情形下的自由磁氣層1 0 3的平面圖。 參照圖4，長方形的自由磁氣層1 〇 3中，在長度方向（圖 4中為左右方向）形成磁化容易軸（EA :Easy Axis)，而 在橫幅方向（圖4中為上下方向）形成磁化困難軸（-: Hard AX1S)。以此，在中央附近的磁化容易軸區域ιι〇， 磁化方向可以呼應施加於磁化容易軸方向的外部， 容易的反轉。另一方面，在左右端的磁化困難， 1 1 2、1 1 4，即使在磁化容易軸方向施加外部 向也不容易反轉。 每，磁化方 圖5和圖6，分別以磁滯曲線圖說明在磁化容 。 及磁化困難軸區域的磁化特性。 轴區域以 芩照圖δ，磁化容易軸區域1 1 〇，在施加比礙化六 向的所定磁場+ Hc更大的+方向磁場時被磁化為+μ^，易1万 施加比所定磁場-He更大的-方向磁場時則磁化 。… 而，在施加-He〜+ Hc範圍内所定位準以下的磁場'、昉C、攸 ，【向不會發生變化’而能具有作為記憶單元而許磁：特 參照圖6，磁化困難軸區域1 1 2、1 1 4，不麵旦， ^ e ., ^ ^ ^ ^ ^ f工易依照磁化 合易轴方向的磁場而磁化，具有在磁化的方向 ，漸變化的特性。從％，在磁化困難軸區域，石^ 容易軸方向而將磁化方向和磁化量設定為兩數值的^化容

536700 五、發明說明（20) 易車由區域不同’具右又餐 其結果，具有如磁化容易軸2單70的特性。 磁氣層1 03的記憶單元中，在次H的特^生之區域當作自^ 料的位準的電阻抗值益法充八貝確出時’對應於記憶貢 確保。此外，在資料寫入J刀：保’而使得信號範圍很難 生消耗電流的增加=電流的:曾加。其結果，發 參照圖7，在實施例！的：增加寺問題。 中，在®定磁氣層102和堆阻抗元件的第—構成例 磁化容易軸區域的區域，^ί乍的自雨由磁氣入層m上，相當於 換句話說，具有不適人做=合區域115使用。 域，π用夾作A、i、。u 思 的特性的磁化困難軸區

^不用來作為通道磁性阻抗元件TMR 其結果，僅僅相當於通道桩人p A ]彳e再成口15刀 域所流動的電流用於f _括&口 ^ 7的磁化容易軸區 的電阻抗值的變化量；確：以對應於記憶資料位準 的信號範圍。而且，在資能確保資料讀出時 也可# /丨、& & 11在枓寫守所而要的資料寫入電流 也了減夕，而此抑制消耗電流以及磁性干捧。 ^ "J ®κ ° ^5 ^®8^^ ^ 不的通迢磁性阻抗元件TMR的製作。 參照圖8 ’在半導體基板上依照所希望的圖形來形成反 強磁性體層101和固定磁氣層102之後，形成以例如Si〇所 成的層間膜107。雖然並未圖*，其實反強磁 2 由所定的下層配線（並未圖示），而和存取雷曰姊日从φ 1 性接合。此外，和下部配線作電氣性結合的接極“虱 \\3l2\2d-code\91-04\90132550.ptd

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536700 五、發明說明（22) 憶單元。相反的，固定磁氣層丨〇2則配 之間共有。 在各記憶單元 在各自由磁氣層1 0 3，和圖7同樣的，對鹿 區域而配置通道接合區域115。而此外，可化容易車由 接觸電極配置於和通道接合區域i丨5相等的或並未圖示的 窄的區域，如此，在資料讀出時，即可忽3、☆者比其更狹 層102中的感測電流（資料讀出電流）通路〜於严定磁氣 經由如此的配置，在磁化容易軸區域性 '久®^抗部分。 的通道磁性阻抗元件TMR，可確保資料讀出日士口記憶單元中 圍，同日寺，可減少資料寫入時所需要的 ^的信號範 能抑制消耗電流以及磁氣干擾。 、馬入電流，而 〈實施例1的變形例2 > 蒼照圖1 2，實施例1的變形例2的通道磁性 多數個記憶單元，配置共通的A面積的固定對 及“磁氣層1〇3。此外，在相當於自由磁氣層：1〇2以 ,谷易軸區域之區域中，各記憶單元都分別設置通道接： 區域1 1 5。分別對應於各通道接合區域丨丨5，和實施口 變形例1同樣的，配置有並未圖示的接觸電極。、 、 對於在列方向互相鄰接的屬於同一列的記憶單元群，配 置共同的寫入字線WWL和未圖示的讀出字線RWL。同樣的， 對於在打方向互相鄰接而屬於同一行的記憶單元群，配置 共同位兀線BL。在圖1 2中，以分別對應於第一列到第三列 以及第一行到第三行的寫入字線WWL卜wwu以及位元線 B L 1〜B L 3作代表性的表示。

\\312\2d-code\91-04\90132550.ptd 第26頁 536700 五、發明說明（23) 經由如此的配置，和實施例1的變形例1同樣的，在資料 讀出時可以確保信號範圍。 此外，自由磁氣層1 0 3的形狀，因為設定為可充分確保 面積’所以自由磁氣層1 〇 3的磁化容易轴的方向’不受形 狀上的幾何學的限制。其結果，在各記憶單元中，流動於 寫入字線WWL以及位元線BL的資料寫入電流分別所產生的 資料寫入磁場的合成磁場的方向，和磁化容易轴的方向可 成為一致。固定磁氣層1 0 2的磁化方向，可事先形成為和 該合成磁場方向一致。 從而，在自由磁氣層1 0 3的磁化方向的變化，也就是記 憶資料的寫入所需要的資料寫入磁場，可以更小的資料寫 入電流而發生。其結果，使其更比實施例1的變形例1更加 抑制消耗電流和磁氣干擾。 <實施例1的變形例3 > 參照圖1 3，實施例1的變形例3的通道磁性阻抗元件中， 各記憶單元列分別分割配置自由磁氣層1 0 3的配置，和圖 1 2所示實施例1的變形例2的配置不同，換句話說，在對多 數記憶單元列共同配置的大面積的固定磁氣層1 0 2上，分 別對應於記憶單元列而配置設為帶狀的多數自由磁氣層 103 ° 在各自由磁氣層1 0 3中相當於磁化容易軸區域的區域 中，對各記憶單元設置通道接合區域11 5。分別對應於各 通道接合區域11 5，和實施例1的變形例1同樣的，配置了 未圖示的接觸電極。

\\312\2d-code\91-04\90132550.ptd 第27頁 536700 五、發明說明（24) 經由如此的配置，在各自由磁氣層丨〇 3的磁化容易軸的 方向受到幾何學上的限制，故資料寫入電流必須要和實施 例1的’史形例1具有同專位準，另一方面，可在各記憶單元 列分別電氣獨立設置自由磁氣層1 〇 3。從而，在自由磁氣 層1 03，和屬於不同的記憶單元列的記憶單元相互電氣性 結合的實施例1的變形例2的構成相比較，可以獲得更安定 的資料寫入以及資料讀出動作。 & <實施例1的變形例4 > 在κ施例1以及其變形例1〜3中，顯示了具有存取電晶體 ATR作為存取元件的記憶單元構成，而此外也可以二極體 作為存取元件而使用於適合高度集中化的記憶單元。 參知、圖1 4，用一極體的記憶單元μ c d d，具備有通道磁性 阻抗元件TMR和存取二極體DM。存取二極體⑽，以從通道 磁性阻抗元件TMR朝向字線壯的方向為順向，而結合於兩 者之間。位元線BL設在和字線WL交叉的方向上，而和通道 磁性阻抗元件T M R結合。 對於記憶單元MCDD的資料寫入，經由流通於字線WL和位 兀線BL的字貢料寫入電流而進行。資料寫入電流的方向， 和用存取電晶體的記憶單元的情形相同，是依照寫入資料 的資料位準而設定。 另一方面’在資料讀出時， 字線WL，設定為低電壓（例如 時，將位元線BL預先充電為高 狀態，存取二極體DM即可依序 對應於所選擇的記憶單元的 接地電壓V s s )狀態。此 電壓（例如電源電壓Vcc ) 順偏壓而導通，而可使得感

536700 五、發明說明（25) 測電流I s流通於通道磁性阻抗元件TMr。 另一方面，對應於非選擇狀態的記憶單元的字 疋為咼電壓狀態，故其相對應的存取二極體㈣二 叹 而維持在非導通狀悲，沒有感測電流I s流通。、向偏壓 如此一來，在用存取二極體的MT j記憶單元 ^ 行資料讀出以及資料寫入。 ’也可實 參照圖1 5，使用二極體的記憶單元MCD，和 構成同樣，具備通道磁性阻抗元件TMR和存取二 j不的 在MTJ記憶單元動中，讀出字線飢和寫;肢⑽。 置的狀態，和圖1 4所示的記憶單元亂卯的 7 么剎配 線BL，#寫入字線WWL以及讀出字線RWL配置在==位元 上，而和通道磁性阻抗元件TMR電氣性結合。又 向 存取二極體DM ’以從通道磁性阻抗元件丁到 在圖14所不的，記憶單元動〇中，在資 在字士WL和位兀線BL有資料寫入電流流通，所以 〜、 線因資料寫入電流而分別發壓 μ寻-己 下降的結果，在字線WL以；：：二7 Α發生如此的電壓 作為資料寫入對象的記_單元的一 j辽刀布使付 炼細ΠΜ ΜΡΜ钍八而； 的 σ卩刀，可能發生存取二 極體DM的ΡΝ結合而有成為⑽之虞。其姅 # >,fL Λ}ΑΊ] = ? ° 因無法預測的 UMTJ .己L早凡流通，而有造成錯 但是，圖15所示的記憶單元MCD中，在資=虞 為不必將電流流通於括山a a DWT 、枓寫入¥，因 、口貝出子、、泉RWL，所以讀出字線RWl的電

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536700 五、發明說明（26) 壓可以安定的維持在高電壓狀態（電源電壓he )，而使 得存取二極體DM能確實逆向偏壓維持在非導通狀態。從 而，和圖14所示的MTJ記憶單元耽⑽相比較，可以更安定 進行資料寫入動作。 一在貝施=1以及其變形例卜3中，即使用圖〗4以及圖〗5所 示的適合高度集中化的記憶單元’也可享受同樣的效果。 <實施例2 > 在貫施例2巾，說明使得記憶陣列高度集中的記憶單元 配置。

蒼妝圖1 6，在半導體基板丨2 〇上的p型區域1 2 2上形成存 取電晶體ATR。存取電晶體ATR具有源極、汲極區域123和 124、以及閘極125。分別對應於源極、汲極區域123和 1 24，設置源極側的接觸墊〗3〇s、和汲極側的接觸墊 130d。 源極側的接觸墊1 3 0 s和形成在第一金屬配線層M丨的源極 線SL結合。源極線SL在資料讀出時供應接地電壓Vss以形 成感測電流（資料讀出電流）的通路。在寫入字線⑺乳 上，使用形成在第二金屬配線層M 2的金屬配線。而位元線 BL則設在第三金屬配線層们上。

通道磁性阻抗元件TMR配置在設有WWL的第二金屬配線層 M2和設有位το線BL的第三金屬配線層M3之間。汲極側的接 觸墊130d，經由形成於接觸孔的金屬膜128、第一金屬配 線層Μ1、第二金屬配線層M 2、以及依需要而設的阻障金屬 1 06，而和通道磁性阻抗元件TMR作電氣性結合。

536700 五、發明說明（27) 細記憶單元，讀出字線跳以及寫入字線肌分別獨 立設置配線。讀出字線RWL為抑制存取電晶體atr的閘電麼 二設，要積極的流通電流1而’從提高集體程度的 規點看來’頃出字線RWL不需要獨立設置新的金屬配線 層，在和存取電晶體ATR的閘極125同一配線層，用聚矽声 或者矽化合物層構成形成。 曰 另一方面，寫入字線WWL和位元線叽，在資料寫入時， 因為需要流通比較大的資料寫入電流，以發生在所定值以 上的磁場，所以用金屬配線形成。 參照圖1 7，第二構成例，和圖丨6所示的第一構成例相比 較，不同之處在於，對應於源極側的接觸墊丨3 〇 s的源極、 沒極區域123直接和接地電壓Vss結合。例如，對應於'同一 s己憶單元列的存取電晶體的源極、汲極區域1 2 3互相電氣 性結合，只要對該等供應接地電壓VSS即可。 / 伴隨於此’即不需要圖1 6中的源極線SL，寫入字線WWL 和位元線BL，分別設於第一金屬配線層M丨和第二金屬配線 層M2。而讀出字線RWL和圖16同樣的，形成在和存取電晶 ItATR的閉才盈1 25同#的酉己、$層i 。 ％ Μ 參照圖1 8，在第三構成例中，和圖丨6所示的第一構成例 相比較，不同之處在於，寫入字線WWL配置在比位元線儿 更上層。例如，寫入字線WWL和位元線BL分別配置在第三 金屬配線層M3和弟 >一金屬配線層M2上。而存取電曰蝴 ATR、源極線SL以讀出字線RWL的配置，和圖1 6相同⑯故在 此不重複詳細贅述。

536700 五、發明說明（28) ^ — 如此一來，在半導體基板上的MT j記憶單元的配置，分 類為兩種，一種是位元線儿配置在比寫入字線WWL更上層 的情形（圖1 6和圖1 7 )，一種是寫入字線^[配置在比位 元線BL更上層的情形（圖1 8 )。 、參照圖1 9，實施例2的MTJ記憶單元的第一配置例當中， 以元件編號1 4 0 a所示的反覆單位，對應於一個記憶單元 MC。反覆^位1403為連續配置，而記憶單元κ成行列狀配 置。記憶單元的大小，用設計基準以8 F2表示。 f 19中，從第一列·帛一行到第二列·第二行為止的記 十思早兀MC，以及對應於該等記憶單元的讀出字線”“、讀 出字線RWL2、寫入字線驛^、寫入字線WWL2、位元線、 BL1、位元線BL2作為代表。 ，夺各記憶單元MC中，在源極側的接觸墊〗3〇s的上層配置 通逼磁性阻抗元件TMR ’並且，配置通道磁性阻抗元件信 和位元線BL的接觸塾130]3。此外，和圖16到圖18所示相同 =，通道磁性阻抗元件TMR也和汲極侧的接觸墊13〇(1結 合0 寫入字線WWL，因為不和汲極側的接觸墊i3〇d重疊，而 ΪΪ:通道磁性阻抗元件™，戶斤以配置於位元線BL的上 層或者下層皆可。 =照圖20，實施例2的MTJ記憶單元第二配置例當中，屬 妾觸墊130d，分別配置在同—側。另—方面，每一列的源 極側的接觸塾13〇M口汲極側的接觸塾13(^反轉配置。如

536700 五、發明說明（29) " 此的配置方式’也稱為「L〇w str i pe反轉配置」。從而， 在Low Stripe反轉配置中，經由在行方向相鄭的兩個記憶 ^兀’構成一個反覆單位丨4 〇 b。在整體記憶陣列丨〇中，連 縯配置反覆單位140b，記憶單元MC成行列狀配置。記憶單 元的大小，因為和圖丨9同樣故以8F2表示。 ，Μ中，從第一列·第一行到第二列·第二行為止的記 十思單元^ ’以及對應於該等記憶單元的讀出字線RWL1、 RWL2、寫入字線WWL1、WWL2、位元線BL1、位元線BL2作為 代表。 在各記憶單元MC中，通道磁性阻抗元件TMR和位元線虬 的接觸墊1 3 0 b的配置，和圖1 9相同，故不在此重複詳细 述。 、 在圖20中，也同樣的，寫入字線WWL，因為接近於通道 磁性阻抗元件T M R，所以配置於位元線B [的上層或者下層 皆可。 曰 參照圖21，實施例2的MTJ記憶單元第三配置例當中，係 相當於在圖1 9所示的實施例2的第一配置例中，於相鄰的 記憶單元行之間將反覆單位1 4 〇 a位移1 / 2間隔（半個份的 間隔）的配置。 圖2 1中，分別對應於第一列〜第四列，代表性的以讀出 字線RWU〜RWL4、寫入字線WWL1〜WWL4、分別對應於第一行 和第二行的位元線BL1、BL2來表示。 依照如此的配置，對應於所選擇的讀出字線RWL，因為 間隔一條位元線BL連接記憶單元，所以可以不必增大記憶

536700 五、發明說明（30) 尺寸而構成折返型位元線，基於 —^^ 的記憶單元配置。 可實行適合資料讀出 基於此折返型位元線構成的資 成一對位元線對，構成同一位元 $ ’每兩條位元線構 別和記憶單元成連接和非連接狀二。、的兩條互補位元線分 及BL2構成同一位元線對，位元線b例如，位元線bli以 為位元線BL1的互補線/BL1而動作。在項出資料時，係作 此外，和不將間隔位移的圖19的 道磁性阻抗元件TMR互相之間的距離 '相&比較，因為各通 記憶單元之間的磁場干擾而確保動作U較長，故可抑制 通道磁性阻抗元件TMR沿著列方向交又11 。而且、，因為將 單元的列方向間隔可以更容易確伴而己置所以在記憶 的高度集體化。 "保％可更提高記憶陣列 =過，因進行1/2間隔位移’而使得寫入字線ww“ 區域，=結合於通道磁性阻抗元件TMR的汲極側的接觸墊 I/ O d重®。從而，為了事先第三配置例，如圖丨8所示，必 須為將寫入字線WWL配置在比位元線BL更上層的構成。 參照圖22，實施例2的MTJ記憶單元第四配置例當中，係 相當於在圖2 0所示的實施例2的第二配置例中，於相鄰的 記憶單元行之間將反覆單位1 4Ob位移1 /2間隔（半個份的 間)的配置。 圖2 2中，分別對應於第一列.第一行到第二列·第二行 的記憶單元MC，以及對應於該記憶單元的讀出字線RWL1、 RWL2、寫入字線WWli、WWL2、位元線BL1、BL2來作代表性

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536700 五、發明說明（31) 表示。 其結果，和不將間隔位移的圖2 〇的 通道磁性阻抗元件TMr互相之間的距^形相比較，因為各 制記憶單元之間的磁場干擾而確保^可^以較長，故可抑 將通道磁性阻抗元件TMR沿著列方向六乾圍。而且，因為 憶單元的列方向間隔可以更容易確父叉配置，所以在記 列的高度集體化。 μ而可更提高記憶陣 不過，因進行1/2間隔位移，而 — 區域，和結合於通道磁性阻抗 I寫入子線觀的配置 薦重疊。從而，；了心二置㈣側的接觸塾 π j f兀乐四配置例，如圖丨8 須為^寫人字線WWL g己置在比位元、视更上層的構成、。 爹照圖23，實施例2的MTJ記憶單元第五配置例當中，係 相當於在隨所示的實施例2的第二配置例中，於相鄰的’ 記憶早兀行之間將反覆單位14〇b位移1/4間隔（四分之一 個份的間隔）的配置。 一圖^3中，以一部分的記憶單元…、分別對應於該記憶單 几的讀出字線RWL1〜RWL4、寫入字線WWL卜WWL3、位元線 BU〜BL4來作代表性表示。 依照如此的配置，對應於所選擇的讀出字線RWL，因為 間隔一條位元線BL連接記憶單元，所以可以不必增大記憶 尺寸而構成折返型位元線，基於此而可實行適合資料讀出 的ό己fe、單元配置。例如，位元線b 1以及b ^ 2構成同一位元 線對’位元線BL2在讀出資料時，係作為位元線BL1的互補 線/BL1而動作。而位元線BL3以及BL4構成同一位元線對，

\\312\2d-code\9l-04\90i32550.ptd 第35頁 536700 五、發明說明（32) 在讀出資料時，係作為位元線bu的互補線/bl3 <實施例2的變形例1 > 參照圖24，實施例2變形例！的第—配置 =的記憶單元之間共用一源極側‘在： 個記憶單元MC。各反覆單位—分^ 一個接觸墊份的間㉟’所以記憶單元的尺寸，和 貝施例2同樣可用“2設計。在記憶陣列1〇中，反 140c為連續性配置，而記憶單元Mc配置為行列狀。 和通道磁性阻抗元件TMR結合的汲極側的接觸墊^⑽， 配置於各§己憶單元。而且在汲極側的接觸墊丨3⑽的上層， 通道磁性阻抗元件TMR和對應於接觸墊丨3〇b的位元線虬曰連 接。從而，為實現圖24的配置，如圖18所示，必 字線WWL配置在比位元線BL更上層的構成。 ..... 附帶說明，如圖丨6到圖丨8所示，位元線乩和通道磁性阻 抗元件TMR之間的距離，比寫入字線WWL和通道磁性阻抗元 件TMR之間的距離更小，所以即使在同樣電流流動的情形 下，流通於位元線BL的資料寫入電流所產生的磁場，也合 比流通於寫入字線WWL的資料寫入電流所產生的磁場更曰 大0 —^而’為了給予通道磁性阻抗元件TMR大致相同強度的 資料寫入磁場，必須對寫入字線WWL供應比位元線虬2大 的資料寫入電流。如同上述說明，位元線叽和寫入字線 WWL ’係為縮減電阻抗值而形成於金屬配線層，若流通於

536700 五、發明說明（33) 配線上的電流密度過大’即可能因電子遷移現象 (electro migratl〇n)而發生斷線或者配線間短 對動作的可信賴度造成影響。因&，需要能抑 料而 電流所流通的配線的電流密度。 、料寫入 從而，如圖24所示的配置’可藉以使 件TMR比位元線BL距離更遠，在需i、纟、s ^ ^ I王丨且抗兀 流的寫入字線WWL的配線幅度至少 ”，、電

」以石隹保為比位开綠R τ 更寬，其斷面面積可以更大。JL处里 位凡、、泉BL 又八一、〜果，可抑制寫入车蜱 WWL的電流密度，而提昇MRAM裝置的 .子、、泉 此外，將需要流通較大資料寫入電泣 入& 〜 施例2中為寫入字線WWL)，以對電子、孟意配線（在實 卞遷矛夕現象（electro migratl〇n)的承受能力較高的材料形成，也 可信賴度的效果。例如，以銘合纟⑴合金）％成立他金 屬配線的情形，需要顧慮到電子遷移現象（eiectr〇 miration )的承受能力時’使用銅（Cu)金屬來形成即 可0 參照圖25，實施例2的變形例！的第二配置例，係相當於 在圖24所示的配置例中，於相鄰的記憶單元行之間將反覆 單位1 4 0 c位移1 / 2間隔（半個份的間隔）的配置。其他的 配置，則因和圖24相同而不在此加以詳細贅述。^ 圖2 5中，以一部分的記憶單元…、對應於該記憶單元的 讀出字線RWU〜RWL4、寫入字線WWL1〜WWU、寫入字線 WWL1、WWL2以及位元線BL、/BL作代表性表示。 依照如此的配置，對應於所選擇的讀出字線RWL，因為

\\312\2d-code\91-04\90132550.ptd 第37頁 536700 五、發明說明（34) 間條位元線BL連接記憶單元，所以可以不必增大 ，寸而構成折返型位元線’基於此而可實行以折‘二思 線構成適合資料讀出的記憶單元配置。例如，位元 广 =及BL2構成同一位元線對，位元線BU在讀出資 作為=元線BL1的互補線/BL1而動作。 寸係 芩照圖26，實施例2的變形例}的第三配置例當 …圖2 4所示的實施例2的配置例中，於係相 覆單位14。—間隔(四分之1;:: 交；：Γ舰和讀出字線RWL，和圖23中的構成相同，為 在圖26中’以一部分的讀出字 紐HWU、位元線BL1〜BU和對 ;:寫入字線 元來作代表性表示。 /寻乜唬線的記憶單 依照如此的配置，和圖25的配置同樣的 =尺寸而構成折返型位元線，基於=可；;K增大 :出：：憶單元配置。例如’位元線bu以㈣=料 互補線/BL1而動作。而同樣的，^作為h線BU的 同一位元線對，位元線BU在讀出資料/ L2以及BU構成 BL2的互補線/BL2而動作。、貝抖¥ ’係作為位元線 並且，和不實行間隔位移的圖24 磁性阻抗元侧互相之間的距離可以？接相二較’各通道 可抑制記憶單元之間的磁場干擾而能確佯動竹較長，所以 隹1示動作範圍。而

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536700 五、發明說明（36) :間的列方向上的間隔，而更能提高吃…〜 化： 。己仏陣列的高度集體 ㈣二’對應於所選擇的寫入字線WWL，—，-線BL連接記憶罩士 母間搞〜/ 一 折返型位元線構成文3可無須增加記憶單元的尺：、立：

基於折返型：ί貫行適合資料寫入的記憶I 元線構成同―：；構成而可實行資料寫入時，：配置。 y ；7 J 兀線對，構成同一位元碎糾&从兩條位 位兀線上’流通的是互相反：雷古兩條互補的 位元線的-端互相電氣性連[而：寫：：；；兩條互補 另ί Γ糕則分別連接不同的電壓，藉此則可不Ϊ位元線的 :貢料寫入電流負峰部分，❿能更有效的供應5::別設 :二=，Λ以位元_以及BL2構成同二元線^電 補線（舰㈠，而祕1(肌u的互 參照圖28 ’實施例2的變形例2的第二配置例，和圖27所 不的第一構成配置例不同的部分是：不以折返型位元線構 成來實行資料寫入’而以各位元線BL分別是向資料寫入。 其他的配置’ #因和圖27相同而不在此加以詳細贅逑。 從而，寫入字線WWL和圖24以及圖25 一樣，可以確保配 線幅而配置。其結果，可以抑制寫入字線m的電流密 度，而提昇MR AM裝置的可信賴度。 參照圖29 ’實施例2的變形例1的第三配置例當中，係相 當於在圖27所示的配置例中’於相鄰的記憶單元行之間將 反覆單位140d位移1/2間隔（二分之一個份的間隔）的配

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觸道磁性阻抗元脚的接 觸墊130dh ’所以寫入字線WWL配置在位元線bl的上岸 或者下層皆可。其他配置都和圖27相同曰 細贅述。 卜订人里復砰 圖29中’以讀出字線RWL卜RWL4、寫入字線醫以 〜WWL3以及位元線BL1、BL2作代表性表示。 依照如此的配置，對應於所選擇的讀出字線rwl，因為 間隔一條位元線BL連接記憶單元’所以可以不必增大記情 尺寸而構成折返型位元線，基於此而可實行以折返型位^ 線構成適合資料讀出的記憶單元配置。例如，位元線Bu 以及BL2構成同一位元線對，位元線Bu在讀出資料時，係 作為位元線BL1的互補線/BL1而動作。 參照圖30，實施例2的變形例2的第四配置例中，係以圖 27所不的配置和「Low Stripe反轉配置」組合而成。從 而，以2列X 2行份的相鄰接的4個記憶單元，構成一個反 覆單位140e。。在記憶陣列10整體，將反覆單位14〇e連續配 置，而記憶單元MC成行列狀配置。記憶單元的尺寸，和圖 27同樣以8F2設計。 各寫入字線WWL，因為配置在結合於通道磁性阻抗元件 TMR的接觸墊1 30d重豐的區域上，所以如圖1 8所示，需要 將寫入字線WWL配置在比位元線bl更上層。 在圖30中’以讀出字線RWL1、RWL2、寫入字線WWL1 〜WWL4、位元線BL1、BL2來作代表性表示。

536700 五、發明說明（38) 依照如此的配置，和圖2 7的配置同樣的，可以不必增大 記憶尺寸而構成折返型位元線，基於此而可實行適合資料 讀出的圮憶單元配置。而且，因為沿著列方向交錯配置通 逗磁性阻抗元件TMR，故可輕易確保記憶單元的列方向間 隔’而更提高記憶陣列的高度集體化。 又’麥照圖3 0所示，即在配置中，和圖2 8情形同樣，不 以折返型位元線構成來實行資料寫入，可以確保配置寫入 字線WWL的配線幅。 . 參照圖31，實施例2的變形例2的第五配置例當中，係相 當於在圖3 0的配置例中，於各反覆單位丨4 〇 e將每個記憔單 元行的配置，移1/4間隔（四分之一個份的間隔）的配一 置。各寫入字線WWL，和圖3 〇同樣的，必須配置在比位元 線BL更上層。 列 第一行到第四列 第 行的記憶單 圖31中，以第 tgMC、分別對應於該記憶單元的讀出字線rwli〜r乳4、 入字線WWL1〜WWL4、位元線BU、BL2來作代表性表示。罵 依照如此的配置，對應於所選擇的讀出字線飢 間隔-條位元線BL連接記憶單元，所以可以不 口為 尺寸而構成折返型位元線，基於此而可實行適人 的記憶單元配置。例如，位元線BU以及BL2構：同出 線對，位元線BL2在讀出資料時，係作為位元射 = 線/ B L1而動作。 9互補 <實施例2的變形例3 > 蒼照圖3 2，實施例2變形例3的第一配置例當中， 方

536700 五、發明說明（39) :相鄰的記憶：元之間共用一源極側的接觸墊】…。而 接觸：二,！早位140f ’源極側的接觸墊i3〇s和汲極側的 MC的i i 分別為相等間隔配置，所以各個記憶單元 MC的尺寸，用6F設計。反覆單位14〇f，對應於丘 觸塾130s的兩個記憶單元MC。在記憶陣列、1〇二，反 "I !! l4〇f ί ^ ^ * 5 ^ # ^MC ^ ^ 〇 A二I;:以：Γ曾大記憶尺寸而構成折返型位元線， 基於此而可貫行適合資料讀出的記憶單元 〜 鬲集體化而縮小MR AM裝置的面積。 _ 犯更為& 配1 = 結合的沒極側的接觸墊130d， 配置灰各纪fe早兀。而且，在汲極側的接觸 通道磁性阻抗元件TMPv和以接觸墊1 30b戶# ,_、_上層， 連接。從而，為了實現圖32的配置，如圖日凡線儿 寫入字線WWL配置在比位元線BL更上層的構、皮所不’必須將 此外，比起位元線BL而言通道磁性阻於一^ 可確保需要流通更大資料寫入電流的寫二=件TMR更遠， 幅，其斷面積可以更大。其結果，可抑:線^[配線 電流密度，而能提昇MR AM裝置的可信賴度T入子線WWL的 參照圖3 3，實施例2變形例3的第二配置者 於在圖3 2所示的配置例中，於相鄰的記情=s 係相當 覆單位140f位移1/2間隔（半個份的間隔〜)早凡仃之間將反 配置則和圖32同樣，故不於此重複詳細^兒日的配置。其他 經由如此的配置，可沿著列方向交錯配j 元件TMR。從而，在圖32所示的配置的巧/通這磁性阻抗 欢果之外，還能輕

I \\312\2d-code\9l-04\90132550.ptd 第43頁 536700 五、發明說明（40) 易確保δ己彳思早元之間的列方向間隔’更為提^ <己障陣列的 高度集體化。 Μ σ ~ 參照圖3 4 ’實施例2的變形例3的第三配置例命中，係相 當於在圖3 2所示的實施例2的第二配置例中，於^目鄰的記 憶單元行之間將反覆單位1 4 0 f位移1 / 4間隔（四分之一個 份的間隔）的配置。 其他配置則和圖3 2同樣，故不於此重複詳細—兒明。其、结 果，在圖3 2所示的配置效果之外，更能抑制寫入字線wWl 的電流密度，更加提昇MR AM裝置的可信賴度。 <實施例3 > 在實施例3中，說明在資料讀出時，能正確設定讀出參 考電壓的構成。 參知、圖3 5 ’ $憶單元M C1和記憶單元M C 2分別保存有11 0 ’’ 和π 1π的記憶資料。記憶單元MC1和記憶單元MC2連接於位 元線BL。另一方面，位元線bl和構成位元線對的/bl，也 和虛設記憶單元DMC結合。 在資料讀出時，以資料讀出電路5 〇r中的電流供應電路 5 1，對該等記憶單元供應一定的感測電流（資料讀出電流 )I s。同樣的，對於虛設記憶單元DMC也供應例如此 ^ 感測電流Is。 Μ 如同上述說明，分別保存有記憶資料"丨”和"〇 "的通道磁 性阻抗元件TMR的阻抗值，分別wRh和以表示。於此，Rh 和R 1之間的差，也就是記憶資料的位準不同所造成的通道 磁性阻抗元件TMR的電阻抗值的差，以△ r表示。—般而

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吕’將ZXR設計為在R1的10〜40%左右。 保存有記憶資料” 0"的記憶單元MCI被選擇為資料讀出對 象的時候，讀出字線RWLa被活性化，在記憶單sMcl内的 存取電晶體ATR轉開為ON。其結果，包含通道磁性阻抗元 件丁 M R的感測電流I s的途徑’可形成在電流供應電路5 1和 接地電壓Vss之間。其結果，經由位元線BL而傳達到資料 讀出電路5〇1'的讀出電壓，可安定於几=13)<1?。於此，電 阻抗值R包含有：在記憶單元MC 1中的通道磁性阻抗元件 TMR的電阻抗值R1、存取電晶體ATR的通道阻抗以及位 BL等的配線阻抗等。 為 一另一方面，保存有記憶資料” i，•的記憶單元MC2被選擇為 資料讀出對象的時候，讀出字線RWLb被活性化，對記憶單 元MC2也同樣形成感測電流I s的通路。其結果，讀出電壓 可比VL更南而安定於vh=Isx ( R + Δ R )。 偵測並且放大連接於位元線（圖3 5中的BL )、和連結於 虛設記憶單元（圖3 5中的/BL )之間的電壓差，即可藉以 實行資料讀出。從而，用虛設記憶單元而產生的讀出參考 電壓Vref ’必須正確的設定為讀出電壓VH和几的中間值， 也就是必須為接近（VH +VL ) /2的值。 例如’將虛設記憶單元DMC設定為考慮通道磁性阻抗元 件TMR的電阻抗值Rh的電阻抗值Rm (例如，Rm= (Rh+R1 )/2 )的阻抗元件所構成的話，經由共同的感測電流丨s的 流通’而能產生出適當的讀出參考電壓Vref。 仁疋如此的構造’讀出參考電壓V r e f就會因虛設記憶

\\312\2d-c〇de\91-04\90132550.ptd 536700 五、發明說明（42) 單元的電阻抗值R m製造時的品質不均而產生不平均。而 且，讀出參考電壓Vref的適當位準，也因作為資料讀出對 象的記憶單元MC的製造品質不均而發生變化。其結果，容 許製造的不均，而可能使得確保資料讀出時的信號範圍發 生困難。 & 參照圖3 6，實施例3的第一構成例的虛設記憶單元d c p， 具備有成並行配置的兩個單元組CU0和CU1。單元組CU0和 C U 1分別具有和記憶單元M C同樣的構成，包含在位元線β [ 和接地電壓Vss成串聯連接的通道磁性阻抗元件tmR和存取 電晶體ATR。 單元組CU0和CU1分別所包含的存取電晶體ATR的閘極， 分別連接於同時活性化或者非活性化的虛設讀出字線dRWL 以及DRWL’ 。 對於單元組CU0和CU1，分別寫入不同的記憶資料” 〇，，和 丨丨1丨丨〇 在資料讀出時，將相當於電流供應電路5 2供應給記憶單 元M C的感測電流I s的兩倍，也就是2 X I s的固定電流供應 給虛設記憶單元DCP。虛設讀出字線DRWL以及DRWL，，在資 料讀出時，共同被活性化。 從而，在資料讀出時，分別保有記憶資料” 〇”和"1 的兩 個單元組C U 0和C U1，在傳達讀出參考電壓V r e f的位元線B L 和接地電壓Vss之間並聯連接。其結果，虛設記憶單sDCP 所產生的讀出參考電壓Vref，成為下述情形：

Vref =2 X Is X 1/ (1/R+l/ ( R + AR ))

\\312\2d-code\91-04\90132550.ptd 第 46 頁 536700 五、發明說明（43) = 2xlsx (R + AR ) / (2 + AR/R ) -(VL +VH ) /2............公式（1 )

在同一記憶陣列上，以同樣製造條件製作的記憶單元MC 和虛设§己憶單元D C P構成的單元組c U 0和C U1中，個別的通 運磁性阻抗元件TMR特性相同的可能性非常高，故虛設記 憶單元DCP，如上述公式（1 )所示，可確實設定為容許製 造不均而將讀出參考電壓Vref設定在讀出電壓vh和VL之 間。 荟照圖3 7 ’實施例3的第二構成例的虛設記憶單元DCS， 具備有成串聯配置的兩個單元組CU0和CU1。單元組CU0和 CU1分別具有和記憶單元Mc同樣的構成。 單元組CU0和CU1分別所包含的存取電晶體ATr的閘極， 分別連接於共同的虛設讀出字線。 對於單元組CU0和CU1，分別寫入不同的記憶資料"〇”和 1 。對虛设記憶單元的資料寫入，和並行的虛設記憶單 元DCP的情形時同樣可實行。 在貢料讀出時，將相當於電流供應電路52供應給記憶單 元MC的感測電流Is的一半，也就Is/2的固定電流供應給虛 設記憶單元DCS。虛設讀出字線DRWL ,在資料讀出時被活 性化。 、 ，而，在資料讀出時，分別保有記憶資料"〇,,和"丨，，的兩 個单元組CU0和CU1，在傳達讀出參考電壓Vref的位元線讥 和接地電壓Vss之間串聯連接。其結果，虛設記憶單元DCS 所產生的讀出參考電壓Vref，成為下述情形： 536700 五、發明說明（44)

Vref = ( Is/2 ) χ (R + (R + AR )) =Is x (R + AR/2) =(VL +VH)/2............公式（2 ) 如同上述所說明，記憶單元MC和虛設記憶單元DCS構成 的單元組CU0和CU1中，個別的通道磁性阻抗元件TMR特性 相同的可能性非常高，故虛設記憶單元DCS，如上述公式 (2 )所示，可確實設定為容許製造不均而將讀出參考電 壓Vref設定在讀出電壓VH和礼之間。 而且，虛設記憶單元DCS和圖36所示的虛設記憶單元DCP 相比較’其資料讀出時的消耗電流比較小。 附帶說明’以下，也將圖3 6所示的虛設記憶單元D C P稱 為「並聯虛設記憶單元DCP」，而將圖3 7所示的虛設記憶 單元DCS稱為「串聯虛設記憶單元DCS」。 <實施例3的變形例1 > 參照圖3 8，記憶陣列1 〇上配置有：配置成行列狀的多數 記憶單元MC、配置形成兩個虛設列的多數虚設記憶單元。 該虛設記憶單元，係採用如圖3 6所示的並聯虛設記憶單元 DCP。雖然並未全部圖示，記憶陣列1 〇上的記憶單元，配 置為η列χ m行的狀況（n和m都是自然數）。 各並聯虛設記憶單元DCP，包含並聯配置的兩個單元組 CU。各單元組CU的構成和記憶單元MC相同。如此，並聯虛 設記憶單元DCP在記憶陣列1 〇可以配置成行列狀的記憶單 元MC而構成。從而，在記憶陣列1 〇中只要增加記憶單元MC 的列數，即可不招致製造步驟複雜化而輕易配置虚設記憶 單元。

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在圮憶陣列l 〇上，分別對應於記憶單元…的列，配置讀 出字線RWL和寫入字線WWL (並未圖示）。而且，分別對應 於記憶早兀MC的行，配置位元線對BLp。各位元線對， 為互補的位元線BL和/BL所構成。雖然省略了全部圖示， 但對圯憶陣列ίο整體，配置讀出字線RWL1〜 RWLn、入 線WWU〜WWLn、位元線對BLP1〜 BLPm、位元線叽^^、 /BL1〜/BLm 〇 在圖3 8中，以分別對應於記憶單元M c的第一列和第二列 的讀出字線RWL1和RWL2、對應於第一行和第二行的位元線 對BLP1和BLP2作代表性表示。位元線對BLpi，以位元線 BL1和/BL1所構成，位元線對BLp2，則以位元線乩2和/儿2 構成。 〜附帶說明，以下說明中，總括性的表示寫入字線、讀出 字線、位兀線、以及位元線對之情形，以元件編號WWL、 RWL、BL ( /BL )、和BLP作代表。而對於特定的寫入字 線、讀出字線、位元線、以及位元線對，則對元件編號附 加數子而以RWL1、WWL1、BL1 (/BL1)、和BLP1來表示。 記憶單元MC ’每隔一列和位元線BL或者/BL的其中之一 結合。例如’以屬於第一行的記憶單元Mc來說明的話，第 一列的記憶單元和位元線BL 1結合，第二列的記憶單元和 位兀線/BL結合。以下也同樣的，記憶單元MC分別在奇數 列中和位元線對中的BU〜BLm連接，而在偶數列則和位元 線對中的另一條/BL1〜/BLm連接。 其結果，一旦讀出字線RWL依照列選擇結果而選擇性的

\\312\2d-code\91-04\90132550.ptd 第49頁 536700 五、發明說明（46) 活性化’位元線對中BL1〜BLm或者另外一條/BL1〜/β[πι的其 中之一，和記憶單元MC結合。 跨兩列而配置的多個並聯虛設記憶單元DCp，分別和位 元線BL卜BLm、/BLl〜/BLm連接。各並聯虛設記憶單元 DCP ’為虛設讀出字線DRWL1或者DRWL2的其中之一所選 擇。以虛設讀出字線DRWL1所選擇的並聯虛設記憶單元， 分別和位元線/BL1〜/BLm連接。另一方面，虛設讀出字線 DRWL2所選擇的剩下的並聯虛設記憶單元，分別和位元線 BL1〜BLni連接。 以虛設讀出字線DRWL1和DRWL2分別和各位元線對之一的 BL或者另外一 / BL的其中之一，將屬於被選擇的記憶單元 列的記憶單元MC成非連接的一條分別和並聯虛設記憶單元 DCP連接而選擇性的活性化。 其結果’各位元線對之一的位元線〜以及各位元 線對另外一/BL1〜/BLm，對應於所選擇的記憶單元列的多 數圮憶單元MC以及多數並聯虛設記憶單元的之一分別結 合。 行解碼裔2 5 ’依照欄位址c A的解碼結果，將對應於記憶 單元行而分別設置的欄選擇線⑵!^〜CSLm當中一條活性化 為選擇狀態（Η位準）。 接著’說明包含於讀出/寫入控制電路5 〇的欄選擇閘的 構成。 攔選擇閘CSG1、CSG2 ' ···分別對應於記憶單元行而配 置。多數的欄選擇閘當中任何一個，依照行解碼器2 5的行

536700 五、發明說明（47) j擇結果而被轉開為0N，構成資料匯流排對DBP的資料匯 級排D B和/ D B ’分別和相對應的位元線b ^或者/ b l結合。 例如·搁選擇閘CSG丨，具有結合於資料匯流排DB和位元 線BL1之間的電晶體開關，和電氣性結合於資料匯流排/⑽ 和位兀線/BL之間的電晶體開關。該等電晶體開關，依照 f選擇閘CSG1的選擇狀態u位準）而活性化的情形，搁 逛擇閘CSG1 ’分別將資料匯流排DB和/DB、和位元線BL1和 /BL 1作電氣性結合。對應其他記憶單元行而分別設置的搁 選擇閘也具有同樣的構造。 -貝出/寫入控制電路β 〇，隔著記憶陣列1 〇而配 擇閘CSG1〜CSGm的相對側。 罝啦η、

& 1人控制電路60，具有依照位元線均衡信號BLEQ 轉竭/關閉的位元線連接電晶體62 —丨、62 —2、…。位元 線連接電晶體分別對應於記憶單元行而設置。例如，位元 線連接電晶體62-丨對應於第一記憶單元行而設置，呼應於 及/ B L1做電氣性結合。 ，同：：：其：2 fe'早70行各別設置之位元線連接電晶 ;;中= _的活性化，在對應記憶單元 構成位几線BL及/BL之間以電氣性結合。 中，總稱為位元線62-1〜62-m ,電晶體單吨 電晶體62表示之。 电日日組早、，，屯以位το線連接 位元線均衡信號BLEQ是由控制電路5所產生的。 均衡信號BLEQ在當_裝置!處於預備狀態期間，權：

\\312\2d-code\9l-〇4\90132550.ptd 第51頁 536700

動作期間内記憶陣列10成為非選擇狀態時，以及 間内資料寫入動作時，因構成各折 乂及 的線的位元線BL和/BL之間短路而被活 J對 另:方面，MRAM裝置在動作期間資料讀出 ：元 、在^信號BLEQ被非活性化而成[位準。回應於此，在凡 屺憶早7L行中，構成位元線對的位 乩以 被遮斷為非連接。 儿之間就 2夕士卜，經由並未圖示的預先充電電㉟，在資料讀出前的 疋日守間，將位元線BL和/BL分別設定為所定的預充電 壓。 、 圖39，為說明對並聯虛設記憶單元寫入資料的概念圖。 圖39中，以對應於位元線對BLp丨而設的兩個虛設記憶單 元DCP的資料寫入作為代表性表示。 一 印蒼照圖39，連接於位元線Bu的虛設記憶單元⑽？，包含 ^元組CU1和CU2。同樣的，連接於位元線/bl的虛設記憶 單元DCP，包含單元組CU3*CU4。 在和位元線BL和/BL交叉的方向，也就是沿著列方向， 配置有虛設寫入字線DWWL1和DWWL2。虛設寫入字線DWWL1 和DWWL2 ’分別在跨兩列配置的虛設記憶單元Dcp，分別和 單元組CU的其中之一分別對應而設。 在資料寫入時，位元線連接電晶體62 —丨成為〇N，所以供 應給位元線對BLP1的資料寫入電流，成為位元線BL和/bl 之間的往返電流而流動。 首先’如圖中實線的箭頭所表示，將虛設寫入字線

\\312\2d-code\91-04\90]32550.ptd 第52頁 536700 五、發明說明（49) DWWL1活性化而使得資料寫入雷、、古了 t咼入電抓1 p流動之同時，使得資 =寫入電流+ Iw流於位元線對BLpi。如此，對於單元組 CU1以及CU3，分別寫入不同位準的 元麵寫入T，而對單元二寫以 、、舌m f t ^ ^的前碩所示’將虛設寫入字線DWWL2 f性化而使付貧料寫入電流IP流動之同時，使得和先前相 反方向的資料寫入電流〜丨 便于* 丄w飢於位兀線對b [ p 1 〇如此，卽 可對於單元組CU2以及CU4，八則宜A $ FI A、、隹从』α 刀別寫入和單元組CU1、CU3不 :4门丨/皆。己思貝^於此，對單元組⑶2寫入"0,，’而對單 兀組CU4寫入"1，，。 對應於其他位元線對的¥ 上 、，祕一—：； 欠対的亚聯虛設記憶單元DCP，也同樣 =:仃貝料寫入。其結果，以兩個寫入循環，構成各並 ,虛設記憶單元DCP的兩個單元組分別可以寫入""〇" 的記憶資料。 :f設記憶單元的資料寫入，可以細錢裝置電源投入 、::、、初期化序”的4而實行，也可在紐錢裝置動作中 週期性的進行。例如，太& . 在母個S己憶存取的各循環中，對虛 設記憶單元實行資料寫入的構成亦可。 再度參照圖38，資料讀出電路5〇r在資料讀出時輸出讀 取^料D0UT。^料讀出電物r，具有：電流供應電路51 ° ，分別接文電源電壓vcc而對内部節點Nsl和Ns2分別 供應一定電流1§和2>< Is ;放大器53 ’將内部節點^和 s2之間的電壓差放大而輪出讀取資料D〇UT ;開關54，將 内部節點Ns 1或者Ns2之一和資料匯流排DB連接；以及開關

第53頁 536700 五、發明說明（50) 一 '" — 55，將内部節點Nsl或者Ns2之另一和資料匯流排/db連 接。 開關54和開關55，基於列選擇信號“〇，進行互補的選 擇。列运擇信號RA0為顯示所選擇的記憶單元列為奇數列 或^偶數列的1 b i t信號。具體而言，所選擇的是奇數列 的時候，開關54將内部節點Nsl和資料匯流排DB連接，而 開關55將内部節點Ns2和資料匯流排/DB連接。相反的，若 偶數列被遠擇’開關5 4將内部節點n s 2和資料匯流排])β連 接’而開關5 5將内部節點ν s 1和資料匯流排/ d Β連接。 其結果，在對應於行選擇結果的位元線對，對連接於記 憶單元MC的位元線供應感測電流丨s，而對連接於並聯虛設 A憶單元的位元線，則供應感測電流兩倍的2 X I s。如 此，在内部節點Nsl上，即可依照所選擇的記憶單元Mc的 記憶資料產生讀出電壓VH或者VL。另一方面，在内部節點 N s 2上，則如圖3 6所說明，以並聯虛設記憶單元產生讀出 參考電壓Vref。 以放大為5 3 ’將内部節點n s 1和内部節點N s 2之間的電壓 差，也就是讀出電壓VH或者VL和讀出參考電壓Vref的電壓 差偵測出來並且加以放大，藉此即可依照所選擇的記憶單 元的記憶資料而產生讀取資料D0UT。 如此，在容許製造品質不均的讀出電壓VH或者VL之間的 值，用確實設定的讀出參考電壓V r e f，基於折返型位元線 構成的信號範圍較大的資料讀出即可實行。 <實施例3的變形例2 >

536700 五、發明說明（51) 實施例3的變形例2中，以開放型位元線構成，顯示使用 並聯虛設記憶單元DCP的記憶陣列。 參照圖40，記憶陣列，沿著列方向分割為記憶塊MTa和 MTb。在記憶塊MTa和MTb中，分別配置對應記憶單元列的 讀出字線RWL以及寫入字線WWL (並未圖示），分別對應於 記憶單元行配置位元線。 記憶塊Μ T a和Μ T b上分別配置基於同數目的位元線構成戶斤 謂的開放型位元線構成。在圖4 0中，配置在其中之一的記 憶塊Μ T a上的位元線以B L 1、B L 2…表示，而配置在另外_ 記憶塊MTb上的位元線則以/BL1、/BL2表示。記憶單元 MC，在各記憶單元列分別和位元線BL結合。 在圖4 0中，分別對應於記憶單元MC的第一列和第二列的 讀出字線RWLla、RWL2a、以及RWLlb、RWL2b、分別對應於 第一行和第二行的位元線BL1、/BLl、以及位元線BL2和 /BL2，作為代表性顯示。此外，以並未圖示的預先充電電 路’在資料讀出前所定的時間，將位元線B L和/ B L分別設 定為所定的預充電壓。 在記憶塊MTa和MTb上，分別形成一個虛設列以配置多數 的虛設記憶單元。在此以圖3 6所示的並聯虛設記憶單元 DCP作為虛設記憶單元。 配置在記憶塊MTa的多數並聯虛設記憶單元DCP，分別和 位元線BL 1、BL2…結合。配置在記憶塊MTb的多數並聯虛 設記憶單元DCP，分別和位元線/BL1、/BL2…結合。 配置在記憶塊MTa的多數並聯虛設記憶單元DCP，分別和

\\312\2d-code\9l-04\90132550.ptd 第 55 頁 536700 五、發明說明（52) 以虛δ又續出字線drwLa選擇。另一方面，配置在記憶塊袼几 的多數並聯虛設記憶單元DCP，分別和以虛設讀出字線 DRWLb選擇。 虛設讀出字線DRWLa以及DRWLb，在不包含資料讀出對象 的記憶單元的非選擇記憶塊中被活性化。另一方面，包含 資料讀出對象的記憶單元的選擇記憶塊中，對應於列選擇 結果的讀出字線RWL被活性化。 其結果，在所選擇的記憶塊中，位元線和記憶單元M C連 接，在非選擇的記憶塊中，位元線和並聯虛設記憶單元 DCP連接。 〜 接著’說明對並聯虛設記憶單元DCP的資料寫入。 在記憶塊MTa和MTb上，分別對應於構成各並聯虛設記憶 單tlDCP的單元組的其中之一而安裝，兩條虛設寫入字 線’配置在和位元線BL和/BL交叉的方向，也就沿著列方 向配置。記憶塊MTa上，配置虛設寫入字線DWWLal和虛設 寫入字線DWWLa2，記憶塊MTb上，配置虛設窝入宝岣 DWWLbl 和DWWLb2 。 ”" 首先’將虛設寫入字線DWWLal和虛設寫入字線㈣乳bi活 性化’在流通資料寫入電流I p的同時，使得資料寫入電流 流通於各位凡線儿和/BL，藉以將構成各並聯虛設記憶單 元DCP的單元組的其中之一分別寫入同位準的記憶資料 (例如π 1 ’’）。 。 接著’將虛設寫入字線DWWLa2和虛設寫入字峻DWWLb2活 性化，在流通資料寫入電流IP的同時，使得

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ΜΤΟ，貫行互補的選擇。記憶塊選擇信號MTQ，為表示記憶 塊MTa和yTb其中之一被選擇的！位元信號。具體而言，所〜 選擇的是記憶塊MTa的時候，開關54將内部節點Nsl和資料 匯流排DB連接’而開關55將内部節點Ns2和資料匯流排/DB 連接。相反的，若記憶塊MTb被選擇，開關54將内部節點 N s 2和資料匯流排D B連接，而開關5 5將内部節點n s 1和資料 匯流排/DB連接。 、 其結果’在所選擇的記憶塊，對連接於記憶單元MC的位 元線供應感測電流I s，而另一方面，在非選擇的記憶塊， 對連接於並聯虛設記憶單元的位元線，則供應感測電流兩 倍的2 X Is。如此，在内部節點Nsl上，即可依照所選擇的 記憶單元M C的記憶資料產生讀出電壓v η或者v l。另一方 面’在内部節點N s 2上，則如圖3 6所說明，以並聯虛設記 憶單元產生讀出參考電壓V r e f。 如此，和實施例3的變形例1同樣的，在容許製造品質不 均的讀出電壓V Η或者V L之間的值，用確實設定的讀出參考 電壓Vref，基於檢知、增幅讀出電壓”或者VL和讀出參考 電壓Vref的電壓差，信號範圍較大的資料讀出即可實行。 <實施例3的變形例3 > 參照圖4 1，實施例3的變形例3的構成，和圖3 8所示的實 施例3的變形例1的構成相比較，不同之處在於，以串聯虛 設記憶單元DCS來代替並聯虛設記憶單元j)Cp的配置。此 外，在資料讀出時來自電流供應電路5 2供應給虛設記憶單 元的電流量，設定為供應給記憶單元M C的感測電流I s的一

I m _圓讎

1

\\312\2d-code\91-04\90132550.ptd 第58頁 536700 五、發明說明（55) 半，也就是設定為Is/2。 資料讀出的其他相關部分的構成，都和圖38相同，故不 在此詳細重複說明。 圖42 ’為說明對串聯虛設記憶單元DCS寫入資料的概念 圖。 圖42中，以對應於位元線對BLP1所設的兩個串聯虛設記 fe、單元DCS的資料寫入作代表性表示。 參照圖42，和位元線BL1連接的串聯虛設記憶單元DCS， 包含單元組CU1和CU2。同樣的和位元線/BL連接的串聯虛 設記憶單元DCS，包含單元組CU3、單元組CU4。 沿著和位元線BL和/BL交又的方向，也就是沿著列方 向’配置虛設寫入字線DWWL1和DWWL2。虛設寫入字線 DWWL1和DWWL2分別對應串聯虛設記憶單元!)^的列而設。 在貢料寫入時，位元線連接電晶體62 —丨轉開為〇N，所以 供應給位兀線對BLP的資料寫入電流，作為往返電流而流 於位元線B L和/ B L之間。 ^虛設寫入字線DWWL1活性化而流通資料寫入電流丨p的 同日寸’在位元線對BLP 1流通資料寫入電流I w，藉以對單元 組°^1和單兀組⑶2分別寫入不同位準的記憶資料。於此， 對，兀組CU1寫入”1，，，而對單元組CU2寫入”〇” 。 同樣的’在將虛設寫入字線DWWL 2活性化而流通資料寫 ^電流1^的同時，在位元線對BLP 1流通資料寫入電流1 w， 藉以對單凡組(：113和單元組CU4分別寫入不同位準的記憶資 料。對於對應其他位元線對的串聯虛設記憶單，也

\\312\2d-code\9l-〇4\9〇132550.ptd 第59頁 6700 五、發明說明（56) 同樣並聯實行資料寫入。其結果，構成各串聯虛設記憶單 元D C S的兩個 料 早元組’即可分別寫入"1π和0 的記憶資 此外，將虛設寫入字線DWWL1和DWWL2同時活性化的話， 即可以一個寫入循環，對各串聯虛設記憶單元實行資料寫 入。對串聯虛設記憶單元寫入資料的時間，已在前述說 明，故不重複贅述。 在資料讀出時的動作，和實施例3的變形例1同樣，故不 在此重複詳細贅述。如此，用串聯虛設記憶單元，也可在 容許製造品質不均的讀出電壓VH或者VL之間的值，用確實 設定的讀出參考電壓Vref，基於折返型位元線構成的信號 範圍較大的資料讀出即可實行。此外，使用串聯虛設記憶 單元，可藉以在資料讀出時抑制消耗的功率，並且，對虚 設記憶單元寫入資料的時間也可縮短。此外，記憶單元的 玎信賴度，非常倚賴流動於通道膜（圖3中的通道阻障1 0 4 )的電流，而在如此的串聯虛设㊂己*丨思單元中’因為此電流 可以減半，所以可提昇虛設記憶單元的可信賴度。 <實施例3的變形例4 > 參照圖4 3，實施例3的變形例4的構成’和圖4 0所示的實 施例3的變形例2的構成相比較’不同之處在於，以圖3 7所 示的串聯虛設記憶單元DCS來代替並&聯虛設記憶單元DCP的 配置。此外，在資料讀出時來自電流供應電路52供應給虛 設記憶單元的電流量，設定為供應給圮憶單元Mc的感測電 流I s的一半，也就是设疋為I S /

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II \\312\2d-code\91-04\90132550.ptd 536700

資料讀出的其他相關部分的構成，都和圖4〇相同， 在此詳細重複說明。 故不 接著說明對串聯虛設記憶單元D C S寫入資料的情形 为別對應方；Α彳思塊Μ T a和Μ T b，沿著列方向配置虛設窝 線DWWLa 和DWWLb 。 & & 焉 Λ 字

首先，將虛設寫入字線DWWLa和虛設寫入字線DWWU活 化，在流通資料寫入電流113的同時，對應於奇數行的各性 元線BL和/BL流通歐資料寫入電流+ Iw，藉以對構成各^ = ^設記憶單兀DCS的各單元組之一（圖43中為單元組⑶}和外 單元組CU4 )寫入同樣位準的記憶資料（例如，，丨，，）。 接著、，將虛設寫入字線DWWLa和虛設寫入字線⑽界^活性 化L在流通育料寫入電流丨p的同時，使得和上述相反方向 的貢料+寫入電流-I W流通於對應偶數行之各位元線BL和 /BL，藉以將構成各串聯虛設記憶單元〇(：3的單元組的其他 之一（圖43中為單元組⑶2和單元組^3 )分別寫入和上述 相反位準的記憶資料（例如” 〇 ”）。 . 抑其結果，以兩個寫入循環，分別對構成各串聯虚設記憶 單元DCS的兩個單元組，可以分別寫入"丨和,，〇 的記憶資

料。對虛設記憶單元的資料寫入的時間，和實施例3變形 例1同樣即可。 ^料讀出時的動作，都和實施例3變形例2相同，故不在 此評細重複說明。如此，即使用串聯虛設記憶單元，也在 容許製造品質不均的讀出電壓VH或者几之間的值，用確實 設定的讀出參考電壓Vref，基於折返型位元線構成的信號

536700 五、發明說明（58) 範圍較大的資料讀出即可實行。而且，因為使用串聯虛設 記憶單元，更可在資料讀出時抑制消耗功率。 <實施例3的變形例5 > 參照圖44，實施例3的變形例5的構成中，虛設記憶單元 配置構成虛設行。在圖44中，以圖36所示的並聯虛設記憶 單元DCP作為虛設記憶單元。 和圖4 0和圖4 3所示的開放型位元線構成的情形相同，各 έ己憶單元列中’每條位元線BL都配置記憶單元K。欄選擇 閘CSG1、CSG2…，對應於欄選擇線CSL1、CSL2…的活性 化，也就是依照行解碼器2 5的行選擇結果而〇N。其結果， 對應於行選擇結果的位元線BL，和構成資料匯流排對dbp 的其中一條資料匯流排DB連接。

構成虛設行的並聯虛設記憶單元DCP，和虛擬位元線DBL 連接’各並聯虛设冗憶單元DCP，包含能呼應於相對應的 讀出字線RWL的活性化而和虛擬位元線DBL連接的兩個單元 組。構成資料匯流排對DBP的另外一條資料匯流排/DB和虛 擬位元線DBL之間’配置虛設欄選擇閘CSGd。虛設攔選擇 閘CSGd呼應於虛設攔選擇線CSLd的活性化而轉為⑽。在資 料讀出時，不論選擇的記憶單元行為何，虛設欄選擇線 CSLd都被活性化。 圖45 ’係說明對圖44所示的並聯虛設記憶單元寫入資料 的概念圖。 在圖45中，對應於第一列以及第二列所設的兩個並聯虛 設記憶單元DCP寫入資料作為代表性顯示。

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第62頁 536700 五、發明說明（59) 參照圖45，對應於第一列的並聯虛設記憶單元DCP，包 含單元組CU1和單元組CU2。同樣的，對應於第二列的並聯 虛設記憶單元DCP，包含單元組CU3、單元組CU4。 分別對應於記憶單元MC的列而配置的寫入字線WWL，為 屬於同一記憶單元列的記憶單元MC以及單元組所共有。例 如’圖45所示的單元組係為，單元組CU1和寫入字線WWL1 對應’而單元組CU2和單元組CU3和寫入字線WWL2對應，單 元組CU4和寫入字線WWL3對應。 首先，如圖中實線所示，在將對應於奇數列的寫入字線 WWL1、WWL3···活性化的而使得資料寫入電流1?流通的同 時’在虛擬位元線DBL上流通資料寫入電流+丨w。如此， 對於單元組CU1*單元組CU4，即可寫入同樣位準的記情 料,,。於此，對單元組⑶1和單元組CU4寫入的記憶資料;、 接著，如圖中虛線所示，在將對應於偶數列的寫入 WWL2、WWL4…活性化的而使得資料冑 、、 、、 .^ M 丁寸舄入電流I p流通的同 τ ’在虛擬位元線DBL上流通和先前相反方向的資料寫入 電流一 Iw。如此，對於單兀組CU2和單# έΒΓΜΤ9 a 、、、 “π早兀組CU3，即可宜入 和對單元組CU1和單元組CU4寫入的眘粗 馬入 J貝枓不同位準的記愔咨 料。換句話說，對單元組CU2和單元U貝 為II。"。 早7^組⑵寫入的記憶資料 其結果，以兩個寫入循環，分別斜 憶單元DCP的兩個單元組，可寫入” Γ，丨成各並聯产設記 對於虛設記憶單元的資料寫入的實行 的記憶貢料。 具订4間，和實施例3的

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變形例1同樣即可。 出Ϊ V 料讀出電路5°r而配置的資料讀 =路50rr，具有電流供應電路51、52、放大器53。資料 ^電路5 0rr和資料讀出電路5〇r的不同之處在於，資料 項出電路5〇rr並不經過開關54和55，而直接將内部節點 s和内部節點Ns2，和資料匯流排DB、直接連接。 $結果’對應於行選擇結果的位元線，也就是連接於記 :早兀MC的位兀線，供應有感測電流工s，和並聯虛設記憶 旱兀連接的虛擬位元線，則供應有感測電流兩倍的2 χ I s 〇 ,"1 ^，對於内部節點N s 1，依照所選擇的記憶單元m c的 記憶資料，發生讀出電MVH或者VL，另一方面，對内部節 點Ns2，如圖36所說明，以並聯虛設記憶單元產生讀出參 考電壓V r e f。 因此’在構成虛設行的並聯虛設記憶單元，也能容許製 造。口質不均的讀出電壓VH或者VL之間的值，用確實設定的 讀出參考電壓Vref，即可實行信號範圍較大的資料讀出。 <實施例3的變形例6 > 參照圖4 6 ’實施例3的變形例6的構成，和圖4 4所示的實 施例3的變形例5的構成相比較，不同之處在於，以圖37所 示的串聯虛設記憶單元DCS來代替並聯虛設記憶單元DCP的 配置。 ， 串聯虛設記憶單元DCS對應於各記憶單元列而配置，各 串聯虛設記憶單元DCS，在以同〆讀出字線RWL所選擇的同

\\312\2d-code\91-04\90l32550.ptd 第64頁 536700

536700 五、發明說明（62) ί疋用H :第-列的串聯虛設記憶單元DCS的資料寫 用寫入子線WWL1實行。 貝Ή冩 在貝料寫入時，資料寫入電流，紐欠 所結合的虛擬位元線飢！和所匕由流排规 間作為往返電流而流通。成的位凡線對⑽⑶之 從而’在將寫入字線WWU活性化的 I P流诵的n η士上上 向便付貝枓寫入電流

P爪通的同日可，在虛擬位元線DBL 電流+Iw<如此，蚪私W , ΓΤΜ 4 1通貧料寫入 入不同位進.對早 早元組CU2，即可分別寫 次门位準的圮憶資料。於此，對單元組cui寫入的記情 貝枓位準為"1” ，而對單元組CU2寫入的資料位準為，〇|。 同樣的’對其他記憶單元列相對應的串聯虛設記憶單元 =\也同樣並聯進行資料寫入。其結果，分別對構成串 耳外虛设δ己憶單元])cs的兩個單元組’以一個寫入循環，即 可寫入記憶資料”丨”和Η 〇 ”。 在資料頃出時的動作，因和實施例3的變形例5相同，故 不在此重複詳細說明。如此，在用串聯虛設記憶單元之 際’也能容許製造品質不均的讀出電壓VH或者VL之間的 值’用確實設定的讀出參考電壓V r e f，即可實行信號範圍 較大的資料讀出。並且，因為使用串聯虛設記憶單元，在 資料讀出時可抑制消耗功率k，而且，對虛設記憶單元的 資料寫入時間也可縮短。如同上述說明，在如此的串聯虛 設記憶單元中，流通於通道膜的電流大約可減少一半，所 以也有提昇虛設記憶單元的可信賴度的優點。 此外，配置於同一方向的虛擬位元線DBL1、DBL2、位元

\\312\2d-code\91-04\90132550.ptd 第66頁 536700 五、發明說明（63) ' -- 線BL以及源巧線SL ’分別可將單位長度的電阻抗值設計為 相同數值：藉此將分別供應給記憶單元MC和虛設記憶單元 的感測電胤I s的電流通路的電阻抗值，設定為相同而不受 選擇記憶單元列的位置影響。其結果，可以防止感測電流 流f因遥擇$ fe軍TL列的位置而變動，更加提昇資料讀出 時候的信號範圍。 <實施例3的變形例7 > 參照圖48，實施例3的變形例7的構成，和圖44所示的實 施例3的變形例5的構成相比較，不同之處在於，各並聯虛 設記憶單元DCP為跨兩行而配置的單元組所構成。如同上 述說明’單元組CU的構成，和記憶單元mc同樣。 經由如此的構成，在虛設行部分的單元組和正規的記憶 單元為同樣的配置間隔。換句話說，單純將兩行分多餘份 配置的記憶單元Me當作單元組⑶來使用，即可輕易製作並 聯虛設記憶單元DCP。 並聯虛設記憶單元DCP，對應於各記憶單元列而配置。 各並聯虛設記憶單元DCP，具有以同一讀出字線RWL所選擇 的兩個單元組CU。 分別對應於單元組的行，配置虛擬位元線DBL1和DBL2。 並且，虛擬位元線DBL1和DBL2，和資料匯流排/DB之間， 分別連接有虛設攔選擇閘CSGdl和CSGd2。虛設欄選擇閘 CSGdl和CSGd2分別呼應於虛設棚選擇線CSLdl和CSLd2的活 性化而轉開為0N。在資料讀出時，不論所選擇的記憶單元 行為何，虛設欄選擇線CSLdl和CSLd2都被活性化。

\\312\2d-code\9l-04\90132550.ptd 第 67 頁 536700 五、發明說明（64) 關於貧料讀出的其他相關部分，都和圖4 〇相同，故不重 複詳細說明。 圖49，為說明對圖48所示並聯虛設記憶單元寫入資料的 概念圖。圖4 9中，以對應於第一列而設的虛設記憶單元 DCP的資料寫入作為代表性表示。 爹知、圖4 9 ’連接於第一列所設的的並聯虛設記憶單元 DCP ’包含以讀出字線RWL1所選擇的單元組CU1和CU2。 分別對應於記憶單元Mc的列而配置的寫入字線而[，為 屬於同一冗憶單元列的記憶單元以及單元組⑶所共有。 換句話說’對應第一列所設的並聯虛設記憶單元DCp的資 料寫入’用寫入字線WWL1來實行。 在資料寫入時，資料寫入電流，成為被資料匯流排/DB 所結合的虛擬位元線DBL1和DBL1所構成的位元線對DBLp之 間的往返電流而流動。 從而’在將寫入字線WWL1活性化而使得資料宮Λ雷、六τ D B L 2的在返電流而流通。如此，對於單开纟Γ 凡、、且UJ1以及C υ ? 分別寫入不同位準的記憶資料。於此，對罝 ’ 巧早兀組CU1耷λ ” Γ ，而對單元組CU2寫入"〇·，。 馬入 同樣的，對其他記憶單元列相對應的並聪二 1外y变吕又吕己愔留一 DCP ’也同樣並聯實施資料寫入。其結果，料 凡 虛設記憶單元DCP的兩個單元組，可以一個皆 ^亚聯 口馬入循環，、 別寫入"1，，和π 0π的記憶資料。 I 分 在資料讀出時的動作，和實施例3的變形例5相同 故不

536700 五、發明說明（65) " -—^ ^此重複詳細說明。如此，在實施例3的變形例7的構成 ，也可在容許製造品質不均的讀出電壓VH或者VL之間的 用確貫設定的讀出苓考電壓V r e f，即可實行信號範圍 二大的資料讀出。而且，更能縮短對虛設記憶單元的寫入 貝料時間。 附帶說明，在實施例3以及其變形例中，構成記憶單元 一以及虛設記憶單元的單元組，也可使用如圖丨4和圖丨5所 不^ ’以二極體為存取元件的MT J記憶單元的構成。 〈貫施例4 > 在實施例4中，顯示用和MTJ記憶單元同樣的通道磁性阻 几凡件所構成的虛設記憶單元的構成例。 圖50A和圖50B，為說明實施例4的虛設記憶單元的第一 構成例的概念圖。 圖50A以一般的記憶單元Mc構造作比較對象。 參知、圖50A ’記憶單元mc，包含通道磁性阻抗元件tmr和 存取電晶體ATR。存取電晶體ATr呼應讀出字線RWL的活性 化而轉開為0N，所以呼應於此，通道磁性阻抗元件TMR接 父在位元線B L或者/ B L、和接地電壓V s s之間電氣結合的感 測電流I s的供應。 通道磁性阻抗元件TMR，如實施例1所示，包含有反強磁 性體層1 0 1、固定磁氣層丨〇 2、自由磁氣層1 0 3以及以絕緣 膜形成的通道阻障1 〇 4。固定磁氣層1 0 2被磁化為一定的固 疋方向，另一方面，自由磁氣層1 〇 3則依照資料寫入電流 所發生的資料寫入磁場的方向而磁化。附帶說明，在圖5 〇

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\\312\2d-code\91-04\90132550.ptd 第69頁 536700 五、發明說明（66) 之後因為標s己的關係’將通道阻障1 〇 4表示為和實施例1不 同的斜線模樣。 ' 例如，依照寫入資料的資料位準而控制資料寫入電流， 藉此’在記憶資料’’ 0”的情形下，將自由磁氣層丨〇3磁化為 和固疋磁氣層1 〇 2平行的方向，而相對於此，在記憶資料 Μ "的情形下，將自由磁氣層丨〇3磁化為和固定磁氣層丨〇2 相反的方向。從而，記憶資料為” 〇 ”的時候的電阻抗值 R 1，比記憶資料為"Γ的時候的電阻抗值Rh更小。從而， 對應於遥擇記憶單元的值元線B L ( / b l )，依照選擇記憶 單元的記憶資料的位準，換句話說依照電阻抗值Rh或者R1 而分別發生不同的電壓變化。 圖5 0B顯示實施例4第一構成例的虛設記憶單元聞^。 虛設記憶單元DMCa，係具有在參考位元線BLref和接地 電壓Vss之間成串聯連接的虛設存取電晶體ATRd以及通道 磁性阻抗元件TMRda。 於此，參考位元線BLref為，在圖38等圖中，位元線虬 和/BL其中不和選擇記憶單元結合的一條以及圖44等當中 的虛擬位元線DBL的總稱。參考位元線BLref中，在資料讀 出之際’產生和選擇記憶單元結合的位元線队（或者/bl )的電壓比較的讀出參考電壓V r e f。 虛設存取電晶體ATRd，呼應於虛設讀出字線DRWL的活性 化而轉開為0N。通道磁性阻抗元件TMRda，呼應虛設存取 電晶體ATRd的0N，在參考位元線BLref和接地電壓vss之間 電氣性結合，流通感測電流I s。在轉開為⑽時虛設存取電

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和記憶單元MC中的存取電晶體atr 晶體A T R d的通道阻抗 同等。 =逼：性：抗兀件TMRda係為和通道磁性阻抗元件TMR同 : 強磁性體層101、固定磁氣層1〇2、自由 :=二 及通迢阻障104。通道磁性阻抗元件TMRda* 圯憶，兀MC的通道磁性阻抗元件TMR不同之處，在於其自 由磁氣層103，被磁化為和固定磁氣層⑽的固定磁化方向 成直角的方向。另-方面，通道磁性阻抗元件·^，且 有和通道磁性阻抗元件TMR同樣的形狀。 /、 從而i通道磁性阻抗元件TMRda的電阻抗^，設定為： 在記憶早tcMC中，自由磁氣層丨〇3被磁化為和固定磁氣層 1〇2同一方向的情形（電阻抗值)、和自由磁氣層103曰被 磁化為和固定磁氣層1 〇2相反方向的情形（電阻抗值Rh ) =中間值。如同上述所說明，電阻抗Rm最好能設定為、 Rl+(Z\R/2) ’而藉由使固定磁氣層ι〇2和自由磁氣属 103的磁化方向成直角方向，可使電阻抗Rm輕易接近曰 望的數值。 ^ 、藉由士此的構成，具有和記憶單元具有同樣構成的通道 磁性阻抗=件，不需招致繁複的製造作業步驟，即可製作 虛設記憶單元’藉以在參考位元線BLre;f產生適當的、 參考電壓Vref。 ® 爹照圖5 1 ’實施例4的第二構成例的虛設記憶單元 Dl^Cb ’係具有在苓考位元線BLref和接地電壓之間成串 聯連接的虛設存取電晶體ATRd以及通道磁性阻抗元件

536700 五、發明說明（68) ^ -- TMRdb。虛a又存取電晶體ATRd，呼應於虛設讀出字線⑽乳 的活性化而轉開為0N。在轉開為on時虛設存取電晶體ηRd 的通逼阻抗’和記憶單元Mc中的存取電晶體ATR同等。 二^而’呼應於虛設讀出字線DRWL的活性化，通道磁性阻 元件TMRdb ’在芩考位元線BLre f和接地電壓Vss之間電 氣性結合，流通感測電流I s。 在虛設記憶單元DMCb中，通道磁性阻抗元件TMRdb，和 ，憶單元中的通道磁性阻抗元件TMR具有同樣的形狀，在 晶片上，將橫向和縱向交換，也就是旋轉9 〇度角的狀態而 ^置。此外’自由磁氣層丨〇3，在較長方向被磁化，而固 定磁氣層1 0 2則在和自由磁氣層的磁化方向成直角的方向 上磁化。 從而，通道磁性阻抗元件TMRdb的電阻抗，和圖5〇b所示 的通道磁性阻抗元件T M r d a同樣的，設定為：記憶單元μ c 的電阻抗值R 1和電阻抗值Rh的中間值。 如圖50A、圖50B以及圖51所示，通道磁性阻抗元件 丁MRda和TMRdb的固定磁氣層1〇2的磁化方向，和記憶單元 MC内的通道磁性阻抗元件TMR的磁化方向相同。從而，在 製造晶片之際’因為記憶單元中的固定磁氣層和虛設記憶 單兀的固定磁氣層可同時磁化同一方向，故製造步驟即可 簡化。 而且，圖51所示的通道磁性阻抗元件丁}^“^中，自由磁 氣層1 0 3可以在較長方向，也就是沿著磁化容易軸方向而 能輕易磁化。

\\312\2d-code\91-04\90132550.ptd 第72頁 536700

參A?、圖5 2，貫施例4的第三構成例的虛設記憶單元 DMCc，係具有在參考位元線BLref和接地電壓Vss之間成串 聯連接的K個（K為2以上的整數）通道磁性阻抗元件aTMRdc 以及虛設存取電晶體ATRd。在圖52中，顯示以κ = 2的情形 為例。 虛设存取電晶體ATRd，呼應於虛設讀出字線DRWL的活性 化而轉開為0N。在0N時虛設存取電晶體ATRd的通道阻抗 值’和記憶單元MC中的存取電晶體ATR同樣。 蒼照圖53 ’通道磁性阻抗元件TMRdc，係將κ個份的記憶 單元MC中的通道磁性阻抗元件TMr合併構成。換句話說，〜 通道磁性阻抗元件T M R d c的面積，成為通道磁性阻抗元件 TMR的K倍。在通道磁性阻抗元中，也和圖5〇β以及 圖51所示的通道磁性阻抗元件TMRda以及TMRdb同樣的，固 定磁氣層102和自由磁氣層103，磁化在互相成直角的方向 上。從而’通道磁性阻抗元件T M R d c的電阻抗，依其面積 成為Rm/K。 ' 尤其是，例如K = 2的時候，通道磁性阻抗元件以“^的 形狀接近正方形，藉此，可使得固定磁氣層丨〇 2和自由磁 氣層1 0 3的磁化狀態都安定化。 再度參照圖5 2，將如此構成的通道磁性阻抗元件 TMRdc，串聯連接成K個，藉以將虛設記憶單元⑽以的電阻 抗設定為和虛設記憶單元DMCa以及DMCb相同，呼應於虛設 讀出字線DRWL的活性化，即可在參考位元線BLref產生適 當的讀出參考電壓Vref。

\\312\2d-code\91-04\90132550.ptd 第73頁 536700 五、發明說明（70) 此外，將多個通道磁性阻抗元件TMRdc以串聯連接，在 各通道磁性阻抗元件中，可抑制對以絕緣膜形成的通道阻 障1 0 4施加電壓。如實施例3中所說明，依照一般的虛設記 憶單元的配置的話，對多個記憶單元，以一個虛設記憶 單元DMC的比例配置，故構成虛設記憶單元DMC的通道磁性 阻抗元件中的通道阻障（絕緣膜）上，以高頻率施加電壓 (電場）。從而，減低構成虛設記憶單元的通道磁性阻抗 元件中的各通道阻障的施加電壓，即可藉以提高虛設記憶 單元的可信賴度。 參照圖54，實施例4的第四構成例的虛設記憶單元 DMCd ’係具有在參考位元線BLref和接地電壓Vss之間成串 聯連接的通道磁性阻抗元件TMRdd以及虛設存取電晶體 ATRd。虛没存取電晶體ATRd，呼應於虛設讀出字線⑽礼的 活性化而轉開為ON。在轉開為⑽時虛設存取電晶體ATRd的 通道阻抗’和記憶單元MC中的存取電晶體ATR同等。 通迢磁性阻抗元件TMRdd，具有和記憶單元MC中的通道 磁性阻抗兀件TMR同等的面積，並且，其形狀也形成為接 近正方形。其結果，虛設記憶單元DMCd，以單一的通道磁 性阻抗兀件TMRdd形成。而且，通道磁性阻抗元件TMRdd的 固定磁氣層1 02和自由磁氣層丨Q3，在互相成直角的方向磁 化，其磁化層都可達到磁化狀態安定化。 在如此的構成中， 化，在參考位元線BL Vref 〇 性 也會呼應於虛設讀出字線DRWL的活 ref上產生適當的讀出參考電壓

第74頁 536700 五、發明說明（71) 此外，對於上述通道磁性卩且 需要實行將自由磁氣層103磁^;元件TMRda〜TMRdd，分別 作。 匕為所定方向的資料寫入動 對虛設記憶單元的資料寫人 週期性的進行。例如，在各次、、在裝置動作中，可以 記憶單元屬於同一記憶單元^料寫入循環中，對於和選擇 貢料寫入動作的構成。依照如2虛没圯憶單元，可以貫行 的記憶資料可以確實維持維所^的構成，虛設記憶單元中 或者，在晶片製造後的動作 $内合 電源投入後的初期化循環中，^试之際，或者MRAM裝置的 試模式，對各虚設記憶單元电ίι般動作之外另行設定測 可。如依照如此的構成，在I^貧料寫入動作的構成亦 入動作所需的時間，即可將所ί動作時不需要增加資料寫 單元。 π疋内容的資料寫入虛設記憶 〈貫施例4的變形例1 > 通施：4的變形例中，說明虛設記憶單元中的 通逼磁性阻抗兀件，具有和記愔 干 元件™同樣的電阻抗值的構上早』c中的通道磁性阻抗 人參^圖55 ’實施例4的變形例1的虛設記憶單元DMCe，包 各·通道磁性阻抗元件201、202、〇HQ . ^ 晶體ATRdd。 20 3、20 3、以及存取電 通道磁性阻抗元件2(Π〜2〇4，在參考位元線虬^丨和 存取電晶體ATRdd之間串並聯連接。換句話說，通道磁性 阻抗兀件201以及202，在參考位元線BLref和虛設存取電

536700 五、發明說明（72) ' 曰曰爿豆A T R d d之間串聯連接。同樣的，通道磁性阻抗元件2 〇 3 和2 04，在參考位元線BLref和虛設存取電晶體ATRdd之間 串聯連接。也就是說，通道磁性阻抗元件2 、2 〇 2，和通 這磁性阻抗元件2 〇 3、2 0 4，互相為並聯連接。如此，各通 道磁性阻抗元件，至少和其他一個通道磁性阻抗元件成串 聯連接。 通道磁性阻抗元件2 0 1〜2 0 4，分別具有和記憶單元M c中 的通道磁性阻抗元件TMR同樣形狀的構成，其分別的電阻 抗值’寻於冗憶單元M C中的電阻抗值R 1。也就是說，在通 道磁性阻抗元件2 0卜2 0 4中，和記憶資料” ”的記憶單元同 樣的，自由磁氣層1 0 3和固定磁氣層1 〇 2的磁化方向是平行 的。從而，也可用具有固定磁化方向的磁化層來代替自由 磁氣層1 0 3。在這樣的情形時，因為對虛設記憶單元中的 通道磁性阻抗元件的磁化，在製造晶片時就已經完成，所 以在實際動作時不需要對虛設記憶單元寫入。 圖5 6中，表示虛設記憶單元D M C e的等價電路。 參照圖56，在虛設記憶單元DMCe中，在參考位元線 BLref和虛設存取電晶體ATRdd之間串聯連接的通道磁性阻 抗元件201〜204的合成阻抗，等於R1。另一方面，使得在 虛设存取電晶體A T R d d轉開為Ο N的時候的通道阻抗r 了 g (d m) ，等於記憶單元MC中的存取電晶體ATR轉開為ON時的通道 阻抗 RTG (MC)的話，RTG (dm) =RTG (MC) + (△R/g) 所表示。 在虛設存取電晶體ATRdd中，和記憶單元MC中的存取電

\\312\2d-code\91-04\90132550.ptd 第 76 頁 536700 五、發明說明（73) ---- 曰曰teATR相比較，減小通道幅度W以及通道長度L之比例， ^是f小W/L，可藉此獲得上述的通道阻抗RTG (dm)。 具妝而二」存取電晶體ATR和虛設存取電晶體ATRdd的各通 逼巾田度十為相同，並且，將虛設存取電晶體ATRdd的通 =長度L設計得比存取電晶體ATR更長，即可藉以製作在〇N 4具有通逼阻抗RTG ( dm )的虛設存取電晶體ATRdd。 a依照如此的構成，呼應虛設讀出字線DRWL的活性化而使 得感測電流I s流通於虛設記憶單元DMCe，即可藉以在參考 位元線BLref產生適當的讀出參考電壓Vref。而且，因在 參考位元線B L r e f和接地電壓V s s之間有多數個通道磁性阻 抗元件串聯連接’所以和圖52所示的虛設記憶單元])mcc同 樣的，在以高頻度施加電壓的虛設記憶單元中，可以提升 通道阻障（絕緣膜）的可信賴度。 <實施例4的變形例2 > 參照圖5 7，實施例4變形例2的虛設記憶單元])mc f，包含 在參考位元線BLref和虛設存取電晶體ATRdd之間串聯連接 的和記憶單元M C同樣的通道磁性阻抗元件T M R以及虛設存 取電晶體ATRdd。在虛設記憶單元DMCf，通道磁性阻抗元 件TMR的自由磁氣層1 0 3的磁化方向，固定為和固定磁氣層 1 0 2同一方向。其結果，通道磁性阻抗元件T M R的電阻抗值 固定為R1。而且，也可以圖55所示的合成阻抗為ri的串並 聯連接的多個通道磁性阻抗元件來代替單一的通道磁性阻 抗元件TMR。 從而，如圖5 5所示的虛設記憶單元D M C e同樣的，對通道

\\312\2d-code\91-04\90132550.ptd 第77頁 536700 五、發明說明（74) 要在實$ : : si : 士’ ▲製造的時候即可完成，故不再需 =貝I1示動作日守的貢料寫入。 實施例4變形例2的M + gu ^ + φ θ 構成，在虛設讀出字線DRWL活性化時 電壓VDWL是可以調整的可變電壓。 動用圖58，說明實施例4變形例2的虛設記憶單元的 的’ ί資t斗寫入時，顯示對記憶單元化寫入資料 p ' >。也就是，在資料寫入之際，虛設讀出字線 一非活性化為L位準（接地電壓Vss )，寫入字線WWL和 ΐ兀線BL分別對選擇記憶單元，流通資料寫入電流1 P以及 貝料寫入電流± I w以實行資料寫入。如上述說明，在實際 動作之際並不需要對虛設記憶單元DMCf的資料寫入動作。 在貢料讀出之際，對應選擇列的讀出字線RWL活性化為η 位準（電源電壓Vcc )。另一方面，虛設讀出字線DRWL則 藉以將虛設記憶單元DMCf結合於參考位元線BLref則活性 化Η位準。虛設讀出字線DRWL在活性化時（Η位準），設定 為可變電壓VDWL。對應於選擇記憶單元的位元線以及和虛 汉e己丨思單元結合的參考位元線β L r e f，分別供應感測電流 Is 〇 可變電壓VDWL可以調整，使得虛設記憶單元DMCf中的存 取電晶體ATRdd的阻抗稱為RTG (dm )。其結果，在參考位 元線BLre f中，當選擇記憶單元分別記憶有"1"和"〇 ”的情 形，可以產生相對應的位元線電壓的中間值的讀出參考電 壓Vref 。

\\312\2d-code\91-04\90132550.ptd 第78頁 536700 五、發明說明（75) 依知如此的構成，可以對應於虛設存取電晶體ATRdd和 通逞磁性阻抗元件TMR製造時的不平均’將虛設記憶單元 DMU所產生的電阻抗調整到最適當。其結果，可以調整讀 出，考電壓Vref的位準，以確保最大資料讀出範圍。 <實施例4的變形例3 > 爹照圖59，實施例4的變形例3的虛設記憶單元MCg，具 有通道磁性阻抗元件TMR、虛設存取電晶MATRdi以及 ATRg2通逼磁性阻抗兀件TMR、虛設存取電晶體ATRdl以 及A Rd2，在參考位元線BLref和接地電壓Vss之間成串聯 結合。 1通道磁性阻抗元件TMR，和圖57所示的虛設記憶單元 DMCf的情形相同’自由磁氣層j 〇3的磁化方向，固定在和 固定磁氣層102同樣的方向。其結果，通道磁性阻抗元件 TMR的電阻抗即可固定為R1。 存取電晶體ATRdl的閘極，和相對應的虛設讀出字線 DRWL連接。另一方面，存取電晶體ATRd2和供應控制電壓 Vrm的配線DRWLt連接。存取電晶體ATRdl的通道長度和通 ，幅度的比例W/L，設計為和記憶單元MC中的存取^晶體 ATR相R。另一方面’存取電晶體ATRd2的通道長度和通道 幅又j比例W/L，設計為和虛設存取電晶體ATRdd相同。 接著，說明，虛設記憶單SDMCg的動作。 士二60 ’在貝料δ貝出之際’虛設讀出字線DRWL活性化 =電壓、，和對應於選擇記憶單元的讀出字線RffL同樣， .又疋為電源電；。另-方面，連接於存取電晶體 第79頁 \\312\2d-code\91-04\90132550.ptd 536700

的閘極的配線DRWLt，則傳達控制電MVrm。 從而，因虛設讀出字線DRWl的活性化而0N的虛設存取電 晶體ATRdl，具有和因頃出字線RWL的活性化而〇N的選擇記 憶單元MC中的存取電晶體atr —樣的通道阻抗RTG (Mc)。 另一方面▲，虛設存取電晶體ATRd2的通道阻抗，依控制 電壓Vrm而變化。從而，調整控制電壓Vrm而使得虛設存取 電晶體ATRd2的通道阻抗成為△ R/2，藉此使得在參考位元 線BLref產生的讀出參考電壓Vref的電壓位準調整為適當 值。其結果’經由控制電壓Vrm的調整，可藉以調整讀^

參考電壓V r e f的位準’以確保最大資料讀出範圍。 在資料寫入時的動作，因和圖5 8相同而不再次重複詳細 說明。此外，因虛設記憶單元DMCg的磁化方向為一定方 向，故在貫際動作之際，不必對虛設記憶單元進行資料寫 入動作。而且，在資料寫入之際，也可對配線⑽乳七停止 控制電壓Vrm的供應。 <實施例4的變形例4 >

芩照圖61，實施例4的變形例4的虛設記憶單元DMCh，具 有通道磁性阻抗元件205、206、207、208、以及虛設存取 電晶體ATRd。通道磁性阻抗元件205、206、207、208，在 蒼考位元線B L r e f和虛设存取電晶體A T R d之間串並聯連 接。通道磁性阻.抗元件2 0 5〜208分別都具有和記憶單元仏 中的通道磁性阻抗元件TMR同樣的形狀和構成。 通道磁性阻抗元件2 0 5以及2 0 6，分別寫入記彳奇、資料” 1，， 和n 〇u ，分別具有電阻抗值R1和Rh。同樣的，通道磁性阻

536700 五、發明說明（77) 抗元件20 7以及2 0 8，也分別具有電阻抗值R1和此。從而， 通道磁性阻抗元件2 0 5〜2 08的合成阻抗為：（Rh +R1)/2 = R1 + ( AR/2 )。 虛設存取電晶體ATRd因虛設讀出字線⑽仉的活性化而 ON，其通道阻抗，係為和記憶單元MC中的存取電晶體atr

同樣的通道阻抗RTG ( MC )。從而，在虛設讀出字線DRWL 活性化時，即可在參考位元線BLref產生讀出參考電壓 Vr e f。 接著，以圖6 2說明對圖6 1所示的通道磁性阻抗元件寫入 Μ料的情形。 在圖6 2中，構成一個虛設記憶單元D M C h的通道磁性阻抗 元件2 0 5〜2 0 8，構成為2列X 2行的配置。依照如此的構 成，即可對應於各記憶單元行，配置虛設記憶單元DMCh。 在圖6 2中，顯示對應於第一記憶單元行的虛設記憶單元的 配置。在資料寫入時，和位元線BL和/BL其中之一端電氣 性結合，流通資料寫入電流± I w作為往返電流。首先，在 將虛設寫入字線DWWL1活性化的狀態下，使得資料寫入電 流I w流通於位元線BL和/ BL，即可藉以對通道磁性阻抗元 件2 0 5、2 0 6寫入，，:Iπ和"〇 π記憶資料。其結果，通道磁性阻 抗元件2 0 5和2 0 6的電阻抗值分別設定為仙和R 1。 接著，在將虛設寫入字線DWWL2活性化而使得資料寫入 電流I p流通的同時，使得和上述相同方向的資料寫入電流 1 w流通於位元線BL和/ BL上，藉以對通道磁性阻抗元件 2 0 7、2 0 8分別寫入，，:Γ和，，〇，，記憶資料。其結果，通道磁性

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536700 五、發明說明（79) ---- 抗兀件TMR。記i思單兀MC中的存取電晶體ATR的〇N之際的 逼阻抗為RTG (MC )。記憶單元Mc中的通道磁性阻抗元件 TMR的電阻抗，依照記憶資料的位準而成為卟或者R1。 此外，在實施例4變形例5的構成中，在資料讀出電路和 選擇記憶單元之間，串聯配置阻抗元件2丨〇。阻抗元件2工〇 的電阻抗值，設定為比對應於記憶單元MC的記憶資料位準 的差異的電阻抗差異份△ R更小，最好能設定為（△ R / 2 )。 並未圖示的資料讀出電路，依照與選擇記憶單元以及阻 抗元件2 1 0串聯結合的位元線bl ( / BL )、和產生讀出參考 電壓Vref的參考位元線BLref之間的電位差，產生讀出資 料。從而，對應於選擇記憶單元的感測電流I s的途徑，和 對應於虛设$ te單元D M C i的感測電流I s的途徑之間的電阻 抗值的差異，為（ZXR/2)或者一 （^r/2)。從而，經由 位元線BL ( /BL )和參考位元線gLr ef之間的電壓比較，即 可實行資料讀出。 依照如此的構成，在記憶陣列上，即可使記憶單元MC和 虛設記憶單元DMC的構造相同，故可追隨通道磁性阻抗元 件TMR的製造不均，而能確保資料讀出範圍。 例如，虛設記憶單元D M C i分別為對應位元線B L和/ B L而 設。 圖6 4，為說明對圖6 3所示的虛設記憶單元寫入資料的概 念圖。在圖6 4中，顯示對應於第一記憶單元行的虛設記憶 單元的配置。 參照圖64，在資料寫入之際，位元線BL1和/BL1之其中

\\312\2d-code\91-04\90132550.ptd 第犯頁 536700 五、發明說明（80) 一端電氣性結合，流通資料寫入電流土 I w作為往返電流。 首先，在最初的循環中，在將虛設寫入字線DWWL1活性 化供應資料寫入電流I p的同時，也使得資料寫入電流+ j w 流通於位元線B L 1。如此即可藉以對對應於虛設寫入字線 DWWL1的虛設記憶單元DMCi寫入"1，，記憶資料，將起電阻抗 值設定為R h。 接著，在下一循 的同時’供應和上 得對應於虛設寫入 記憶資料。如此， 單元行的對應虛設 並將電阻抗值設定 如同上述說明k = 作的實行時間，可 寫入循環）、晶片 源投入後的初期化 而且，如圖6 5所 入的M0S電晶體215 成，可依照控制電 從而，可反映製造 使得資料讀出時的 附帶說明，實施 圖1 5所示的用二極 成0 裱中，在將虛設寫入字線DWWL2活性化 述相反方向的資料寫入電流丨w，藉以使 子線DWWL2的虛設記憶單元⑽c丨寫入"1，， 貫行兩個寫入循環，即可分別對各記憶 吕己憶單兀DMCi分別寫入"；p記憶資料， 為Rh。 、 ，對於虛設記憶單元DMCi的資料寫入動 =在MRAM裂置動作巾（例如，各資料 製造後的動作測試時或者MRAM裝置的電 循環中所設的測試模式。 *操可以接雙可調整的控制電壓Vm的輸 =構成阻抗元件210。&照如此的構 日:：的值!周整’電晶體215的阻抗值。 二乍m ’而在mram裝置中進行調整 作觀圍確保於最大限度。 例4以及其-报加, 體作 圯例，也可使用圖1 4以及 為存取元件的MTJ記憶單元的構

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五、發明說明（81) 10 記憶陣列 20 列解碼器 25 行解碼器 30 字線驅動器 40 字線電流控制電路 50 讀出/寫入控制電路 50r 資料讀出電路 51 電流供應電路 5 1 r 資料讀出電路 52 電流供應電路 53 放大器 54 開關 55 開關 60 讀出/寫入控制電路 62 位元線連接電晶體 101 反強磁性體層 102 固定磁氣層 103 自由磁氣層 104 通道阻障 105 接觸電極 106 阻障金屬 107 層間膜 108 上層配線 第85頁 \\312\2d-code\91-04\90132550.ptd 536700

五、發明說明 (82) 110 磁 化 容 易 轴 域 112 磁 化 困 難 轴 域 114 磁 化 困 難 車由 區 域 115 通 道 接 合 區 域 122 p型區域 123 ^ 124 源 極 、 汲 極 區 域 125 閘 極 128 金 屬 膜 130 接 觸 墊 130d 汲 極 側 的 接 觸 塾 130s 源 極 側 的 接 觸 墊 140 反 覆 單 位 201〜 204 通 道 磁 性 阻 抗 元 件 2 0 5〜 208 通 道 磁 性 阻 抗 元 件 210 阻 抗 元 件 215 MOS電晶體 ATR 存 取 電 晶 體 BL 位 元 線 DMC 虛 擬 記 憶 單 元 DRWL 虛 擬 寫 入 字 線 Is 檢 測 電 流 Ip 資 料 寫 入 電 流 ± I w 資 料 寫 入 電 流 Ml 第 一 金 屬 配 線層 \\312\2d-code\91-04\90132550.ptd 第86頁 536700

五、發明說明 (83) M2 第二金屬配線層 M3 第三金屬配線層 MC 記憶單元 Nr 節點 PAR p型區域 RWL 讀出字線 WWL 寫入字線 SUB 半導體主基板 Vcc 電源電壓 Vss 接地電壓 CSL 欄選擇線 CSG 欄選擇閘 TMR 通道磁性阻抗元件 \\312\2d-code\91-04\90132550.ptd 第87頁 536700 圖式間單說明 圖1為顯示本發明實施例1的MR Am壯 略方塊圖。 衣置1的整體構造的概 圖2為顯示圖1所示記憶陣列的構、告制 圖3為顯示圖2所示通道磁性阻抗4概念圖。 圖4為顯示圖3所示自由磁氣層^ 2件的剖面圖。 圖5為說明磁化容易軸區域的磁化化方向的概念圖。 圖6為說明磁化困難軸區域的磁=性的概念圖。 曰’為况明本發明實施例1的通道磁性阻抗元件的第一構 成例的概念圖。 圖8為圖7所示通道磁性阻抗元件的剖面圖。 圖9為說明本發明實施例1的通道磁性阻抗元件的第二配 置例的概念圖。 圖1 〇為說明本發明實施例1的通道磁性阻抗元件的第三 配置例的概念圖。 圖11為說明本發明實施例1的變形例1的通道磁性阻抗元 件的配置例的概念圖。 圖1 2為說明本發明實施例1的變形例2的通道磁性阻抗元 件的配置例的概念圖。 圖1 3為說明本發明實施例1的變形例3的通道磁性阻抗元 件的配置例的概念圖。 圖1 4為說明以二極體做存取元件的MTJ記憶單元的第一 構成例的電路圖。 圖1 5為纟兄明以二極 ^ ^ 做存取元件的MTJ記憶單元的第二 構成例的電路圖。

536700 圖式簡單說明 圖1 6為說明在半導體基板上的MT J記憶單元的第一構成 例的構造圖。 圖1 7為說明在半導體基板上的Μ T J記憶早元的弟二構成 例的構造圖。 圖1 8為說明在半導體基板上的Μ T J記憶早元的弟二構成 例的構造圖。 圖1 9為說明實施例2的MT J記憶單元的第一配置例的概念 圖。 圖2 0為說明實施例2的MT J記憶單元的第二配置例的概念 圖。 圖2 1為說明實施例2的MT J記憶單元的第三配置例的概念 圖。 圖2 2為說明實施例2的MT J記憶單元的第四配置例的概念 圖。 圖2 3為說明實施例2的MT J記憶單元的第五配置例的概念 圖。 圖2 4為說明實施例2的變形例1的MT J記憶單元的第一配 置例的概念圖。 圖2 5為說明實施例2的變形例1的MT J記憶單元的第二配 置例的概念圖。 圖2 6為說明實施例2的變形例1的MT J記憶單元的第三配 置例的概念圖。 圖2 7為說明實施例2的變形例2的MT J記憶單元的第一配 置例的概念圖。

\\312\2d-code\91-04\90132550.ptd 第89頁 536700 圖式簡單說明 圖2 8為說明實施例2的變形例2的MT J記憶單元的第二配 置例的概念圖。 圖2 9為說明實施例2的變形例2的MT J記憶單元的第三配 置例的概念圖。 圖3 0為說明實施例2的變形例2的MT J記憶單元的第四配 置例的概念圖。 圖3 1為說明實施例2的變形例2的MT J記憶單元的第五配 置例的概念圖。 圖3 2為說明實施例2的變形例3的MT J記憶單元的第一配 置例的概念圖。 圖3 3為說明實施例2的變形例3的MT J記憶單元的第二配 置例的概念圖。 圖3 4為說明實施例2的變形例3的MT J記憶單元的第三配 置例的概念圖。 圖3 5為說明本發明薄膜磁性記憶裝置在以折返型位元線 構成讀出資料時的概念圖。 圖3 6為表示實施例3的虛設記憶單元的第一構成例的電 路圖。 圖3 7為表示實施例3的虛設記憶單元的第二構成例的電 路圖。 圖3 8為表示實施例3的變形例1的記憶陣列以及其周邊電 路的資料讀出相關部分構成之方塊圖。 圖3 9為說明對圖3 8所示並聯虛設單元進行資料寫入的概 念圖。

\\312\2d-code\91-04\90132550.ptd 第90頁 536700 圖式簡單說明 圖4 0為表示實施例3的變形例2的記憶陣列以及其周邊電 路的資料讀出相關部分構成之方塊圖。 圖4 1為表示實施例3的變形例3的記憶陣列以及其周邊電 路的資料讀出相關部分構成之方塊圖。 圖4 2為說明對圖4 1所示串聯虛設單元進行資料寫入的概 念圖。 圖4 3為表示實施例3的變形例4的記憶陣列以及其周邊電 路的資料讀出相關部分構成之方塊圖。 圖44為表示實施例3的變形例5的記憶陣列以及其周邊電 路的貧料Ί買出相關部分構成之方塊圖。 圖45為說明對圖44所示並聯虛設單元進行資料寫入的概 念圖。 圖4 6為表示實施例3的變形例6的記憶陣列以及其周邊電 路的資料讀出相關部分構成之方塊圖。 圖4 7說明對圖4 6所示串聯虛設單元進行資料寫入的概念 圖。 圖4 8為表示實施例3的變形例7的記憶陣列以及其周邊電 路的資料讀出相關部分構成之方塊圖。 圖4 9為說明對圖4 8所示並聯虛設單元進行資料寫入的概 念圖。 圖50A、50B為說明實施例4的虛設記憶單元的第一構成 例的概念圖。 圖5 1為表示實施例4的第二構成例的虛設記憶單元的構 成的構造圖。

\\312\2d-code\91-04\90132550.ptd 第91頁 536700 圖式簡單說明 圖5 2為表示實施例4的第三構成例的虛設記憶單元的構 成的構造圖。 圖5 3為表示圖5 2所示通道磁性阻抗元件的構成的概念 圖。 圖5 4是實施例4的虛設記憶單元的第四構成例的概念 圖。 圖5 5為表示實施例4的變形例1的虛設記憶單元構成的概 略圖。 圖5 6表示圖5 5所示虛設記憶單元的等價電路的電路圖。 圖5 7為表示實施例4的變形例2的虛設記憶單元構成的概 略圖。 圖5 8為說明實施例4的變形例2的虛設記憶單元動作的時 序圖。 圖5 9為表示實施例4的變形例3的虛設記憶單元構成的概 念圖。 圖6 0為說明實施例4的變形例3的虛設記憶單元動作的時 序圖。 圖6 1為表示實施例4的變形例4的虛設記憶單元構成的概 念圖。 圖6 2為說明對圖6 1所示通道磁性阻抗元件進行資料寫入 的概念圖。 圖6 3為表示實施例4的變形例5的虛設記憶單元構成的概 念圖。 圖6 4為說明對圖6 3所示通道磁性阻抗元件進行資料寫入

\\312\2d-code\91-04\90132550.ptd 第92頁 536700 圖式簡單說明 的概念圖。 圖6 5為表示圖6 3所示阻抗元件的另一構成例的圖。 圖6 6為具有磁通道接合部的記憶單元構成的概略圖。 圖6 7為說明來自MTJ記憶單元的資料讀出動作的概念 圖。 圖6 8為說明對MTJ記憶單元進行資料寫入動作的概念 圖。 圖6 9為說明貪料寫入時的貢料寫入電流方向和磁場方向 之間關係的概念圖。

\\312\2d-code\91-04\90132550.ptd 第93頁

Claims (1)

1. 536700 六、申請專利範圍 1. 一種薄膜磁性體記憶裝置，係形成於半導體基板上的 薄膜磁性體記憶裝置，其特徵為：具備藉以實行資料記憶 的多數各記憶單元（MC )， 各前述記憶單元，包含： 導通時用來形成資料讀出電流（I s )的途徑的存取元件 (ATR 、 DM ):以及 和前述存取元件成串聯結合，而依記憶資料改變電阻抗 的磁氣記憶部（TMR )， 又具備： 形成於前述半導體基板上，具有固定的磁化方向的第一 磁性體層（1 0 2 ); 形成於前述半導體基板上，依照來自外部的施加磁場而 改變磁化方向的第二磁性體層（1 0 3 );以及 形成於前述第一和第二磁性體層之間的絕緣膜（1 0 4 )， 前述磁氣記憶部，用第二磁性體層的平面方向上的一部 分所定區域而形成。 2. —種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（MC )，分別依照各記憶資料的位準而 改變電阻抗值；以及 虛設記憶單元（DMC )，用以產生讀出參考電壓，前述 虛設記憶單元，包含： 多數個記憶單元組（CU0、CU1 )，分別都具有和前述記 憶單元同樣的構成， 前述多數個記憶單元組當中至少分別有一個，保持有不

   \\312\2d-code\91-04\90132550.ptd 第94頁 536700 六、申請專利範圍 同位準（"r 、" οπ )的記憶資料； 第一資料線（BL、/BL)，在資料讀出時，和前述多數個 記憶單元其中被選擇的一個相連接； 第二資料線（/BL、BL)，和前述虛設記憶單元相連接； 以及 資料讀出電路（5 0 r )，用以偵測前述第一和第二資料 線之間的電位差。 3. —種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（MC)，配置成行列狀； 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇； 多條位元線（BL )，分別對應於前述多數個記憶單元的 列而配置，分別在前述資料讀出之際以及前述資料寫入之 際，讓資料寫入電流（± I w )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含： 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及 存取電晶體（ATR )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合，而前述 存取電晶體，具有： 閘極（1 2 5 )，和相對應的前述讀出字線結合、

   \\312\2d-code\91-04\90132550.ptd 第95頁 536700 六、申請專利範圍 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 3 0 d )，和前述第一接觸墊於行方向相鄰 配置，用以將汲極區域（1 2 4 )和前述磁氣記憶部結合， 在前述記憶單元列，前述第一以及第二接觸墊的配置同 樣反覆進行， 在相鄰的前.述記憶單元行之間，前述記憶單元間分別挪 移1 / 2間隔而配置， 各前述寫入字線，形成在比各前述位元線更上層。 4. 一種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（MC )，配置成行列狀； 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇； 多條位元線（BL )，分別對應於前述多數個記憶單元的 行而配置，分別在前述資料讀出之際以及前述資料寫入之 際，讓資料寫入電流（± I w )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含： 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及 存取電晶體（ATR )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合，而前述

   \\312\2d-code\91-04\90132550.ptd 第96頁 536700 六、申請專利範圍 存取電晶體，具有： 閘極（1 2 5 )，和相對應的前述讀出字線結合、 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 3 0 d )，和前述第一接觸墊於行方向相鄰 配置，用以將汲極區域（1 2 4 )和前述磁氣記憶部結合， 各前述記憶單元每列中的前述第一和第二接觸墊都互相 反轉配置， 在相鄰的前述記憶單元行之間，前述記憶單元間分別挪 移所定的間隔而配置， 各前述寫入字線，形成在比各前述位元線更上層。 5. —種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（M C )，配置成行列狀； 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇； 多條位元線（BL )，分別對應於前述多數個記憶單元的 行而配置，分別在前述資料讀出之際以及前述資料寫入之 際，讓資料寫入電流（± I w )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含： 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及

   \\312\2d-code\91-04\90132550.ptd 第97頁 536700 六、申請專利範圍 存取電晶體（ATR )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合，而前述 存取電晶體，具有： 閘極（1 2 5 )，和相對應的前述讀出字線結合、 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 30d )，和前述第一接觸墊於行方向相鄰 配置’用以將沒極區域（1 2 4 )和前述磁氣記憶部結合’ 各前述記憶單元每列中的前述第一和第二接觸墊都同樣 重複配置， 在相鄰的前述記憶單元行之間，前述第一和第二接觸墊 互相反轉配置， 各前述寫入字線，形成配置在比各前述位元線更上層。 6. —種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（M C )，配置成行列狀； 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇； 多條位元線（BL )，分別對應於前述多數個記憶單元的 行而配置，分別在前述資料讀出之際以及前述資料寫入之 際，讓資料寫入電流（± I w )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含：

   \\312\2d-code\91-04\90132550.ptcl 第98頁 536700 六、申請專利範圍 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及 存取電晶體（ATR )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合，而前述 存取電晶體，具有： 閘極（1 2 5 )，和相對應的前述讀出字線結合、 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 30d )，和前述第一接觸墊於行方向相鄰 配置，用以將汲極區域（1 2 4 )和前述磁氣記憶部結合， 各前述記憶單元每列中的前述第一和第二接觸墊都同樣 重複配置， 在相鄰的前述記憶單元行之間，前述第一和第二接觸墊 互相反轉配置， 在相鄰的前述記憶單元行之間，前述記憶單元之間分別 挪移1 / 2間隔而配置。 7. —種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（M C )，配置成行列狀； 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇； 多條位元線（BL )，分別對應於前述多數個記憶單元的 行而配置，分別在前述資料讀出之際以及前述資料寫入之

   \\312\2d-code\91-04\90132550.ptd 第99頁 536700 六、申請專利範圍 際，讓資料寫入電流（± IW )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含： 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及 存取電晶體（ATR )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合，而前述 存取電晶體，具有： 閘極（1 2 5 )，和相對應的前述讀出字線結合、 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 30d )，和前述第一接觸墊於行方向相鄰 配置，用以將汲極區域（1 2 4 )和前述磁氣記憶部結合， 在相鄰的前述記憶單元列之間，前述第一和第二接觸墊 互相反轉配置， 在相鄰的前述記憶單元行之間，前述第一和第二接觸墊 互相反轉配置， 各前述寫入字線，形成配置在比各前述位元線更上層。 8. —種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（MC )，配置成行列狀； 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇；

   \\312\2d-code\91-04\90132550.ptd 第100頁 536700 六、申請專利範圍 多條位元線（BL )，分別對應於前述多數個記憶單元的 行而配置，分別在前述資料讀出之際以及前述資料寫入之 際，讓資料寫入電流（± I w )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含： 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及 存取電晶體（ATR )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合， 而前述存取電晶體，具有： 閘極（1 2 5 )，和相對應的前述讀出字線結合、 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 30d )，和前述第一接觸墊於行方向相鄰 配置，用以將汲極區域（1 2 4 )和前述磁氣記憶部結合， 在相鄰的前述記憶單元列之間，前述第一和第二接觸墊 互相反轉配置， 在相鄰的前述記憶單元行之間，前述第一和第二接觸墊 互相反轉配置， 在相鄰的前述記憶單元行之間，前述記憶單元之間各挪 移1 / 4間隔而配置， 各前述寫入字線，形成配置在比各前述位元線更上層。 9. 一種薄膜磁性體記憶裝置，其特徵為具備下述元件： 多數個記憶單元（MC )，配置成行列狀；

   \\312\2d-code\91-04\90132550.ptd 第101頁 536700 六、申請專利範圍 多條讀出字線（RWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料讀出之際實施列選擇； 多條寫入字線（WWL )，分別對應於前述多數個記憶單 元的列而配置，藉以在資料寫入之際實施列選擇； 多條位元線（BL )，分別對應於前述多數個記憶單元的 行而配置，分別在前述資料讀出之際以及前述資料寫入之 際，讓資料寫入電流（± I w )以及資料讀出電流（I s )通 過； 而前述各記憶單元，包含： 依記憶資料而改變電阻抗值的磁氣記憶部（TMR )、以 及 存取電晶體（A T R )，在相對應的前述位元線和第一電 壓（V s s )之間，和前述磁氣記憶部成串聯結合，而前述 存取電晶體’具有· 閘極（1 2 5 )，和相對應的前述讀出字線結合、 第一接觸墊（1 3 0 s )，用以將源極區域（1 2 3 )和前述 第一電壓結合、以及 第二接觸墊（1 3 Od )，和前述第一接觸墊於行方向相鄰 配置，用以將汲極區域（1 2 4 )和前述磁氣記憶部結合， 前述第一接觸墊，為構成一個配置單位（1 4 0 c、1 4 0 f ) 的在行方向相鄰的兩個記憶單元所共有， 各前述寫入字線，形成配置在比各前述位元線更上層。 1 0.如申請專利範圍第9項之薄膜磁性體記憶裝置，其中 ，各前述寫入字線（WWL )，確保能具有比各前述位元線

   \\312\2d-code\91-04\90132550.ptd 第102頁 536700 六、申請專利範圍 (BL )更寬的配幅而配置。 11. 一種薄膜磁性體記憶裝置， 其特徵為具備：可藉以保持記憶資料的多數個記憶單元 (MC )， 而前述各記憶單元，包含： 存取閘（ATR )，在資料讀出時可選擇性成為0N、以及 磁氣記憶部（TMR )，和前述存取閘成串聯連接，依前 述記憶資料而具有第一或者第二電阻抗的其中之一， 而前述磁氣記憶部，具有： 第一磁氣層，具有固定的磁化方向、 第二磁氣層，依寫入的前述記憶資料而磁化為和前述第 一磁氣層同一方向或者相反方向其中一個方向、以及 第一絕緣膜，形成於前述第一和第二磁氣層之間， 此外更具備： 資料線，在資料讀出之際，經由從前述多數個記憶單元 當中被選擇為資料讀出對象的選擇記憶單元轉開為0N的存 取閘，和前述選擇記憶單元的磁氣記憶部作電氣結合； 參考資料線（BLref )，在前述資料讀出之際，將用來 和前述資料線的電壓比較的讀出參考電壓加以傳達；以及 多數個虛設記憶單元（DMCa、DMCb、DMCc、DMCd)，分 別對前述多數個記憶單元以一定的區分配置，藉以產生前 述讀出參考電壓， 而各前述虛設記憶單元又包含： 虛設磁氣記憶部（TMRda、TMRdb、TMRdc、TMRdd)、和

   \\312\2d-code\91-04\90132550.ptd 第103頁 536700 六、申請專利範圍 虛設存取電晶體（ATRd )，在前述資料讀出之際選擇性 的成為0 N，將前述虚設磁氣記憶部和前述參考資料線作電 氣結合， 前述虛設磁氣記憶部，又具有： 在固定方向上磁化的第三磁氣層（102)、 在和前述第三磁氣層相交叉的方向上磁化的第四磁氣層 (103)、以及 形成於前述第三和第四磁氣層之間的第二絕緣膜 (104)。 1 2. —種薄膜磁性體記憶裝置， 其特徵為具備：可藉以保持記憶資料的多數個記憶單元 (MC )， 而前述各記憶單元，包含： 存取閘（ATR )，在資料讀出時可選擇性成為ON、以及 磁氣記憶部（TMR )，和前述存取閘成串聯連接，依前 述記憶資料而具有第一電阻抗（R1 )或者比前述第一電阻 抗更大的第二電阻抗（Rh )的其中之一， 而前述磁氣記憶部，具有： 第一磁氣層，具有固定的磁化方向、 第二磁氣層，依寫入的前述記憶資料而磁化為和前述第 一磁氣層同一方向或者相反方向其中一個方向、以及 第一絕緣膜，形成於前述第一和第二磁氣層之間， 此外更具備： 資料線，在資料讀出之際，經由從前述多數個記憶單元

   \\312\2d-code\91-04\90132550.ptd 第104頁 536700 六、申請專利範圍 當中被選擇為資料讀出對象的選擇記憶單元轉開為0N的存 取閘，和前述選擇記憶單元的磁氣記憶部作電氣結合； 參考資料線（BLref )，在前述資料讀出之際，將用來 和前述資料線的電壓比較的讀出參考電壓加以傳達；以及 多數個虛設記憶單元（DMCe )，分別對前述多數個記憶 早元以一定的區分配置’措以產生前述Ί買出茶考電壓’ 而各前述虛設記憶單元又包含： 虛設存取閘（ATRdd )，在前述資料讀出之際選擇性的 成為0 N、和 虛設磁氣記憶部（2 (Π - 2 0 4、2 0 5 - 2 0 8 )，呼應前述虛設 存取閘的0N，和前述參考資料線作電氣結合， 前述虛設磁氣記憶部，又具有： 在固定方向上磁化的第三磁氣層（1 0 2 )、 在和前述第三磁氣層相交叉的方向上磁化的第四磁氣層 (103)、以及 形成於前述第三和第四磁氣層之間的第二絕緣膜（1 0 4 ) 而各虛設磁氣記憶部，和前述多數個虛設磁氣記憶部當 中至少另外一個成串聯連接。 1 3. —種薄膜磁性體記憶裝置， 其特徵為具備：多數個磁氣記憶單元（MC )，可藉以分 別保存以施加磁場些入的記憶貢料， 虛設記憶單元（DMC i )，在資料讀出之際，藉以產生讀 出參考電壓；

   \\312\2d-code\91-04\90132550.ptd 第105頁 536700 六、申請專利範圍 各前述磁氣記憶單元以及前述虛設記憶單元，又包含： 磁氣記憶部（T M R )，依前述記憶資料的位準，而具有 第一電阻抗（R1)、或者比前述第一電阻抗更大的第二電 阻抗（Rh )的其中之一、以及 存取閘（A T R、A T R d )，和前述磁氣記憶部成串聯連 接，選擇性成為0N， 此外更具備： 第一資料線（BL )，在資料讀出之際，在和前述多數個 磁氣記憶單元當中被選擇的選擇磁氣記憶單元作電氣結合 的狀態下，供應資料讀出電流（I s )； 第二資料線（B L r e f )，在前述資料讀出之際，在和前 述虛設記憶單元作電氣結合的狀態下，供應和前述第一資 料線同等的資料言買出電流（I s )， 資料讀出電路（5 0、6 0 )，基於第一和第二資料線的電 壓，產生讀出資料； 阻抗附加電路（2 1 0、2 1 5 )，對前述第一資料線，成串 聯的附加比前述第一和第二電阻抗值的差值（△ R )更小 的第三電阻抗（△ R / 2 )， 而包含於前述虛設記憶單元的磁氣記憶部，記憶對應於 前述第二電阻抗值的位準的資料。 1 4.如申請專利範圍第1 3項之薄膜磁性體記憶裝置，其 中，前述阻抗附加電路（2 1 0、2 1 5 )，具有將可變的控制 電壓（V m )輸入於閘極的電場效型（215)電晶體。

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