KR20080029570A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플러그용 폴리실리콘막과 기판 과의 계면 저항 및 좁은 콘택 면적으로 인한 저항을 최소화하면서, 플러그용 폴리실리콘막 증착에 있어 콘택홀의 깊이를 최대한 작게 하여 폴리심 발생을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 기판 상에 다수의 게이트 패턴을 형성하는 단계; 인접하는 상기 게이트 패턴 사이의 상기 기판 상에 선택적 에피택셜 성장에 의해 제1실리콘막을 형성하는 단계; 상기 제1실리콘막을 포함한 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 제1실리콘막을 오픈하는 콘택홀을 형성하는 단계; 상기 제1실리콘막 상에 선택적 에피택셜 성장에 의해 제2실리콘막을 형성하는 단계; 및 상기 콘택홀에 플러그용 물질막을 매립하여 플러그를 형성하는 단계를 포함하며, 이에 따라 본 발명은 첫 번째 SEG 공정을 통한 ESL을 통해 기판과 플러그 간의 계면 저항을 최소화하고, 두 번째 SEG 공정을 통해 콘택 면적을 극대화하고, 플러그용 폴리실리콘막 증착시 종횡비를 최소화하여 폴리심 현상을 억제하는 효과가 있다.
SEG, SPE, 랜딩플러그, 계면 저항, 콘택 저항, 종횡비

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 게이트절연막
33 : 게이트폴리실리콘막 34 : 게이트금속막
35 : 게이트하드마스크 36 : LDD영역
37 : 제1ESL 38 : 게이트스페이서
39 : 층간절연막 40 : 콘택홀
41 : 제2ESL 42A : 랜딩플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 플러그 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라 콘택 면적도 감소하므로 콘택 저항(Contact Resistance)이 증가하고, 동작 전류(Operation Current)가 감소하면서 반도체 소자의 동작 속도, 신뢰성(Reliability) 및 tWR(Write Recovery Time)의 열화(Degradation)에 따른 수율(Yield)까지도 영향을 받고 있다. 따라서, 향후 차세대 반도체 소자에서는 소자의 크기 축소(Shrink)에 따라 콘택 면적이 감소할지라도 콘택 저항을 낮게 유지하는 것이 매우 중요한 항목이 되었다.
따라서, 소자의 콘택 저항을 낮출 뿐만 아니라 소자 특성을 향상시키고자 개발되고 있는 것이 에피택셜 실리콘(Epitaxial Si)이다. 그 중에서도 SEG(Selective Epitaxial Growth)가 콘택 저항을 감소시키는데 유용하여 국내외적으로 활발히 연구 개발되고 있지만, 이 공정은 고온 공정(∼850℃)이므로 반도체 소자의 셀 접합(Cell Junction) 특성을 매우 열화시키므로 현재 저온 SEG 개발에 많은 노력을 기울이고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(도시 하지 않음)을 형성한다. 이어서, 반도체 기판(11) 상에 게이트 절연막(12), 게이트 전도막(13), 게이트 금속막(14) 및 게이트 하드마스크(15)의 순서로 증착된 다수의 게이트 패턴(G)을 형성한다. 게이트 전도막(13)은 폴리실리콘막을 사용하고 게이트 금속막(14)은 텅스텐실리사이드를 사용하며, 게이트 하드마스크(15)는 질화막을 사용한다.
계속해서, 게이트 패턴(G)을 베리어로 N형 불순물 이온 주입하여 LDD 영역(도시하지 않음)을 형성한다. 이어서, 게이트 패턴(G)의 양측벽에 게이트 스페이서(16)를 형성한 후, LDD 영역을 형성하기 위한 이온 주입 보다 높은 에너지로 N형 불순물을 주입하여 N형으로 도핑된 소스/드레인 영역(17)을 형성한다. 다음으로, 게이트 패턴(G)을 포함한 전면에 층간절연막(18)을 형성하고, 층간절연막(18)을 선택적으로 식각하여 소스/드레인 영역(17)을 노출시키는 콘택홀을 형성한다. 그리고, 콘택홀 내부에 폴리실리콘막을 매립하여 랜딩플러그(19)를 형성한다.
그러나, 이와 같은 방법은 랜딩플러그(19)와 반도체 기판(11)과의 계면 저항이 크고 작은 콘택 크기로 인해 높은 셀 저항을 갖는 문제점과 함께 깊고 좁은 콘택홀에 폴리실리콘막을 증착하는 과정에서 발생하는 폴리심(poly-seam, 'A')과 같은 문제가 있다.
도 1b에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 소자분리막(도시하지 않음)을 형성한다. 이어서, 반도체 기판(21) 상에 게이트 절연막(22), 게이트 전도막(23), 게이트 금속막(24) 및 게이트 하드마스크(25)의 순서로 증착된 다수의 게이트 패턴(G)을 형성한다. 게이트 전도막(23)은 폴리실리콘막을 사용하고 게이트 금속막(24)은 텅스텐실리사이드를 사용하며, 게이트 하드마스크(25)는 질화막을 사용한다. 계속해서, 게이트 패턴(G)을 베리어로 N형 불순물 이온 주입하여 LDD 영역(26)을 형성한다. 그리고, LDD 영역(26) 상에 SEG 공정을 통해 반도체 기판(21)과 랜딩플러그(30) 간의 계면 저항을 최소화하기 위한 목적으로 ESL(Elevated Silicon Layer, 27)을 형성한다.
이어서, 게이트 패턴(G)의 양측벽에 게이트 스페이서(28)를 형성한 후, 게이트 패턴(G)을 포함한 전면에 층간절연막(29)을 형성하고, 층간절연막(29)을 선택적으로 식각하여 LDD 영역(26)을 노출시키는 콘택홀을 형성한다. 그리고, 콘택홀 내부에 폴리실리콘막을 매립하여 랜딩플러그(30)를 형성한다.
상술한 종래 기술에서, 랜딩플러그를 형성하기 위한 다른 방법으로 게이트 라인 형성 후 ESL 공정을 진행한 후 게이트 스페이서 및 콘택홀을 형성하여 플러그용 폴리실리콘막을 증착하는 방법이 있다.
그러나, SEG 공정을 통해 반도체 기판(21)과 랜딩플러그(30) 간의 계면 저항을 최소화할 수 있으나 좁은 콘택홀 크기로 인한 저항(RC)과 폴리실리콘막 증착시 발생되는 폴리심('B')을 해결할 수 없다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플러그용 폴리실리콘막과 기판 과의 계면 저항 및 좁은 콘택 면적으로 인한 저항을 최 소화하면서, 플러그용 폴리실리콘막 증착에 있어 콘택홀의 깊이를 최대한 작게 하여 폴리심 발생을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 기판 상에 다수의 게이트 패턴을 형성하는 단계; 인접하는 상기 게이트 패턴 사이의 상기 기판 상에 선택적 에피택셜 성장에 의해 제1실리콘막을 형성하는 단계; 상기 제1실리콘막을 포함한 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 제1실리콘막을 오픈하는 콘택홀을 형성하는 단계; 상기 제1실리콘막 상에 선택적 에피택셜 성장에 의해 제2실리콘막을 형성하는 단계; 및 상기 콘택홀에 플러그용 물질막을 매립하여 플러그를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(도시하지 않음)을 형성한다. 이어 서, 반도체 기판(31) 상에 게이트 절연막(33), 게이트 전도막(34), 게이트 금속막(35) 및 게이트 하드마스크(35)의 순서로 증착된 다수의 게이트 패턴(G)을 형성한다. 이 때, 게이트 절연막(33)은 산화막, 열산화막, SILK, 폴리이미드 또는 고유전물질막 중에서 선택된 물질을 사용한다. 산화막은 1000∼1100℃의 온도에서 O2 가스를 사용한 건식 산화, 1000∼1100℃ 온도에서 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성한다. 고유전 물질로는 알루미늄산화막(Al2O3), 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 하프늄실리케이트, 지르코늄실리케이트 및 이들의 혼합막을 원자층 증착법(ALD)을 이용하여 형성한다.
게이트 전도막(34)은 도프드 폴리실리콘막으로 형성하는데, 도프드 폴리실리콘막은 SiH2Cl2와 PH3 가스를 사용하여 저압화학기상증착(LPCVD)으로 형성한다.
게이트 금속막(34)은 텅스텐막(W), 코발트막(Co), 니켈막(Ni), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi) 및 니켈실리사이드(NiSi)로 이루어진 그룹에서 선택된 어느 한 물질을 사용하거나 이들의 적층 구조로 형성하는데, 본 발명의 실시예에서는 텅스텐실리사이드를 사용한다. 텅스텐실리사이드는 SiH2Cl2와 WF6 가스를 사용하여 LPCVD로 형성한다. 게이트 하드마스크(35) 실리콘질화막 계열의 물질을 사용한다.
계속해서, 게이트 패턴(G)을 베리어로 N형 불순물 이온 주입하여 LDD 영역(Lightly Doped Drain, 36)을 형성한다. 이어서, 통상의 종래 기술에서는 게이트 패턴(G)의 측벽에 게이트 스페이서를 형성한 후, LDD영역을 형성하기 위한 이온 주입 보다 높은 에너지로 N형 불순물을 주입하여 N형으로 도핑된 소스/드레인 영역을 형성하여 접합을 형성한다.
반면 본 발명의 실시예에서는 SEG(Selective Epitaxial Growth) 공정을 통해 LDD 영역(36) 상에 제1ESL(Elevated Silicon Layer, 37)을 형성하게 된다. 이 때, 형성되는 제1ESL(37)은 SEG 공정 중 N형 불순물이 도핑되어 제1ESL(37) 형성으로 인한 이온 농도 감소를 방지할 수 있다. 제1ESL(37)은 실리콘이 방향성을 갖고 성장하는 SEG 공정의 특성상 패싯(facet)을 갖게 된다. 또한, 패싯을 형성하지 않는 옵티마이즈(optimized)된 SEG 공정에 의해 제1ESL(37)이 형성되는 경우를 포함한다.
도 2b에 도시된 바와 같이, 게이트 패턴(G)의 양측벽에 게이트스페이서(38)를 형성한다. 게이트스페이서(38)는 게이트 패턴(G) 및 반도체 기판(21)의 표면을 따라 스페이서용 물질막을 증착한 후, 건식 식각(dry etch)을 실시하여 형성한다.
계속해서, 게이트스페이서(38)가 형성된 게이트 패턴(G)을 포함한 반도체 기판(31)의 전면에 층간절연막(39)을 증착한다. 그리고 나서, 게이트하드마스크(35)가 드러나는 타겟으로 층간절연막(39)을 평탄화한 후, 랜딩플러그(Landing Plug)가 형성될 영역만을 오픈하는 랜딩콘택홀(40)을 형성한다.
도 2c에 도시된 바와 같이, 랜딩콘택홀(40)을 형성하여 드러난 제1ESL(37)의 상부 면에 대해 두 번째 SEG 공정을 실시하여 제1ESL(37) 상에 제2ESL(41)을 성장시킨다. 제2ESL(41)을 성장시키므로서, 랜딩콘택면을 최대화하고, 랜딩콘택홀(40)의 종횡비(Aspect ratio)를 최소화 할 수 있다. 이어서, 반도체 기판(31)의 전면에 플러그용 도전 물질(42)로 SPE를 통한 폴리실리콘막으로 랜딩콘택홀을 완전히 매립한다. 또는, 금속막을 사용할 수 있다. 랜딩콘택홀의 내부에 제1ESL(37)과 제2ESL(41)이 형성되어 있으므로, 랜딩콘택홀의 종횡비를 낮출 수 있으므로 종래 랜딩콘택홀의 깊이가 깊어서 발생했던 폴리심과 같은 문제를 방지할 수 있다.
도 2d에 도시된 바와 같이, 에치백(etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing)와 같은 평탄화 공정을 실시하여 플러그용 도전 물질을 평탄화한다. 인접하는 게이트 패턴(G) 사이에 랜딩플러그(42A)가 형성된다.
상술한 바와 같이, 셀 콘택 저항의 개선을 위해 플러그를 정의하기 전 두 번의 선택적 에피택셜 성장(SEG)에 의해 ESL을 형성하므로, 플러그용 폴리실리콘막의 증착 마진을 향상시킬 수 있다.
본 발명은 DRAM, SRAM, 플래쉬 메모리, FRAM, MRAM, PRAM 또는 이들의 조합으로 이루어진 메모리 셀의 게이트 전극 소자에 이용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 첫 번째 SEG 공정을 통한 ESL을 통해 기판과 플러그 간의 계면 저항을 최소화하고, 두 번째 SEG 공정을 통해 콘택 면적을 극대화하고, 플러그용 폴리실리콘막 증착시 종횡비를 최소화하여 폴리심 현상을 억제하는 효과가 있다.
따라서, 플러그용 폴리실리콘막 증착 마진을 증가시킬 수 있을 뿐만 아니라, 셀 저항을 최소화할 수 있는 효과가 있다.

Claims (4)

  1. 기판 상에 다수의 게이트 패턴을 형성하는 단계;
    인접하는 상기 게이트 패턴 사이의 상기 기판 상에 선택적 에피택셜 성장에 의해 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막을 포함한 기판 전면에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 제1실리콘막을 오픈하는 콘택홀을 형성하는 단계;
    상기 제1실리콘막 상에 선택적 에피택셜 성장에 의해 제2실리콘막을 형성하는 단계; 및
    상기 콘택홀에 플러그용 물질막을 매립하여 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 플러그용 물질막은 고상에피텍시(SPE) 또는 금속막으로 형성하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 기판 상에 선택적 에피택셜 성장에 의해 제1실리콘막을 형성하는 단계 전에,
    상기 인접하는 게이트 패턴 사이의 상기 기판 내부에 LDD 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 절연막을 형성하기 전에,
    상기 게이트 패턴의 양측벽에 게이트스페이서를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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