CN116207142B - 一种半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法，属于半导体技术领域。所述半导体结构至少包括：衬底；多个栅极结构，设置在所述衬底上；侧墙结构，设置在所述栅极结构两侧；第一重掺杂区，设置在所述栅极结构两侧的所述衬底内，且相邻所述栅极结构之间的所述第一重掺杂区之间设置预设区；保护层，设置在所述侧墙结构和所述第一重掺杂区上，所述保护层的高度和所述栅极结构的高度相同；以及第二重掺杂区，设置在所述预设区上。通过本发明提供的一种半导体结构及其制作方法，可提高半导体结构的性能。

Description

一种半导体结构及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着电源管理芯片（Power Management Integrated Circuits，PMIC IC）集成度的提高，一种新型的作为降压式变换电路（Buck）的保护环（guard ring）结构被广泛的运用在电源管理芯片的制作中。使用保护环结构的降压式变换电路的源极和漏极与衬底电位相同，节省面积，集成度更高，且可以防止因闩锁效应（Latch up）导致芯片功能混乱或者电路直接无法工作甚至烧毁的问题。但在半导体实际生产中，受限于黄光机台以及光刻胶的影响，在形成保护环时，会造成源极或漏极所在区域被刻蚀，造成导通电阻（Ron）的大幅度增大，从而使得器件失效，降低半导体结构的生产良率。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，通过本发明提供的半导体结构及其制作方法，可以提高具有保护环结构的半导体结构的生产良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，至少包括：
衬底；
多个栅极结构，设置在所述衬底上；
侧墙结构，设置在所述栅极结构两侧；
第一重掺杂区，设置在所述栅极结构两侧的所述衬底内，且相邻所述栅极结构之间的所述第一重掺杂区之间设置预设区；
保护层，设置在所述侧墙结构和所述第一重掺杂区上，所述保护层的高度和所述栅极结构的高度相同；以及
第二重掺杂区，设置在所述预设区上。
在本发明一实施例中，所述保护层靠近所述预设区的边缘与所述第一重掺杂区和所述预设区的交界处对齐。
在本发明一实施例中，所述第二重掺杂区的宽度大于所述第一重掺杂区的宽度，小于所述第一重掺杂区的宽度的两倍。
在本发明一实施例中，所述保护层为叠层结构，且所述叠层结构的层数为2层~5层。
在本发明一实施例中，所述保护层包括第一保护层和第二保护层，所述第二保护层设置在所述第一保护层上。
在本发明一实施例中，所述第一保护层或所述第二保护层的厚度为50nm~100nm。
本发明提供一种半导体结构的制作方法，其至少包括以下步骤：
提供一衬底；
在所述阱区上形成多个栅极结构；
在所述栅极结构两侧形成侧墙结构；
在所述侧墙结构两侧的所述衬底内注入第一杂质离子，形成第一重掺杂区，且相邻所述栅极结构之间的所述第一重掺杂区之间设置预设区；
在所述侧墙结构和所述第一重掺杂区上形成保护层，所述保护层的高度和所述栅极结构的高度相同；以及
在所述预设区注入第二杂质离子，形成第二重掺杂区。
在本发明一实施例中，所述保护层的形成步骤包括：
在所述第一重掺杂区、所述预设区、所述栅极结构和所述侧墙结构上形成第一保护层；
在所述第一保护层上形成第二保护层；以及
刻蚀所述第二保护层和所述第一保护层，形成保护层，所述保护层覆盖所述侧墙结构和所述第一重掺杂区。
在本发明一实施例中，所述第二重掺杂区的形成步骤包括：
在所述保护层、所述栅极结构以及所述衬底上形成光阻层；
对所述光阻层进行曝光和显影，所述光阻层暴露所述预设区；以及
以所述光阻层为掩膜，在所述预设区注入所述第二杂质离子，形成所述第二重掺杂区。
在本发明一实施例中，所述光阻层的边缘与所述第一重掺杂区和所述预设区的边界对齐。
综上所述，本发明提供的一种半导体结构及其制作方法，在具有保护环结构的半导体结构的生产过程中，能够避免在黄光机台以及光刻胶的影响下产生底切问题，避免源极和漏极所在区域被刻蚀而使导通电阻大幅度增大，造成器件失效的问题，提高半导体结构的生产良率。同时，在生产过程中，不需要更换光阻或使用掩膜，降低更换光阻的生产成本和使用掩膜的生产成本。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中在衬底上形成垫氧化层和垫氮化层示意图。
图2为一实施例中浅沟槽隔离结构示意图。
图3为一实施例中栅极氧化层示意图。
图4为一实施例中栅极材料层示意图。
图5为一实施例中栅极结构和轻掺杂区示意图。
图6为一实施例中侧墙结构示意图。
图7为一实施例中第一重掺杂区示意图。
图8为一实施例中第一保护层示意图。
图9为一实施例中第二保护层示意图。
图10为一实施例中第一光阻层示意图。
图11为一实施例中刻蚀后保护层示意图。
图12为一实施例中第二光阻层示意图。
图13为一实施例中第二重掺杂区示意图。
图14为一实施例中去除第二光阻层示意图。
图15为一实施例中去除保护层示意图。
图16为一实施例中自对准硅化物阻挡层示意图。
标号说明：
10衬底；21垫氧化层；22垫氮化层；30浅沟槽隔离结构；40栅极结构；41栅极氧化层；42栅极材料层；50侧墙结构；51第一介质层；52第一中间层；53第二介质层；54第二中间层；55第三介质层；60轻掺杂区；61第一重掺杂区；62第二重掺杂区；81第一光阻层；70保护层；71第一保护层；72第二保护层；82第二光阻层；90自对准硅化物阻挡层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
具有保护环结构的半导体结构能够防止功能模块间受到噪声的影响，同时能够有效防止芯片最致命的闩锁效应，提高半导体结构的性能。本发明提供的一种半导体结构及其制作方法，能够减少具有保护环结构的半导体结构在制备过程中刻蚀产生的问题，提高半导体的生产良率，可广泛应用在具有保护环结构的半导体结构的生产中。
请参阅图1所示，在本发明一实施例中，在金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET，简称MOS）中，在MOS晶体管中设置保护环（Guard ring）提高晶体管的性能。其中，Guard ring既承担了MOS晶体管的衬底Bulk端，又能担任集成电路模块（Intellectual Property，IP）间的隔离，以便防止IP间受到噪声的影响，还能有效防止芯片致命缺陷之一的闩锁效应，应用在不同种类的半导体结构中。本发明以P型MOS晶体管为例进行阐述，首先提供衬底10，且衬底10可以为任意适于形成半导体结构的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的材料和厚度，且衬底10可以为P掺杂的半导体衬底，也可以为N掺杂的半导体衬底，本实施例中，衬底10例如为N型硅片。
请参阅图1所示，在本发明一实施例中，在衬底10上形成垫氧化层21，垫氧化层21的材料例如为二氧化硅等材料，例如可以通过热氧化法、原位水汽生长法或化学气相沉积等方法在衬底10上形成垫氧化层21，且垫氧化层21的厚度例如为10nm~50nm。在其他实施例中，不对垫氧化层21的形成方法和厚度作出具体限定，可根据制作要求进行选择。通过在衬底10上形成垫氧化层21，作为衬底10的保护结构，在后续去除氮化物的过程中，避免衬底10受到损伤。
请参阅图1至图2所示，在本发明一实施例中，在垫氧化层21上形成垫氮化层22，垫氮化层22例如为氮化硅或氮化硅和氧化硅的混合物。其中，垫氧化层21作为缓冲层可以改善衬底10与垫氮化层22之间的应力。本发明不对垫氮化层22的形成方法和厚度作具体限制，在本发明一实施例中，垫氮化层22例如通过低压化学气相沉积法（Low PressureChemical Vapor Deposition，LPCVD）形成在垫氧化层21上，垫氮化层22的厚度例如为50nm~200nm。通过设置垫氮化层22可保护衬底10免受浅沟槽隔离结构30制造过程中涉及的化学机械抛光平坦化制程（Chemical Mechanical Polishing，CMP）工艺的影响。且垫氮化层22在浅沟槽隔离结构30形成过程中，可以作为掩膜，在对衬底10进行刻蚀时，保护其他部位的衬底10不受损伤。
请参阅图1至图2所示，在本发明一实施例中，在形成垫氮化层22后，在垫氮化层22上形成光刻胶层（图中未显示），光刻胶层例如通过旋转涂胶法或自动喷涂法等方法形成，经过曝光，显影工艺，在光刻胶层上形成多个开口，开口用于定位浅沟槽隔离结构30的位置。再对衬底10进行定量刻蚀，刻蚀完成后，去除光刻胶层，以形成浅沟槽。浅沟槽的深宽比例如为（2:1）~（5:1），浅沟槽具体的深宽比根据实际生产情况设定。
请参阅图1至图2所示，在本发明一实施例中，在浅沟槽内沉积绝缘介质，直至绝缘介质覆盖垫氮化层22的表面。本发明并不限制绝缘介质的沉积方式，例如可以通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等沉积方式，以形成相应的绝缘介质。绝缘介质例如为对研磨具有较高适应力的氧化硅或氟硅玻璃等绝缘材料，在沉积绝缘介质之后，可进行高温（例如800℃~1200℃）回火制程，以增加绝缘介质的密度和应力情况。在制备完成绝缘介质后，对绝缘介质进行平坦处理，例如利用化学机械抛光（ChemicalMechanical Polishing，CMP）工艺平坦化绝缘介质和部分垫氮化层22，使绝缘介质和垫氮化层22的高度一致。后对抛光后的垫氮化层22进行刻蚀去除，本发明并不限制垫氮化层22的去除方法，例如采用干法刻蚀或湿法刻蚀等，以形成浅沟槽隔离结构30。
请参阅图2至图3所示，在本发明一实施例中，在形成浅沟槽隔离结构30后，去除衬底10表面的垫氧化层21，例如可通过干法或湿法刻蚀去除，同时去除部分浅沟槽隔离结构30。再在衬底10的表面形成栅极氧化层41，本发明不限制栅极氧化层41的形成方法，例如采用热氧化法、化学气相沉积或物理气相沉积等方法形成。在本实施例中，栅极氧化层41的材料例如为氧化硅材料，栅极氧化层41例如通过干氧氧化法形成。再平坦化栅极氧化层41，使栅极氧化层41和浅沟槽隔离结构30顶端平齐，且栅极氧化层41的厚度例如为3nm~10nm。在其他实施例中，栅极氧化层41的材料以及厚度也可以根据实际需要进行设定。
请参阅图3至图4所示，在本发明一实施例中，在栅极氧化层41上沉积一层栅极材料层42，栅极材料层42例如为多晶硅层或金属层等。在本实施例中，栅极材料层42例如为多晶硅层，多晶硅层可以为P型掺杂或N型掺杂，且栅极材料层42的厚度例如为200nm~400nm。在本实施例中，多晶硅层的掺杂类型例如为P型，确保多晶硅层的掺杂类型与衬底10的掺杂类型不同。在其他实施例中，栅极材料层42的材料和厚度可以根据实际需要进行设定。
请参阅图4至图5所示，在本发明一实施例中，在形成栅极材料层42后，在栅极材料层42上形成光刻胶层（图中未显示），然后对光刻胶进行曝光以及显影，形成图案化的光刻胶层。然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极材料层42和栅极氧化层41。栅极材料层42和栅极氧化层41可采用一步刻蚀或分步刻蚀完成，在本实施例中，例如采用一步刻蚀对栅极材料层42和栅极氧化层41进行刻蚀，以光刻胶层为掩膜对栅极材料层42进行刻蚀，在栅极材料层42刻蚀完成后，通过改变刻蚀气体或湿法刻蚀液，对栅极氧化层41进行刻蚀。刻蚀后保留的栅极材料层42和栅极氧化层41设置在衬底10上，将保留的栅极材料层42和栅极氧化层41定义为栅极结构40。形成栅极结构40后，在栅极结构40两侧衬底10内注入杂质离子，注入的杂质离子例如和衬底10的掺杂类型不同。在本实施例中，注入例如为硼（B）或镓（Ga）等P型杂质，在栅极结构40两侧形成轻掺杂区60。
请参阅图5至图6所示，在本发明一实施例中，在形成轻掺杂区60后，在衬底10、栅极结构40上以及栅极结构40的侧壁上形成第一介质层51，且第一介质层51例如包括氧化硅层。其中，第一介质层51例如通过高温热氧化的方式形成，例如包括干热氧化法、湿热氧化法或原位水汽氧化法（In-Situ Steam Generation，ISSG）等方法形成。再对第一介质层51进行氮化处理，在第一介质层51的表面上形成第一中间层52。具体地，第一中间层52例如通过去藕合等离子体氮化（Decoupled Plasma Nitridation，DPN）、快速热氮化（RapidThermal Nitridation，RTN）或氨水浸泡（NH3soak）等处理方式中的一种或混合的方法，在第一介质层51的表层进行氮化处理，形成氮化的第一中间层52，且第一介质层51不进行完全氮化，保留设定厚度的第一介质层51。
请参阅图6所示，在本发明一实施例中，在第一中间层52上形成第二介质层53，第二介质层53例如通过化学气相沉积等方法形成。在第二介质层53的表层进行氮化处理，形成氮化的第二中间层54，第二介质层53不进行完全氮化，即保留设定厚度的第二介质层53。第二中间层54的氮化方法例如和第一中间层52的氮化方法相同，例如通过快速热氮化的方法形成。在第二中间层54的表面形成第三介质层55，第三介质层55例如为氧化硅层，形成方法例如和第一介质层51或第二介质层53的氧化硅层的形成方法形同，且第三介质层55的厚度例如根据生产情况设定。
请参阅图6所示，在本发明一实施例中，在第三介质层55形成后，在第三介质层55上形成光刻胶层（图中未显示），以光刻胶层为掩膜，以第一介质层51的氧化硅层为刻蚀停止层，例如采用干法刻蚀工艺的各向异性刻蚀第一介质层51、第二介质层53和第三介质层55。刻蚀后，栅极结构40两侧的第二介质层53和第三介质层55的高度不超过第一介质层51，第二介质层53和第三介质层55在栅极结构40的两侧形成ON-ONO的双重侧墙结构50。通过设置多层的侧墙结构50，有效控制寄生电容影响。在其他实施例中，侧墙结构50例如为其他结构设置。
请参阅图6至图7所示，在本发明一实施例中，刻蚀完成后，在衬底10、栅极结构40、侧墙结构50和浅沟槽隔离结构30上形成图案化的光刻胶层（图中未显示），且图案化的光刻胶层暴露侧墙结构50的两侧衬底10。向衬底10内注入第一杂质离子，第一杂质离子例如和轻掺杂区60中的杂质离子的类型相同。在本实施例中，注入的第一杂质离子例如为硼（B）或镓（Ga）等P型杂质。确保第一重掺杂区61的边缘与侧墙结构50远离栅极结构40的一侧的边界对准，形成第一重掺杂区61，且第一重掺杂区61的掺杂浓度例如大于轻掺杂区60的掺杂浓度，第一重掺杂区61的掺杂深度例如大于轻掺杂区60的掺杂深度。相邻栅极结构40之间的第一重掺杂区61之间设置预设区，预设区截面的宽度例如为相邻两个第一重掺杂区61之间的距离。然后去除图案化的光刻胶层，同时，去除衬底10上附着的颗粒杂质，将清洗后的衬底10进入下一工序。
请参阅图7至图8所示，在本发明一实施例中，在形成第一重掺杂区61后，在栅极结构40、侧墙结构50、第一重掺杂区61和预设区上形成保护层70。其中，保护层70例如为叠层结构，且本发明不限制叠层结构的层数。在本实施例中，叠层结构的层数为2层~5层，即保护层70例如包括第一保护层71和第二保护层72。其中，第一保护层71例如为氧化硅层。在本发明一实施例中，例如采用化学气相沉积或者原子层沉积工等方法形成第一保护层71。在本实施例中，例如通过沉积正硅酸乙酯（Tetraethyl orthosilicate，TEOS）获得第一保护层71，第一保护层71的厚度例如为50nm~100nm。
请参阅图8至图9所示，在本发明一实施例中，在第一保护层71形成后，在第一保护层71上形成第二保护层72。在本实施例中，第二保护层72例如为氮化硅层，第二保护层72例如可以通过低压化学气相沉积法（Low Pressure Chemical Vapor Deposition，LPCVD）形成。具体例如将衬底10放置于充有二氯硅烷与氨气的炉管内，在压力例如为2T~10T，且温度例如为700℃~800℃的条件下反应，沉积第二保护层72。在一些实施例中，第二保护层72的厚度例如为50nm~100nm。
请参阅图9至图10所示，在本发明一实施例中，在栅极结构40、侧墙结构50、第一重掺杂区61和预设区上沉积第一保护层71和第二保护层72后，第一保护层71和第二保护层72形成保护层70。在第二保护层72上形成第一光阻层81，形成方法例如为旋转涂胶法或自动喷涂法，经过曝光和显影工艺，形成光阻图案，第一光阻层81覆盖侧墙结构50和第一重掺杂区61，接着对保护层70进行刻蚀。在本实施例中，例如通过干法刻蚀对保护层70进行刻蚀，刻蚀气体例如为含氟气体、氧气和惰性气体的混合气体，且含氟气体例如包括四氟化碳（CF4）、四氟化硅（SiF4）、三氟化氮（NF3）、六氟乙烷（C2F6）或三氟甲烷（CHF3）等中的一种或多种。
请参阅图10至图11所示，在本发明一实施例中，将栅极结构40上的保护层70刻蚀至第一介质层51的氧化硅层停止，使保护层70的高度和所述栅极结构40的高度相同。同时将预设区上的保护层70刻蚀至第一介质层51的氧化硅层后停止刻蚀，露出预设区。保护层70覆盖第一重掺杂区61和侧墙结构50，且保护层70靠近预设区的一侧边缘与第一重掺杂区61和预设区的交界处对齐。保护层70靠近浅沟槽隔离结构30的一侧，覆盖靠近浅沟槽隔离结构30一侧的侧墙结构50和第一重掺杂区61，且保护层70靠近浅沟槽隔离结构30的一侧边缘与第一重掺杂区61和浅沟槽隔离结构30的交界处对齐。保护层70完全覆盖住第一重掺杂区61，避免在对预设区掺杂时，光阻层暴露部分第一重掺杂区61，从而导致第一重掺杂区61的掺杂宽度减小的问题，确保第一重掺杂区61的尺寸，保证保护环符合使用需求，提高半导体结构的制作良率。
请参阅图11至图13所示，在本发明一实施例中，在保护层70刻蚀完成后，在衬底10上形成第二光阻层82，第二光阻层82的形成方法例如为旋转涂胶法或自动喷涂法等。对第二光阻层82进行曝光、显影工艺。第二光阻层82覆盖在保护层70和栅极结构40上，第二光阻层82的边缘与第一重掺杂区61和预设区的边界对齐，即第二光阻层82暴露出相邻第一重掺杂区61之间的预设区。进行掺杂，在预设区上进行第二杂质离子注入，形成第二重掺杂区62。在形成第二重掺杂区62后，去除第二光阻层82。通过设置保护层70，在形成第二光阻层82和第二重掺杂区62时，减少黄光机台以及光刻对第一重掺杂区61的影响，不需要更换光阻或使用掩膜，降低更换光阻的生产成本和使用掩膜的生产成本。在第二光阻层82曝光显影的过程中，由于保护层70的遮挡，增大了光刻窗口，避免因第二光阻层82暴露第一重掺杂区61而导致的第一重掺杂区61的范围减小，从而避免导通电阻的大幅度增大，降低半导体结构的失效率。
请参阅图12至图13所示，在本发明一实施例中，第二重掺杂区62的掺杂类型和第一重掺杂区61的掺杂类型相反。在本发明一实施例中，第二重掺杂区62的掺杂类型例如为N型，第二杂质离子例如为磷（P）或砷（As）等N型杂质。第一重掺杂区61和第二重掺杂区62的横向尺寸关系例如为根据具体生产情况设定，在本实施例中，第二重掺杂区62的宽度例如大于第一重掺杂区61的宽度，小于第一重掺杂区61的宽度的两倍。且第二重掺杂区62的掺杂深度例如和第一重掺杂区61的掺杂深度相同。通过设置保护层70，减小形成第二重掺杂区62对第一重掺杂区61的影响，使第一重掺杂区61和第二重掺杂区62达到设定的掺杂宽度，提高半导体结构的制作良率。第一重掺杂区61和第二重掺杂区62形成PNP结构，可以作为PMOS的源极或漏极使用，同时，可作为降压式变换电路端使用。
请参阅图13至图15所示，在本发明一实施例中，在形成半导体结构后，可继续进行半导体器件的制作。具体地，在形成第二重掺杂区62后，去除第二光阻层82，再通过刻蚀去除位于侧墙结构50和第一重掺杂区61上的第一保护层71和第二保护层72。本发明不限制去除保护层70的方法，例如通过湿法刻蚀或干法刻蚀去除保护层70。在本实施例中，例如选择湿法刻蚀，刻蚀液例如选择为磷酸、氢氟酸、缓冲刻蚀剂、铝刻蚀剂或硝酸等，又例如选择为热磷酸刻蚀液，在工作温度例如为160℃下，去除第二保护层72。接着，例如更换稀氢氟酸刻蚀液，刻蚀预设时间，去除第一保护层71。在其他实施例中，又例如选择干法刻蚀去除保护层70。去除保护层70后，用清洗剂对衬底10进行清洗，清洗剂例如选择为硫酸清洗剂，硫酸清洗剂为硫酸和双氧水的混合物，其中硫酸和双氧水的比例例如为5:1。将衬底10在温度例如为125℃下反应预设时间，去除衬底10表面残留的光阻或有机物。
请参阅图15至图16所示，在本发明一实施例中，在去除保护层70后，在侧墙结构50、栅极结构40、第一重掺杂区61和第二重掺杂区62的表面形成一层自对准硅化物阻挡层（Self-Aligned Block，SAB）90。自对准硅化物阻挡层90例如为钴化硅（SiCo）等金属硅化物层，以降低后续电路的接触电阻。具体地，在衬底10及栅极结构40上形成介电层，将栅极结构40、第一重掺杂区61和第二重掺杂区62顶部的的介电层刻蚀去除，在栅极结构40、第一重掺杂区61和第二重掺杂区62的区域上沉积金属材料，例如钛、钴或镍等。通过快速退火处理的方式将金属材料与衬底10中的硅反应，形成金属硅化物。最后，去除未反应的金属和介电层，形成自对准硅化物阻挡层90。其中，将栅极结构40及其上方的自对准硅化物阻挡层90定义为MOS晶体管的栅极，栅极一侧的重掺杂区及其上方的自对准硅化物阻挡层90定义为MOS晶体管的源极和漏极。
综上所述，本发明提供一种半导体结构及其制作方法，在形成第一重掺杂区后，在栅极结构、第一重掺杂区和预设区上形成保护层，并对保护层进行刻蚀，保留栅极侧墙和第一重掺杂区上的保护层，再形成第二重掺杂区。保护层对第一重掺杂区起到遮挡作用，增大了光刻窗口，避免刻蚀时，产生底切，损伤第一重掺杂区，避免了导通电阻的大幅度增大，从而降低半导体结构的失效率，增大了具有保护环结构的半导体结构的生产良率，降低了生产成本。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底；
在所述衬底上形成多个栅极结构；
在所述栅极结构两侧形成侧墙结构；
在所述侧墙结构两侧的所述衬底内注入第一杂质离子，形成第一重掺杂区，且相邻所述栅极结构之间的所述第一重掺杂区之间设置预设区；
在所述侧墙结构和所述第一重掺杂区上形成保护层，所述保护层的高度和所述栅极结构的高度相同；以及
在所述预设区注入第二杂质离子，形成第二重掺杂区；
其中，所述第二重掺杂区的形成步骤包括：
在所述保护层、所述栅极结构以及所述衬底上形成光阻层；
对所述光阻层进行曝光和显影，所述光阻层暴露所述预设区，且所述光阻层的边缘与所述第一重掺杂区和所述预设区的边界对齐；以及
以所述光阻层为掩膜，在所述预设区注入所述第二杂质离子，形成所述第二重掺杂区。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述保护层靠近所述预设区的边缘与所述第一重掺杂区和所述预设区的交界处对齐。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二重掺杂区的宽度大于所述第一重掺杂区的宽度，小于所述第一重掺杂区的宽度的两倍。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述保护层为叠层结构，且所述叠层结构的层数为2层~5层。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述保护层包括第一保护层和第二保护层，所述第二保护层设置在所述第一保护层上。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述第一保护层或所述第二保护层的厚度为50nm~100nm。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述保护层的形成步骤包括：
在所述第一重掺杂区、所述预设区、所述栅极结构和所述侧墙结构上形成第一保护层；
在所述第一保护层上形成第二保护层；以及
刻蚀所述第二保护层和所述第一保护层，形成保护层，所述保护层覆盖所述侧墙结构和所述第一重掺杂区。
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