TWI570779B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係關於積體電路裝置，且特別是關於適用於高電壓操作應用之一種半導體裝置及其製造方法。

近年來，隨著半導體積體電路製造技術的發展，對於形成於單一晶片上之控制器、記憶體、低電壓操作電路以及高電壓操作電路等元件的需求也隨之增加，藉以製作出更高積集度之單一晶片系統。

於單一晶片系統內，通常採用了如絕緣閘極雙極性電晶體(insulated gate bipolar transistors，IGBTs)之高電壓元件，以改善功率轉換效率並減少電量的損耗。絕緣閘極雙極性電晶體(IGBT)具有高電流增益(high current gain)、高操作電壓(high operating voltage)與低導通電阻值(low on-state resistance)等，因而適用於高電壓操作之應用。

然而，隨著單一晶片系統的尺寸微縮趨勢，便需要一種絕緣閘極雙極性電晶體元件，其可隨著尺寸微縮趨勢而仍具有一定或增加之電流密度與導通電阻值。

依據一實施例，本發明提供了一種半導體裝置，包括：一半導體層，具有一第一導電類型；一第一隔離物、一 第二隔離物與一第三隔離物，分隔地位於該半導體層之一部上，並定義出位於該第一隔離物與該二隔離物之間之一第一區以及位於該第二隔離物與該第三隔離物之間之一第二區；一第一摻雜井區，設置於該第一區內之該半導體層之一部內，具有該第一導電類型之摻質；一第一摻雜區，位於該第一摻雜井區內，具有相反於該第一導電類型之一第二導電類型之摻質；一第二摻雜井區，設置於該第二區內之該半導體層之一部內並鄰近該第三隔離物，具有該第二導電類型之摻質以及一不對稱剖面輪廓；一第二摻雜區、一第三摻雜區與一第四摻雜區，相鄰地設置於該第二摻雜井區之內，其中該第二摻雜區與該第四摻雜區具有該第一導電類型之摻質，而該第三摻雜區具有該第二導電類型之摻質；一第一閘極結構，設置於該第二區之該半導體層之一部上，且部分覆蓋該第二摻雜井區；以及一第二閘極結構，埋設於該第二區之該半導體層之一部內，並穿透該第二摻雜井區之一部。

依據另一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供一半導體層，具有一第一導電類型之摻質；分別形成一第一摻雜井區與一第二摻雜井區於該半導體層之一部內，其中該第一摻雜井區具有該第一導電類型之摻質，而該第二摻雜井區具有相反於該第一導電類型之一第二導電類型之摻質以及一對稱剖面輪廓；分別形成一第一隔離物、一第二隔離物與一第三隔離物於該半導體層上，其中該第一隔離物與該第二隔離物部分覆蓋該第一摻雜井區之一部且定義出位於該第一隔離物與該第二隔離物之間之一第一區，而該第 三隔離物係鄰近該第二摻雜井區且定義出位於該第三隔離物與該第二隔離物之間之一第二區；形成具有一開口之一圖案化罩幕層於該半導體層上，其中該開口露出該第二摻雜井區之一部；形成穿透為該開口所露出該第二摻雜井區之一部之一溝槽以及位於該溝槽所露出之該第二摻雜井區之一部及其下方之該半導體層之一部內之一第一摻雜區，其中該第一摻雜區具有該第一導電類型之摻質；去除該圖案化罩幕層；施行一熱擴散製程，使該第一摻雜區內之該第一導電類型之摻質進入鄰近之該第二摻雜井區之內並使得該第二摻雜井區之該對稱剖面輪廓成為一非對稱剖面輪廓，其中鄰近該溝槽之該第二摻雜井區之一部之一底面較該第二摻雜井區之其他部接近該半導體層之頂面；形成一第一閘極結構於該第二區之該半導體層之一部上及一第二閘極結構於該溝槽內，其中該第一閘極結構部分覆蓋該第二隔離物與該第二摻雜井區；形成一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區，其中該第二摻雜區係位於該第一摻雜井區之一部內且具有該第二導電類型之摻質，而該第三摻雜區與該第五摻雜區係位於該第二摻雜井區之一部內具有該第一導電類型之摻質，而該第四摻雜區係位於第二摻雜井區之一部內且位於該第三摻雜區與該第五摻雜區之間且具有該第二導電類型之摻質。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10‧‧‧半導體裝置

12‧‧‧絕緣層上覆半導體基板

14‧‧‧主體半導體層

16‧‧‧埋設絕緣層

18‧‧‧半導體層

20‧‧‧深溝槽隔離物

22‧‧‧隔離物

24‧‧‧隔離物

26‧‧‧隔離物

28‧‧‧源極區

30‧‧‧汲極區

32‧‧‧閘極結構

34‧‧‧閘介電層

36‧‧‧閘電極層

38‧‧‧摻雜井區

40‧‧‧摻雜區

42‧‧‧摻雜井區

44‧‧‧摻雜區

46‧‧‧摻雜區

100‧‧‧半導體裝置

102‧‧‧半導體基板

104‧‧‧半導體基板

106‧‧‧埋設絕緣層

108‧‧‧半導體層

110‧‧‧摻雜井區

112‧‧‧摻雜井區

112’‧‧‧摻雜井區

114‧‧‧汲極區

116‧‧‧源極區

118‧‧‧深溝槽隔離物

120‧‧‧隔離物

122‧‧‧隔離物

124‧‧‧隔離物

125‧‧‧圖案化罩幕層

126‧‧‧開口

127‧‧‧離子佈植製程

128‧‧‧蝕刻製程

130‧‧‧溝槽

132‧‧‧摻雜區

132’‧‧‧摻雜區

134‧‧‧閘介電層

136‧‧‧閘電極層

140‧‧‧閘極結構

150‧‧‧閘極結構

152‧‧‧摻雜區

154‧‧‧摻雜區

156‧‧‧摻雜區

158‧‧‧摻雜區

160‧‧‧摻雜區

C1‧‧‧通道

C2‧‧‧通道

第1圖為一剖面示意圖，顯示了依據本發明之一實施例之一種半導體裝置。

第2-9圖為一系列剖面示意圖，顯示了依據本發明之一實施例之一種半導體裝置之製造方法。

請參照第1圖，顯示了為本案發明人所知悉之包括絕緣閘極雙極性電晶體(IGBT)元件之一種半導體裝置10之一剖面示意圖，而此半導體裝置10係適用於高電壓操作的應用。

在此，半導體裝置10係作為一比較例之用，而於第1圖中僅部分繪示了半導體裝置10內之一絕緣閘極雙極性電晶體(IGBT)元件，藉以說明本案發明人所發現之隨著元件尺寸微縮時半導體裝置10所遭遇之驅動電流降低問題。

如第1圖所示，半導體裝置10包括一絕緣層上覆半導體(semiconductor on insulator，SOI)基板12，其包括一主體半導體層(bulk semiconductor layer)14以及依序形成於主體半導體層14上之一埋設絕緣層(buried insulating layer)16與一半導體層(semiconductor layer)18。主體半導體層14與半導體層18可包括如矽之半導體材料，埋設絕緣層16可包括如二氧化矽之絕緣材料，而半導體層18內則可包括如N型導電類型之第一導電類型之摻質。於半導體裝置10中，半導體層18之一部內形成有一深溝槽隔離物(deep trench isolation)20，其穿透了半導體層18並抵達埋設絕緣層16處，以於半導體層18 內定義出用於設置此絕緣閘極雙極性電晶體元件之一主動區。此深溝槽隔離物20可包括如二氧化矽之絕緣材料。

另外，於半導體層18上形成有分隔之三個隔離物22、24與26，且於此些隔離物22、24與26之間的半導體層18的表面上可分別定義出一源極區(source region)28與一汲極區(drain region)30。在此，隔離物22、24與26係繪示為形成於半導體層18的表面之一部上的場氧化物(FOX)。源極區28為大體位於隔離物22與24之間的一區域，而汲極區30則為大體位於隔離物24與26之間之一區域。另外，於半導體層18上更形成有一閘極結構32，其係形成於源極區28內之半導體層18之一部上並延伸至介於鄰近源極區28之隔離物24之一部之上。在此，閘極結構32包括一閘介電層34與一閘電極層36，其中閘介電層34僅形成於半導體層18之表面上，而閘電極層36係形成於閘介電層34上且延伸並覆蓋了鄰近之隔離物24之一部上。

另外，於汲極區30內之半導體層18之一部內形成有一摻雜井區38，其具有相同於半導體層18之第一導電類型之摻質，且摻雜井區38內之摻質濃度係高於半導體層18之摻質濃度。於摻雜井區38內則更形成有一摻雜區40，且摻雜區40係具有相反於摻雜井區38及半導體層18之一第二導電類型之摻質，例如為P型摻質。在此，摻雜區40內之摻質濃度係高於摻雜井區38之摻質濃度。再者，於源極區28內之半導體層18之一部內形成有一摻雜井區42，其具有相反於半導體層18之一第二導電類型之摻質，例如為P型摻質。而於摻 雜區42之內更形成有相鄰之兩摻雜區46與44，且此兩摻雜區46與44係分別為摻雜區42所包覆，其中摻雜區46具有相反於半導體層18之第二導電類型之摻質，而摻雜區44則具有相同於半導體層18之第一導電類型之摻質，且摻雜區46與44內之摻質濃度係分別高於摻雜井區42之摻質濃度。在此，閘極結構32係覆蓋了摻雜井區42以及摻雜區44之一部。

於一實施例中，半導體裝置10中所使用之第一導電類型係為N型而第二導電類型係為P型。因此，摻雜區40係作為一PNP雙極性電晶體(PNP bipolar transistor)之射極(emitter)之用，而半導體層18係作為此PNP雙極性電晶體之基極(base)之用，以及摻雜區46係作為此PNP雙極性電晶體之集極(collector)之用。再者，摻雜區40亦可作為一N型高電壓之金氧半導體電晶體(N-type high voltage MOS transistor)之汲極(drain)之用，而摻雜區44係作為此N型高電壓金氧半導體電晶體之源極(source)之用，以及閘極結構32係作為此N型高電壓金氧半導體電晶體之閘極，而閘極結構32覆蓋摻雜區42之部分即為此N型高電壓金氧半導體電晶體之一通道(channel)。

於第1圖所示之包括絕緣閘極雙極性電晶體元件之半導體裝置10之操作中，係於摻雜區40施加相對於集極(即摻雜區46)為正之一射極電壓，而高於此N型高電壓金氧半導體之臨界電壓之一閘極電壓則允許了電流流經了此N型高電壓金氧半導體電晶體，進而調節了連結於集極且介於射極與集極之間的基極電流(base currents)。另外，由於此N型高電壓 金氧半導體電晶體的設置，因而有助於提供更多的基極電流(base current)至此PNP雙極性電晶體處。再者，基於N型之半導體層18之設置，便可降低於基極中之集極電流的壓降情形(voltage drop)情形。

然而，由於半導體裝置10內之絕緣閘極雙極性電晶體元件係包括了一平面型閘極(即閘極結構32)，因此隨著半導體裝置10的尺寸微縮趨勢，其所包括之絕緣閘極雙極性電晶體元件的區域也將隨之微縮，因而恐難進一步提升其驅動電流與導通電阻值等相關電性表現。

因此，本發明提供了適用於高電壓操作的應用之包括絕緣閘極雙極性電晶體(IGBT)元件之一種半導體裝置及其製造方法，而此半導體裝置內所包括之絕緣閘極雙極性電晶體元件可隨著元件尺寸微縮的趨勢而維持或提高其驅動電流與導通電阻等相關電性表現。

請參照第2-9圖之一系列示意圖，顯示了依據本發明之一實施例之包括絕緣閘極雙極性電晶體(IGBT)元件之一種半導體裝置100之製造方法。在此，第2-9圖分別顯示於此半導體裝置100之製造方法之一中間階段內的製作情形。

請參照第2圖，首先提供一半導體基板102。在此，半導體基板102例如為一絕緣層上覆半導體(semiconductor on insulator，SOI)基板，其包括一主體半導體層104以及依序形成於主體半導體層104上之一埋設絕緣層(buried insulating layer)106與一半導體層108。主體半導體層104與半導體層108可包括如矽之半導體材料，埋設絕緣層106可包括如二氧化矽 之絕緣材料，而半導體層108內則可包括如N型導電類型之第一導電類型的摻質。

接著，採用如離子佈值製程之一佈值製程(未顯示)以及適當佈值遮罩(未顯示)的使用，以於用於定義半導體裝置100內之一絕緣閘極雙極性電晶體(IGBT)元件之一源極區116內之半導體層108之一部內形成一摻雜井區112，以及於其內之一汲極區114內之半導體層108之一部內形成一摻雜井區110。在此，摻雜井區112具有相反於半導體層108之第一導電類型之第二導電類型之摻質以及一對稱剖面輪廓，例如為P型摻質，而摻雜井區110則具有相同於半導體層108之第一導電類型之摻質。

請參照第3圖，接著於半導體層108上形成一深溝槽隔離物(deep trench isolation)118以及至少三個之隔離物(isolation)120、122與124。在此，深溝槽隔離物118係形成於鄰近摻雜井區112一側之半導體層108之一部內且其向下延伸至埋設絕緣層106處。此深溝槽隔離物118可藉由蝕刻半導體層108之一部以形成露出埋設絕緣層106之一部之一深溝槽(未顯示)及於此深溝槽內填滿如二氧化矽之絕緣材料等步驟所形成。而此些隔離物120、122與124則可採用熱氧化法(thermal oxidation，未顯示)以及搭配適當圖案化罩幕(未顯示)的應用而分隔地形成於半導體層108之表面之數個部分之上。在此，隔離物120、122與124係繪示為由熱氧化法所形成之二氧化矽材質之場氧化物(FOX)，而隔離物120係設置於摻雜井區112與深溝槽隔離物118之間之半導體層108上，以及隔離物122 與124則分別形成於摻雜井區110之相對側之半導體層108上且部分覆蓋了摻雜井區110。

請參照第4圖，接著於形成一圖案化罩幕層125於半導體層108之表面上並覆蓋了深溝槽隔離物118及隔離物120、122、與124等構件，而圖案化罩幕層125內形成有一開口126，以露出了摻雜井區112之一部。於一實施例中，圖案化罩幕層125係為一光阻層，因而可採用如微影與蝕刻等製程而於其內形成開口126。接著施行一離子佈植製程127，採用圖案化罩幕層125作為佈植罩幕，以佈植具有第一導電類型之摻質至為開口126所露出之摻雜井區112之下方部之一部及其下方之半導體層108之一部內，以形成一摻雜區132。離子佈植製程127之佈植劑量與能量可依照實際應用而適度調整，以控制摻雜區132之形成位置。

請參照第5圖，接著施行一蝕刻製程(未顯示)，並採用此圖案化罩幕層125作為蝕刻罩幕，去除為開口126所露出之摻雜井區112之一部並於為開口126所露出之摻雜井區112內之一部內形成一溝槽130。此溝槽130係部分穿透摻雜井區112並露出了摻雜區132之頂面。於上述蝕刻製程中，亦可能蝕刻並去除了部分之摻雜區132(未顯示)。

於另一實施例中，可以顛倒第4-5圖內所示之離子佈植製程與蝕刻製程之施行順序。請參照第6圖，於半導體層108之表面上形成具有開口126之圖案化罩幕層125之後，可先施行一蝕刻製程128，並採用圖案化罩幕層125作為蝕刻罩幕，去除為開口126所露出之摻雜井區112之一部並於為開口 126所露出之摻雜井區112內之一部內形成一溝槽130。此溝槽130係部分穿透摻雜井區112。

請參照第7圖，接著施行一離子佈植製程(未顯示)，並採用此圖案化罩幕層125作為佈植罩幕，以佈植具有第一導電類型之摻質至為溝槽130所露出之摻雜井區112之一部及其下方之半導體層108之一部內，進而於為溝槽130下方且為其所露出之半導體層108之一部內形成一摻雜區132，且溝槽130部分露出此摻雜區132之頂面。

請參照第8圖，於去除第4-7圖內所示之圖案化罩幕層125之後，接著，可施行一熱擴散製程(未顯示)，例如為一回火製程，以將摻雜區132內所包括之第一導電類型的摻質擴散進入鄰近之摻雜井區112(參照第5、7圖)內並改變了摻雜井區112之原先對稱剖面輪廓，其輪廓之改變情形如第8圖內所標示之擴散井區112’所示。在此，擴散井區112’之輪廓不再如第2-7圖內擴散井區112所示般為左右對稱之一對稱剖面輪廓，而已為左右不對稱之一非對稱剖面輪廓。且於熱擴散製程施行之後，摻雜區132之輪廓亦已改變且於第8圖中採用標號132’標示，經擴散後之摻雜區132’包覆了溝槽130之一下半部。

接著，於半導體層108上形成分隔之兩個閘極結構140與150，其中閘極結構140係形成於摻雜井區112與隔離物122之間之半導體層108之上，而閘極結構150則形成於溝槽130中並填滿了溝槽130。在此，閘極結構140與150分別具有一閘介電層134與一閘電極層136。閘極結構140與150內之閘介電層134與閘電極層136可分別於同一製程步驟中形 成，且其使用之材料及其製作可參照傳統閘介電層與閘電極層的製作並搭配適當之圖案化製程而實施，故在此不再詳述其製作與所使用材料。

請參照第9圖，接著藉由適當圖案化遮罩(未顯示)的使用以及如離子佈值製程之數道佈植製程的實施，分別於摻雜井區110之一部內形成一摻雜區152，以及於摻雜井區112’內之數個部分內形成相鄰之數個摻雜區154、156、158、與160。在此，摻雜區152、154與158具有相反於半導體層108之第一導電特性之第二導電特性之摻質，而摻雜區156與160則具有相同於半導體層108之第一導電特性之摻質，且此些摻雜區152、154、156、158、與160其內之摻質濃度係高於其鄰近之摻雜井區110或112’之摻質濃度。

如第9圖所示，依據本發明之一實施例之包括絕緣閘極雙極性電晶體(IGBT)元件之一種半導體裝置100之製造方法便大體完成了。於後續製程中可更形成相關之接觸元件、內連元件、絕緣層等其他構件以形成相關之電路連結情形，於此基於簡化目的則並不詳述此些相關製作情形。

於一實施例中，如第9圖所示之半導體裝置100中所使用之第一導電類型係為N型而第二導電類型係為P型。因此，摻雜區152係作為一PNP雙極性電晶體(PNP bipolar transistor)之射極(emitter)之用，而半導體層108係作為此PNP雙極性電晶體之基極(base)之用，以及摻雜區158係作為此PNP雙極性電晶體之集極(collector)之用。

另外，摻雜區152亦可作為包括閘極結構140之 一N型高電壓之金氧半導體電晶體(N-type high voltage MOS transistor)之汲極(drain)之用，而摻雜區160係作為包括閘極結構140之此N型高電壓金氧半導體電晶體之源極(source)之用，以及閘極結構140係作為此N型高電壓金氧半導體電晶體之閘極，而閘極結構140覆蓋摻雜井區112’之部分即為此N型高電壓金氧半導體電晶體之一通道(channel)。

再者，半導體裝置100內更設置有另一N型金氧半導體電晶體，其包括了閘極結構150，而摻雜區152亦可作為包括閘極結構150之一N型金氧半導體電晶體之汲極(drain)之用，而摻雜區156係作為包括閘極結構150之此N型金氧半導體電晶體之源極(source)之用，以及閘極結構150係作為此N型金氧半導體電晶體之閘極，而閘極結構150覆蓋摻雜井區112’之部分即為此N型金氧半導體電晶體之一通道(channel)，其於第9圖內標示為C1。在此，摻雜井區112’內鄰近摻雜區156與154之一部的底面較其內其他部分更為接近半導體層108之頂面。相較於閘極結構150與其所覆蓋之未經摻雜區132’的設置及其擴散而改變輪廓之鄰近閘極結構150之原摻雜井區112(標示為虛線，參照第2-7圖)之部分之假想的N型金氧半導體電晶體所具之另一通道C2相比，藉由摻雜區132’的設置及其擴散所造成之鄰近閘極結構150之摻雜井區112’之非對稱剖面輪廓情形有助於減少此通道C1的長度，進而可提升包括閘極結構150之N型金氧半導體電晶體的之驅動電流。

另外，於第9圖所示之包括絕緣閘極雙極性電晶體元件之半導體裝置100之操作中，係於摻雜區152施加相對 於集極(即摻雜區158)為正之一射極電壓，而高於半導體裝置100內之N型高電壓金氧半導體電晶體與N型金氧半導體電晶體之臨界電壓之一閘極電壓則允許了電流流經了此N型高電壓金氧半導體電晶體與N型金氧半導體電晶體，進而調節了連結於集極且介於射極與集極之間的基極電流(base currents)。另外，由於此N型高電壓金氧半導體電晶體與N型金氧半導體電晶體的設置，因而有助於提供更多的基極電流(base current)至此PNP雙極性電晶體處。再者，基於N型之半導體層108之設置，便可降低於基極中之集極電流的壓降情形(voltage drop)情形。相較於第1圖所示之半導體裝置100，第9圖所示之半導體裝置100更增設有額外之一金氧半導體電晶體，因此第9圖所示之半導體裝置100較第1圖所示之半導體裝置10可具有較高之驅動電流與導通電阻值等相關電性表現。如此，第9圖所示之半導體裝置100可隨著半導體裝置100的尺寸微縮趨勢而維持或提升其內元件之驅動電流與導通電阻值等相關電性表現。另外，第9圖所示之半導體裝置100係設置於一絕緣層上覆半導體基板之上，而藉由其內半導體層108一部內的深溝槽隔離元件118的設置，可降低外部雜訊對於半導體裝置100之干擾並可避免半導體裝置100之閉鎖(latch-up)效應的發生。

於第9圖所示之半導體裝置100的實施情形並非用於限定本發明之範疇，其內可更形成有經由適當排列之數個絕緣閘極雙極性電晶體元件，而基於簡化目的，在此並不詳述其製造與設置情形。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

102‧‧‧半導體基板

104‧‧‧半導體基板

106‧‧‧埋設絕緣層

108‧‧‧半導體層

110‧‧‧摻雜井區

112’‧‧‧摻雜井區

114‧‧‧汲極區

116‧‧‧源極區

118‧‧‧深溝槽隔離物

120‧‧‧隔離物

122‧‧‧隔離物

124‧‧‧隔離物

132’‧‧‧摻雜區

134‧‧‧閘介電層

136‧‧‧閘電極層

140‧‧‧閘極結構

150‧‧‧閘極結構

152‧‧‧摻雜區

154‧‧‧摻雜區

156‧‧‧摻雜區

158‧‧‧摻雜區

160‧‧‧摻雜區

C1‧‧‧通道

C2‧‧‧通道

Claims (22)

1. 一種半導體裝置，包括：一半導體層，具有一第一導電類型；一第一隔離物、一第二隔離物與一第三隔離物，分隔地位於該半導體層之一部上，並定義出位於該第一隔離物與該二隔離物之間之一第一區以及位於該第二隔離物與該第三隔離物之間之一第二區；一第一摻雜井區，設置於該第一區內之該半導體層之一部內，具有該第一導電類型之摻質；一第一摻雜區，位於該第一摻雜井區內，具有相反於該第一導電類型之一第二導電類型之摻質；一第二摻雜井區，設置於該第二區內之該半導體層之一部內並鄰近該第三隔離物，具有該第二導電類型之摻質以及一不對稱剖面輪廓；一第二摻雜區、一第三摻雜區與一第四摻雜區，相鄰地設置於該第二摻雜井區之內，其中該第二摻雜區與該第四摻雜區具有該第一導電類型之摻質，而該第三摻雜區具有該第二導電類型之摻質；一第一閘極結構，設置於該第二區之該半導體層之一部上，且部分覆蓋該第二摻雜井區；以及一第二閘極結構，埋設於該第二區之該半導體層之一部內，並穿透該第二摻雜井區之一部。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型，而該第二導電類型為P型。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第二摻雜區係鄰近該第一閘極結構，而該第四摻雜區鄰近該第二閘極結構，以及該第三摻雜區位於該第二摻雜區與該第四摻雜區之間。
4. 如申請專利範圍第3項所述之半導體裝置，其中該第一摻雜區為一射極，該第三摻雜區為一集極，以及該半導體層為一基極，進而於形成了一雙極性電晶體。
5. 如申請專利範圍第3項所述之半導體裝置，其中該第一摻雜區為一汲極，而該第二摻雜區為一源極，且該第一摻雜區、該第二摻雜區與該第一閘極結構形成了一金氧半導體電晶體。
6. 如申請專利範圍第5項所述之半導體裝置，其中該第一閘極結構與該第二摻雜井區重疊之一區域為該金氧半導體電晶體之一通道。
7. 如申請專利範圍第3項所述之半導體裝置，其中該第一摻雜區為一汲極，而該第四摻雜區為一源極，且該第一摻雜區、該第四摻雜區與該第二閘極結構形成了一金氧半導體電晶體。
8. 如申請專利範圍第7項所述之半導體裝置，其中該第二閘極結構與該第二摻雜井區重疊之一區域為該金氧半導體電晶體之一通道。
9. 如申請專利範圍第1項所述之半導體裝置，其中該第二摻雜井區之底面之一部較接近該第四摻雜區，而該第二摻雜井區之底面之另一部較遠離該第二摻雜區與該第三摻雜區。
10. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極結構與該第二閘極結構分別包括一閘介電層與一閘電極層。
11. 一種半導體裝置之製造方法，包括：提供一半導體層，具有一第一導電類型之摻質；分別形成一第一摻雜井區與一第二摻雜井區於該半導體層之一部內，其中該第一摻雜井區具有該第一導電類型之摻質，而該第二摻雜井區具有相反於該第一導電類型之一第二導電類型之摻質以及一對稱剖面輪廓；分別形成一第一隔離物、一第二隔離物與一第三隔離物於該半導體層上，其中該第一隔離物與該第二隔離物部分覆蓋該第一摻雜井區之一部且定義出位於該第一隔離物與該第二隔離物之間之一第一區，而該第三隔離物係鄰近該第二摻雜井區且定義出位於該第三隔離物與該第二隔離物之間之一第二區；形成具有一開口之一圖案化罩幕層於該半導體層上，其中該開口露出該第二摻雜井區之一部；形成穿透為該開口所露出該第二摻雜井區之一部之一溝槽以及位於該溝槽所露出之該第二摻雜井區之一部及其下方之該半導體層之一部內之一第一摻雜區，其中該第一摻雜區具有該第一導電類型之摻質；去除該圖案化罩幕層；施行一熱擴散製程，使該第一摻雜區內之該第一導電類型之摻質進入鄰近之該第二摻雜井區之內並使得該第二摻雜 井區之該對稱剖面輪廓成為一非對稱剖面輪廓，其中鄰近該溝槽之該第二摻雜井區之一部之一底面較該第二摻雜井區之其他部接近該半導體層之頂面；形成一第一閘極結構於該第二區之該半導體層之一部上及一第二閘極結構於該溝槽內，其中該第一閘極結構部分覆蓋該第二隔離物與該第二摻雜井區；以及形成一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區，其中該第二摻雜區係位於該第一摻雜井區之一部內且具有該第二導電類型之摻質，而該第三摻雜區與該第五摻雜區係位於該第二摻雜井區之一部內具有該第一導電類型之摻質，而該第四摻雜區係位於第二摻雜井區之一部內且位於該第三摻雜區與該第五摻雜區之間且具有該第二導電類型之摻質。
12. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中形成穿透為該開口所露出該第二摻雜井區之該部之該溝槽以及為該溝槽所露出之該第二摻雜井區之該部及其下方之該半導體層之該部內之該第一摻雜區之步驟包括：採用具有該開口之該圖案化罩幕層作為一佈植罩幕，施行一離子佈植製程以佈植該第一導電類型之摻質至為該開口露出該第二摻雜井區之該部及其下方之該半導體層之該部中，以形成該第一摻雜區；以及採用具有該開口之該圖案化罩幕層作為一蝕刻罩幕，施行一蝕刻製程以部分去除為該開口露出該第二摻雜井區以形成該溝槽並露出該第一摻雜區。
13. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中形成穿透為該開口所露出該第二摻雜井區之該部之該溝槽以及為該溝槽所露出之該第二摻雜井區之該部及其下方之該半導體層之該部內之該第一摻雜區之步驟包括：採用具有該開口之該圖案化罩幕層作為一蝕刻罩幕，施行一蝕刻製程以部分去除為該開口露出該第二摻雜井區以形成該溝槽並露出該第二摻雜井區之該部；以及採用具有該開口之該圖案化罩幕層作為一佈植罩幕，施行一離子佈植製程以佈植該第一導電類型之摻質至為該開口與該溝槽所露出之該第二摻雜井區之該部及其下方之該半導體層之該部中，以形成該第一摻雜區。
14. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第一導電類型為N型，而該第二導電類型為P型。
15. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第三摻雜區係鄰近該第一閘極結構，而該第五摻雜區鄰近該第二閘極結構。
16. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第二摻雜區為一射極，該第四摻雜區為一集極，以及該半導體層為一基極，進而形成了一雙極性電晶體。
17. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第二摻雜區為一汲極，而該第三摻雜區為一源極，且該第二摻雜區、該第三摻雜區與該第一閘極結構形成了一金氧半導體電晶體。
18. 如申請專利範圍第17項所述之半導體裝置之製造方法，其 中該第一閘極結構與該第二摻雜井區重疊之一區域為該金氧半導體電晶體之一通道。
19. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第二摻雜區為一汲極，而該第五摻雜區為一源極，且該第二摻雜區、該第五摻雜區與該第二閘極結構形成了一金氧半導體電晶體。
20. 如申請專利範圍第19項所述之半導體裝置之製造方法，其中該第二閘極結構與該第二摻雜井區重疊之一區域為該金氧半導體電晶體之一通道。
21. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第二摻雜井區之底面之一部較接近該第五摻雜區，而該第二摻雜井區之底面之另一部較遠離該第三摻雜區與該第四摻雜區。
22. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第一閘極結構與該第二閘極結構分別包括一閘介電層與一閘電極層。