TWI812561B - 半導體元件 - Google Patents

Abstract

提供一種半導體元件。一隔離區設置在具有第一導電類型的第一高壓井區與第二高壓井區之間，並具有第二導電類型。具有第二導電類型的一本體區形成在隔離區之上且設置在第一和第二高壓井區之間。具有第一導電類型的一摻雜區形成在本體區之中。具有第一導電類型的第一和第二汲極/源極區分別形成於第一和第二高壓井區之中。一第一閘極結構覆蓋本體區的一第一通道區與一第一漂移氧化區。一第二閘極結構覆蓋本體區的一第二通道區與一第二漂移氧化區。第一閘極結構電性連接於第二閘極結構。第一和第二漂移氧化區是分離於本體區。

Description

半導體元件

本發明實施例是有關於半導體元件，且特別是有關於橫向擴散金氧半導體元件(laterally diffused metal oxide semiconductor，LDMOS)。

橫向擴散金氧半導體(LDMOS)元件是一種典型的高壓元件，其可與互補式金氧半導體製程整合，藉以在單一晶片上製造控制、邏輯以及電源開關。LDMOS元件在操作時必須具有高崩潰電壓(breakdown voltage)以及低的開啟電阻(turn-on resistance，Ron)。

第1圖是顯示一種習知LDMOS元件10的剖面圖。如第1圖所示，LDMOS元件10包括P型基底15、N型埋層20、P型本體區25、N型漂移區32、P型井區34、漂移氧化(drift oxide)區40、P型摻雜區41和43、N型摻雜區42、44和46以及閘極結構50。閘極結構50覆蓋於漂移氧化區40、N型漂移區32、P型本體區25和P型井區34。P型摻雜區41形成LDMOS元件10的基極(bulk)端B。N型摻雜區42形成LDMOS元件10的源極端S。閘極結構50形成LDMOS元件10的閘極端G。N型摻雜區44形成LDMOS元件10的汲極端D。N型摻雜區44更電性連接於N型摻雜區46，而N型摻雜區46形成N型埋層20中。N型埋層20形成隔離環，以便將LDMOS元件10與P型基底15分離。

具有高崩潰電壓以及低的開啟電阻的LDMOS元件在高壓應用時具有較低的功率損耗。此外，較低的開啟電阻則可以使得電晶體在飽和狀態時具有較高的汲極電流，以增加元件的操作速度。然而，目前的LDMOS元件的開啟電阻無法進一步下降，以獲得更佳的元件特性。因此，需要一種具有高崩潰電壓及低開啟電阻的LDMOS元件，以提升LDMOS元件的元件特性。

本發明實施例提供一種半導體元件。上述半導體元件包括一基底、一第一高壓井區、一第二高壓井區、一隔離區、一本體區、一第一摻雜區、一第一汲極/源極區、一第一漂移氧化區、一第一閘極結構、一第二汲極/源極區、一第二漂移氧化區以及一第二閘極結構。上述第一高壓井區形成於上述基底之上，並具有一第一導電類型。上述第二高壓井區形成於上述基底之上，並具有上述第一導電類型。上述隔離區形成於上述基底之上且設置在上述第一高壓井區與上述第二高壓井區之間，並具有一第二導電類型。上述本體區形成在上述隔離區之上且設置在上述第一高壓井區與上述第二高壓井區之間，並具有上述第二導電類型。上述第一摻雜區形成在上述本體區之中，並具有上述第一導電類型。上述第一汲極/源極區形成於上述第一高壓井區之中，並具有上述第一導電類型。上述第一漂移氧化區形成於上述第一高壓井區之上且設置在上述第一汲極/源極區與上述本體區之間，其中上述第一漂移氧化區是分離於上述本體區。上述第一閘極結構覆蓋上述本體區的一第一通道區、上述第一高壓井區與上述第一漂移氧化區。上述第二汲極/源極區形成於上述第二高壓井區之中，並具有上述第一導電類型。上述第二漂移氧化區形成於上述第二高壓井區之上且設置在上述第二汲極/源極區與上述本體區之間，其中上述第二漂移氧化區是分離於上述本體區。上述第二閘極結構覆蓋上述本體區的一第二通道區、上述第二高壓井區與上述第二漂移氧化區。上述第一閘極結構是電性連接於上述第二閘極結構。上述本體區的上述第一通道區是形成在上述第一摻雜區與上述第一高壓井區之間，以及上述本體區的上述第二通道區是形成在上述第一摻雜區與上述第二高壓井區之間。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

本發明描述了實施例的一些變化。縱觀各種圖式及所述實施例，相似的參考符號被用於標示相似的元件。此外，本發明可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。

下文特舉實施例，並配合所附圖式作詳細說明如下。在下文與圖式中，相同符號是指相同或相似部分。在以下實施例中，N通道橫向擴散金氧半導體元件僅為例示說明案例。換言之，是使用P型基底、N型高壓井區(High Voltage N-type Well，HVNW)、高壓P型井區(High Voltage P-type Well，HVPW)、N型埋層(N-type Buried Layer， NBL)以及P型埋層(P-type Buried Layer，PBL)來說明LDMOS元件。然而，本文中所述實施例並非用以限制元件結構。所述設計亦可應用於P通道橫向擴散金氧半導體元件或其他半導體元件。

第2圖是顯示根據本發明一些實施例所述之半導體元件100的剖面圖。在一些實施例中，半導體元件100為高側橫向擴散金氧半導體(Hi-side LDMOS)電晶體。半導體元件100包括基底105。基底105可由選自於Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的族群中的至少一種半導體材料形成。此外，也可使用絕緣體上有矽(silicon on insulator，SOI)基底。N型高壓井區115a和115b形成在基底105上方。在一些實施例中，N型高壓井區115a和115b是同時形成。此外，N型高壓井區115a和115b的底表面是與基底105的頂表面為共平面。

P型隔離區118形成在基底105上方，並設置在N型高壓井區115a和115b之間。P型本體區(或摻雜區)120形成在P型隔離區118上方，並設置在N型高壓井區115a和115b之間。換言之，N型高壓井區115a是經由P型隔離區118和P型本體區120分離於N型高壓井區115b。N型摻雜區138形成在P型本體區120之中，以及N型摻雜區138的側邊與底部被P型本體區120所包圍。此外，N型摻雜區138的頂表面與P型本體區120的頂表面為共平面。在一些實施例中，P型摻雜物(dopant)可以是硼，而N型摻雜物可以是砷或磷。

汲極/源極區122a和汲極/源極區122b分別形成在N型高壓井區115a和N型高壓井區115b中。汲極/源極區122a包括N型重摻雜區130a與N型高摻雜區125a。N型高摻雜區125a形成在N型高壓井區115a中，而N型重摻雜區130a形成在N型高摻雜區125a中。相似地，汲極/源極區122b包括N型重摻雜區130b與N型高摻雜區125b。N型高摻雜區125b形成在N型高壓井區115b中，而N型重摻雜區130b形成在N型高摻雜區125b中。此外，在X方向，N型高摻雜區125a與P型本體區120之間的距離為D2，以及N型高摻雜區125b與P型本體區120之間的距離亦為D2。此外，在Y方向，N型高摻雜區125a和125b的深度是大於P型本體區120的深度。

N型重摻雜區130a和130b的摻雜濃度是大於N型高摻雜區125a和125b的摻雜濃度。此外，N型高摻雜區125a和125b的摻雜濃度是大於N型高壓井區115a和115b的摻雜濃度。在一些實施例中，N型高摻雜區125a和125b可以省略。例如，汲極/源極區122a僅包括N型重摻雜區130a，而汲極/源極區122b僅包括N型重摻雜區130b。

漂移氧化區140a和漂移氧化區140b分別形成在N型高壓井區115a和N型高壓井區115b的上方。在半導體元件100中，漂移氧化區140a和140b為具有對稱性結構的隔離結構，例如兩側具有鳥嘴的傳統漂移氧化區。此外，在X方向，漂移氧化區140a與P型本體區120之間的距離為D1，以及漂移氧化區140b與P型本體區120之間的距離亦為D1。換言之，漂移氧化區140a和140b是分離於P型本體區120。漂移氧化區140a在閘極介電層142a與N型重摻雜區130a之間沿X方向延伸，並部分地覆蓋N型高壓井區115a和N型高摻雜區125a。漂移氧化區140b在閘極介電層142b與N型重摻雜區130b之間沿X方向延伸，並部分地覆蓋N型高壓井區115b和N型高摻雜區125b。在此實施例中。漂移氧化區140a和140b的底表面沒有對齊N型摻雜區138的頂表面，例如漂移氧化區140a和140b的底表面是低於N型摻雜區138的頂表面。

閘極結構150a形成在N型高壓井區115a上方，並部分地覆蓋P型本體區120、N型高壓井區115a與漂移氧化區140a。此外，閘極介電層142a形成在閘極結構150a以及P型本體區120和N型高壓井區115a之間，並部分地覆蓋P型本體區120和N型高壓井區115a。相似地，閘極結構150b形成在N型高壓井區115b上方，並部分地覆蓋P型本體區120、N型高壓井區115b與漂移氧化區140b。此外，閘極介電層142b形成在閘極結構150b以及P型本體區120和N型高壓井區115b之間，並部分地覆蓋P型本體區120和N型高壓井區115b。

在一些實施例中，當半導體元件100是應用在超高電壓時，每一閘極介電層142a和142b在X方向上的寬度是大於N型摻雜區138的寬度。當半導體元件100是應用在非超高電壓時，每一閘極介電層142a和142b在X方向上的寬度是大體上等於或小於N型摻雜區138的寬度。

在第2圖中，閘極結構150a和閘極結構150b是透過互連結構(未顯示)而彼此電性連接在一起。在一些實施例中，在形成閘極結構150a和150b之後，將閘極結構150a和150b作為遮罩並使用離子佈植製程來依序形成P型本體區120和N型摻雜區138。因此，可以控制在P型本體區120中N型摻雜區138與N型高壓井區115a之間和N型摻雜區138與N型高壓井區115b之間具有較小的距離L(即通道長度)。此外，藉由控制P型本體區120的摻雜濃度可決定半導體元件100的臨界電壓(threshold voltage)。

當半導體元件100導通時，閘極結構150a下方的P型本體區120會形成具有通道長度L的第一通道區，而閘極結構150b下方的P型本體區120會形成具有通道長度L的第二通道區。在一些實施例中，通道長度L大約在0.3μm與0.5μm之間。相較於傳統的LDMOS元件，由於半導體元件100具有較小的通道長度L，所以半導體元件100具有較低的開啟電阻。

在第2圖中，半導體元件100具有對稱性的結構。閘極結構150a和150b形成半導體元件100的閘極端G。此外，汲極/源極區122a和122b的一者可形成半導體元件100的汲極端D，以及另一者可形成半導體元件100的的源極端S。此外，半導體元件100的汲極端D與源極端S可以對調，且不會影響崩潰電壓。在此實施例中，汲極/源極區122a是形成半導體元件100的汲極端D，而汲極/源極區122b是形成半導體元件100的源極端S。

第3圖是顯示根據本發明一些實施例所述之半導體元件200的剖面圖。在一些實施例中，半導體元件200為高側橫向擴散金氧半導體電晶體。第3圖的半導體元件200的配置相似於第2圖的半導體元件100的配置。第3圖的半導體元件200與第2圖的半導體元件100的差異在於，半導體元件200的N型高壓井區115a和N型高壓井區115b是由基底105所隔開。換言之，半導體元件100的P型隔離區118被一部分的基底105所替代。

在半導體元件200中，P型本體區的底表面是直接接觸基底105。此外，N型高壓井區115a和N型高壓井區115b之間的距離為D3。在一些實施例中，N型摻雜區138在X方向上的寬度是大於距離D3。

第4圖是顯示根據本發明一些實施例所述之半導體元件300的剖面圖。在一些實施例中，半導體元件300為隔離橫向擴散金氧半導體(Isolated LDMOS)電晶體。第4圖的半導體元件300的配置相似於第2圖的半導體元件100的配置。第4圖的半導體元件300與第2圖的半導體元件100的差異在於，半導體元件300更包括P型隔離環160和N型隔離環170。在一些實施例中，P型隔離環160是電性連接於接地端VSS，而N型隔離環170是電性連接於電源線VDD。

在第4圖中，P型隔離環160包括P型高壓井區114a、P型埋層108以及P型高壓井區114b。汲極/源極區122a、N型高壓井區115a、P型隔離區118、N型高壓井區115b和汲極/源極區122b被P型隔離環160所包圍。N型隔離環170包括N型高壓井區113a、N型埋層107以及N型高壓井區113b。P型隔離環160被N型隔離環170所包圍。

在半導體元件300中，N型埋層107形成在基底105上方。P型埋層108形成在N型埋層107上方，並沿著X方向在N型高壓井區113a與N型高壓井區113b之間延伸。N型高壓井區113a和113b形成在N型埋層107上方，並沿Y方向延伸。在一些實施例中，N型高壓井區113a和113b的頂表面是對齊於N型重摻雜區130a和130b、N型摻雜區138和P型本體區120的頂表面，即共平面。N型高壓井區113a直接接觸P型高壓井區114a以及P型埋層108，而N型高壓井區113b直接接觸P型高壓井區114b以及P型埋層108。

N型隔離環170更包括N型重摻雜區132。N型重摻雜區132形成在N型高壓井區113a中。此外，N型重摻雜區132的頂表面是與N型重摻雜區130a和130b、N型摻雜區138和P型本體區120的頂表面為共平面。

P型高壓井區114a和114b形成在P型埋層108上方，並沿Y方向延伸。P型高壓井區114a是直接接觸N型高壓井區115a和汲極/源極區122a，而P型高壓井區114b是直接接觸N型高壓井區115b和汲極/源極區122b。在一些實施例中，P型高壓井區114a和114b的頂表面是與N型重摻雜區130a和130b的頂表面為共平面。此外，P型高壓井區114a是設置在汲極/源極區122a以及N型高壓井區113a之間，以及P型高壓井區114b是設置在汲極/源極區122b以及N型高壓井區113b之間。換言之，汲極/源極區122a是經由P型高壓井區114a與N型高壓井區113a隔開，而汲極/源極區122b是經由P型高壓井區114b與N型高壓井區113b隔開。

在第4圖中，半導體元件300具有大體上對稱的結構。在此實施例中，閘極結構150a和150b形成半導體元件300的閘極端G。此外，汲極/源極區122a形成半導體元件300的汲極端D，而汲極/源極區122b形成半導體元件300的源極端S。再者，N型重摻雜區132形成半導體元件300的絕緣端Iso。因為具有對稱性的結構，半導體元件300的汲極端D與源極端S可以對調。在一些實施例中，絕緣端Iso是透過互連結構(未顯示)而連接到汲極端D。

在一些實施例中，N型重摻雜區132可形成在N型高壓井區113b中。在一些實施例中，額外的N型重摻雜區132可形成在N型高壓井區113b中。此外，半導體元件300的汲極端D與源極端S可以對調，且不會影響崩潰電壓。

第5圖是顯示根據本發明一些實施例所述之半導體元件400的剖面圖。在一些實施例中，半導體元件400為高側橫向擴散金氧半導體電晶體。第5圖的半導體元件400的配置相似於第2圖的半導體元件100的配置。第5圖的半導體元件400與第2圖的半導體元件100的差異在於，半導體元件500包括漂移氧化區144a和144b，而半導體元件100包括漂移氧化區140a和140b。相較於半導體元件100中具有對稱性結構的漂移氧化區140a和140b，漂移氧化區144a和144b是具有非對稱性結構的隔離結構，例如僅有一側具有鳥嘴的平坦式漂移氧化區。

漂移氧化區144a和144b分別形成在N型高壓井區115a和115b的上方。此外，在X方向，漂移氧化區144a與P型本體區120之間的距離為D1，以及漂移氧化區144b與P型本體區120之間的距離亦為D1。漂移氧化區144a在閘極介電層142a與N型重摻雜區130a之間沿X方向延伸，並部分地覆蓋N型高壓井區115a和N型高摻雜區125a。漂移氧化區144b在閘極介電層142b與N型重摻雜區130b之間沿X方向延伸，並部分地覆蓋N型高壓井區115b和N型高摻雜區125b。在此實施例中。漂移氧化區144a和144b的底表面是對齊N型摻雜區138的頂表面，即共平面。

在第5圖中，N型摻雜區138的頂表面是對齊P型本體區120的頂表面。此外，N型重摻雜區130a和130b的頂表面是高於N型摻雜區138和P型本體區120的頂表面。在一些實施例中，N型重摻雜區130a和130b的底表面是對齊於N型摻雜區138和P型本體區120的頂表面。在此實施例中，P型本體區120的底表面是高於N型高摻雜區125a和125b的底表面。在一些實施例中，半導體元件400中的P型隔離區118的範圍是小於第2圖之半導體元件100中的P型隔離區118。

在第5圖中，半導體元件400具有對稱性的結構。閘極結構150a和150b形成半導體元件400的閘極端G。此外，汲極/源極區122a和122b的一者可形成半導體元件400的汲極端D，以及另一者可形成半導體元件400的的源極端S。在此實施例中，汲極/源極區122a是形成半導體元件400的汲極端D，而汲極/源極區122b是形成半導體元件400的源極端S。此外，半導體元件400的汲極端D與源極端S可以對調，且不會影響崩潰電壓。

第6圖是顯示根據本發明一些實施例所述之半導體元件500的剖面圖。在一些實施例中，半導體元件500為高側橫向擴散金氧半導體電晶體。第6圖的半導體元件500的配置相似於第5圖的半導體元件400的配置。第6圖的半導體元件500與第5圖的半導體元件500的差異在於，半導體元件500的N型高壓井區115a和N型高壓井區115b是由基底105所隔開。換言之，半導體元件400的P型隔離區118被一部分的基底105所替代。

在半導體元件500中，P型本體區的底表面是直接接觸基底105。此外，N型高壓井區115a和N型高壓井區115b之間的距離為D3。在一些實施例中，N型摻雜區138在X方向上的寬度是大於距離D3。

第7圖是顯示根據本發明一些實施例所述之半導體元件600的剖面圖。在一些實施例中，半導體元件600為隔離橫向擴散金氧半導體電晶體。第7圖的半導體元件600的配置相似於第5圖的半導體元件400的配置。第7圖的半導體元件600與第5圖的半導體元件400的差異在於，半導體元件600更包括P型隔離環160和N型隔離環170。在一些實施例中，P型隔離環160是電性連接於接地端VSS，而N型隔離環170是電性連接於電源線VDD。

在第7圖中，P型隔離環160包括P型高壓井區114a、P型埋層108以及P型高壓井區114b。汲極/源極區122a、N型高壓井區115a、P型隔離區118、N型高壓井區115b和汲極/源極區122b被P型隔離環160所包圍。N型隔離環170包括N型高壓井區113a、N型埋層107以及N型高壓井區113b。P型隔離環160被N型隔離環170所包圍。

在第7圖中，半導體元件600具有大體上對稱的結構。在此實施例中，閘極結構150a和150b形成半導體元件600的閘極端G。此外，汲極/源極區122a形成半導體元件600的汲極端D，而汲極/源極區122b形成半導體元件600的源極端S。再者，N型重摻雜區132形成半導體元件600的絕緣端Iso。因為具有對稱性的結構，半導體元件600的汲極端D與源極端S可以對調。在一些實施例中，絕緣端Iso是透過互連結構(未顯示)而連接到汲極端D或源極端S。

在一些實施例中，N型重摻雜區132可形成在N型高壓井區113b中。在一些實施例中，額外的N型重摻雜區132可形成在N型高壓井區113b中。此外，半導體元件600的汲極端D與源極端S可以對調，且不會影響崩潰電壓。

根據本發明實施例，具有對稱性結構的LDMOS電晶體可以將汲極端D與源極端S對調，因此增加設計的彈性。此外，具有對稱性結構的LDMOS電晶體可具有較小的通道長度，因此可降低開啟電阻。於是， LDMOS電晶體具有較低的功率損耗和較快的操作速度。

雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:LDMOS元件 15:P型基底 20:N型埋層 25:P型本體區 32:N型漂移區 34:P型井區 40:漂移氧化區 41, 43:P型摻雜區 42, 44, 46:N型摻雜區 50:閘極結構 100, 200, 300, 400, 500, 600:半導體元件 105:基底 107:N型埋層 108:P型埋層 113a, 113b, 115a, 115b, HVNW:N型高壓井區 114a, 114b:P型高壓井區 118:P型隔離區 120:P型本體區 122a, 122b:汲極/源極區 125a, 125b:N型高摻雜區 130a, 130b, 132:N型重摻雜區 138:N型摻雜區 140a, 140b, 144a, 144b:漂移氧化區 142a, 142b:閘極介電層 150a, 150b:閘極結構 160:P型隔離環 170:N型隔離環 D1, D2, D3, L:距離 D:汲極端 G:閘極端 S:源極端

第1圖是顯示一種習知LDMOS元件的剖面圖。 第2圖是顯示根據本發明一些實施例所述之半導體元件的剖面圖。 第3圖是顯示根據本發明一些實施例所述之半導體元件的剖面圖。 第4圖是顯示根據本發明一些實施例所述之半導體元件的剖面圖。 第5圖是顯示根據本發明一些實施例所述之半導體元件的剖面圖。 第6圖是顯示根據本發明一些實施例所述之半導體元件的剖面圖。 第7圖是顯示根據本發明一些實施例所述之半導體元件的剖面圖。

100:半導體元件

105:基底

115a,115b,HVNW:N型高壓井區

118:P型隔離區

120:P型本體區

122a,122b:汲極/源極區

125a,125b:N型高摻雜區

130a,130b:N型重摻雜區

138:N型摻雜區

140a,140b:漂移氧化區

142a,142b:閘極介電層

150a,150b:閘極結構

D1,D2,L:距離

D:汲極端

G:閘極端

S:源極端

Claims (12)

1. 一種半導體元件，包括： 一基底； 一第一高壓井區，形成於上述基底之上，並具有一第一導電類型； 一第二高壓井區，形成於上述基底之上，並具有上述第一導電類型； 一隔離區，形成於上述基底之上且設置在上述第一高壓井區與上述第二高壓井區之間，並具有一第二導電類型； 一本體區，形成在上述隔離區之上且設置在上述第一高壓井區與上述第二高壓井區之間，並具有上述第二導電類型； 一第一摻雜區，形成在上述本體區之中，並具有上述第一導電類型； 一第一汲極/源極區，形成於上述第一高壓井區之中，並具有上述第一導電類型； 一第一漂移氧化區，形成於上述第一高壓井區之上且設置在上述第一汲極/源極區與上述本體區之間，其中上述第一漂移氧化區是分離於上述本體區； 一第一閘極結構，覆蓋上述本體區的一第一通道區、上述第一高壓井區與上述第一漂移氧化區； 一第二汲極/源極區，形成於上述第二高壓井區之中，並具有上述第一導電類型； 一第二漂移氧化區，形成於上述第二高壓井區之上且設置在上述第二汲極/源極區與上述本體區之間，其中上述第二漂移氧化區是分離於上述本體區；以及 一第二閘極結構，覆蓋上述本體區的一第二通道區、上述第二高壓井區與上述第二漂移氧化區； 其中上述第一閘極結構是電性連接於上述第二閘極結構； 其中上述本體區的上述第一通道區是形成在上述第一摻雜區與上述第一高壓井區之間，以及上述本體區的上述第二通道區是形成在上述第一摻雜區與上述第二高壓井區之間。
2. 如請求項1之半導體元件，其中上述第一高壓井區是經由上述隔離區和上述本體區而分離於上述第二高壓井區。
3. 如請求項1之半導體元件，其中上述第一摻雜區被上述本體區所包圍，以及上述第一摻雜區的頂表面與上述本體區的頂表面為共平面。
4. 如請求項1之半導體元件，其中每一上述第一漂移氧化區和上述第二漂移氧化區具有對稱性結構。
5. 如請求項1之半導體元件，其中上述第一漂移氧化區和上述第二漂移氧化區的底表面對齊於上述第一摻雜區的頂表面。
6. 如請求項1之半導體元件，其中上述第一汲極/源極區包括： 一第一高摻雜區，形成在上述第一高壓井區之中，並具有上述第一導電類型；以及 一第一重摻雜區，形成在上述第一高摻雜區之中，並具有上述第一導電類型； 其中上述第一摻雜區的頂表面與上述第一重摻雜區的頂表面為共平面； 其中上述第一重摻雜區的摻雜濃度是大於上述第一高摻雜區的摻雜濃度，以及上述第一高摻雜區的摻雜濃度是大於上述第一高壓井區的摻雜濃度。
7. 如請求項1之半導體元件，其中上述第二汲極/源極區包括： 一第二高摻雜區，形成在上述第二高壓井區之中，並具有上述第一導電類型；以及 一第二重摻雜區，形成在上述第二高摻雜區之中，並具有上述第一導電類型； 其中上述第一摻雜區的頂表面與上述第二重摻雜區的頂表面為共平面； 其中上述第二重摻雜區的摻雜濃度是大於上述第二高摻雜區的摻雜濃度，以及上述第二高摻雜區的摻雜濃度是大於上述第二高壓井區的摻雜濃度。
8. 如請求項1之半導體元件，其中上述第一通道區與上述第二通道區具有相同的通道長度。
9. 如請求項1之半導體元件，其中上述本體區至上述第一漂移氧化區的距離是相同於上述本體區至上述第二漂移氧化區的距離。
10. 如請求項1之半導體元件，其中上述本體區至上述第一汲極/源極區的距離是相同於上述本體區至上述第二汲極/源極區的距離。
11. 如請求項1之半導體元件，更包括： 一第一埋層，形成在上述基底與上述第一和第二高壓井區之間，且具有上述第二導電類型； 一第二埋層，形成在上述基底與上述第一埋層之間，且具有上述第一導電類型； 一第三高壓井區，形成在上述第一埋層之上且直接接觸上述第一高壓井區以及上述第一汲極/源極區，以及具有上述第二導電類型； 一第四高壓井區，形成在上述第一埋層之上且直接接觸上述第二高壓井區以及上述第二汲極/源極區，以及具有上述第二導電類型； 一第五高壓井區，形成在上述第二埋層之上且直接接觸上述第三高壓井區以及上述第一埋層，並具有上述第一導電類型；以及 一第六高壓井區，形成在上述第二埋層之上且直接接觸上述第四高壓井區以及上述第一埋層，並具有上述第一導電類型。
12. 如請求項11之半導體元件，其中上述第三高壓井區、上述第一埋層與上述第四高壓井區形成具有上述第二導電類型的一第一隔離環，以及上述第五高壓井區、上述第二埋層與上述第六高壓井區形成具有上述第一導電類型的一第二隔離環，其中上述第一隔離環是經由上述第二隔離環而與上述基底分離。

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