TW201535636A

TW201535636A - 半導體結構及其製造方法

Info

Publication number: TW201535636A
Application number: TW103107059A
Authority: TW
Inventors: Ming-Tung Lee; Cheng-Chi Lin; Chih-Chia Hsu; Chien-Chung Chen; Shih-Chin Lien; Shyi-Yuan Wu
Original assignee: Macronix Int Co Ltd
Priority date: 2014-03-03
Filing date: 2014-03-03
Publication date: 2015-09-16
Also published as: TWI541962B

Abstract

一種半導體結構及其製造方法。半導體結構包括一基板、一第一井(well)、一第一重摻雜區(heavily doping region)、一場氧化層、一第一介電層以及一導電層。第一井設置於基板上，第一重摻雜區設置於第一井內。場氧化層設置於第一井上且鄰接於第一重摻雜區。第一介電層設置於場氧化層上並覆蓋(covering)場氧化層。導電層設置於第一介電層上。第一井及第一重摻雜區具有一第一摻雜型態。

Description

半導體結構及其製造方法

【0001】

本揭露內容是有關於一種半導體結構及其製造方法，且特別是有關於一種具有高崩潰電壓之半導體結構及其製造方法。

【0002】

隨著半導體技術的發展，各式半導體元件不斷推陳出新。舉例來說，記憶體、電晶體、二極體等元件已廣泛使用於各式電子裝置中。

【0003】

在半導體技術的發展中，研究人員不斷的嘗試針對各式元件進行改善，例如是縮小體積、增加/降低啟動電壓、增加/降低崩潰電壓、減少漏電、靜電防護等議題。

【0004】

本揭露內容係有關於一種半導體結構及其製造方法。實施例中，半導體結構的第一介電層覆蓋場氧化層，且導電層設置於第一介電層上以作為場板，使得電場分佈較均勻，而可以提高半導體結構的崩潰電壓。

【0005】

根據本揭露內容之一實施例，係提出一種半導體結構。半導體結構包括一基板、一第一井(well)、一第一重摻雜區(heavily doping region)、一場氧化層、一第一介電層以及一導電層。第一井設置於基板上，第一重摻雜區設置於第一井內。場氧化層設置於第一井上且鄰接於第一重摻雜區。第一介電層設置於場氧化層上並覆蓋(covering)場氧化層。導電層設置於第一介電層上。第一井及第一重摻雜區具有一第一摻雜型態。

【0006】

根據本揭露內容之另一實施例，係提出一種半導體結構。半導體結構包括一基板、一第一井、二第一重摻雜區、複數個場氧化層、複數個第一介電層、一第二重摻雜區以及複數個導電層。第一井設置於基板上，第一重摻雜區設置於第一井內。場氧化層設置於第一井上且鄰接於第一重摻雜區。第一介電層設置於場氧化層上並覆蓋場氧化層。第二重摻雜區設置於第一井內，且此些第一重摻雜區分別位於第二重摻雜區的兩側並彼此間隔開來。導電層設置於第一介電層上。第一井及第一重摻雜區具有一第一摻雜型態，第二重摻雜區具有一第二摻雜型態，第一摻雜型態互補於第二摻雜型態。

【0007】

根據本揭露內容之再一實施例，係提出一種半導體結構的製造方法。半導體結構的製造方法包括以下步驟。提供一基板；形成一第一井於基板上；形成一場氧化層於第一井上；形成一介電材料層覆蓋場氧化層；形成一導電層於介電材料層上；圖案化介電材料層以暴露出一區域，以形成一第一介電層；以及形成一第一重摻雜區於該區域內，第一重摻雜區係鄰接於場氧化層，且第一重摻雜區之一側邊係對齊場氧化層之一側邊。第一井及第一重摻雜區具有一第一摻雜型態。

【0008】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0078】

100、200、300、330’、400、500‧‧‧半導體結構
110P、310P、410P、510P‧‧‧基板
121N、321N、421N、521N‧‧‧第一井
123N、323N‧‧‧第一摻雜區
125P、325P、425P、525P‧‧‧第二摻雜區
127P、327P‧‧‧第二井
131N、331N、431N、531N‧‧‧第一重摻雜區
131s、140s、331s、340s、431s、440s、531s、540s‧‧‧側邊
133P、333P、433P、533P‧‧‧第二重摻雜區
135N、335N、535N‧‧‧第三重摻雜區
140、340、440、540、740‧‧‧場氧化層
150、350、450、550‧‧‧第一介電層
150t、170t、350t、370t、550t、570t‧‧‧厚度
160、360、460、560‧‧‧導電層
170、370、570‧‧‧第二介電層
190‧‧‧接觸點
650、650’‧‧‧介電材料層
731N‧‧‧重摻雜區
750‧‧‧介電層
1B-1B’、2B-2B’‧‧‧剖面線
A1、A2‧‧‧光阻
C‧‧‧集極
B‧‧‧基極
D1、D2、L‧‧‧長度
E‧‧‧射極
PR‧‧‧圖案化光阻
S‧‧‧線條
W‧‧‧寬度

【0009】

第1A圖繪示依照本揭露內容之一實施例之半導體結構之俯視示意圖。
第1B圖繪示沿第1A圖之剖面線1B-1B’之剖面示意圖。
第2A圖繪示依照本揭露內容之另一實施例之半導體結構之俯視示意圖。
第2B圖繪示沿第2A圖之剖面線2B-2B’之剖面示意圖。

第3A圖繪示依照本揭露內容之再一實施例之半導體結構之剖面示意圖。
第3B圖繪示依照本揭露內容之又一實施例之半導體結構之剖面示意圖。

第4圖繪示依照本揭露內容之更一實施例之半導體結構之剖面示意圖。

第5圖繪示依照本揭露內容之更另一實施例之半導體結構之剖面示意圖。

第6A～6F圖繪示一實施例之半導體結構之製造方法的流程圖。

第7圖繪示依照本揭露內容之一實施例及一比較例之形成場氧化層和第一重摻雜區之示意圖。

第8圖係繪示比較例與實施例中的結構配置相對於崩潰電壓的關係圖。

第9圖繪示應用於製作比較例與實施例的半導體結構之圖案化光阻的結構。

第10圖繪示採用光阻A2之比較例與實施例中的結構配置相對於崩潰電壓的關係圖。

【0010】

在此揭露內容之實施例中，係提出一種半導體結構及其製造方法。實施例中，半導體結構的第一介電層覆蓋場氧化層，且導電層設置於第一介電層上以作為場板，使得電場分佈較均勻，而可以提高半導體結構的崩潰電壓。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

【0011】

第1A圖繪示依照本揭露內容之一實施例之半導體結構100之俯視示意圖，第1B圖繪示沿第1A圖之剖面線1B-1B’之剖面示意圖。如第1A~1B圖所示，半導體結構100包括一基板110P、一第一井(well)121N、一第一重摻雜區(heavily doping region)131N、一場氧化層140、一第一介電層150以及一導電層160。第一井121N設置於基板110P上，第一重摻雜區131N設置於第一井121N內。場氧化層140設置於第一井121N上且鄰接於第一重摻雜區131N。第一介電層150設置於場氧化層140上並覆蓋(covering)場氧化層140。導電層160設置於第一介電層150上。第一井121N及第一重摻雜區131N具有一第一摻雜型態。

【0012】

實施例中，如第1A~1B圖所示，第一介電層150自第一重摻雜區131N的一側向另一側延伸而具有一寬度W，第一介電層150實質上覆蓋第一重摻雜區131N的主動區域，且中間部分具有開口僅暴露出第一重摻雜區131N。相較於僅覆蓋第一重摻雜區131N的單一側之介電層，根據本揭露內容實施例之第一介電層150具有較大的寬度W，使得製作第一介電層150所採用的光阻亦可具有較低的長寬比，較不易發生因為光阻的長寬比過大(長形光阻)而發生變形或剝離(peeling)的問題。

【0013】

實施例中，基板110P之材質例如是P型矽或N型矽，第一井121N例如是P型井(P type well)或N型井(N type well)，第一重摻雜區131N例如是P型重摻雜區(P type heavily doping region，P+)或N型重摻雜區(N type heavily doping region，N+)，導電層160之材質例如是多晶矽。本實施例中，第一井121N例如是低摻雜N型井(light N well)，第一重摻雜區131N例如是N型重摻雜區。

【0014】

實施例中，如第1B圖所示，場氧化層140之一側邊140s係對齊第一重摻雜區131N之一側邊131s。

【0015】

實施例中，半導體結構100更可包括一第一摻雜區123N。如第1B圖所示，第一摻雜區123N設置於第一井121N內，並具有第一摻雜型態，其中第一重摻雜區131N設置於第一摻雜區123N內。

【0016】

實施例中，半導體結構100更可包括一第二摻雜區125P。如第1B圖所示，第二摻雜區125P設置於第一井121N內，第二摻雜區125P係與第一重摻雜區131N間隔開來。第二摻雜區125P具有一第二摻雜型態，第一摻雜型態互補於第二摻雜型態。

【0017】

實施例中，半導體結構100更可包括一第二介電層170。如第1B圖所示，第二介電層170設置於導電層160和第二摻雜區125P之間，第二介電層170的一厚度170t小於第一介電層150的一厚度150t。

【0018】

實施例中，半導體結構100更可包括一第二重摻雜區133P。如第1B圖所示，第二重摻雜區133P設置於第二摻雜區125P內，其中第二重摻雜區133P具有第二摻雜型態。

【0019】

實施例中，半導體結構100更可包括一第三重摻雜區135N。如第1B圖所示，第三重摻雜區135N設置於第二摻雜區125P內。第三重摻雜區135N具有第一摻雜型態，第二重摻雜區133P設置於第三重摻雜區135N內。

【0020】

實施例中，半導體結構100更可包括一第二井127P。如第1B圖所示，第二井127P設置於第一井121N內並環繞第一重摻雜區131N，其中第二井127P具有第二摻雜型態。

【0021】

實施例中，如第1B圖所示，摻雜濃度係橫向地自第一重摻雜區131N、第一摻雜區123N和第二井127P重疊處、第二井127P到第一井121N遞減，而第二摻雜區125P的摻雜濃度高於第一井121N的摻雜濃度。摻雜濃度會影響電場分佈，因此，半導體結構100的摻雜濃度自第二摻雜區125P之外的第一井121N(漂移區(drift region))朝向第一重摻雜區131N(汲極的主動區域)遞增，有助於提升崩潰電壓。

【0022】

一實施例中，如第1B圖所示，半導體結構100可包括至少兩個第一重摻雜區131N、複數個場氧化層140、複數個第一介電層150以及複數個導電層160。此些第一重摻雜區131N均設置於第一井121N內，且至少兩個第一重摻雜區131N分別位於第二重摻雜區133P的兩側並彼此間隔開來。此些場氧化層140均設置於第一井121N上，且各個場氧化層140均鄰接於至少一個第一重摻雜區131N。此些第一介電層150設置於場氧化層140上並覆蓋此些場氧化層140。此些導電層160設置於第一介電層150上。

【0023】

上述實施例中，此些場氧化層140之至少兩個側邊140s對齊至少一個第一重摻雜區131N之兩個側邊131s。舉例而言，如第1B圖所示，一個第一重摻雜區131N之兩個側邊131s分別對齊兩個場氧化層140的兩個側邊140s。

【0024】

一實施例中，如第1B圖所示，半導體結構100更可包括複數個第二介電層170。此些第二介電層170設置於導電層160和第一井121N之間，此些第二介電層170的厚度小於此些第一介電層150的厚度。實施例中，第一介電層150和第二介電層170的材質包括介電材料，例如是氧化矽。

【0025】

一實施例中，如第1B圖所示，半導體結構100更可包括複數個接觸點190，分別連接至第一重摻雜區131N以及第二重摻雜區133P。實施例中，接觸點190的材質包括導電性金屬，例如是金屬鎢。

【0026】

一實施例中，如第1A~1B圖所示，半導體結構100例如可以應用於橫向擴散金氧半場效電晶體(lateral diffusion MOS，LDMOS)，多個第二重摻雜區133P設置於第三重摻雜區135N內並排列成一行(column)，第一重摻雜區131N例如是N型重摻雜區且電性連接至汲極，第二重摻雜區133P例如是P型重摻雜區且電性連接至基體(bulk)，第三重摻雜區135N例如是N型重摻雜區且電性連接至源極，兩個場氧化層140之間的第一重摻雜區131N例如是汲極主動區域，兩個場氧化層140之間的第三重摻雜區135N例如是源極主動區域，第一介電層150跨過汲極的主動區域。操作金氧半場效電晶體時，施加高電壓於具有高摻雜濃度的汲極區域(第一重摻雜區131N)上，源極區域(第三重摻雜區135N)也具有高摻雜濃度，而具有較低摻雜濃度的區域則形成漂移區。如第1B圖所示，第二介電層170例如是閘極氧化層，於半導體結構100的一剖面中則可具有兩個並排的金氧半場效電晶體。導電層160的材質例如是多晶矽，可以作為場板，使得電場分佈較均勻，以提高半導體結構100(橫向擴散金氧半場效電晶體)的崩潰電壓。此外，第一介電層150覆蓋場氧化層140，特別是靠近第一重摻雜區131N(汲極)處，第一介電層150具有大於第二介電層170的厚度，可以進一步提高崩潰電壓。

【0027】

一實施例中，如第1A~1B圖所示的半導體結構100包括兩個條狀的導電層160，形成一組(set)具有兩個指狀多晶矽的橫向擴散金氧半場效電晶體裝置。

【0028】

第2A圖繪示依照本揭露內容之另一實施例之半導體結構200之俯視示意圖，第2B圖繪示沿第2A圖之剖面線2B-2B’之剖面示意圖。如第2A~2B圖所示，半導體結構200可包括多個第二重摻雜區133P構成的行(column)以及多組第一重摻雜區131N、第一介電層150、導電層160及第二介電層170。如第2B圖所示，於半導體結構200的一剖面中，則可具有多個並排的金氧半場效電晶體。實施例中，如第2A~2B圖所示的半導體結構200包括六個條狀的導電層160，形成三組具有兩個指狀多晶矽的多指狀(multi-finger)橫向擴散金氧半場效電晶體裝置。

【0029】

第3A圖繪示依照本揭露內容之再一實施例之半導體結構300之剖面示意圖。實施例中，半導體結構300包括一基板310P、一第一井321N、一第一重摻雜區331N、一場氧化層340、一第一介電層350以及一導電層360。第一井321N設置於基板310P上，第一重摻雜區331N設置於第一井321N內。場氧化層340設置於第一井321N上且鄰接於第一重摻雜區331N。第一介電層350設置於場氧化層340上並覆蓋場氧化層340。導電層360設置於第一介電層350上。第一井321N及第一重摻雜區331N具有第一摻雜型態。實施例中，如第3A圖所示，場氧化層340之一側邊340s係對齊第一重摻雜區331N之一側邊331s。

【0030】

實施例中，半導體結構300更可包括一第一摻雜區323N。如第3A圖所示，第一摻雜區323N設置於第一井321N內，並具有第一摻雜型態，其中第一重摻雜區331N設置於第一摻雜區323N內。

【0031】

實施例中，半導體結構300更可包括一第二摻雜區325P。如第3A圖所示，第二摻雜區325P設置於第一井321N內，第二摻雜區325P係與第一重摻雜區331N間隔開來。第二摻雜區325P具有第二摻雜型態。

【0032】

實施例中，半導體結構300更可包括一第二重摻雜區333P。如第3A圖所示，第二重摻雜區333P設置於第二摻雜區325P內，其中第二重摻雜區333P具有第二摻雜型態。

【0033】

實施例中，半導體結構300更可包括一第三重摻雜區335N。如第3A圖所示，第三重摻雜區335N設置於第二摻雜區325P內。第三重摻雜區335N具有第一摻雜型態。

【0034】

實施例中，半導體結構300更可包括一第二井327P。如第3A圖所示，第二井327P設置於第一井321N內並環繞第一重摻雜區331N，其中第二井327P具有第二摻雜型態。

【0035】

實施例中，半導體結構300更可包括一第二介電層370。如第3A圖所示，第二介電層370設置於導電層360和第二摻雜區325P之間，第二介電層370的一厚度370t小於第一介電層350的一厚度350t。

【0036】

本實施例中，第一摻雜型態例如是N型摻雜，第二摻雜型態例如是P型摻雜，半導體結構300例如可以應用於N-P-N型雙極接面電晶體(BJT)，第一重摻雜區331N例如是N型重摻雜區且電性連接至集極(collector)C，第二重摻雜區333P例如是P型重摻雜區且電性連接至基極(base)B，而第三重摻雜區335N例如是N型重摻雜區且電性連接至射極(emitter)E。導電層360的材質例如是多晶矽，可以作為場板，使得電場分佈較均勻，以提高半導體結構300的崩潰電壓。此外，第一介電層350覆蓋場氧化層340，特別是靠近第一重摻雜區331N(集極)處，可以進一步提高崩潰電壓。

【0037】

第3B圖繪示依照本揭露內容之又一實施例之半導體結構300’之剖面示意圖。如第3B圖所示，半導體結構300’可包括多組第一重摻雜區331N、第二重摻雜區333P、第三重摻雜區335N、第一介電層350、導電層360及第二介電層370構成的半導體結構300。如第3B圖所示，於半導體結構300’的一剖面中，可具有多個並排的N-P-N型雙極接面電晶體。

【0038】

第4圖繪示依照本揭露內容之更一實施例之半導體結構400之剖面示意圖。實施例中，半導體結構400包括一基板410P、一第一井421N、一第一重摻雜區431N、一場氧化層440、一第一介電層450以及一導電層460。第一井421N設置於基板410P上，第一重摻雜區431N設置於第一井421N內。場氧化層440設置於第一井421N上且鄰接於第一重摻雜區431N。第一介電層450設置於場氧化層440上並覆蓋場氧化層440。導電層460設置於第一介電層450上。第一井421N及第一重摻雜區431N具有第一摻雜型態。實施例中，如第4圖所示，場氧化層440之一側邊440s係對齊第一重摻雜區431N之一側邊431s。

【0039】

實施例中，半導體結構400更可包括一摻雜區425P。如第4圖所示，摻雜區425P設置於基板410P之上並且鄰接於第一井421N。摻雜區425P係與第一重摻雜區431N間隔開來。摻雜區425P具有第二摻雜型態。

【0040】

實施例中，半導體結構400更可包括一第二重摻雜區433P。如第4圖所示，第二重摻雜區433P設置於摻雜區425P內，其中第二重摻雜區433P具有第二摻雜型態。

【0041】

本實施例中，第一摻雜型態例如是N型摻雜，第二摻雜型態例如是P型摻雜，半導體結構400例如可以應用於二極體(diode)，第一重摻雜區431N例如是N型重摻雜區且電性連接至一正電壓，第二重摻雜區433P例如是P型重摻雜區且接地(GND)。導電層460的材質例如是多晶矽，可以作為場板，使得電場分佈較均勻，可以提高半導體結構400的崩潰電壓，然而並未被施加任何工作電壓。此外，第一介電層450覆蓋場氧化層440，特別是靠近第一重摻雜區431N處，可以進一步提高崩潰電壓。另一實施例中，多個半導體結構400亦可並排以形成多個二極體併聯的二極體裝置。

【0042】

第5圖繪示依照本揭露內容之更另一實施例之半導體結構500之剖面示意圖。實施例中，半導體結構500包括一基板510P、一第一井521N、一第一重摻雜區531N、一場氧化層540、一第一介電層550以及一導電層560。第一井521N設置於基板510P上，第一重摻雜區531N設置於第一井521N內。場氧化層540設置於第一井521N上且鄰接於第一重摻雜區531N。第一介電層550設置於場氧化層540上並覆蓋場氧化層540。導電層560設置於第一介電層550上。第一井521N及第一重摻雜區531N具有第一摻雜型態。實施例中，如第5圖所示，場氧化層540之一側邊540s係對齊第一重摻雜區531N之一側邊531s。

【0043】

實施例中，半導體結構500更可包括一摻雜區525P。如第5圖所示，摻雜區525P設置於基板510P之上並且鄰接於第一井521N。摻雜區525P係與第一重摻雜區531N間隔開來。摻雜區525P具有第二摻雜型態。

【0044】

實施例中，半導體結構500更可包括一第二重摻雜區533P。如第5圖所示，第二重摻雜區533P設置於摻雜區525P內，其中第二重摻雜區533P具有第二摻雜型態。

【0045】

實施例中，半導體結構500更可包括一第三重摻雜區535N。如第5圖所示，第三重摻雜區535N設置於摻雜區525P內，且鄰接於第二重摻雜區533P。第三重摻雜區535N具有第一摻雜型態。

【0046】

實施例中，半導體結構500更可包括一第二介電層570。如第5圖所示，第二介電層570設置於導電層560和摻雜區525P之間，第二介電層570的一厚度570t小於第一介電層550的一厚度550t。

【0047】

本實施例中，第一摻雜型態例如是N型摻雜，第二摻雜型態例如是P型摻雜，半導體結構500例如可以應用於延伸汲極金氧半場效電晶體(extended drain MOS，EDMOS)，第一重摻雜區531N例如是N型重摻雜區且電性連接至汲極，第三重摻雜區535N例如是N型重摻雜區且接地，導電層560的材質例如是多晶矽，可以作為閘極用以施加工作電壓。再者，導電層560亦可以作為場板，使得電場分佈較均勻，以提高半導體結構500的崩潰電壓。此外，第一介電層550覆蓋場氧化層540，特別是靠近第一重摻雜區531N(汲極)處，可以進一步提高崩潰電壓。

【0048】

請參照第1B圖以及第6A～6F圖，其繪示一實施例之半導體結構100之製造方法的流程圖。

【0049】

首先，如第6A圖所示，提供基板110P，形成第一井121N於基板110P上，以及形成場氧化層140於第一井121N上，其中第一井121N具有第一摻雜型態。

【0050】

如第6A圖所示，更可形成第一摻雜區123N和第二井127P於第一井121N，其中第一摻雜區123N具有第一摻雜型態，第二井127P具有第二摻雜型態。實施例中，如第6A圖所示，第一摻雜區123N和第二井127P的部分區域係重疊。

【0051】

如第6B圖所示，形成一介電材料層650覆蓋場氧化層140。實施例中，介電材料層650覆蓋整個結構的表面，換言之，介電材料層650亦覆蓋第一井121N和第一摻雜區123N。

【0052】

如第6B圖所示，更可選擇性地形成第二摻雜區125P於第一井121N內。第二摻雜區125P與第一摻雜區123N間隔開來，且第二摻雜區125P具有第二摻雜型態。另一實施例中，第二摻雜區125P亦可不在此步驟形成。實施例中，第二摻雜區125P例如可以經由光罩蝕刻、顯影及佈植製程而形成。

【0053】

如第6C~6E圖所示，移除介電材料層650之一部份以暴露出對應第二摻雜區125P之一區域。本實施例中，本步驟中，第二摻雜區125P已形成於第一井121N內，移除介電材料層650之此部份後會暴露出第二摻雜區125P。另一實施例中，第二摻雜區125P尚未形成於第一井121N內，則移除介電材料層650之此部份後會暴露出預定形成第二摻雜區125P的區域。換言之，本步驟中，移除介電材料層650之一部份以暴露出對應第二摻雜區125P的區域，而第一井121N和第一摻雜區123N仍被介電材料層650所覆蓋。一實施例中，第二摻雜區125P對應於一半導體裝置的源極的主動區域。

【0054】

詳細地說，如第6C圖所示，形成一圖案化光阻PR於介電材料層650上，圖案化光阻PR暴露出介電材料層650的預定移除的部分。實施例中，例如是經由蝕刻顯影方式形成圖案化光阻PR。

【0055】

接著，在一些狀況下，在製程中，圖案化光阻PR可能會發生位移，如第6D圖所示，其中線條S表示初始形成的圖案化光阻PR的圖案邊界，而圖案化光阻PR可能會偏移而並未對齊此些邊界(線條S)。於一些實施例中，圖案化光阻PR的位移特別是在同時形成多組金氧半場效電晶體時容易發生。

【0056】

接著，如第6E圖所示，移除圖案化光阻PR，而形成圖案化的介電材料層650’，此時的介電材料層650’完全覆蓋住對應第一重摻雜區131N的主動區域(例如是汲極的主動區域)，並且部分覆蓋對應第二摻雜區125P的主動區域(例如是源極的主動區域)。換言之，實施例中，並未於本步驟中同步暴露出預定形成第一重摻雜區131N的區域，因此即使此步驟中的圖案化光阻PR發生位移，仍能夠保持住第一重摻雜區131N兩側的第一介電層之厚度的均勻性，而可以進一步減少圖案化光阻PR位移對崩潰電壓的影響，且特別是針對在同時形成多組金氧半場效電晶體的情形下具有顯著的效果。

【0057】

如第6F圖所示，形成導電層160於介電材料層650’上。如第6F圖所示，亦可形成第二介電層170於導電層160和第二摻雜區125P之間。值得注意的是，此時介電材料層650’仍完全覆蓋住對應第一重摻雜區131N的主動區域。實施例中，導電層160的製作方式例如包括：形成整面的導電材料層、光阻曝光顯影以定義導電層160的範圍、蝕刻導電材料層以及移除光阻。

【0058】

另一實施例中，第二摻雜區125P在形成導電層160之前尚未形成於第一井121N內，則於此步驟中，形成第二介電層170於導電層160和預定形成第二摻雜區125P的區域之間，接著才形成第二摻雜區125P於第一井121N，且第二介電層170位於導電層160和第二摻雜區125P之間。

【0059】

接著，請參照第1B圖，圖案化介電材料層650’以暴露出一區域，以形成第一介電層150；以及形成第一重摻雜區131N於此暴露的區域內。換言之，圖案化介電材料層650’的步驟係用以暴露出預定形成第一重摻雜區131N的區域。一實施例中，圖案化介電材料層650’的步驟僅暴露出預定形成第一重摻雜區131N的區域。第一重摻雜區131N形成於第一摻雜區123N內並鄰接於場氧化層140，且第一重摻雜區131N之一側邊131s對齊場氧化層140之一側邊140s，第一重摻雜區131N具有第一摻雜型態。第二摻雜區125P與第一重摻雜區131N間隔開來。實施例中，第二介電層170的厚度170t小於第一介電層150的厚度150t。

【0060】

實施例中，例如是經由光阻曝光蝕刻顯影定義預定暴露的區域，接著採用反應式離子蝕刻法(reactive ion etching，RIE)方式蝕刻以暴露出該預定的區域，然後移除光阻。

【0061】

接著，請繼續參照第1B圖，對預定形成第一重摻雜區131N、第二重摻雜區133P和第三重摻雜區135N的區域進行佈植製程，以形成上述重摻雜區。接著，沈積層間介電層(未繪示)以及形成接觸點190於層間介電層中。至此，形成如第1A~1B圖所示的半導體結構100。

【0062】

根據本揭露內容之實施例，圖案化介電材料層650’以暴露出預定形成第一重摻雜區131N的區域的步驟是在形成導電層160之後進行。換言之，導電層160先形成在介電材料層650’上，則可以確定導電層160之下(特別是靠近第一重摻雜區131N的主動區域)的介電材料層650’的厚度可以良好地維持，且不會受到其他製程的影響，接著才進行圖案化介電材料層650’的製程，而定義出第一重摻雜區131N的主動區域。如此一來，可以形成具有均勻厚度的第一介電層150而可以確保達到較高的崩潰電壓；再者，第一重摻雜區131N兩側的第一介電層150具有實質上相同的厚度，此均勻的厚度可以令電場分佈更均勻，更佳有利於維持高崩潰電壓。

【0063】

再者，根據習知的作法，通常經由一次光罩蝕刻的步驟來同時定義源極和汲極的主動區域。相對地，根據本揭露內容之實施例，移除介電材料層650的一部份以暴露出對應第二摻雜區125P之區域的步驟是在形成導電層160之前進行，接著才圖案化介電材料層650’以暴露出預定形成第一重摻雜區131N的區域。也就是說，根據本揭露內容之實施例，源極的主動區域(第二摻雜區125P)和汲極的主動區域(第一重摻雜區131N)是在兩個步驟分別定義。

【0064】

請參照第7圖，其繪示依照本揭露內容之一實施例及一比較例之形成場氧化層和第一重摻雜區之示意圖。如第7圖所示，根據習知的方式，為了要確定可以完全蝕刻介電材料層以形成並定義介電層750的範圍，通常會過度蝕刻場氧化層740，使得鄰近蝕刻開口處的場氧化層740會具有特別小的厚度。並且，從介電層750的蝕刻開口進行佈植製程以形成重摻雜區731N時，光阻設置的範圍一定會留一點誤差空間(tolerance)，使得場氧化層740的邊緣會暴露在光阻之外，因而蝕刻開口旁邊較薄的場氧化層740(並未被光阻遮蓋)可能會使得佈植(N+或P+)的範圍由原本預定的範圍往外擴，就會使得形成重摻雜區731N具有比預定寬度更大的寬度。此情況下，當重掺雜區731N被給予正電壓時，且當摻雜區125P被給予負電壓或接地時，會產生空乏區到重摻雜區731N的邊界，此空乏區的範圍具有長度D1。然而，根據本揭露內容之實施例，圖案化介電材料層650’而僅暴露出預定形成第一重摻雜區131N的區域，並不會發生過度蝕刻場氧化層140的情形，因此進行佈植製程所形成的第一重摻雜區131N的範圍較集中而不擴散，形成的第一介電層150的一側邊150s實質上對齊第一重摻雜區131N的一側邊131s。實施例中，產生的空乏區具有長度D2且具有較大範圍，因此相較於習知的作法，實施例之半導體結構可以具有較高的崩潰電壓。

【0065】

此外，過度蝕刻場氧化層740，使得鄰近蝕刻開口處的場氧化層740會具有特別小的厚度，且因為是由過度蝕刻所造成，所以此厚度的均勻度較差。然而，佈植的濃度與均勻度會受到佈植區域之上的氧化層之厚度的影響，因此具有不均勻的厚度之場氧化層740也會造成重摻雜區731N的佈植濃度不均勻。相對地，根據本揭露內容之實施例，圖案化介電材料層650’而僅暴露出預定形成第一重摻雜區131N的區域，並不會發生過度蝕刻場氧化層140的情形，因此可以避免因為氧化層厚度不均勻而造成第一重摻雜區131N的佈植濃度不均勻的問題。

【0066】

以下係就實施例作進一步說明。以下係列出半導體結構的製作條件及量測結果。然而以下之實施例為例示說明之用，而不應被解釋為本揭露內容實施之限制。

【0067】

第8圖係繪示比較例與實施例中的結構配置相對於崩潰電壓的關係圖。請同時參照第1A圖，第8圖中的L表示第一重摻雜區131N(汲極的主動區域)的長度，每兩個指狀導電層160構成一組金氧半場效電晶體。第8圖中，長度L為20~300微米(μm)的崩潰電壓值係量測以傳統方式經由一次光罩蝕刻同時定義汲極和源極的主動區域之半導體結構而得，長度L為400微米的崩潰電壓值係量測根據本揭露內容之實施例所製作的半導體結構而得，而比較例與實施例之第一重摻雜區131N(汲極的主動區域)的寬度均為約1.1微米。第8圖中各個結構均量測5個數值，圖式中所示的數值為5個量測值的中位數。

【0068】

一般來說，當導電層160的組數越多時，或者第一重摻雜區131N(汲極的主動區域)的長度越長時，製作過程中，圖案化光阻PR沿寬度W方向位移的情況以及影響便越嚴重，第一重摻雜區131N(汲極的主動區域)兩側的介電層(例如第一介電層和/或場氧化層)的厚度之均勻性越低，便更不利於維持高崩潰電壓。如第8圖所示，根據本揭露內容之實施例所致作的半導體結構，即使在第一重摻雜區131N的長度L為400微米時，其量測的崩潰電壓都至少在58.4 V以上，相較於比較例之量測的崩潰電壓，僅在長度L為20微米且組數為1時才能具有高於58.4 V的崩潰電壓值，其餘量測的崩潰電壓均低於58.4 V。換言之，根據本揭露內容之實施例，即使當汲極的主動區域具有很長的長度時，仍可以維持很高的崩潰電壓，而以習知方式製作的半導體結構，即使在組數較少且長度L較短的情況下，其崩潰電壓仍普遍低於本揭露內容之實施例的半導體結構所具有的崩潰電壓。

【0069】

第9圖繪示應用於製作比較例與實施例的半導體結構之圖案化光阻的結構。如第9圖所示，光阻A1具有傾斜(inclined)的側面，而光阻A2具有垂直的側面。換言之，光阻A2相較於光阻A1應具有較佳的解析度。第8圖所示的比較例與實施例之半導體結構均是採用光阻A1製作而成。

【0070】

第10圖繪示採用光阻A2之比較例與實施例中的結構配置相對於崩潰電壓的關係圖。如第10圖所示，當採用解析度較佳的光阻A2時，崩潰電壓普遍提升，且崩潰電壓隨導電層組數增加而下降的趨勢也減緩。換言之，採用解析度較佳的光阻A2，可以在某個程度上改善導電層組數增加對於崩潰電壓的不良影響。然而，此數據並未直接反應圖案化光阻的位移對於半導體結構的崩潰電壓之影響。

【0071】

以下表1~表3係列出比較例與實施例之半導體結構的製作條件及量測結果。表1~2為比較例，也就是以傳統方式經由一次光罩蝕刻同時定義汲極和源極的主動區域之半導體結構。表3為實施例，也就是根據本揭露內容之實施例製作而成之半導體結構。表1列示第一重摻雜區131N(汲極的主動區域)的長度L為20微米且導電層組數為1和32的量測值，表2列示第一重摻雜區131N(汲極的主動區域)的長度L為300微米且導電層組數為1和32的量測值，表3列示第一重摻雜區131N(汲極的主動區域)的長度L為400微米且導電層組數為1和32的量測值。其中，曝光能量(mJ)表示施加於光阻的曝光能量，寬度(微米)表示曝光完成之後量測到的定義第一介電層150光阻的寬度，光阻偏移距離(微米)表示光阻沿第一重摻雜區131N的寬度方向偏移的距離。表1~3列示調整光阻偏移距離為不同數值時所量測到的數據。然而以下之實施例為例示說明之用，而不應被解釋為本揭露內容實施之限制。

【0072】

表1

【0073】

表2

【0074】

表3

【0075】

以崩潰電壓的最低可接受值為50 V為例，表1~表2所列示的比較例中，當組數為1時，其崩潰電壓都可以達到50 V以上。然而，在組數提高至32時，表1所示的比較例所能容忍的偏移距離則必須在0.079微米以下，而表2所示的比較例所能容忍的偏移距離則甚至必須在0.030微米以下，才能夠達到崩潰電壓為50 V的條件。換言之，即使採用具有良好解析度的光阻A2以習知一次性定義汲極與源極主動區域的方式製作半導體結構，製程中能夠容忍的偏移距離仍然是非常低的。

【0076】

相對地，請參照表3，在第一重摻雜區131N(汲極的主動區域)的長度L相較於表1~2都更長的情況下，不僅在組數為1時，其崩潰電壓都可以達到50 V以上，即使在組數提高至32時，製程所能容忍的偏移距離只要在0.207微米以下，都夠達到崩潰電壓為50 V的條件。換言之，相較於僅採用具有良好解析度的光阻A2並採用習知的方式製作，採用本揭露內容之實施例的製作方法製作的半導體結構不僅具有較高的崩潰電壓，其製程中能夠容忍的偏移距離亦相對較高。

【0077】

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

110P‧‧‧基板

121N‧‧‧第一井

123N‧‧‧第一摻雜區

125P‧‧‧第二摻雜區

127P‧‧‧第二井

131N‧‧‧第一重摻雜區

131s、140s‧‧‧側邊

133P‧‧‧第二重摻雜區

135N‧‧‧第三重摻雜區

140‧‧‧場氧化層

150‧‧‧第一介電層

150t、170t‧‧‧厚度

160‧‧‧導電層

170‧‧‧第二介電層

190‧‧‧接觸點

W‧‧‧寬度

Claims

【第1項】

一種半導體結構，包括：
一基板；
一第一井(well)，設置於該基板上；
一第一重摻雜區(heavily doping region)，設置於該第一井內；
一場氧化層，設置於該第一井上，該場氧化層係鄰接於該第一重摻雜區；
一第一介電層，設置於該場氧化層上並覆蓋(covering)該場氧化層；以及
一導電層，設置於該第一介電層上；
其中該第一井及該第一重摻雜區具有一第一摻雜型態。
【第2項】

如申請專利範圍第1項所述之半導體結構，其中該場氧化層之一側邊係對齊該第一重摻雜區之一側邊。
【第3項】

如申請專利範圍第1項所述之半導體結構，更包括：
一第一摻雜區，設置於該第一井內，並具有該第一摻雜型態，其中該第一重摻雜區設置於該第一摻雜區內。
【第4項】

如申請專利範圍第1項所述之半導體結構，更包括：
一第二摻雜區，設置於該第一井內，該第二摻雜區係與該第一重摻雜區間隔開來，其中該第二摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態；
一第二介電層，設置於該導電層和該第二摻雜區之間，其中該第二介電層的一厚度小於該第一介電層的一厚度；
一第二重摻雜區，設置於該第二摻雜區內，其中該第二重摻雜區具有該第二摻雜型態；以及
一第三重摻雜區，設置於該第二摻雜區內，其中該第三重摻雜區具有該第一摻雜型態，該第二重摻雜區設置於該第三重摻雜區內。
【第5項】

如申請專利範圍第1項所述之半導體結構，更包括：
一第二井，設置於該第一井內並環繞該第一重摻雜區，其中該第二井具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
【第6項】

一種半導體結構，包括：
一基板；
一第一井，設置於該基板上；
二第一重摻雜區，設置於該第一井內；
複數個場氧化層，設置於該第一井上，該些場氧化層係鄰接於該些第一重摻雜區；
複數個第一介電層，設置於該些場氧化層上並覆蓋該些場氧化層；
一第二重摻雜區，設置於該第一井內，該些第一重摻雜區分別位於該第二重摻雜區的兩側並彼此間隔開來；以及
複數個導電層，設置於該些第一介電層上；
其中該第一井及該些第一重摻雜區具有一第一摻雜型態，該第二重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
【第7項】

一種半導體結構之製造方法，包括：
提供一基板；
形成一第一井於該基板上；
形成一場氧化層於該第一井上；
形成一介電材料層覆蓋該場氧化層；
形成一導電層於該介電材料層上；
圖案化該介電材料層以暴露出一區域，以形成一第一介電層；以及
形成一第一重摻雜區於該區域內，其中該第一重摻雜區係鄰接於該場氧化層，且該第一重摻雜區之一側邊係對齊該場氧化層之一側邊；
其中該第一井及該第一重摻雜區具有一第一摻雜型態。
【第8項】

如申請專利範圍第7項所述之半導體結構之製造方法，其中圖案化該介電材料層以暴露出該區域係在形成該導電層之後進行。
【第9項】

如申請專利範圍第7項所述之半導體結構之製造方法，更包括：
形成一第一摻雜區於該第一井內，其中該第一摻雜區具有該第一摻雜型態，且該第一重摻雜區形成於該第一摻雜區內。
【第10項】

如申請專利範圍第7項所述之半導體結構之製造方法，更包括：
形成一第二摻雜區於該第一井內，其中該第二摻雜區係與該第一重摻雜區間隔開來，該第二摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態；
形成一第二介電層於該導電層和該第二摻雜區之間，其中該第二介電層的一厚度小於該第一介電層的一厚度；以及
形成該導電層之前，移除該介電材料層之一部份以暴露出對應該第二摻雜區之一區域。