CN112992680A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 141
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000008569 process Effects 0.000 claims description 88
- 230000007704 transition Effects 0.000 claims description 60
- 238000005468 ion implantation Methods 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 37
- -1 nitrogen ions Chemical class 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 17
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000004380 ashing Methods 0.000 claims description 7
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 238000004381 surface treatment Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 17
- 238000001039 wet etching Methods 0.000 description 9
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
一种半导体结构及其形成方法，所述形成方法包括：提供衬底；在所述衬底的表面形成第一栅极结构；在所述第一栅极结构两侧的衬底内形成源漏开口；在所述源漏开口的底面和侧壁面形成第一应力层；减薄所述第一应力层的侧壁。所述形成方法形成的半导体结构能够提高半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。
在超大规模集成电路中，通常通过在晶体管上形成应力，从而增大晶体管的载流子迁移率，以增大晶体管的驱动电流。
然而，现有技术形成的半导体器件的性能有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底的表面形成第一栅极结构；在所述第一栅极结构两侧的衬底内形成源漏开口；在所述源漏开口的底面和侧壁面形成第一应力层；减薄所述第一应力层的侧壁。
可选的，所述减薄第一应力层的方法包括：在所述第一应力层的侧壁内形成过渡层；去除所述过渡层。
可选的，形成所述过渡层的方法包括：对所述第一应力层的侧壁进行第一离子注入工艺。
可选的，所述第一离子注入工艺所注入的离子包括氮离子、碳离子、锗离子和氮离子中的一种或多种的组合。
可选的，所述第一离子注入工艺的参数包括：离子注入的能量范围为1KeV～5KeV；离子注入的剂量范围为1e15atm/cm2～1e16atm/cm2。
可选的，所述第一离子注入工艺的参数包括：离子注入的角度范围为7度至25度，所述离子注入的角度为离子注入的方向与参照面之间的夹角，所述参照面为垂直于所述衬底表面且平行于沟道宽度方向的平面。
可选的，去除所述过渡层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对所述第一应力层具有第一刻蚀速率，所述湿法刻蚀工艺对所述过渡层具有第二刻蚀速率，且所述第二刻蚀速率大于所述第一刻蚀速率。
可选的，在减薄所述第一应力层的侧壁后，在垂直于所述源漏开口的侧壁面的方向上，第一应力层的侧壁具有第一厚度，且所述第一厚度的范围1纳米至4纳米。
可选的，所述第一应力层包括第一区和第二区，所述第一区和第二区沿垂直于衬底表面的方向排布，所述第一应力层的侧壁位于所述第一区内；在减薄所述第一应力层的侧壁后，在垂直于所述源漏开口的底面的方向上，所述第二区的第一应力层具有第二厚度，且所述第二厚度大于所述第一厚度。
可选的，所述第二厚度的范围为5纳米至10纳米。
可选的，所述源漏开口的深宽比范围为5:6至10:7。
可选的，在所述第一应力层表面形成第二应力层。
可选的，形成所述第二应力层的方法包括：在减薄所述第一应力层的侧壁后，在所述第一应力层的表面上形成所述第二应力层；形成所述第一应力层的工艺包括外延生长工艺；形成所述第二应力层的工艺包括外延生长工艺。
可选的，还包括：在减薄所述第一应力层的侧壁后，在形成所述第二应力层前，对所述第一应力层进行表面处理，所述表面处理包括灰化处理，以及在所述灰化处理后进行的退火处理。
可选的，还包括：在所述第一栅极结构顶部表面形成第一阻挡层，在所述第一栅极结构侧壁表面形成第一侧墙，在所述第一侧墙表面形成第二侧墙。
可选的，形成所述第一侧墙的方法包括：在形成所述源漏开口前，在所述第一栅极结构的侧壁表面形成初始第一侧墙；在形成所述第二应力层后，减薄所述初始第一侧墙，以形成第一侧墙；形成所述第二侧墙的方法包括：在减薄所述初始第一侧墙后，在所述第一侧墙的表面形成第二侧墙；所述第二侧墙的材料包括低介质常数材料。
可选的，还包括：在所述第二侧墙表面形成第三侧墙；所述第三侧墙的材料包括掺杂硼离子的硅锗。
可选的，所述衬底上具有鳍部层，所述第一栅极结构横跨所述鳍部层的表面，所述源漏开口位于所述第一栅极结构两侧的鳍部层内。
可选的，所述第一应力层的材料包括碳硅或硅锗；所述第二应力层的材料包括碳硅或硅锗。
相应的，本发明的技术方案还提供一种采用上述任一项形成方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明技术方案的半导体结构的形成方法中，由于在形成所述第一应力层之后，减薄了所述第一应力层的侧壁，因此，在减小所述第一应力层侧壁厚度的同时，保持所述第一应力层底部较厚。由于减薄所述第一应力层的侧壁，因此，增加了形成第一应力层后，源漏开口内的空间，即，为后续形成的第二应力层预留出更大的填充空间，以形成更大的第二应力层，从而，更大的第二应力层对侧壁厚度变薄的第一应力层，形成了更大的应力，使得能够提高半导体器件的驱动电流，提高了电路的响应速度，提高了半导体器件的性能。同时，由于所述第一应力层底部较厚，增强了所述第一应力层的底部隔绝电子隧穿的能力，从而减少了第一应力层底部的漏电流，改善了半导体器件的性能。
进一步，由于所述第一离子注入工艺的离子注入的能量范围为1KeV～5KeV，离子注入的剂量范围为1e15atm/cm2～1e16atm/cm2，即所述第一离子注入工艺的离子注入能量较低、剂量较小，因此，通过所述第一离子注入工艺形成所述过渡层时，能更好的控制离子的注入及扩散情况，以形成厚度小于第一应力层侧壁厚度的过渡层，从而在去除所述过渡层后，能够实现形成较薄的第一应力层侧壁。
进一步，由于所述第一离子注入工艺的角度范围为7度至25度，所述角度范围，能够在将离子注入进所述第一应力层的侧壁的同时，减少注入进所述第一应力层底部的离子，从而，在去除过渡层时，减少去除过渡层的工艺对第一应力层底部的影响，即，减少所述第一应力层底部厚度的减小，使得形成底部厚度较厚、侧壁厚度较薄的第一应力层。
附图说明
图1至图3是一种半导体结构的形成过程的剖面结构示意图；
图4至图11是本发明实施例的半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的半导体器件的性能有待提高。
图1至图3是一种半导体结构的形成过程的剖面结构示意图。
请参考图1，提供衬底10；在所述衬底10的表面形成栅极结构11；刻蚀所述栅极结构11两侧的部分衬底10，以在所述衬底10内形成开口12，所述衬底10的表面暴露出所述开口12。
请参考图2，在所述开口12的侧壁面和底面形成第一应力层13。
请参考图3，在形成所述第一应力层13后，在所述开口12内形成第二应力层14，所述第一应力层13和所述第二应力层14构成源漏掺杂层，从而，形成了晶体管器件。
在上述事实例中，栅极结构11距离所述第一应力层13的底部较远，对所述第一应力层13底部的电子控制能力较差。为了减少在所述第一应力层13底部形成的漏电流，形成了厚度较厚的第一应力层13，从而，在垂直于所述第一应力层13底部表面的方向上，增加了所述第一应力层13底部的厚度A。由于增加了厚度A，因此，增强了所述第一应力层13底部隔绝电子隧穿的能力，从而减小了第一应力层13底部的漏电流，改善了半导体器件的性能。
然而，为了增加厚度A，形成的第一应力层13的整体厚度较厚，即，在垂直于所述第一应力层13侧壁面的方向上，所述第一应力层13的侧壁的厚度也较厚，因此，当形成所述第一应力层13后，减小了所述开口12内的空间，导致在所述开口12内形成的第二应力层14也较小。
由于所述第二应力层14较小，因此所述第二应力层14对所述第一应力层13的侧壁产生的应力也较小，导致所述晶体管器件的驱动电流变小，从而，所述半导体结构的性能变差。
为了解决上述问题，本发明提供一种半导体结构及其形成方法，所述方法包括：提供衬底；在所述衬底的表面形成第一栅极结构；在所述第一栅极结构两侧的衬底内形成源漏开口；在所述源漏开口的底面和侧壁面形成第一应力层；减薄所述第一应力层的侧壁。所述半导体结构及其形成方法能够提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明实施例的半导体结构形成过程的剖面结构示意图。
请参考图4和图5，图5是图4在A-A1方向的剖面结构示意图，提供衬底100；在所述衬底100的表面形成第一栅极结构110。
所述衬底100的材料为半导体材料。在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述衬底100上具有鳍部层101，所述第一栅极结构110横跨所述鳍部层101的表面。
在另一实施例中，所述衬底100上不具有鳍部层101。
在本实施例中，所述第一栅极结构110包括栅介质层111，以及在所述栅介质层111表面形成的第一栅电极层112。
在另一实施例中，所述第一栅极结构还包括位于所述栅介质层和所述第一栅电极层之间的第一功函数层。
在本实施例中，形成所述栅介质层111的工艺包括：沉积工艺；所述栅介质层111材料为氧化硅。
在另一实施例中，所述栅介质层的材料包括K值大于3.9的材料，例如氧化钛、氧化铝、氧化铪、氧化钽或氧化镧。
在本实施例中，所述第一栅电极层112的材料包括多晶硅。
在另一实施例中，所述第一栅电极层的材料包括金属材料，例如钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述半导体结构的形成方法还包括：在所述第一栅极结构110顶部表面形成第一阻挡层122，在所述第一栅极结构110侧壁表面形成初始第一侧墙121。
所述第一阻挡部122用于在后续工艺步骤中，保护所述第一栅极结构110不受所述工艺的影响，从而保持较好的形貌。
所述初始第一侧墙121，一方面，用于在后续工艺步骤中，保护所述第一栅极结构110不受所述工艺的影响，从而保持较好的形貌；另一方面，用于作为后续形成的第一侧墙的材料。
在本实施例中，所述第一阻挡部122的材料为氮化硅。
在另一实施例中，所述第一阻挡部的材料包括K值大于3.9的材料，例如氧化钛、氧化铝、氧化铪、氧化钽或氧化镧。
在本实施例中，所述初始第一侧墙121的材料为氮化硅。
在另一实施例中，所述第一侧墙的材料包括K值大于3.9的材料，例如氧化钛、氧化铝、氧化铪、氧化钽或氧化镧。
请参考图6，在所述第一栅极结构110两侧的衬底100内形成源漏开口102。
在本实施例中，所述源漏开口102位于所述第一栅极结构110两侧的鳍部层101内。
所述源漏开口102为后续形成第一应力层和第二应力层提供空间。
形成所述源漏开口102的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
在本实施例中，所述源漏开口102的深宽比范围为5:6至10:7。具体的，所述深宽比中的深指的是，在垂直于所属衬底100表面的方向上，所述源漏开口102底部表面至所述鳍部层101表面之间的间距；所述深宽比中的宽指的是，在垂直于所述鳍部层101延伸平面的方向上，源漏开口102的侧壁面之间的间距。
所述深宽比过大，后续在所述源漏开口102内形成第一应力层，并在所述第一应力层的侧壁内形成过渡层时，形成所述过渡层的工艺的反应气体或难以进入所述源漏开口102的深处，导致无法在所述源漏开口102深处的第一应力层侧壁内形成所述过渡层；所述深宽比过小，后续形成所述过渡层时，形成所述过渡层的工艺的反应气体，容易到达所述第一应力层的底部表面，从而，所述过渡层不仅在所述第一应力层的侧壁内形成，还在所述第一应力层的底部形成，并且，第一应力层底部形成的过渡层厚度较大，导致在去除所述过渡层后，减少了较多的所述第一应力层底部的厚度，导致减小了所述第一应力层底部隔绝电子隧穿的能力，从而增加了第一应力层底部的漏电流，降低了半导体器件的性能。因此，所述源漏开口102的深宽比合适，即所述深宽比范围为5:6至10:7时，一方面，能够有利于后续在所述第一应力层的整个侧壁上形成所述过渡层；另一方面，能够遮挡部分形成所述过渡层的工艺的反应气体，从而，在所述第一应力层底部形成的过渡层较薄，以减小形成过渡层的工艺对所述第一应力层底部的影响。
请参考图7，在所述源漏开口102的底面和侧壁面形成第一应力层130。
所述第一应力层130和后续形成的第二应力层构成源漏掺杂层，从而，形成晶体管器件。
在本实施例中，形成所述第一应力层130的工艺包括外延生长工艺。
在另一实施例中，形成所述第一应力层的工艺包括离子掺杂工艺。
在本实施例中，所述第一应力层130包括包括第一区I和第二区II。所述第一区I和第二区II沿垂直于所述衬底100表面的方向排布，所述第一应力层130的侧壁位于所述第一区I内。
在本实施例中，所述第一应力层130的材料为硅锗。
在另一实施例中，所述第一应力层的材料包括碳硅。
所述半导体结构的形成方法还包括：形成所述第一应力层130后，减薄所述第一应力层130的侧壁。
由于在形成所述第一应力层130之后，减薄了所述第一应力层130的侧壁，因此，增加了形成第一应力层130后，源漏开口102内的空间，即，为后续形成的第二应力层预留出更大的填充空间，以形成更大的第二应力层，从而，更大的第二应力层对侧壁厚度变薄的第一应力层130，形成了更大的应力，使得能够提高半导体器件的驱动电流，提高了电路的响应速度，提高了半导体器件的性能。
减薄所述第一应力层130的方法包括：在所述第一应力层130的侧壁内形成过渡层；去除所述过渡层。具体过程请参考图8至图9。
请参考图8，在所述第一应力层130的侧壁内形成过渡层131。
所述第一应力层130的侧壁包括：位于所述第一栅极结构110下方的侧壁，以及与位于所述第一栅极结构110下方的侧壁相对的侧壁132。
具体的，在本实施例中，所述过渡层131位于所述第一栅极结构110下方的第一应力层130的侧壁内。
由于所述过渡层131的材料与所述第一应力层130的材料不同，因此，后续能够通过刻蚀工艺对所述过渡层131与所述第一应力层130不同的刻蚀速率，使得所述过渡层131通过所述刻蚀工艺被去除，同时减少所述刻蚀工艺对所述第一应力层130剩余部分的损伤。
形成所述过渡层131的方法包括：对所述第一区I的第一应力层130的侧壁进行第一离子注入工艺。从而，实现使所述过渡层131的材料与所述第一应力层130的材料，即，所述过渡层131的材料与所述第一应力层130的材料中，掺杂离子的类型和浓度中一者或全部不同。
在本实施例中，进行第一离子注入工艺时，由于所述第一离子注入工艺的注入离子完全被所述第一栅极结构110遮挡，从而所述侧壁132内没有形成过渡层。
在另一实施例中，由于所述第一离子注入工艺的注入离子被所述第一栅极结构110部分遮挡，从而，与位于所述第一栅极结构110下方的侧壁相对的侧壁中，靠近衬底表面的部分所述侧壁内形成较薄的过渡层。
在本实施例中，进行第一离子注入工艺时，由于所述第一离子注入工艺的注入离子部分被所述第一栅极结构110以及所述第一应力层130的侧壁遮挡，因此，在所述第一应力层130的底部形成较薄的过渡层135。
从而，后续去除所述过渡层131及过渡层135后，能够减小所述第一应力层130侧壁厚度的同时，使所述第一应力层130底部较厚。由于所述第一应力层130底部较厚，因此增强了所述第一应力层130的底部隔绝电子隧穿的能力，从而减少了第一应力层底部的漏电流，改善了半导体器件的性能。
在本实施例中，所述第一离子注入工艺所注入的离子包括锗离子。从而，使得所述第一应力层130中锗离子的浓度低于所述过渡层131中的锗离子的浓度，使得后续能够通过刻蚀工艺的气体或液体，对所述第一应力层130的材料和所述过渡层131的材料具有不同的刻蚀比，从而在去除所述过渡层131的同时，减少所述刻蚀工艺对所述第一应力层130的损伤。
在另一实施例中，所述第一离子注入工艺所注入的离子包括氮离子、碳离子和氮离子中的一种或多种的组合，或者包括锗离子与氮离子、碳离子和氮离子中一者或多者的组合。
在本实施例中，所述第一离子注入工艺的参数包括：离子注入的能量范围为1KeV～5KeV；离子注入的剂量范围为1e15atm/cm2～1e16atm/cm2。
由于所述第一离子注入工艺的离子注入的能量范围为1KeV～5KeV，离子注入的剂量范围为1e15atm/cm2～1e16atm/cm2，即所述第一离子注入工艺的离子注入能量较低、剂量较小，因此，通过所述第一离子注入工艺形成所述过渡层131时，能更好的控制离子的注入及扩散情况，以形成厚度小于第一应力层130侧壁厚度的过渡层131，从而在去除所述过渡层131后，能够实现形成较薄的第一应力层130侧壁。
在本实施例中，所述第一离子注入工艺的参数还包括：离子注入的角度范围为7度至25度，所述离子注入的角度为离子注入的方向与参照面之间的夹角，所述参照面为垂直于所述衬底表面且平行于沟道宽度方向的平面。
由于所述第一离子注入工艺的角度范围为7度至25度，所述角度范围，能够在将离子注入进所述第一应力层130的侧壁的同时，减少注入进所述第一应力层底部的离子，从而，在去除过渡层131时，更多地减少去除过渡层131的工艺对第一应力层130底部的影响，即，减少所述第一应力层130底部厚度的减小，使得形成底部厚度较厚、侧壁厚度较薄的第一应力层。
请参考图9，在形成所述过渡层131后，去除所述过渡层131。从而，实现减薄所述第一区I的第一应力层130侧壁的厚度。
在本实施例中，去除所述过渡层131的同时，去除过渡层135。
去除所述过渡层131的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对所述第一应力层130具有第一刻蚀速率，所述湿法刻蚀工艺对所述过渡层131具有第二刻蚀速率，且所述第二刻蚀速率大于所述第一刻蚀速率。从而，能够去除所述过渡层131，同时，减少所述湿法刻蚀工艺对所述第一应力层130的影响，达到减薄所述第一应力层130的侧壁的目的。
在本实施例中，所述湿法刻蚀的参数包括：刻蚀液为HCl溶液，温度为25摄氏度～300摄氏度，所述HCl溶液的体积百分比为20％～90％。
在减薄所述第一应力层130的侧壁后，具体的，在去除所述过渡层131后，在垂直于所述源漏开口的侧壁面的方向上，所述第一区I的第一应力层130的侧壁具有第一厚度C；在垂直于所述源漏开口102底面的方向上，所述第二区II的第一应力层130具有第二厚度B。
由于所述第一应力层130的底部受到所述第一离子注入工艺及所述湿法刻蚀工艺的影响小，因此，所述第一厚度C小于第二厚度B。
在本实施例中，所述第一厚度C的范围1纳米至4纳米。因此，所述第一厚度C较薄，从而，为后续形成第二应力层预留出更大的空间，能够形成更大的第二应力层，使得更大的第二应力层，对更薄的第一应力层的侧壁形成较大的应力，使得能够提高半导体器件的驱动电流，提高了电路的响应速度，提高了半导体器件的性能。
在本实施例中，所述第二厚度B的范围为5纳米至10纳米。
所述第二厚度B的范围过大，则所述第一应力层130的厚度过大、占用所述源漏开口102内的空间过多，不利于后续形成大的第二应力层，以使所述第二应力层对所述第一应力层130产生较大的应力，从而提高半导体器件的驱动电流；所述第二厚度B的范围过小，则所述第一应力层130的底部隔绝电子隧穿的能力较差，从而增加第一应力层130底部的漏电流。因此，所述第二厚度B的范围为5纳米至10纳米时，较为合适，能够使所述第一应力层130在不占用所述源漏开口102内过多空间的同时，增强所述第一应力层130底部隔绝电子隧穿的能力，从而减少了所述第一应力层130底部的漏电流，改善了半导体器件的性能。
请参考图10，在所述第一应力层130表面形成第二应力层140。
形成所述第二应力层140的方法包括：在减薄所述第一应力层130的侧壁后，在所述第一应力层130的表面上形成所述第二应力层140。具体而言，在去除所述过渡层131后，形成所述第二应力层140。
在本实施例中，形成所述第二应力层140的工艺包括外延生长工艺。
在另一实施例中，形成所述第二应力层的工艺包括离子掺杂工艺。
在本实施例中，所述第二应力层140的材料为硅锗。
在另一实施例中，所述第二应力层的材料包括碳硅。
在本实施例中，在去除所述过渡层131后，形成所述第二应力层140前，对所述第一应力层130进行表面处理。从而，一方面能够去除所述第一应力层130表面的残留物，增加半导体器件的可靠性，另一方面，使得所述第一应力层130的表面更为平整，有利于形成所述第二应力层140的工艺，从而形成形貌更好，内部缺陷更少的第二应力层140。
所述表面处理包括：灰化处理，以及在所述灰化处理后进行的退火处理。
所述灰化处理的工艺参数包括：气体包括氩气、氦气和氢的同位素气体中的一种或多种的组合，温度范围为100℃～200℃。
所述退火处理的工艺参数包括：气体包括惰性气体，温度范围为500℃-800℃。
请参考图11，在形成所述第二应力层140后，减薄所述初始第一侧墙121，以形成第一侧墙123；在所述第一侧墙123表面形成第二侧墙150；在所述第二侧墙150表面形成第三侧墙160。
所述第一侧墙123用于形成隔离所述第一栅极结构110的隔离区域，从而后续能够将所述第一栅极结构110作为伪栅，对所述半导体结构进行后栅工艺。
所述第二侧墙用于减少第一栅极结构110或后续形成的第二栅极结构与源漏掺杂层之间的寄生电容，以提高半导体器件的性能。
所述第三侧墙160，一方面，能够用于使所述半导体结构的表面平整，从而有利于后续在所述半导体结构的表面上形成其他图形层，另一方面，也能够抬高所述源漏掺杂层的表面，从而有利于后续形成与所述源漏掺杂层电互连的互连结构。
在本实施例中，减薄所述初始第一侧墙121的工艺包括干法刻蚀工艺。
在本实施例中，形成所述第二侧墙150的工艺包括外延生长工艺。
所述第二侧墙150的材料包括低介质常数材料，所述低介质常数材料的介质常数小于3.9。从而，能够更好的减少第一栅极结构110或后续形成的第二栅极结构与源漏掺杂层之间的寄生电容，以提高半导体器件的性能。
在本实施例中，形成所述第三侧墙160的工艺包括外延生长工艺。并且在外延生长形成所述第三侧墙160的同时，对所述第三侧墙160原位掺杂以掺入掺杂离子。
在本实施例中，所述第三侧墙160的材料包括掺杂硼离子的硅锗。
在本实施例中，所述半导体结构的形成方法还包括：在形成所述第三侧墙160后，平坦化所述第一阻挡层122、所述第一侧墙123、所述第二侧墙150和所述第三侧墙160，直至暴露出所述第一栅极结构110的顶部表面；在暴露出所述第一栅极结构110的顶部表面后，去除所述第一栅极结构110，形成第二开口(未图示)；在所述第二开口内形成横跨所述鳍部层101的第二栅极结构(未图示)。
所述第二栅极结构包括位于所述鳍部层101上第二栅介质层，位于所述第二栅介质层上的第二功函数层，以及位于所述第二功函数层上的第二栅电极层。
在另一实施例中，不形成所述第二栅极结构。
相应的，本发明还提供一种采用上述形成方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底的表面形成第一栅极结构；
在所述第一栅极结构两侧的衬底内形成源漏开口；
在所述源漏开口的底面和侧壁面形成第一应力层；
减薄所述第一应力层的侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄第一应力层的方法包括：在所述第一应力层的侧壁内形成过渡层；去除所述过渡层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述过渡层的方法包括：对所述第一应力层的侧壁进行第一离子注入工艺。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺所注入的离子包括氮离子、碳离子、锗离子和氮离子中的一种或多种的组合。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺的参数包括：离子注入的能量范围为1KeV～5KeV；离子注入的剂量范围为1e15 atm/cm2～1e16 atm/cm2。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺的参数包括：离子注入的角度范围为7度至25度，所述离子注入的角度为离子注入的方向与参照面之间的夹角，所述参照面为垂直于所述衬底表面且平行于沟道宽度方向的平面。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述过渡层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对所述第一应力层具有第一刻蚀速率，所述湿法刻蚀工艺对所述过渡层具有第二刻蚀速率，且所述第二刻蚀速率大于所述第一刻蚀速率。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在减薄所述第一应力层的侧壁后，在垂直于所述源漏开口的侧壁面的方向上，第一应力层的侧壁具有第一厚度，且所述第一厚度的范围1纳米至4纳米。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一应力层包括第一区和第二区，所述第一区和第二区沿垂直于衬底表面的方向排布，所述第一应力层的侧壁位于所述第一区内；在减薄所述第一应力层的侧壁后，在垂直于所述源漏开口的底面的方向上，所述第二区的第一应力层具有第二厚度，且所述第二厚度大于所述第一厚度。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二厚度的范围为5纳米至10纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏开口的深宽比范围为5:6至10:7。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第一应力层表面形成第二应力层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第二应力层的方法包括：在减薄所述第一应力层的侧壁后，在所述第一应力层的表面上形成所述第二应力层；形成所述第一应力层的工艺包括外延生长工艺；形成所述第二应力层的工艺包括外延生长工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在减薄所述第一应力层的侧壁后，在形成所述第二应力层前，对所述第一应力层进行表面处理，所述表面处理包括灰化处理，以及在所述灰化处理后进行的退火处理。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在所述第一栅极结构顶部表面形成第一阻挡层，在所述第一栅极结构侧壁表面形成第一侧墙，在所述第一侧墙表面形成第二侧墙。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的方法包括：在形成所述源漏开口前，在所述第一栅极结构的侧壁表面形成初始第一侧墙；在形成所述第二应力层后，减薄所述初始第一侧墙，以形成第一侧墙；形成所述第二侧墙的方法包括：在减薄所述初始第一侧墙后，在所述第一侧墙的表面形成第二侧墙；所述第二侧墙的材料包括低介质常数材料。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，还包括：在所述第二侧墙表面形成第三侧墙；所述第三侧墙的材料包括掺杂硼离子的硅锗。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底上具有鳍部层，所述第一栅极结构横跨所述鳍部层的表面，所述源漏开口位于所述第一栅极结构两侧的鳍部层内。
19.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一应力层的材料包括碳硅或硅锗；所述第二应力层的材料包括碳硅或硅锗。
20.一种采用如权利要求1至19中任一项形成方法形成的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201911275982.4A CN112992680A (zh) | 2019-12-12 | 2019-12-12 | 半导体结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112992680A true CN112992680A (zh) | 2021-06-18 |
Family
ID=76331666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201911275982.4A Pending CN112992680A (zh) | 2019-12-12 | 2019-12-12 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112992680A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103715090A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104241130A (zh) * | 2013-06-09 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管及其形成方法、半导体器件及其形成方法 |
| CN110047754A (zh) * | 2018-01-16 | 2019-07-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
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