CN101861642A - 薄膜晶体管、薄膜晶体管的制作方法以及显示装置 - Google Patents

薄膜晶体管、薄膜晶体管的制作方法以及显示装置 Download PDF

Info

Publication number
CN101861642A
CN101861642A CN200880116108A CN200880116108A CN101861642A CN 101861642 A CN101861642 A CN 101861642A CN 200880116108 A CN200880116108 A CN 200880116108A CN 200880116108 A CN200880116108 A CN 200880116108A CN 101861642 A CN101861642 A CN 101861642A
Authority
CN
China
Prior art keywords
mentioned
contact layer
film transistor
layer
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200880116108A
Other languages
English (en)
Other versions
CN101861642B (zh
Inventor
守口正生
齐藤裕一
希达亚特·奇斯达琼奴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101861642A publication Critical patent/CN101861642A/zh
Application granted granted Critical
Publication of CN101861642B publication Critical patent/CN101861642B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

以高的制造效率提供导通电流大、且抑制了截止电流的薄膜晶体管。本发明的薄膜晶体管具备：栅极电极；微晶硅层，其包含微晶硅，具有与基板面平行的上面和下面以及被上面和下面隔着的端面；第一接触层和第二接触层，其包含杂质，形成为分别与微晶硅层相接；源极电极，其形成为与第一接触层相接；以及漏极电极，其形成为与第二接触层相接，第一接触层和第二接触层中的至少一方不与微晶硅层的上面和下面相接而仅与端面相接。

Description

薄膜晶体管、薄膜晶体管的制作方法以及显示装置
技术领域
本发明涉及一种薄膜晶体管(TFT)，更详细地说涉及一种用于液晶显示装置、有机EL显示装置等显示装置的薄膜晶体管。
背景技术
以往，作为用于液晶显示装置等显示装置的有源矩阵基板用的TFT(Thin Film Transistor：薄膜晶体管)，采用在半导体层中使用非晶硅的TFT(非晶硅TFT)、使用低温晶化硅的TFT(低温晶化硅TFT)。
低温晶化硅TFT在半导体层中的电子和空隙的迁移率高，导通电流大，因此具有能够在短的开关时间中对液晶显示装置等的像素电容进行充电的优点，并且还具有能够将驱动器等周边电路的一部分或者全部制作在有源矩阵基板内的优点。
但是，在低温晶化硅TFT的制造工序中，包括激光晶化工序、热退火工序、离子掺杂工序等复杂的工序，因此存在基板每单位面积的制造成本变高的问题。由此，低温晶化硅TFT主要用于中型和小型液晶面板。
另一方面，在非晶硅TFT中，形成非晶硅膜是比较容易的，因此适用于需要大面积的装置的有源矩阵基板。因此，在大多数液晶电视机的有源矩阵基板中使用非晶硅TFT。在专利文献1中示出非晶硅TFT的一个例子。
近年来，对液晶电视机等的液晶显示装置，除了要求大型化之外，还要求画面高质量化和低功耗化。因此，对液晶显示装置的各个部位进行了改良，但是在非晶硅TFT中，存在迁移率非常低、低到0.5cm2/Vs左右、导通电流小的问题。但是，难以提高非晶硅TFT的迁移率，通过改良非晶硅TFT来提高液晶显示装置的性能的空间有限。
以提高TFT性能为目标，进行了使用非晶硅、低温晶化硅以外的材料作为半导体层的材料的尝试。在专利文献2中，作为这种TFT的例子，记载有包含微晶硅(μc-Si)层的半导体层的TFT。微晶硅(或者多晶硅)是具有微晶相的硅，微晶硅膜通常使用等离子CVD法等与非晶硅膜的形成方法相同的方法来制作。该原料气体通常使用由氢气稀释的硅烷气体。微晶硅所包括的晶粒的粒径小到几nm～几百nm左右，微晶硅大多是以晶粒与非晶硅之间的混合状态形成。
另外，在形成低温晶化硅膜的情况下，首先需要使非晶硅成膜，之后需要进行基于激光、热的晶化，但是微晶硅具有如下特征：当通过CVD装置完成成膜时已经包含有基本的晶粒。因此，在成膜后，还能够省略实施激光、热的退火处理来形成晶粒的工序。由此，微晶硅TFT能够以少于用于制作低温晶化硅TFT所需的工序数的工序数来制成，能够以与非晶硅TFT相同程度的工序数和成本来制作得到。
专利文献1：日本特许第3322978号公报
专利文献2：日本特开平6-196701号公报
发明内容
发明要解决的问题
图6是表示微晶硅TFT的参考例的截面图。
如图6所示，该微晶硅TFT 100是具有底栅构造的逆交错型(Staggered型)TFT，具备：形成在玻璃基板101上的栅极电极102；形成在玻璃基板101上以覆盖栅极电极102的栅极绝缘层103；形成在栅极绝缘层103上的微晶硅层104；形成在微晶硅层104上的接触层(掺杂层)105和106；形成在接触层105和106上的源极电极107和漏极电极108；以及沟道保护层109。
接触层105和106是由在硅中掺杂有杂质的材料构成的n+型硅层。也将这些层称为杂质硅层。根据这种微晶硅TFT 100，由于半导体层包含晶体，因此能够实现1～3cm2/Vs的高迁移率，与以往的非晶硅TFT相比，能够得到大的导通电流。
但是，本申请的发明人对微晶硅TFT 100的特性进行研究的结果发现，微晶硅TFT 100存在如下问题。
当微晶硅TFT 100处于截止状态、即处于栅极电极102被施加负电压、漏极电极108被施加正电压的状态时，在栅极电极102与漏极电极108之间的区域(图6的A的区域)中电力线的密度变得极高。在此，微晶硅与非晶硅相比，具有能隙窄(例如相对于非晶硅的能隙＝1.7eV，微晶硅的能隙＝1.1eV)的高导电性，因此产生随着施加在栅极电极102上的负电压变小而流过急剧变大的截止电流的、所谓截止电流跳变的问题。
图7表示比较微晶硅TFT 100和非晶硅TFT的导通电流和截止电流的曲线。图中，实线111表示漏极电压设为10V的情况下的微晶硅TFT 100的导通电流和截止电流特性(也简称为电流特性)，虚线112表示漏极电压设为10V的情况下的非晶硅TFT的电流特性，实线113表示漏极电压设为0.1V的情况下的微晶硅TFT 100的电流特性，虚线114表示漏极电压设为0.1V的情况下的非晶硅TFT的电流特性。
如图7所示，漏极电压无论是10V的情况下还是0.1V的情况下，导通电流的值(栅极电压为正的区域的电流值)都是微晶硅TFT 100的值更大。但是，如栅极电压为负的区域中的线111所示，微晶硅TFT 100具有截止电流的值变得非常高(截止电流的跳变)的问题。
并且，一般地，晶体硅中多数包含缺陷水平，因此在栅极电极102被施加小的负电压的状态下(在栅极电压接近于0的负值的情况下)，还存在微晶硅TFT 100中的截止电流变得高于非晶硅TFT的截止电流的问题。
这种问题也发生在具有顶栅构造的微晶硅TFT中。
图8是表示具有顶栅构造的微晶硅TFT的参考例的截面图。该微晶硅TFT 120具备：形成在玻璃基板121上的接触层125和126；形成在玻璃基板121上使其一部分位于接触层125和126上的微晶硅层124；栅极绝缘层123；以及形成在栅极绝缘层123上的栅极电极122、源极电极127以及漏极电极128。源极电极127和漏极电极128分别通过形成在栅极绝缘层123中的接触孔与接触层125和接触层126相接。
在层叠时，微晶硅向膜厚方向生长，因此通过采用如上所述的顶栅构造的微晶硅TFT 120，能够将微晶硅层124中的结晶性高的区域用作沟道，因此与底栅构造的微晶硅TFT相比，能够进一步提高迁移率。然而，顶栅构造的微晶硅TFT 120也与底栅构造的微晶硅TFT同样存在截止电流由于上述原因而变高的问题。
本发明是鉴于上述问题而完成的，其目的在于提供一种导通电流容易流过、且降低截止电流的跳变的泄漏电流少的薄膜晶体管，另外以高的制造效率提供这种薄膜晶体管。
用于解决问题的方案
本发明的薄膜晶体管是具备包含微晶硅的半导体层的薄膜晶体管，具备：栅极电极；微晶硅层，其包含微晶硅，具有与基板面平行的上面和下面以及被上述上面和下面隔着的端面；包含杂质的第一接触层和第二接触层；形成为与上述第一接触层相接的源极电极；以及形成为与上述第二接触层相接的漏极电极，上述第一接触层和第二接触层中的至少一方不与上述微晶硅层的上述上面和下面相接而仅与上述端面相接。
在一个实施方式中，在垂直于基板面看的情况下，上述第一接触层和第二接触层中的至少一部分形成在上述微晶硅层上。
在一个实施方式中，在垂直于基板面看的情况下，上述源极电极的一部分形成在上述第一接触层上，或者上述漏极电极的一部分形成在上述第二接触层上。
在一个实施方式中，上述薄膜晶体管是底栅型的薄膜晶体管，在上述源极电极与上述栅极电极之间配置有上述第一接触层和栅极绝缘层，在上述漏极电极与上述栅极电极之间配置有上述第二接触层和栅极绝缘层。
在一个实施方式中，在垂直于基板面看的情况下，上述微晶硅层的一部分形成在上述第一接触层或者上述第二接触层的上部。
在一个实施方式中，上述薄膜晶体管是顶栅型的薄膜晶体管，上述微晶硅层的上述一部分隔着绝缘层形成在上述第一接触层或者上述第二接触层的上部。
在一个实施方式中，上述微晶硅层包括与基板面垂直地生长的柱状晶体。
在一个实施方式中，上述柱状晶体的与基板面平行的剖切面中的直径在5nm以上30nm以下。
在一个实施方式中，上述微晶硅层的晶化率在70％以上。
在一个实施方式中，上述微晶硅层包括空隙。
在一个实施方式中，上述微晶硅层的红外线吸收光谱中的峰值存在于波数为2050cm-1以上2150cm-1以下的范围内。
在一个实施方式中，上述第一接触层和第二接触层分别包括包含杂质的非晶硅层和包含杂质的微晶硅层。
本发明的显示装置是具备上述薄膜晶体管的显示装置。
本发明的薄膜晶体管的制造方法是具备包含微晶硅的半导体层的薄膜晶体管的制造方法，包括：形成栅极电极的步骤；形成包含微晶硅的微晶硅层的步骤；形成包含杂质的第一接触层和第二接触层的步骤；以及形成源极电极和漏极电极使其分别与上述第一接触层和第二接触层相接的步骤，上述微晶硅层具有与基板面平行的上面和下面以及被上述上面和下面隔着的端面，上述第一接触层和第二接触层中的至少一方和上述微晶硅层，形成为不与上述微晶硅层的上述上面和下面相接而仅与上述端面相接。
在一个实施方式中，形成上述第一接触层和第二接触层的步骤，包括：层叠包含杂质的硅的工序；以及通过对已层叠的包含上述杂质的硅进行整形来形成上述第一接触层和第二接触层的步骤。
在一个实施方式中，上述薄膜晶体管是底栅型的薄膜晶体管，形成上述栅极电极的步骤和形成上述微晶硅层的步骤，在形成上述第一接触层和第二接触层的步骤之前实施，上述第一接触层和第二接触层、上述源极电极以及上述漏极电极是通过使用一个图案的整形而形成的。
在一个实施方式中，上述薄膜晶体管是顶栅型的薄膜晶体管，形成上述微晶硅层的步骤、形成上述栅极电极的步骤以及形成上述源极电极和漏极电极的步骤，在形成上述第一接触层和第二接触层的步骤之后实施，形成上述第一接触层和第二接触层的步骤包括：形成包含杂质的硅膜的步骤；在上述硅膜上形成绝缘膜的步骤；以及用一个图案对上述硅膜和上述绝缘膜进行整形的步骤。
在一个实施方式中，在层叠包含上述杂质的硅之前，使用包括磷化氢(PH3)的气体来向上述微晶硅层掺杂杂质。
在一个实施方式中，层叠包含上述杂质的硅之后，以250℃以上320℃以下的温度对已层叠的包含上述杂质的硅施加热处理。
在一个实施方式中，形成微晶硅层的步骤包括：通过高密度的等离子CVD法形成微晶硅膜的步骤；以及对上述微晶硅膜进行整形来形成上述微晶硅层的步骤。
在一个实施方式中，在形成上述微晶硅膜的步骤中，上述微晶硅层是在0.133Pa(帕斯卡)以上13.3Pa以下的气压下成膜的。
在一个实施方式中，上述微晶硅膜是在对上述硅氮化膜实施氢等离子处理之后成膜在硅氮化膜上的。
此外，在本申请的发明中还包括具有本发明的薄膜晶体管的电路基板，另外具有通过本发明的制造方法制造出的薄膜晶体管的电路基板也包括在本申请的发明中。并且，具有这种电路基板的液晶显示装置、有机EL(电致发光)显示装置等显示装置以及摄像装置也包括在本申请的发明中。
发明效果
在本发明的薄膜晶体管中，半导体层包含微晶硅，因此导通电流特性良好，并且接触层和微晶硅层仅在微晶硅层的端面中接合，因此抑制了截止电流的跳变，泄漏电流减少。
另外，在制造本发明的薄膜晶体管的情况下，如专利文献1所述，不是在形成接触层之后通过杂质导入工序进行离子注入，因此能够以高的制造效率、低成本来提供适用于大面积的显示装置等的薄膜晶体管。
另外，本发明的薄膜晶体管中，微晶硅层包括与基板面垂直地生长的柱状晶体，因此活性层中的迁移率高，能够得到大的导通电流。并且，通过将柱状晶体的与基板面平行的面内直径设在5nm以上30nm以下，能够降低截止电流的最低值、降低泄露电流。
另外，通过将微晶硅层的晶化率设在70％以上，能够在活性层中实现高的迁移率。并且，由于微晶硅层包括空隙，即使在接触层与微晶硅层的接合面小的薄膜晶体管中，也能够得到良好的电接合状态。
根据本发明，能够以高的制造效率提供导通电流和截止电流特性优良的适用于大屏幕显示装置的薄膜晶体管。
附图说明
图1是示意性地表示本发明的实施方式1的薄膜晶体管的结构的截面图。
图2是比较实施方式1的薄膜晶体管与图6所示的微晶硅TFT的电流特性的曲线。
图3的(a)～(f)是表示实施方式1的薄膜晶体管的制造方法的截面图。
图4是示意性地表示本发明的实施方式2的薄膜晶体管的结构的截面图。
图5的(a)～(e)是表示实施方式2的薄膜晶体管的制造方法的截面图。
图6是表示底栅型微晶硅TFT的一个例子的截面图。
图7是比较微晶硅TFT和非晶硅TFT的电流特性的曲线。
图8是表示顶栅型微晶硅TFT的一个例子的截面图。
附图标记说明：
10、50：薄膜晶体管；11、51：玻璃基板；12、52：栅极电极；13、53：栅极绝缘层；14、54：微晶硅层；14a：上面；14b：下面；14c：端面；14’：微晶硅膜；15、16、55、56：接触层；17、57：源极电极；18、58：漏极电极；19：沟道保护层；19’：硅氮化膜；20：n+硅膜；21：钼膜；25、65：氮化硅层；26、66：平坦化层；27、67：透明电极；61、62：硅氧化层；100、120：微晶硅TFT；101、121：玻璃基板；102、122：栅极电极；103、123：栅极绝缘层；104、124：微晶硅层；105、106、125、126：接触层；107、127：源极电极；108、128：漏极电极；109：沟道保护层。
具体实施方式
下面，参照附图说明本发明的实施方式的薄膜晶体管。
(实施方式1)
图1是示意性地表示本发明的第一实施方式的薄膜晶体管10的结构的截面图。如图1所示，薄膜晶体管10是具有底栅构造的逆交错型TFT，其具备：形成在玻璃基板11上的栅极电极12；形成在玻璃基板11上以覆盖栅极电极12的栅极绝缘层13；作为形成在栅极绝缘层13上的活性层的微晶硅层14；形成在微晶硅层14上的接触层15(第一接触层)和16(第二接触层)；分别形成在接触层15和接触层16上的源极电极17和漏极电极18；以及沟道保护层19。
微晶硅层14具有实际上与基板面(玻璃基板11的面或者薄膜晶体管10的基板面)平行的上面14a和下面14b以及被上面14a和下面14b隔着的端面(侧面)14c，接触层15和接触层16形成为不与微晶硅层14的上面14a和下面14b相接而仅与端面14c相接。
接触层15和接触层16由掺杂有杂质的n+型硅(n+-Si)构成。在垂直于基板面看的情况下，接触层15和接触层16各自的一部分隔着沟道保护层19而形成在微晶硅层14上。另外，在垂直于基板面看的情况下，源极电极17的一部分隔着沟道保护层19和接触层15而形成在微晶硅层14上，漏极电极18的一部分隔着沟道保护层19和接触层16而形成在微晶硅层14上。
微晶硅层14由与非晶硅和基板面垂直地生长的柱状晶体构成。优选柱状晶体的与基板面平行的剖切面中的直径在5nm以上30nm以下。在微晶硅层14中，其结晶率在70％以上，包含空隙。另外，微晶硅层14由红外线吸收光谱中的峰值在波数为2100cm-1附近或者在波数为2050cm-1以上2150cm-1以下的范围内的物质构成。
薄膜晶体管10具有接触层15和接触层16仅在微晶硅层14的端面14c中与微晶硅层14进行接合的所谓共面构造。通常，在具有共面构造的薄膜晶体管中，如专利文献1所述，在形成接触层后通过杂质导入工序进行离子注入来形成接触层。因此，在专利文献1的薄膜晶体管中，在垂直于基板面看的情况下，接触层的无论哪个部分都不会位于半导体层上，另外，无论是源极电极还是漏极电极的一部分都不会位于接触层上。
但是，杂质导入工序的流量小，其处理需要较长时间，另外处理装置的大型化也困难，因此不适用于要求大面积、低价格的显示装置等的薄膜晶体管中。
另一方面，在制造本实施方式的薄膜晶体管10的情况下，接触层15和接触层16能够通过使包含杂质的硅膜直接成膜来得到，因此不需要另行实施杂质导入工序。因此，在垂直于基板面看的情况下，接触层15和接触层16的一部分能够形成在微晶硅14层上，源极电极17和漏极电极18的一部分能够隔着沟道保护层和接触层而形成在微晶硅层14上。
这样，不需要杂质导入工序，因此实施方式1的薄膜晶体管10的制造效率高，适用于例如大型液晶显示装置等具有大面积的装置用的薄膜晶体管。
在源极电极17和漏极电极18之间流过的电流主要是经由并流过微晶硅层14，因此薄膜晶体管10中的迁移率显现比非晶硅TFT的迁移率更高的值。另外，在图6所示的微晶硅TFT 100中，存在如上所述的产生截止电流的跳变、流过大的泄漏电流的问题，但是根据薄膜晶体管10，抑制了截止电流的跳变，抑制了泄漏电流。
图2表示比较实施方式1的薄膜晶体管10和图6所示的微晶硅TFT 100的漏极电压为10V的情况下的电流特性的曲线。图中，实线21表示薄膜晶体管10的电流特性，虚线22表示微晶硅TFT 100的电流特性。如图2所示，与微晶硅100相比，在薄膜晶体管10中截止区域(在此，栅极电压Vg为-15V以下的区域)中的截止电流的值大大下降。其原因如下。
当薄膜晶体管10处于截止状态，即处于栅极电极12被施加负电压、漏极电极18被施加正电压的状态时，在栅极电极12与漏极电极18之间的区域中形成高密度的电力线。然而，在图6的微晶硅TFT100中，位于该区域的微晶硅层104与接触层106之间的重叠面积大(在图6的截面图中两层的接触部分的长度为500nm～5000nm)，当栅极电压下降到-15V以下时会流过大的截止电流(产生截止电流的跳变)。
与此相对，在实施方式1的薄膜晶体管10中，微晶硅层14与接触层16之间的重叠面积小(在图1的截面图中两层的接触部分的长度为100nm左右)，能够将截止电流抑制得比较小。此外，通过本申请发明人的实验确认：与图6的微晶硅TFT 100相比，在薄膜晶体管10中，截止电流被降低一个数量级以上。
另外，通过采用共面型，电子更平稳地从源极电极17经过沟道向漏极电极18流过，因此还能够实现流过大的导通电流的优点。
并且，在图6的微晶硅TFT 100中，源极电极107和漏极电极108层叠在微晶硅层104的上部，因此微晶硅层104容易受到施加在漏极电极108上的电压的影响，短沟道效应和在漏极电极108上施加高电压的情况下的截止耐压变低了，但是由于薄膜晶体管10采用了共面型，因此能够提高短沟道效应和截止耐压。
另外，在将晶体硅用于活性层的薄膜晶体管中，作为晶体硅，一般使用由激光晶化的晶体硅、由固相晶化法(SPC法)晶化的晶体硅，但是这种晶体硅的电阻值低，因此截止电流将变高。
与此相对，微晶硅具有晶体硅和非晶硅的中间性质，与上述晶体硅相比，电阻值高，另外通过进行基于氢气的缺陷终端处理能够提高缺陷终端效果，因此不用如LDD(Lightly Doped Drain：轻掺杂漏区)那样设置附加的电阻区域，就能够将截止电流降低到非晶硅的水平。
另外，在薄膜晶体管10中，接触层15和接触层16各自与微晶硅层14仅在微晶硅层14的端面14c中接合，因此与图6和图8所示的微晶硅TFT 100和120相比，两层的接合面积小，因此抑制了光电流的产生。
实施方式1的微晶硅层14包括与基板面垂直地生长的柱状晶体。当柱状晶体的与基板面平行的剖切面中的直径超过30nm时，微晶硅层14的电阻值变小，因此截止电流的最低值变大。由此，优选该柱状晶体的直径在5nm以上30nm以下。
另外，当微晶硅层14的晶化率小于70％时，结晶性过低，迁移率恶化。由此，在本实施方式的薄膜晶体管10中，微晶硅层14的晶化率设在70％以上。
在实施方式1的薄膜晶体管10中，接触层15和接触层16各自与微晶硅层14之间的接合面小，其高度与微晶硅层14的厚度相同。在这种接合面小的情况下，认为两层的电接合状态变差，但是实施方式1的微晶硅层14是在柱状晶体以外的部分包括多个微小空隙的多孔质，因此在掺杂时杂质的扩散充分且迅速，能够实现制造效率高且良好的电接合状态。此外，通过在直径在5nm以上30nm以下的柱状晶体相互之间包含微小的空隙，能够得到更好的电接合状态。
在微晶硅层14中，其红外线吸收光谱中的峰值在波数为2100cm-1附近存在。优选该峰值在2050cm-1以上2150cm-1以下的范围内存在。
微晶硅层14包括多个空隙，是指在微晶硅层14中包括多个作为二维构造的Si-H2键和(Si-H2)n链，因此空隙的密度反映在微晶硅层14(或者其结构材料)的红外线吸收光谱的峰值的位置上。该峰值的位置能够通过FT-IR(Fourier Transform InfraRedSpectrophotometer：傅里叶变换红外光谱法)来测定。
如上所述，峰值在波数为2100cm-1附近存在，是表示空隙的密度最佳、能够得到良好的电接合状态。此外，作为测定空隙的密度的方法，还提出使用椭圆偏振光谱法(偏光分析法)的方法。
接触层15和接触层16分别由掺杂了杂质的微晶硅(n+μc-Si)或者非晶硅(n+a-Si)构成，但是它们也可以是包含杂质的非晶硅和包含杂质的微晶硅的双层构造。特别地，通过由约厚度是20nm的高电阻的n+μc-Si层和在其上层叠的厚度约为40nm的低电阻的n+a-Si层构成该两层，能够降低截止电流并且提高导通电流值。此外，优选在这种情况下，n+a-Si的方块电阻是5×107～5×108Ω/cm2，n+μc-Si的方块电阻是5×104～1×106Ω/cm2左右。
通过上述原因，根据实施方式1的薄膜晶体管10，能够得到高的导通电流值并且减少截止电流。这种良好的电流特性无法从在活性层中使用非晶硅、晶体硅的薄膜晶体管中得到。
此外，在实施方式中，接触层15和接触层16双方都仅与端面14c接触，但是接触层15和接触层16的一方仅与端面14c接触的方式也包括在本发明的薄膜晶体管中。另外，在垂直于基板面看的情况下，接触层15和接触层16各自的一部分形成在微晶硅层14上，但是接触层15和接触层16一方的一部分形成在微晶硅层14上的方式也包括在本发明的薄膜晶体管中。并且，在垂直于基板面看的情况下，源极电极17和漏极电极18一方的一部分隔着沟道保护层和接触层而形成在微晶硅层14上的方式也包括在本发明的薄膜晶体管中。
另外，包括上述薄膜晶体管的各种装置和将上述薄膜晶体管作为开关元件进行显示的液晶显示装置、有机EL显示装置等显示装置也包括在本发明中。
接着使用图3说明实施方式1的薄膜晶体管10的制造方法。
图3是表示薄膜晶体管10的制造方法的截面图。首先，如图3的(a)所示，通过溅射法在玻璃基板11上使TaN(氮化钽)层、Ta(钽)层以及TaN层成膜，通过光刻法对这三层进行图案形成来形成栅极电极12。蚀刻使用干蚀刻，在蚀刻气体中含有氧气从而在使光刻胶后退的同时进行蚀刻，由此栅极电极12的侧面变成相对基板面约45°(斜度约45°)的斜面。
构成栅极电极12的金属不限于上述金属，例如也可以使用铝(Al)、铟锡氧化物(ITO)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、钼(Mo)、钛(Ti)等单体金属或者在它们中含有氮、氧或者其它金属的材料来形成单层，另外还可以采用将这些材料进行多个组合的层叠构造。
在栅极金属膜的成膜方法中，除了溅射法之外还能够使用蒸镀法。另外，栅极金属膜的蚀刻方法也没有特别地限于上述的方法，还能够使用组合了氯气(Cl2)气体和三氯化硼(BCl3)气体、四氟化碳(CF4)气体等的干蚀刻法等。
接着，如图3的(b)所示，通过等离子CVD法，以膜厚400nm形成硅氮化膜(SiNx膜)作为栅极绝缘层13，在其上形成微晶硅膜14’和硅氮化膜(蚀刻停止层)19’。这些膜由多腔型装置在真空中连续地形成。两个硅氮化膜是使用多腔型装置所包含的具有平行平板型(电容结合型)的电极构造的成膜腔通过等离子CVD法(化学气相生长)法来形成的，微晶硅膜是使用高密度等离子CVD法(ICP方式的CVD法、表面波方式的CVD法或者ECR方式的CVD法)形成的。
在使用电容耦合型等离子CVD法的情况下，在成膜初期形成的膜厚约为40nm以下的区域将被非晶硅所占，但是通过使用高密度等离子CVD法，能够在微晶硅膜14中从成膜初期开始形成柱状的微晶硅膜。由此，能够形成具有高迁移率的沟道层。
两个硅氮化膜也可以以与一般的非晶硅TFT的制造工序中使用的成膜条件相同的成膜条件来形成。微晶硅膜14’是在气压1.333Pa(＝10mTorr)、基板温度为300℃的腔内环境中，使用硅烷(SiH4)与氢气(H2)的比率为1∶20的混合气体来成膜。
优选微晶硅膜14’在气压0.1333Pa(＝1mTorr)以上13.33Pa(100mTorr)以下的气压下成膜。通过以该范围的压力进行成膜，能够从成膜初期形成微晶硅。当腔内气压高于13.33Pa时，硅烷(SiH4)的气相反应激烈，产生颗粒，形成非晶硅，因此不是优选的。另外，当腔内气压低于0.1333Pa时，真空度过高，等离子体损害变大，晶化被阻碍，仅形成非晶硅，因此不是优选的。
另外，在微晶硅膜14’成膜之前，在气压1.333Pa(＝10mTorr)下对其下的硅氮化膜进行30秒的氢等离子处理。微晶硅膜14’的膜厚为50nm，硅氮化膜19’的膜厚为150nm。通过这样地进行氢等离子处理，能够从成膜初期开始稳定地形成微晶硅膜14’。
接着，如图3的(c)所示，通过由栅极线进行背面曝光的自对准方式的光刻法进行图案形成，形成作为蚀刻停止层的沟道保护层19。之后，微晶硅膜14’也通过同一抗蚀图案进行蚀刻来形成微晶硅层14。在此，微晶硅层14的上面和下面分别与沟道保护层19和栅极绝缘膜13相接，仅露出其端面14c。硅氮化膜19’的蚀刻使用四氟化碳(CF4)和氧气(O2)的混合气体，微晶硅膜14’的蚀刻使用氯(Cl2)气体。
接着，如图3的(d)所示，通过等离子CVD法形成作为含有以磷为杂质的杂质层的n+硅膜20。此时，n+硅膜20成膜为不与微晶硅层14的上面和下面相接而仅与其端面14c相接。
此外，在该工序中，不是在形成硅膜之后掺杂杂质而是在成膜前掺杂杂质，来层叠掺杂了杂质的n+硅膜20。在刚开始n+硅膜20的层叠之前，通过使用包括磷化氢(PH3)的气体的等离子处理，对微晶硅层14进行杂质的掺杂。另外，在形成n+硅膜20之后，立刻以250℃以上320℃以下的温度对n+硅膜20施加热处理。
通过进行使用包括磷化氢(PH3)的气体的等离子处理，杂质层在微晶硅层14的端面14c附近扩散，因此微晶硅层14与n+硅膜20之间的接合良好，能够得到高的导通电流。另外，通过进行上述热处理，能够使两层的接合处于更为良好的状态。当以高于320℃的温度进行热处理时，微晶硅中的氢脱离，因此膜中缺陷增加，产生半导体特性的劣化。另外，在250℃以下进行的情况下，无法得到如上所述的良好的接合状态。
n+硅膜20可以使用微晶硅，也可以使用非晶硅。通过使n+硅膜20采用在高电阻的非晶n+硅膜(厚度为20nm)上层叠了低电阻的微晶n+硅膜(厚度为40nm)的层叠构造，漏极端中的电流密度得到缓和，能够实现截止电流的降低和导通电流的增加。优选在这种情况下，非晶n+硅膜的方块电阻在5×107Ω/cm2以上5×108Ω/cm2以下，微晶n+硅膜的方块电阻在5×104Ω/cm2以上1×106Ω/cm2以下。
之后，在n+硅膜20上通过溅射形成钼(Mo)膜21。钼膜21的膜厚设为200nm。
接着，如图3的(e)所示，通过光刻法进行钼膜21的图案形成，形成源极电极17和漏极电极18。此时，通过采用湿蚀刻作为蚀刻，能够仅对钼膜21选择性地进行蚀刻。作为蚀刻剂，使用SLA蚀刻剂(磷酸+醋酸)。
此外，构成源极电极17和漏极电极18的金属不限于钼，例如也可以使用铝(Al)、铟锡氧化物(ITO)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)等单体金属或者在它们中含有氮、氧或者其它金属的材料来形成单层，另外还可以采用将这些材料进行多个组合而成的层叠构造。
接着，直接使用在钼膜21的蚀刻中所使用的光刻胶，对n+硅膜20进行干蚀刻，形成相互分离的接触层15和接触层16。这样能够通过相同的抗蚀图案来蚀刻钼膜21和n+硅膜20，因此不追加图案形成工序就能够以一个工序高效地进行接触层15和接触层16、源极电极17以及漏极电极18的形成。
在该蚀刻工序中，存在作为蚀刻停止层的沟道保护层19，因此通过干蚀刻，微晶硅层14不会受到损害，不必担心导通电流特性恶化。另外，能够较薄地形成微晶硅层14，由此能够降低截止电流。由此，通过采用如上所述的钼膜21和n+硅膜20的蚀刻工序，能够高效地制造导通电流特性和截止电流特性都良好的薄膜晶体管。
接着，如图3的(f)所示，通过等离子CVD法形成作为钝化膜的氮化硅层25，以覆盖源极电极17、漏极电极18以及沟道保护层19，并且在其上形成平坦化层(JAS膜)26。之后，在平坦化层26和氮化硅层25中形成接触孔，通过溅射使ITO(铟锡氧化物)膜成膜，以通过该接触孔与漏极电极18相接。最后，对ITO膜进行整形来形成透明电极27，完成显示装置等的各像素所包括的开关元件。
(实施方式2)
接着，说明本发明的第二实施方式的薄膜晶体管50。
图4是示意性地表示薄膜晶体管50的截面图。如图4所示，薄膜晶体管50是具有顶栅构造的交错型TFT，其具备：形成在玻璃基板51上的接触层(第一接触层)55和接触层(第二接触层)56；分别形成在接触层55和56上的硅氧化层(绝缘层)61和62；作为在玻璃基板51上形成为覆盖硅氧化层61和62的一部分的活性层的微晶硅层54；形成在微晶硅层54上的栅极绝缘层53；以及形成在栅极绝缘层53上的栅极电极52、源极电极57以及漏极电极58。
微晶硅层54具有实际上与基板面平行的上面54a和下面54b以及被上面54a和下面54b隔着的端面(侧面)54c，接触层55和接触层56形成为不与微晶硅层54的上面54a和下面54b相接而仅与端面54c相接。
接触层55和56由掺杂有杂质的n+型硅(n+-Si)构成。在垂直于基板面看的情况下，微晶硅层54的一部分形成在硅氧化层61和62上。由此，微晶硅层54的一部分隔着硅氧化层61和62而形成在接触层55和56的上部。
微晶硅层54由与实施方式1的微晶硅层14相同的材料构成，包括与非晶硅和基板面垂直地生长的柱状晶体。薄膜晶体管50具有接触层55和56仅在微晶硅层54的端面54c中与微晶硅层54接合的共面构造。因而，根据薄膜晶体管50也能够得到与实施方式1中说明的薄膜晶体管相同的效果。
另外，在制造薄膜晶体管50的情况下，接触层55和56能够通过使包含杂质的硅膜直接成膜来得到，因此不需要另行实施杂质导入工序。由此，实施方式2的薄膜晶体管50制作效率高，适用于例如大型液晶显示装置等具有大面积的装置用的薄膜晶体管。另外，接触层55和56、与硅氧化膜61和62是使用一个掩模而整形的，由此也能够提高制造效率。
在源极电极57和漏极电极58之间流过的电流主要是经由并流过微晶硅层54，因此薄膜晶体管50中的迁移率显现出比非晶硅TFT的迁移率更高的值。另外，在图8所示的微晶硅TFT 120中，与图6的微晶硅TFT 100相同，存在产生截止电流的跳变、流过大的泄漏电流的问题，但是根据薄膜晶体管50，基于在实施方式1中使用图2进行说明的原因相同的原因，抑制了截止电流的跳变，抑制了泄漏电流。
另外，微晶硅层54、接触层55以及接触层56各自的材质和这些层的接合状态，与实施方式1的微晶硅14、接触层15以及接触层16相同，因此能够从这些层结构得到与实施方式1中所说明的结构相同的效果。由此，通过实施方式2，也能够得到高的导通电流值、并且减少截止电流。
下面，使用图5说明实施方式2的薄膜晶体管50的制造方法。
图5是表示薄膜晶体管50的制造方法的截面图。首先，使用图5的(a)说明由接触层55和56以及硅氧化层61和62构成的层叠构造的形成工序。
首先，在玻璃基板51上通过等离子CVD法使作为包含磷为杂质的杂质层的n+硅膜成膜。此外，在该工序中，不是在形成硅膜之后掺杂杂质，而是在成膜的同时掺杂杂质，从而层叠出掺杂了杂质的n+硅膜。
该n+硅膜也可以使用微晶硅，也可以使用非晶硅。通过使n+硅膜采用在高电阻的非晶n+硅膜(厚度为20nm)上层叠了低电阻的微晶n+硅膜(厚度为40nm)的层叠构造，漏极端中的电流密度得到缓和，能够实现截止电流的降低和导通电流的增加。优选在这种情况下，非晶n+硅膜的方块电阻在5×107Ω/cm2以上5×108Ω/cm2以下，微晶n+硅膜的方块电阻在5×104Ω/cm2以上1×106Ω/cm2以下。
接着，在n+硅膜上通过等离子CVD法形成硅氧化膜。接着在该状态下，以约670℃对层叠物进行约20分钟的热处理。由此，能够将n+硅膜的电阻降低到500Ω/cm2左右。
之后，对两个膜进行图案形成，形成图5的(a)所示的接触层55和56以及硅氧化层(绝缘层)61和62的层叠构造。此时，蚀刻使用干蚀刻法，但是通过在蚀刻气体中加入氧气，能够在使光刻胶后退的同时进行蚀刻，从而使层叠构造的截面为相对基板成45°的锥状。
接着，在上述层叠构造上形成微晶硅膜。微晶硅膜通过高密度等离子CVD(ICP方式的CVD法、表面波方式的CVD法或者ECR方式的CVD法)形成。微晶硅膜是在气压1.333Pa(＝10mTorr)、基板温度为300℃的腔内环境中，使用硅烷(SiH4)和氢气(H2)的比率为1∶20的混合气体来成膜的。
另外，在微晶硅膜成膜之前，在气压0.667Pa(＝5mTorr)下对其下的层进行30秒的氢等离子处理。微晶硅膜的膜厚为60nm，通过这样地进行氢等离子处理，能够从成膜初期开始稳定地形成微晶硅膜。
之后，通过光刻法对微晶硅膜进行图案形成，如图5的(b)所示，形成作为活性层的微晶硅层54。此时，接触层55和56形成为不与微晶硅层54的上面、下面相接而仅与其端面54c相接。另外，在垂直于基板面看的情况下，微晶硅层54的一部分隔着硅氧化层61和62而形成在接触层55和56的上部。
微晶硅膜的蚀刻使用干蚀刻法，由此能够将微晶硅膜整形为细微的形状。蚀刻气体使用氯气(Cl2)气体以容易防止向硅氧化层61和62的侵蚀。蚀刻通过终点检测器来监视，进行到达硅氧化层61和62为止的蚀刻。
接着，如图5的(c)所示，在微晶硅层54上形成栅极绝缘层53。栅极绝缘层53的厚度为250nm。栅极绝缘层53的材料使用了氧化硅，但是也可以使用氮化硅。
接着，如图5的(d)所示，根据光刻法进行图案形成，在栅极绝缘层53中形成接触孔。之后，通过溅射，层叠出Ti(钛)膜、Al(铝)膜、Ti膜三层。各自的膜厚为50nm、100nm以及50nm。之后，同时对这三层进行图案形成，从而形成栅极电极52、源极电极57以及漏极电极58。
接着，如图5的(e)所示，通过等离子CVD法形成作为钝化层的氮化硅层65使得覆盖栅极电极52、源极电极57漏极电极58，并且在其上形成平坦化层(JAS膜)66。之后，在平坦化层66和氮化硅层65中形成接触孔，通过溅射使ITO膜成膜使得通过该接触孔与漏极电极58相接。最后，对ITO膜进行整形来形成透明电极67，完成显示装置等的各像素所包括的开关元件。
工业上的实用性
本发明很好地用于具备具有薄膜晶体管的有源矩阵基板的液晶显示装置、有机电致发光(EL)显示装置、无机电致发光显示装置等显示装置、平板型X线图像传感器装置等的摄像装置以及贴紧型图像输入装置、指纹读取装置等的图像输入装置中。

Claims (22)

1.一种薄膜晶体管，具备包含微晶硅的半导体层，其特征在于：
具备：
栅极电极；
微晶硅层，其包含微晶硅，具有与基板面平行的上面和下面以及被上述上面和下面隔着的端面；
第一接触层和第二接触层，其包含杂质；
源极电极，其形成为与上述第一接触层相接；以及
漏极电极，其形成为与上述第二接触层相接，
上述第一接触层和第二接触层中的至少一方不与上述微晶硅层的上述上面和下面相接而仅与上述端面相接。
2.根据权利要求1所述的薄膜晶体管，其特征在于：
在垂直于基板面看的情况下，上述第一接触层和第二接触层中的至少一部分形成在上述微晶硅层上。
3.根据权利要求1或者2所述的薄膜晶体管，其特征在于：
在垂直于基板面看的情况下，上述源极电极的一部分形成在上述第一接触层上，或者上述漏极电极的一部分形成在上述第二接触层上。
4.根据权利要求1～3中的任意一项所述的薄膜晶体管，其特征在于：
上述薄膜晶体管是底栅型的薄膜晶体管，在上述源极电极和上述栅极电极之间配置有上述第一接触层和栅极绝缘层，在上述漏极电极和上述栅极电极之间配置有上述第二接触层和栅极绝缘层。
5.根据权利要求1所述的薄膜晶体管，其特征在于：
在垂直于基板面看的情况下，上述微晶硅层的一部分形成在上述第一接触层或者上述第二接触层的上部。
6.根据权利要求5所述的薄膜晶体管，其特征在于：
上述薄膜晶体管是顶栅型的薄膜晶体管，上述微晶硅层的上述一部分隔着绝缘层形成在上述第一接触层或者上述第二接触层的上部。
7.根据权利要求1～6中的任意一项所述的薄膜晶体管，其特征在于：
上述微晶硅层包括与基板面垂直地生长的柱状晶体。
8.根据权利要求7所述的薄膜晶体管，其特征在于：
上述柱状晶体的与基板面平行的剖切面中的直径在5nm以上30nm以下。
9.根据权利要求1～8中的任意一项所述的薄膜晶体管，其特征在于：
上述微晶硅层的晶化率在70％以上。
10.根据权利要求1～9中的任意一项所述的薄膜晶体管，其特征在于：
上述微晶硅层包括孔隙。
11.根据权利要求1～10中的任意一项所述的薄膜晶体管，其特征在于：
上述微晶硅层的红外线吸收光谱中的峰值存在于波数为2050cm-1以上2150cm-1以下的范围内。
12.根据权利要求1～11中的任意一项所述的薄膜晶体管，其特征在于：
上述第一接触层和第二接触层分别包括包含杂质的非晶硅层和包含杂质的微晶硅层。
13.一种显示装置，具备权利要求1～12中的任意一项所述的薄膜晶体管。
14.一种薄膜晶体管的制造方法，所述薄膜晶体管具备包含微晶硅的半导体层，所述薄膜晶体管的制造方法的特征在于：
包括如下步骤：
形成栅极电极的步骤；
形成包含微晶硅的微晶硅层的步骤；
形成包含杂质的第一接触层和第二接触层的步骤；以及
形成源极电极和漏极电极使其分别与上述第一接触层和第二接触层相接的步骤，
上述微晶硅层具有与基板面平行的上面和下面以及被上述上面和下面夹着的端面，
上述第一接触层和第二接触层中的至少一方和上述微晶硅层形成为不与上述微晶硅层的上述上面和下面相接而仅与上述端面相接。
15.根据权利要求14所述的薄膜晶体管的制造方法，其特征在于：
形成上述第一接触层和第二接触层的步骤包括如下：层叠包含杂质的硅的步骤；以及通过对已层叠的包含上述杂质的硅进行整形来形成上述第一接触层和第二接触层的步骤。
16.根据权利要求14或者15所述的薄膜晶体管的制造方法，其特征在于：
上述薄膜晶体管是底栅型的薄膜晶体管，
形成上述栅极电极的步骤和形成上述微晶硅层的步骤，在形成上述第一接触层和第二接触层的步骤之前实施，
上述第一接触层和第二接触层、上述源极电极以及上述漏极电极是通过使用一个图案的整形而形成的。
17.根据权利要求14或者15所述的薄膜晶体管的制造方法，其特征在于：
上述薄膜晶体管是顶栅型的薄膜晶体管，
形成上述微晶硅层的步骤、形成上述栅极电极的步骤以及形成上述源极电极和漏极电极的步骤，在形成上述第一接触层和第二接触层的步骤之后实施，
形成上述第一接触层和第二接触层的步骤包括如下步骤：形成包含杂质的硅膜的步骤；在上述硅膜上形成绝缘膜的步骤；以及用一个图案对上述硅膜和上述绝缘膜进行整形的步骤。
18.根据权利要求15所述的薄膜晶体管的制造方法，其特征在于：
在层叠包含上述杂质的硅之前，使用包括磷化氢(PH3)的气体向上述微晶硅层掺杂杂质。
19.根据权利要求15或者18所述的薄膜晶体管的制造方法，其特征在于：
在层叠包含上述杂质的硅之后，以250℃以上320℃以下的温度对已层叠的包含上述杂质的硅施加热处理。
20.根据权利要求14～19中的任意一项所述的薄膜晶体管的制造方法，其特征在于：
形成微晶硅层的步骤包括如下步骤：通过高密度等离子CVD法形成微晶硅膜的步骤；以及对上述微晶硅膜进行整形来形成上述微晶硅层的步骤。
21.根据权利要求20所述的薄膜晶体管的制造方法，其特征在于：
在形成上述微晶硅膜的步骤中，上述微晶硅层是在0.133Pa(帕斯卡)以上13.3Pa以下的气压下成膜的。
22.根据权利要求20或者21所述的薄膜晶体管的制造方法，其特征在于：
上述微晶硅膜是在对硅氮化膜实施氢等离子处理之后成膜在上述硅氮化膜上的。
CN200880116108.XA 2007-11-15 2008-11-10 薄膜晶体管、薄膜晶体管的制作方法以及显示装置 Expired - Fee Related CN101861642B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US99639407P 2007-11-15 2007-11-15
US60/996,394 2007-11-15
PCT/JP2008/003245 WO2009063606A1 (ja) 2007-11-15 2008-11-10 薄膜トランジスタ、薄膜トランジスタの作製方法、及び表示装置

Publications (2)

Publication Number Publication Date
CN101861642A true CN101861642A (zh) 2010-10-13
CN101861642B CN101861642B (zh) 2013-04-17

Family

ID=40638461

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880116108.XA Expired - Fee Related CN101861642B (zh) 2007-11-15 2008-11-10 薄膜晶体管、薄膜晶体管的制作方法以及显示装置

Country Status (3)

Country Link
US (1) US20100237355A1 (zh)
CN (1) CN101861642B (zh)
WO (1) WO2009063606A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184893A (zh) * 2011-04-18 2011-09-14 上海大学 一种基于微晶硅的tft有源矩阵制造工艺
CN102646714A (zh) * 2011-05-16 2012-08-22 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法
CN113314615A (zh) * 2021-06-04 2021-08-27 华南理工大学 一种薄膜晶体管以及制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101380876B1 (ko) * 2008-01-22 2014-04-10 삼성디스플레이 주식회사 금속 배선, 그 형성 방법 및 이를 이용한 표시 장치
JP5489664B2 (ja) * 2009-11-17 2014-05-14 三菱電機株式会社 薄膜太陽電池およびその製造方法
JPWO2013118234A1 (ja) * 2012-02-06 2015-05-11 パナソニック株式会社 薄膜半導体装置の製造方法及び薄膜半導体装置
US9035385B2 (en) * 2012-02-06 2015-05-19 Joled Inc. Method for fabricating thin-film semiconductor device and thin-film semiconductor device
CN103474474B (zh) * 2013-09-16 2016-08-17 北京京东方光电科技有限公司 Tft及其制作方法、阵列基板及其制作方法、x射线探测器
JP6611521B2 (ja) * 2015-08-25 2019-11-27 三菱電機株式会社 薄膜トランジスタ及びアレイ基板
TWI658587B (zh) * 2018-01-25 2019-05-01 友達光電股份有限公司 顯示裝置之薄膜電晶體及其形成方法
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752776B2 (ja) * 1985-01-24 1995-06-05 シャープ株式会社 薄膜トランジスタおよびその製造法
US5053347A (en) * 1989-08-03 1991-10-01 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
KR940008227B1 (ko) * 1991-08-27 1994-09-08 주식회사 금성사 박막 트랜지스터 제조방법
JPH0575125A (ja) * 1991-09-12 1993-03-26 Toshiba Corp 薄膜トランジスタ
KR0130955B1 (ko) * 1992-10-07 1998-04-14 쓰지 하루오 박막 트랜지스터의 제조방법 및 액정표시장치의 제조방법
JP3281431B2 (ja) * 1992-12-14 2002-05-13 株式会社日立製作所 薄膜トランジスタ
JP2965283B2 (ja) * 1994-07-13 1999-10-18 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 薄膜トランジスタの製造方法
KR100192593B1 (ko) * 1996-02-21 1999-07-01 윤종용 폴리 실리콘 박막 트랜지스터의 제조방법
US6284576B1 (en) * 1996-07-04 2001-09-04 Sharp Kabushiki Kaisha Manufacturing method of a thin-film transistor of a reverse staggered type
JPH1117188A (ja) * 1997-06-23 1999-01-22 Sharp Corp アクティブマトリクス基板
JPH11266030A (ja) * 1998-03-17 1999-09-28 Canon Inc 半導体素子、及び半導体素子の製造方法
US6303945B1 (en) * 1998-03-16 2001-10-16 Canon Kabushiki Kaisha Semiconductor element having microcrystalline semiconductor material
JP2001196591A (ja) * 2000-01-13 2001-07-19 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、および薄膜トランジスタの製造方法
US6794682B2 (en) * 2001-04-04 2004-09-21 Canon Kabushiki Kaisha Semiconductor device, method for manufacturing the same, and radiation detector
JP2002368229A (ja) * 2001-04-04 2002-12-20 Canon Inc 半導体装置、及びその製造方法、並びに放射線検出装置
JP4578826B2 (ja) * 2004-02-26 2010-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184893A (zh) * 2011-04-18 2011-09-14 上海大学 一种基于微晶硅的tft有源矩阵制造工艺
CN102646714A (zh) * 2011-05-16 2012-08-22 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法
CN113314615A (zh) * 2021-06-04 2021-08-27 华南理工大学 一种薄膜晶体管以及制备方法

Also Published As

Publication number Publication date
CN101861642B (zh) 2013-04-17
US20100237355A1 (en) 2010-09-23
WO2009063606A1 (ja) 2009-05-22

Similar Documents

Publication Publication Date Title
CN101861642B (zh) 薄膜晶体管、薄膜晶体管的制作方法以及显示装置
EP2985784B1 (en) Low-temperature poly-silicon tft array substrate, manufacturing method therefor, and display apparatus
JP3292657B2 (ja) 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法
TW222345B (en) Semiconductor and its manufacturing method
US7563659B2 (en) Method of fabricating poly-crystalline silicon thin film and method of fabricating transistor using the same
CN101356650B (zh) 半导体装置和显示装置
KR100280171B1 (ko) 비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법
US20070018167A1 (en) Semiconductor integrated circuit and method of fabricating same
WO2019000493A1 (zh) 薄膜晶体管阵列基板及其制备方法、oled显示装置
US7859055B2 (en) Thin film transistor
US6933180B2 (en) Thin-film transistor and method for making the same
TW200423408A (en) Low temperature poly-Si thin film transistor and method of manufacturing the same
JP2008124392A (ja) 半導体装置、その製造方法及び表示装置
WO2008029582A1 (fr) Dispositif semi-conducteur, procédé de fabrication du dispositif semi-conducteur, et dispositif d&#39;affichage
WO2014166160A1 (zh) 薄膜晶体管及其制造方法、阵列基板和显示装置
US20030170938A1 (en) Thin film semiconductor device and method for manufacturing same
JP2006229185A (ja) 薄膜トランジスタ基板、その製造方法、半導体装置及び液晶表示装置
CN112740420A (zh) 薄膜晶体管及其制造方法
US20060145158A1 (en) Poly-crystalline silicon thin film transistor
TWI424531B (zh) 半導體裝置及其製造方法
US7982272B2 (en) Thin-film semiconductor device and method for manufacturing the same
US7968889B2 (en) Semiconductor device with thinned gate insulating film and polycrystal semiconductor layer and production method thereof
JP2010135502A (ja) 半導体素子およびその製造方法
TW202324757A (zh) 半導體裝置及其製造方法
JPH1197699A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130417

Termination date: 20211110