CN101093848A - Tft阵列衬底及其制造方法 - Google Patents

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Abstract

本发明目的在于得到一种在源、漏电极的界面上接触特性较好的TFT阵列衬底及其制造方法。本发明的TFT阵列衬底具有TFT(108)，其包括欧姆接触膜(8)和形成在欧姆接触膜(8)上的源电极(9)以及漏电极(11)。还具有与漏电极(11)电连接的像素电极(18)。此外，源电极(9)以及漏电极(11)由含有Ni作为添加元素的Al合金形成。

Description

TFT阵列衬底及其制造方法
技术领域
本发明涉及TFT阵列衬底及其制造方法。
背景技术
液晶显示装置等电光元件作为代替CRT的平板显示器(flat-paneldisplay)之一而备受关注。其具有低功耗或形体薄的特征，广泛应用于有效利用这样特征的产品。此外，在有源矩阵驱动方式的液晶显示装置中，多使用TFT作为开关(switching)元件。
为提高这样的液晶显示装置的生产率，需要减少具有TFT的TFT阵列衬底的制造步骤数。例如，专利文献1中公开了减少照相制版步骤数的制造方法。由此，可以通过五次照相制版步骤制造出TFT阵列衬底。
在专利文献1中，首先，形成专利文献1的图58、59所示的TFT的源、漏(source/drain)电极(SD)与沟道(channel)部。在该制造步骤中，首先形成Ti等的金属薄膜。之后，使用照相制版步骤对抗蚀剂(resist)进行构图(patterning)，进行使用了氢氟酸(fluorinatedacid)+硝酸系的组成的药液的湿法刻蚀(wet etching)。此处，对Ti膜与Ti膜下层的半导体层的欧姆接触(n+a-Si)膜进行刻蚀(etching)，形成SD与沟道部。其次，在图60～图63中，由等离子体CVD法等形成钝化(passivation)膜。之后，形成通到漏(drain)电极的接触孔。并且，形成通过该接触孔与漏电极电连接的由ITO构成的透明像素电极。
专利文献1特开平8-50308号公报(段落0084-0089，图54-图63)
专利文献2特开2000-199912号公报
但是，按照本发明者们的研究结果，ITO与Ti或Cr或Ta等金属电连接的结构中，一般需要在约300℃下进行退火处理。这是为了充分降低其界面的接触(contact)电阻。但是，此种情况下，存在TFT的迁移率下降的问题。并且，因为布线电阻较高，所以，产生不能充分对应于TFT-LCD的大型化、高精细化、高速响应化这样的问题。
作为解决这样问题的方法，考虑在SD中使用Al来降低布线电阻的方法。但是，在该情况下，存在不能取得Al与n+a-Si的直接接触以及Al与ITO的直接接触的问题。即，存在无法取得SD与欧姆接触膜以及SD与透明像素电极的直接(direct)接触的问题。因此，专利文献2中提出了如下方法：将SD作成MoCr/Al合金/MoCr的三层结构，使布线低电阻化，并且，取得与SD下层的n+a-Si的直接接触以及与SD上层的ITO的直接接触。但是，在这样的方法中，必须将SD作成三层膜，存在步骤复杂化的问题。
发明内容
本发明是为解决所述的问题而进行的，其目的在于得到一种在电极的界面接触特性较好的TFT阵列衬底及其制造方法。
本发明的TFT阵列衬底具有：TFT，包括欧姆接触膜和与所述欧姆接触膜接触的电极；以及与所述电极电连接的光透射性的导电性膜，其中，所述电极由含有Ni作为添加元素的Al合金形成。
此外，本发明的TFT阵列衬底的制造方法是设置有包括欧姆接触膜和与所述欧姆接触膜接触的电极的TFT的TFT阵列衬底的制造方法，包括如下步骤：形成所述TFT；以覆盖所述TFT的方式在280℃以下形成层间绝缘膜；在所述层间绝缘膜上形成贯通至所述电极表面的接触孔；形成通过所述接触孔与所述电极连接的光透射性的导电性膜。
按照本发明，可得到在电极的界面上接触特性较好的TFT阵列衬底及其制造方法。
附图说明
图1是表示本发明的TFT阵列衬底的结构平面图。
图2是表示实施方式1的TFT阵列衬底的像素结构的结构平面图。
图3是表示实施方式1的TFT阵列衬底的结构剖面图。
图4是表示TFT阵列衬底的制造步骤的剖面图。
具体实施方式
首先，在说明几个的实施方式之前，使用附图对TFT阵列衬底的结构进行说明。图1是表示本发明的TFT阵列衬底的结构的平面图。使用本发明的TFT阵列衬底的显示装置是液晶显示装置或有机EL显示装置等的平面型显示装置(平板显示器)。
衬底100是本发明的薄膜晶体管(transistor)(TFT)阵列衬底。在衬底100上设置显示区域101和框架区域102，该框架区域102以包围显示区域101的方式设置。在该显示区域101中，形成多个栅极(gate)布线(扫描信号布线)3与多个源极(source)布线(显示信号布线)10。多个栅极布线3平行地设置。同样，多个源极布线10也平行地设置。栅极布线3与源极布线10以彼此交叉的方式形成。源极布线3与栅极布线10正交。并且，由邻接的栅极布线3与源极布线10包围的区域为像素105。因此，在衬底100中，像素105排列为矩阵(matrix)状。
并且，在衬底100的框架区域102，设置扫描信号驱动电路103与显示信号驱动电路104。从显示区域101至框架区域102延伸设置栅极布线3。并且，栅极布线3在衬底100的端部与扫描信号驱动电路103连接。源极布线10也同样地从显示区域101至框架区域102延伸设置。并且，在衬底100的端部，源极布线10与显示信号驱动电路104连接。在扫描信号驱动电路103的附近连接外部布线106。此外，在显示信号驱动电路104的附近连接外部布线107。外部布线106、107例如是FPC(Flexible Printed Circuit：柔性印刷电路)等布线衬底。
通过外部布线106、107向扫描信号驱动电路103以及显示信号驱动电路104提供来自外部的各种信号。扫描信号驱动电路103基于来自外部的控制信号向栅极布线3供给栅极信号(扫描信号)。根据该栅极信号依次选择栅极布线3。显示信号驱动电路104基于来自外部的控制信号或显示数据向源极布线10供给显示信号。由此，可向各像素105供给与显示数据(data)相对应的显示电压。而且，扫描信号驱动电路103与显示信号驱动电路104不限于配置在衬底100上的结构。例如，也可以通过TCP(Tape Carrier Package：带载封装)连接驱动电路。
在像素105内至少形成一个TFT108。TFT108配置在源极布线10与栅极布线3的交叉点附近。例如，该TFT108向像素电极供给显示电压。作为开关元件的TFT108的栅电极与栅极布线3连接，根据从栅极端子输入的信号，控制TFT108的ON与OFF。TFT108的源电极与源极布线10连接。若向栅电极施加电压，则从源极布线10流过电流。由此，从源极布线10向与TFT108的漏电极连接的像素电极施加显示电压。TFT阵列衬底以如上所述的方式构成。
此外，在液晶显示装置的情况下，在所述的TFT阵列衬底上配置作为第二衬底的对置衬底。对置衬底与TFT阵列衬底对置地配置。并且，使用密封(seal)材料贴合TFT阵列衬底与对置衬底，在二者之间放入液晶层并进行封装。此处，对置衬底具有透明绝缘性衬底、滤色片(color filter)层以及对置电极。滤色片层例如具有黑矩阵(blackmatrix)(BM)与红(R)绿(G)蓝(B)色的着色层。在由玻璃(glass)等构成的透明绝缘性衬底的下表面在像素区域以及与TFT108对置的区域形成滤色片层，进行彩色(color)显示。对置电极配置在对置衬底的液晶层侧，提供用于向液晶层供给信号电位的共通电位。
此处，若向像素电极施加显示电压，则在像素电极与对置电极之间产生与显示电压相对应的电场。由此，在像素电极与对置电极之间产生与显示电压相对应的电场。由在衬底间产生的电场对液晶进行驱动。即，衬底间的液晶的取向方向改变，通过液晶层的光的偏振状态改变。此外，可通过任意地控制施加在源电极的显示电压来改变实际施加在液晶上的电压(驱动电压)。由于可由源电极控制施加在液晶上的电压，所以，关于液晶驱动状态，也可以自由地设定液晶的中间的透射率。
此外，在TFT阵列衬底与对置衬底的表面上涂敷形成用于使液晶取向的液晶取向膜。以如上所述的方式构成作为本实施方式的一例的液晶显示装置。
实施方式1
使用附图对本实施方式的TFT阵列衬底的结构与制造方法进行说明。图2是表示本实施方式的TFT阵列衬底的像素的结构的平面图，图3是表示图2的III-III剖面的剖面图。并且，在图3的左侧示出栅极端子部以及源极端子部。本实施方式的TFT阵列衬底使用于电光显示装置，此处，作为其一例，对液晶显示装置进行说明。
在由玻璃等构成的透明绝缘性衬底1上形成栅电极2、栅极布线3、辅助电容电极4以及栅极端子5。栅极布线3具有栅电极2，在栅极布线3的端部具有栅极端子5。栅电极2构成作为开关元件的TFT108。辅助电容电极4配置在邻接的栅极布线3之间。此外，辅助电容电极4的一部分沿源极布线10延伸设置。辅助电容电极4构成辅助电容，该辅助电容用于将施加在像素电极18上的电压保持固定时间。
此外，在TFT阵列衬底上配置向其供给来自外部的各种信号的扫描信号驱动电路103。并且，栅极端子5与设置在扫描信号驱动电路103上的焊盘(pad)电连接。由此，来自扫描信号驱动电路103的扫描信号通过栅极端子5输入到栅极布线3中。并且，栅极布线3向栅电极2传送扫描信号。而且，栅电极2以及栅极布线3由AlNi合金形成。
此外，以覆盖栅电极2、栅极布线3、辅助电容电极4以及栅极端子5的方式形成由透明性无机绝缘材料构成的栅极绝缘膜6。隔着栅极绝缘膜6在栅极布线3以及栅电极2上形成半导体膜7，构成TFT108。在半导体膜7上形成欧姆接触膜8。而且，将半导体膜7构图为比以后形成在上部的源极布线10以及源电极9大。此外，在栅电极2上的一部分除去欧姆接触膜8。因此，欧姆接触膜8配置在构成TFT108的半导体膜7的两端。
源电极9从源极布线10开始延伸，构成TFT108。此外，源电极9设置在辅助电容电极4的相反侧的欧姆接触膜8上。源极端子12位于源极布线10的端部。此外，在TFT阵列衬底上配置向其供给来自外部的各种信号的显示信号驱动电路104。并且，源极端子12与设置在显示信号驱动电路104上的焊盘电连接。由此，来自显示信号驱动电路104的显示信号通过源极端子12输入到源极布线10中。并且，源极布线10向源电极9传送显示信号。而且，源电极9以及源极布线10由AlNi合金形成。
在辅助电容电极4侧的欧姆接触膜8上形成漏电极11，构成TFT108。即，源电极9以及漏电极11与欧姆接触膜8直接接触。此外，TFT108的沟道部13是半导体膜7中的、除去被源电极9与漏电极11夹持的欧姆接触膜8的区域。作为层间绝缘膜的钝化膜14由透明性无机绝缘材料构成，并以覆盖TFT108的方式形成。即，在源电极9以及漏电极11上形成钝化膜14。
并且，在漏电极11上形成像素接触孔15。像素接触孔15以贯通钝化膜14的方式形成。并且，在栅极端子5上形成栅极端子部接触孔16。栅极端子部接触孔16以贯通栅极绝缘膜6以及钝化膜14的方式形成。并且，在源极端子12上形成源极端子部接触孔17。源极端子部接触孔17以贯通钝化膜14的方式形成。
并且，像素电极18通过像素接触孔15与下层的漏电极11电接触。像素电极18形成在除了TFT部而邻接的栅极布线3之间，与漏电极11以及辅助电容电极4的至少一部分重叠。即，像素电极18隔着栅极绝缘膜6、钝化膜14与下层的辅助电容电极4重叠(overlap)。由此，在辅助电容电极4与像素电极18之间储存电荷。并且，辅助电容电极4构成辅助电容，该辅助电容用于将施加在像素电极18上的电压保持固定时间。此外，像素电极18由透明导电性膜即光透射性的导电性膜构成，向液晶层供给信号电位。
此外，栅极端子焊盘19由透明导电性膜构成，通过栅极端子部接触孔16与下层的栅极端子5连接。源极端子焊盘20由透明导电性膜构成，通过源极端子部接触孔17与下层的源极端子12连接。TFT阵列衬底由以上的结构构成。
其次，使用图4对本实施方式的液晶显示装置的TFT阵列衬底的制造方法进行详细说明。图4是表示本实施方式的TFT阵列衬底的制造方法的剖面图。
最初形成栅电极2、栅极布线3、辅助电容电极4以及栅极端子5。首先，使用纯水或热硫酸将玻璃衬底等透明绝缘性衬底1洗净。其次，由溅射法(sputter)等在透明绝缘性衬底1上形成第一金属薄膜。之后，通过旋涂(spin coating)，在第一金属薄膜上涂敷作为感光性树脂的光致抗蚀剂(photoresist)，进行对所涂敷光致抗蚀剂实施曝光、显影的第一次照相制版步骤(光刻工艺(photolithography process))，由此，将光致抗蚀剂构图为所希望的形状。之后，从光致抗蚀剂图形(photoresist pattern)上对第一金属薄膜进行刻蚀，除去光致抗蚀剂图形。由此，形成栅电极2、栅极布线3、辅助电容电极4以及栅极端子5。作为第一金属薄膜，优选使用电阻率值较低的、以及具有与后面所述的栅极端子焊盘19良好的电接触特性的金属薄膜。
作为优选的实施例，使用在Al中添加有Ni的合金膜作为具有上述特性的金属薄膜。具体地说，是在Al中添加有6wt％的Ni的AlNi合金膜。由使用公知的Ar气的溅射(sputtering)法，将其形成为200nm厚度的膜。此外，在溅射法中，使用在Al中添加有Ni的合金靶源(target)。溅射条件是，DC磁控管(magnetron)溅射方式，成膜功率密度为3W/cm2、Ar气(gas)流量为6.76×10-2Pa·m3/sec(＝40sccm)(power)。之后，使用至少含有公知的磷酸(phosphoric acid)+硝酸的溶液进行刻蚀后，除去光致抗蚀剂图形。由此，形成栅电极2、栅极布线3、辅助电容电极4以及栅极端子5。根据该步骤，如图4(a)所示，在透明绝缘性衬底1上形成第一金属薄膜的图形(pattern)。
其次，由等离子体CVD等各种CVD法，依次形成栅极绝缘膜6、半导体膜7、欧姆接触膜8，通过第二次光刻工艺形成半导体膜7以及欧姆接触膜8的图形。优选半导体膜7以及欧姆接触膜8的图形不仅形成在作为开关元件的TFT108的形成区域上，也形成在栅极布线3与源极布线10交叉的区域上。由此，由半导体膜7以及欧姆接触膜8的图形缓和了栅极布线3图形的台阶差，可防止源极布线10在台阶差部分断线。此外，优选在对将欧姆接触膜8进行构图以后，在形成第二金属薄膜之前，进行等离子体处理。而且，等离子体处理中使用N2、O2、He、H任意一种以上的气体。由此，表面被改良，与以后形成的第二金属薄膜的粘合性提高。
此外，使用SiNx(氮化硅(silicon))或SiOy(氧化硅)等作为栅极绝缘膜6。作为半导体膜7，例如使用a-Si(非晶硅(amorphoussilicon))、p-Si(多晶硅(polysilicon))。欧姆接触膜8是n型半导体，使用在a-Si或p-Si中微量地掺杂(doping)有P(磷(phosphorus))等的n+a-Si(n+非晶硅)膜、n+p-Si(n+多晶硅)膜等。
作为优选的实施例，使用化学气相成膜(CVD)法，依次形成400nm的SiN膜作为栅极绝缘膜6、形成150nm的a-Si膜作为半导体膜7、形成30nm的a-Si膜作为欧姆接触膜8。并且，在欧姆接触膜8中添加P(磷)作为杂质，形成n+a-Si膜。其次，由使用了公知的氟系气体的干法刻蚀法，从光致抗蚀剂图形上对半导体膜7与欧姆接触膜8进行刻蚀。之后，除去光致抗蚀剂图形，形成半导体膜7以及欧姆接触膜8的图形。由此，在透明绝缘性衬底1上形成图4(b)所示的结构。
之后，由溅射等形成作为源极布线材料的第二金属薄膜，实施第三次光刻工艺，并进行构图。由此，形成源电极9、源极布线10、漏电极11以及源极端子12。并且，将源电极9以及漏电极11的图形作为掩膜(mask)，通过刻蚀等除去欧姆接触膜8。通过该工艺(process)除去欧姆接触膜8的中央部，半导体膜7露出。除去该欧姆接触膜8后的部分是沟道部13。之后，除去光致抗蚀剂图形，形成源电极9、源极布线10、漏电极11、源极端子12以及TFT108的沟道部13的图形。
此处，作为第二金属薄膜，优选使用如上所述的电阻率值较低的金属薄膜。而且，优选使用具有与欧姆接触膜8以及后述的像素电极18、源极端子焊盘20的良好的电接触特性的金属薄膜。此处，作为具有上述特性的金属薄膜的优选的实施例，使用在Al中添加有Ni的合金膜。具体地说，是由使用了公知的Ar气的溅射法将在Al中添加有6wt％的Ni的AlNi合金膜形成为200nm厚度的膜。此外，在溅射法中使用在Al中添加有Ni的合金靶源。其次，在第三次光刻工艺中将光致抗蚀剂构图为所希望的形状。之后，使用含有公知的磷酸+硝酸的溶液对AlNi合金膜进行刻蚀。而且，使用采用了公知的氟系气体的干法(dry)刻蚀法，除去被源电极9与漏电极11夹持的区域的欧姆接触膜8。通过该步骤，形成TFT108的沟道部13的图形。并且，除去光致抗蚀剂图形，形成源电极9、源极布线10、漏电极11、源极端子12以及沟道部13。通过以上步骤，在透明绝缘性衬底1上形成图4(c)所示的结构。
之后，由等离子体CVD等的各种CVD法形成钝化膜14，该钝化膜14由SiNx、SiOy等或它们的混合物以及叠层物的绝缘膜构成。并且，实施第四次光刻工艺，进行构图。
通过该步骤，除去形成在漏电极11上的钝化膜14的一部分，由第二金属薄膜构成的漏电极11露出。由此，形成像素接触孔15。此外，通过该步骤，可以除去形成在栅极端子5上的钝化膜14以及栅极绝缘膜6的一部分，由第一金属薄膜构成的栅极端子5露出。由此，形成栅极端子部接触孔16。并且，通过相同步骤，可以除去形成在源极端子12上的钝化膜14的一部分，由第二金属薄膜构成的源极端子12露出。由此，形成源极端子部接触孔17。根据这些接触孔，可以取得以后成膜的形成像素电极18的透明导电性膜与TFT108的漏电极11、栅极端子5以及源极端子12的导通。
此处，作为优选的实施例，使用化学气相成膜(CVD)形成300nm厚的SiN膜作为钝化膜14。并且，由使用了公知的氟系气体的干法刻蚀法，从光致抗蚀剂图形上刻蚀除去由SiN构成的栅极绝缘膜6以及钝化膜14。之后，除去光致抗蚀剂图形，形成像素接触孔15、栅极端子部接触孔16以及源极端子部接触孔17。
此处，钝化膜14的成膜温度为200℃～230℃。由此，可以防止欧姆接触(n+a-Si)膜8与源电极9、漏电极11的界面的Si元素向Al合金扩散。即，可以防止欧姆接触膜8的Si元素向形成源电极9以及漏电极11的Al合金的扩散。因而，TFT108的OFF时的漏(1eak)电流(截止(off)电流)减少。并且，可以防止TFT迁移率的下降。此处，将钝化膜14的成膜温度定在200℃以上，这是为了提高欧姆接触膜的活化率并使背(back)沟道侧的缺陷能级稳定化。此外，定为230℃以下是为了防止TFT特性的迁移率的下降。通过以上步骤，在透明绝缘性衬底1上形成图4(d)所示的结构。
之后，以溅射、蒸镀、涂敷、CVD、印刷法、溶胶凝胶(sol gel)法等方法形成ITO(Indium Tin Oxide：铟锡氧化物)、SnO2、InZnO等的透明导电性膜。透明导电性膜也可以是由ITO、SnO2、InZnO等的叠层或混合层构成的透明导电性膜。并且，实施第五次光刻工艺，进行构图。通过该步骤，可以形成像素电极18、栅极端子焊盘19以及源极端子焊盘20。
除了各像素区域的TFT108，在大致整体上形成像素电极18。此外，像素电极18通过像素接触孔15与下层的漏电极11电连接。在栅极端子部接触孔16上形成栅极端子焊盘19。此外，栅极端子焊盘19通过栅极端子部接触孔16与下层的栅极端子5电连接。在源极端子部接触孔17上形成源极端子焊盘20。此外，源极端子焊盘20通过源极端子部接触孔17与下层的源极端子12电连接。这样，利用像素接触孔15、栅极端子部接触孔16以及源极端子部接触孔17，透明导电性膜分别与漏电极11、栅极端子5、源极端子12导通。
作为优选的实施例，使用采用了公知的Ar气的溅射法，将混合有氧化铟(In2O3)与氧化锡(SnO2)的ITO膜形成为100nm厚度，作为透明导电性膜。此外，作为透明导电性膜，可以使用含有氧化铟、氧化锡以及氧化锌的任意一种以上的光透射性的导电性材料。并且，使用第五次光刻工艺，形成光致抗蚀剂图形。并且，使用含有公知的盐酸+硝酸的溶液进行刻蚀。之后，除去光致抗蚀剂图形，形成像素电极18、栅极端子焊盘19以及源极端子焊盘20。通过以上的步骤，形成图4(e)所示的结构。
此外，在形成像素电极18后，为了进一步使欧姆接触膜8的活化率稳定化，也可以追加退火处理。此时，将退火处理设定为230℃以下，使形成像素电极18后的TFT阵列衬底的温度不超过230℃。这是因为，如上所述，若超过230℃，则会在欧姆接触膜8与源电极9的界面以及欧姆接触膜8与漏电极11的界面上产生Si元素的扩散。由此，可防止电接触特性的下降。此外，因为若超过230℃，则TFT特性的迁移率下降，因此不作为优选。
经过这些一系列的步骤，可以制造出液晶显示装置用的TFT阵列衬底。
对于这样完成的TFT阵列衬底来说，将至少包含Ni作为添加元素的Al合金形成为单层膜，作为由第一金属薄膜构成的栅电极2、栅极布线3以及栅极端子5，所以，可使栅极布线电阻低电阻化。此外，可实现栅极端子5与形成栅极端子焊盘19的ITO膜的良好的直接接触特性。此处，所谓直接接触特性，表示导电性材料直接接触的位置的电阻特性。这样，由于AlNi合金与ITO具有良好的直接接触特性，所以，不需要进行为了降低现有接触电阻而进行的300℃的退火处理。因此，TFT108的迁移率不下降。
并且，将至少含有Ni作为添加元素的Al合金形成为单层膜，作为由第二金属膜构成的源电极9、源极布线10、漏电极11以及源极端子12，所以，可使源极布线电阻低电阻化。此外，可以实现漏电极11与欧姆接触膜8以及漏电极11与像素电极18的良好的直接接触特性。并且，也可以实现源电极9与欧姆接触膜8以及源极端子12与源极端子焊盘20的良好的直接接触特性。这样，由于AlNi合金与ITO具有良好的接触特性，所以，不需要进行为了降低现有接触电阻而进行的300℃的退火处理。在本实施方式中，钝化膜14的成膜温度以及退火温度都定为230℃以下。即，在形成源电极9以及漏电极11后，TFT衬底温度不超过230℃。因此，TFT108的迁移率不下降。此处，优选钝化膜14的成膜温度以及退火温度为230℃以下，但也可以为280℃以下。
因此，可制造出可以充分对应于显示图面的大型化、高精细化以及高速响应化的液晶显示装置的TFT阵列衬底。并且，因为不需要为了提高直接接触特性而采用以往所使用的MoCr/Al合金/MoCr的三层结构，所以，可以通过简单的步骤进行制造。
在本实施方式中，使用在Al中添加有6wt％的Ni的合金膜作为第一以及第二金属薄膜。通过在Al中添加Ni，可以得到第二金属薄膜与形成欧姆接触膜8的n+a-Si膜的良好的电连接特性。并且，可以得到第一以及第二金属薄膜与ITO膜的良好的电连接特性。Ni的添加量不限于6wt％，优选为1.0wt％以上、30wt％以下。通过添加1.0wt％以上的Ni，可以抑制第二金属薄膜与n+a-Si膜的界面上的Si元素的相互扩散。并且，可以抑制第一以及第二金属薄膜与ITO膜的界面上的O原子的相互扩散。由此，可以得到良好的电连接特性。另一方面，若Ni的添加量超过30wt％，则电阻率为20μΩcm以上。即，针对现有的Cr(电阻率值：20μΩcm)、Ti(电阻率值：50μΩcm)、Ta(电阻率值：25μΩcm)的优点(mcrit)就消失了。因此，通过将Ni的添加量限定在1.0～30wt％的范围内，可以将电阻率值定为3.5～20μΩcm，可实现作为本发明效果的低电阻布线。
并且，也可以在AlNi合金中新添加Y、La、Nd这样的稀土类元素。通过新添加稀土类元素，可以提高耐热性。例如，即使进行200～230℃的退火处理，也可以防止被称作小丘(hillock)的突起状的表面皲裂的产生。因此，可以使栅电极2、栅极布线3、辅助电容电极4以及栅极端子5上的栅极绝缘膜6、或者源电极9、源极布线10以及漏电极11上的钝化膜14的覆盖特性良好。并且，可以使稀土类元素的添加量最优化，以使小丘抑制效果与电阻率值在所希望的范围。
实施方式2
本实施方式的TFT阵列衬底用于电光显示装置，此处，对作为其一例的液晶显示装置进行说明。TFT阵列衬底的平面结构图以及剖面结构图与实施方式1的图2以及图3相同。TFT阵列衬底的结构除了第一以及第二金属薄膜的材料外与实施方式1相同，因而省略说明。在本实施方式中，作为第一以及第二金属薄膜，应用将Mo作为主要成分的合金膜或纯Mo膜。即，栅电极2、栅极布线3、辅助电容电极4、栅极端子5、源电极9、源极布线10、漏电极11以及源极端子12是以Mo为主要成分的合金膜或纯Mo膜。
其次，使用图4对本实施方式的液晶显示装置的TFT阵列衬底的制造方法进行说明。如上所述，除了第一以及第二金属薄膜以外与实施方式1相同，因而省略详细的说明。
最初形成栅电极2、栅极布线3、辅助电容电极4以及栅极端子5。作为优选的实施例，使用以Mo为主要成分的合金膜作为第一金属薄膜。具体地说，是在Mo中添加有5wt％的Nb的MoNb合金膜。由使用了公知的Ar气的溅射法将其形成为200nm厚的膜。此外，在溅射法中，使用在Mo添加有Nb的合金靶源。溅射条件、刻蚀方法等与实施方式1相同。由此，形成栅电极2、栅极布线3、辅助电容电极4以及栅极端子5。此外，第一金属薄膜也可以为纯Mo膜。通过该步骤，如图4(a)所示，在透明绝缘衬底1上形成第一金属薄膜的图形。
其次，由等离子体CVD等的各种CVD法依次形成栅极绝缘膜6、半导体膜7、欧姆接触膜8，通过第二次光刻工艺形成半导体膜7以及欧姆接触膜8的图形。由此，在透明绝缘衬底1上形成图4(b)所示的结构。
之后，由溅射法等形成作为源极布线材料的第二金属薄膜，实施第三次光刻工艺，进行构图。由此，形成源电极9、源极布线10、漏电极11、源极端子12以及TFT108的沟道部13。
作为优选的实施例，使用以Mo为主要成分的合金膜作为第二金属薄膜。具体地说，是在Mo中添加有5wt％的Nb的MoNb合金膜。由使用了公知的Ar气的溅射法将其形成为200nm厚的膜。此外，在溅射法中，使用在Mo中添加有Nb的合金靶源。并且，进行构图、刻蚀。通过该步骤，形成源电极9、源极布线10、漏电极11、源极端子12以及沟道部13。此外，第二金属薄膜也可以为纯Mo膜。通过以上的步骤，在透明绝缘性衬底1上形成图4(c)所示的结构。
之后，由等离子体CVD等的各种CVD法形成钝化膜14，该钝化膜14由SiNx、SiOy等或它们的混合物及叠层物的绝缘膜构成。并且，实施第四次光刻工艺，进行构图。通过该步骤，形成像素接触孔15、栅极端子部接触孔16、源极端子部接触孔17。
此处，钝化膜14的成膜温度为200℃～230℃。由此，可以防止欧姆接触膜8与源电极9的界面以及欧姆接触膜8与漏电极11的界面上的Si元素向Mo合金扩散。即，TFT108的OFF时的漏电流(截止电流)减少。并且，可以防止TFT迁移率的下降。此处，将钝化膜14的成膜温度定在200℃以上，这是为了提高欧姆接触膜8的活化率并使背沟道侧的缺陷能级稳定化。此外，定为230℃以下，这是为了防止TFT特性的迁移率的下降。通过以上步骤，可在透明绝缘性衬底1上形成图4(d)所示的结构。
之后，通过溅射、蒸镀、涂敷、CVD、印刷法、溶胶凝胶法等方法，形成ITO(Indium Tin Oxide：铟锡氧化物)、SnO2、InZnO等的透明导电性膜。通过该步骤，形成像素电极18、栅极端子焊盘19以及源极端子焊盘20。通过以上的步骤，在形成图4(e)所示的结构。
经过这些一系列的步骤，可以制造出液晶显示装置用的TFT阵列衬底。
此外，在形成像素电极18后，为了进一步使欧姆接触膜8的活化率稳定化，也可以追加退火处理。此时，将退火处理设定为230℃以下，形成像素电极18后的TFT阵列衬底的温度不超过230℃。这是因为，如上所述，若超过230℃，则在欧姆接触膜8与源电极9的界面以及欧姆接触膜8与漏电极11的界面上产生Si元素的扩散。由此，可防止电接触特性的降低。此外，因为若超过230℃则TFT特性的迁移率降低，因此不作为优选。
对于这样完成的TFT阵列衬底来说，将至少以Mo为主要成分的合金膜或纯Mo膜形成为单层膜，作为由第一金属薄膜构成的栅电极2、栅极布线3以及栅极端子5，因此，可使栅极布线电阻低电阻化。此外，可以实现栅极端子5与形成栅极端子焊盘19的ITO膜的良好的直接接触特性。这样，由于以Mo为主要成分的合金膜或纯Mo膜与ITO具有良好的直接接触特性，所以，不需要进行为了降低现有接触电阻而进行的300℃的退火处理。因此，TFT108的迁移率不降低。
并且，将至少以Mo为主要成分的合金膜或纯Mo膜形成为单层膜，作为源电极9、源极布线10、漏电极11以及源极端子12，所以，可使栅极布线电阻低电阻化。此外，可以实现漏电极11与欧姆接触膜8以及漏电极11与像素电极18的良好的直接接触特性。并且，也可以实现源电极9与欧姆接触膜8以及源极端子12与源极端子焊盘20的良好的直接接触特性。这样，至少以Mo为主要成分的合金膜或纯Mo膜与ITO具有良好的接触特性，所以，不需要进行为了降低现有接触电阻而进行的300℃的退火处理。在本实施方式中，钝化膜14的成膜温度以及退火温度都为230℃以下。即，在形成源电极9以及漏电极11后，TFT衬底温度不超过230℃。因此，TFT108的迁移率不降低。此处，钝化膜14的成膜温度以及退火温度优选为230℃以下，但也可以为280℃以下。
此外，在本实施方式中，作为第一以及第二金属薄膜，优选使用以Mo为主要成分的合金膜。对于纯Mo膜来说，形成在表面上的自然氧化膜在水中或含有水蒸气的湿润大气中溶融，所以，耐水性、耐腐蚀性不佳。此处，例如添加Nb作成MoNb合金，由此，具有大幅度提高耐水性、耐腐蚀性的效果。因此，可以使TFT阵列衬底的可靠性进一步提高。
添加在Mo中的Nb的添加量优选为2.5wt％以上、20wt％以下。若Nb的添加量小于2.5wt％，则得不到足够的耐水性。此外，若超过20wt％，则电阻率值为20μΩcm以上。即，针对现有的Cr(电阻率值：20μΩcm)、Ti(电阻率值：50μΩcm)、Ta(电阻率值：25μΩcm)的优点就消失了。因此，将Nb的添加量限定在2.5～20wt％的范围内，由此，可以将电阻率值定为10～20μΩcm，可实现作为本发明效果的低电阻布线。
因此，可制造可以充分对应于显示画面大型化、高精细化以及高速响应化的液晶显示装置的TFT阵列衬底。并且，因为不需要为提高直接接触特性而采用以往所使用的MoCr/Al合金/MoCr的三层结构，所以，可以通过简单的步骤进行制造。
表1示出与本发明的实施例和各种条件不同的比较例的TFT阵列衬底的TFT特性以及接触电阻。作为本发明的实施例，形成源电极9、源极布线10、漏电极11以及源极端子12的第二金属薄膜使用AlNi膜。此处，AlNi膜与实施方式1相同。具体地说，是在Al中添加有6wt％的Ni的AlNi合金膜。而且，在后述的比较例1、比较例2中所使用的AlNi膜也使用相同的材料。此外，形成钝化膜14的SiN的成膜温度为200℃，退火温度为230℃。作为比较例1，第二金属薄膜使用AlNi膜。此外，SiN膜的成膜温度为200℃，退火温度为300℃。作为比较例2，第二金属薄膜使用AlNi膜。此外，SiN膜的成膜温度为280℃，退火温度为230℃。作为比较例3，第二金属薄膜使用Cr膜。此外，SiN膜的成膜温度为200℃，退火温度为230℃。作为比较例4，第二金属薄膜使用Cr膜。此外，SiN膜的成膜温度为280℃，退火温度为300℃。与各条件相对应，作为TFT特性，测定导通(on)电流、截止电流以及迁移率。此外，也测定形成像素电极18的ITO膜与第二金属薄膜的接触电阻。此处，比较例4是现有技术一般的结构。
表1
第二金属薄膜 钝化膜的成膜温度 退火温度     TFT特性  ITO接触电阻30μm□[Ω]
  导通电流Ioff[pA]   截止电流Ioff[pA]   迁移率μfe[cm2/Vs]
本发明的实施例 AlNi 200℃ 230℃ 6.97 0.26 0.413 1～10
比较例1   AlNi   200℃   300℃   6.09   1.29   0.333  1～10
比较例2   AlNi   280℃   230℃   5.52   0.62   0.344  1～10
比较例3   Cr   200℃   230℃   6.97   0.26   0.413  100～2000 分散大
比较例4   Cr   280℃   300℃   5.22   0.84   0.296  50～100
由表1可以知，在现有技术的一般的结构中，导通电流较低、截止电流较高。并且，迁移率较低，TFT特性不好。此外，与ITO膜的接触电阻较高。但是，在本发明的实施例中，导通电流较高，截止电流较低。并且，迁移率最高并且良好，与现有技术相比，TFT特性提高了。此外，与ITO膜的接触电阻较低，综合性地成为最优秀的结果。特别是，TFT特性的迁移率与现有技术相比，提高为约1.4倍。此处，如比较例1所示，若将退火温度从本发明的实施例的230℃提高到300℃，则与ITO膜的接触电阻相同，但TFT特性下降。此外，如比较例2所示，若将成膜温度从本发明的实施例的200℃提高到280℃，则不像比较例1那样，但TFT特性下降。此外，如比较例3所示，第二金属薄膜使用Cr的情况下，若也将SiN膜的成膜温度定为200℃、将退火温度定为230℃，则TFT特性可以提高至与本发明的实施例相同的程度。但是，与ITO膜的接触电阻增大，分散较大并且不稳定。即，可知不能实现综合性地良好的特性。此外，第二金属薄膜使用本实施方式中所使用的纯Mo膜，并进行与本发明的实施例、比较例1、比较例2相同的测定。其结果是，可以得到与使用AlNi膜时几乎相同的结果。如上所述，如实施方式1以及2所示可知，在使用AlNi合金膜或纯Mo膜作为第二金属薄膜、并将包括钝化膜14的成膜温度与退火温度的步骤的工艺温度定为200～230℃的情况下，可以实现总体地良好特性。
在实施方式1中，第一以及第二金属薄膜使用AlNi合金，在本实施方式中，第一以及第二金属薄膜使用MoNb合金，但不限于此。例如，可以是第一金属薄膜使用AlNi合金、第二金属薄膜使用MoNb合金的组合。或者，相反地第一金属薄膜使用MoNb合金、第二金属薄膜使用AlNi合金的组合。在这些组合的情况下，也可以充分得到本发明的效果。此外，优选是MoNb合金，但也可以使用纯Mo膜代替MoNb合金。

Claims (15)

1.一种TFT阵列衬底，其特征在于，
具有：TFT，包括欧姆接触膜和与所述欧姆接触膜接触的电极；以及与所述电极电连接的光透射性的导电性膜，
所述电极由含有Ni作为添加元素的Al合金形成。
2.如权利要求1的TFT阵列衬底，其特征在于，
所述电极由含有1.0wt％以上、30wt％以下的Ni的Al合金形成。
3.一种TFT阵列衬底的制造方法，该TFT阵列设置有包括欧姆接触膜和与所述欧姆接触膜接触的电极的TFT，具有如下步骤：
形成所述TFT；
以覆盖所述TFT的方式，在280℃以下形成层间绝缘膜；
在所述层间绝缘膜上形成贯通至所述电极表面的接触孔；
形成通过所述接触孔与所述电极连接的光透射性的导电性膜。
4.如权利要求3的TFT阵列衬底的制造方法，其特征在于，
在形成所述欧姆接触膜之后，使用N2、O2、He以及H的任意一种以上的气体，对所述欧姆接触膜的表面进行等离子体处理。
5.如权利要求3或4的TFT阵列衬底的制造方法，其特征在于，
所述电极由含有Ni作为添加元素的Al合金或者含有Nb作为添加元素的Mo合金的单层膜形成。
6.如权利要求5的TFT阵列衬底的制造方法，其特征在于，
所述电极由含有1.0wt％以上、30wt％以下的Ni的Al合金形成。
7.如权利要求5的TFT阵列衬底的制造方法，其特征在于，
所述电极由含有2.5wt％以上、20wt％以下的Nb的Mo合金形成。
8.如权利要求3或4的TFT阵列衬底的制造方法，其特征在于，
使用含有氧化铟、氧化锡以及氧化锌的任意一种以上的光透射性的导电性材料作为所述导电性膜。
9.如权利要求5的TFT阵列衬底的制造方法，其特征在于，
使用含有氧化铟、氧化锡以及氧化锌的任意一种以上的光透射性的导电性材料作为所述导电性膜。
10.如权利要求6的TFT阵列衬底的制造方法，其特征在于，
使用含有氧化铟、氧化锡以及氧化锌的任意一种以上的光透射性的导电性材料作为所述导电性膜。
11.如权利要求7的TFT阵列衬底的制造方法，其特征在于，
使用含有氧化铟、氧化锡以及氧化锌的任意一种以上的光透射性的导电性材料作为所述导电性膜。
12.如权利要求3或4的TFT阵列衬底的制造方法，其特征在于，形成所述导电性膜后所进行的退火处理的温度为280℃以下。
13.如权利要求5的TFT阵列衬底的制造方法，其特征在于，形成所述导电性膜后所进行的退火处理的温度为280℃以下。
14.如权利要求6的TFT阵列衬底的制造方法，其特征在于，形成所述导电性膜后所进行的退火处理的温度为280℃以下。
15.如权利要求7的TFT阵列衬底的制造方法，其特征在于，形成所述导电性膜后所进行的退火处理的温度为280℃以下。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103309101A (zh) * 2012-03-12 2013-09-18 三菱电机株式会社 布线构造及具备它的薄膜晶体管阵列基板以及显示装置
CN103810981A (zh) * 2014-01-26 2014-05-21 京东方科技集团股份有限公司 阵列基板和显示面板
CN106876260A (zh) * 2017-03-03 2017-06-20 惠科股份有限公司 一种闸电极结构及其制造方法和显示装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5475260B2 (ja) 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
CN102077323A (zh) 2008-07-03 2011-05-25 株式会社神户制钢所 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
KR101499227B1 (ko) 2008-08-20 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2011222567A (ja) 2010-04-02 2011-11-04 Kobe Steel Ltd 配線構造、表示装置、および半導体装置
JP2014016375A (ja) * 2010-05-26 2014-01-30 Sharp Corp 表示装置およびその製造方法
JP2012027159A (ja) 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
JP5687133B2 (ja) 2010-11-05 2015-03-18 三菱電機株式会社 半導体装置及び表示装置
KR101807849B1 (ko) 2010-12-08 2017-12-12 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 이의 제조 방법
CN102655165B (zh) * 2011-03-28 2015-04-29 京东方科技集团股份有限公司 一种非晶氧化物薄膜晶体管及其制作方法、显示面板
JP2019087552A (ja) * 2017-11-01 2019-06-06 シャープ株式会社 薄膜トランジスタの製造方法、及び、薄膜トランジスタ
CN113130317A (zh) * 2021-04-09 2021-07-16 华南理工大学 一种氧化铟锡薄膜图案的制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59193062A (ja) 1983-04-15 1984-11-01 Hitachi Ltd 多結晶シリコン薄膜トランジスタ
JP2755376B2 (ja) 1994-06-03 1998-05-20 株式会社フロンテック 電気光学素子の製造方法
JPH08201850A (ja) * 1995-01-31 1996-08-09 Hitachi Ltd アクティブマトリクス基板を備えた液晶表示装置
JPH10289910A (ja) * 1997-04-15 1998-10-27 Sharp Corp 半導体装置の製造方法
JP4458563B2 (ja) * 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
US6653216B1 (en) * 1998-06-08 2003-11-25 Casio Computer Co., Ltd. Transparent electrode forming apparatus and method of fabricating active matrix substrate
JP3329273B2 (ja) 1998-06-08 2002-09-30 カシオ計算機株式会社 表示装置及びその製造方法
JP2000216249A (ja) * 1998-11-16 2000-08-04 Sony Corp 電子装置の製造方法及びその装置
JP2000199912A (ja) 1999-01-06 2000-07-18 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその製造方法
JP2000284326A (ja) 1999-03-30 2000-10-13 Hitachi Ltd 液晶表示装置とその製造方法
TWI255957B (en) 1999-03-26 2006-06-01 Hitachi Ltd Liquid crystal display device and method of manufacturing the same
JP4169896B2 (ja) 1999-06-23 2008-10-22 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタとその製造方法
KR100660811B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 액정 표시장치용 배선 형성방법
KR100332816B1 (ko) * 2000-05-18 2002-04-19 구자홍 리니어 압축기의 스프링 지지구조
JP2002296609A (ja) * 2001-03-29 2002-10-09 Nec Corp 液晶表示装置及びその製造方法
JP3940385B2 (ja) * 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
KR100669688B1 (ko) 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
JP2005062802A (ja) 2003-07-28 2005-03-10 Advanced Display Inc 薄膜トランジスタアレイ基板の製法
JP4541787B2 (ja) * 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
KR20060040861A (ko) 2004-11-05 2006-05-11 삼성전자주식회사 어레이 기판 및 이의 제조방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103309101A (zh) * 2012-03-12 2013-09-18 三菱电机株式会社 布线构造及具备它的薄膜晶体管阵列基板以及显示装置
CN103309101B (zh) * 2012-03-12 2016-08-10 三菱电机株式会社 布线构造及具备它的薄膜晶体管阵列基板以及显示装置
US9627585B2 (en) 2012-03-12 2017-04-18 Mitsubishi Electric Corporation Wiring structure, thin film transistor array substrate including the same, and display device
CN103810981A (zh) * 2014-01-26 2014-05-21 京东方科技集团股份有限公司 阵列基板和显示面板
CN103810981B (zh) * 2014-01-26 2016-01-06 京东方科技集团股份有限公司 阵列基板和显示面板
US9601084B2 (en) 2014-01-26 2017-03-21 Boe Technology Group Co., Ltd. Array substrate and display panel
CN106876260A (zh) * 2017-03-03 2017-06-20 惠科股份有限公司 一种闸电极结构及其制造方法和显示装置
CN106876260B (zh) * 2017-03-03 2020-03-27 惠科股份有限公司 一种闸电极结构及其制造方法和显示装置

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