KR101364361B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 표시 장치는, 박막 트랜지스터를 포함한다. 박막 트랜지스터는, 게이트 전극과, 게이트 전극을 덮고 절연 물질을 포함하는 게이트 절연층과, 상기 게이트 절연층의 상면에 접하는 산화물 반도체막과, 상기 산화물 반도체막의 상면에 있고, 서로 이격하는 제1 영역과 제2 영역에 각각 접하는 소스 전극 및 드레인 전극과, 상기 제1 영역과 상기 제2 영역 사이의 제3 영역에 접하고, 상기 절연 물질을 포함하는 채널 보호막을 포함한다. 평면적으로 보아 상기 게이트 전극에 중첩되는 상기 산화물 반도체막의 상면의 영역은 제3 영역에 포함되고 또한 작고, 상기 산화물 반도체막 중 상기 게이트 전극에 중첩되는 부분의 일부를 제외한 부분은, 상기 게이트 전극에 중첩되는 부분의 상기 일부보다 저항이 낮다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND MANUFACTURING PROCESS OF DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 매트릭스 형상으로 배치된 화소 회로를 포함하는 표시 장치에, 산화물 반도체를 사용한 박막 트랜지스터를 이용하는 방법의 개발이 활발히 이루어지고 있다. 그 표시 장치의 특성을 향상시키기 위해서이다. 일본 특허 공개 제 2009-272427호 공보에는, 산화물 반도체를 사용한 채널 에치 스톱 구조의 박막 트랜지스터가 개시되어 있다.
산화물 반도체는 접촉하는 물질에 따라 특성이 변화되기 쉽기 때문에, 설계대로 기능하지 않게 되는 경우가 있다. 예를 들어, 산화물 반도체는 수소에 의해 환원되어, 임계값 전압이 변화한다. 그로 인해, 수소를 다량으로 포함하는 재료를 산화물 반도체와 접하는 부분에 사용하기는 어렵다. 산화물 반도체를 사용한 박막 트랜지스터의 성능을 안정시키기 위해서는, 산화물 반도체와 접하는 복수의 절연체에, 가장 상성이 좋은 절연 물질을 이용한 것이 좋다. 발명자들은 상기 이유에서 게이트 전극과 그 상방에 있는 산화물 반도체막과의 사이의 게이트 절연막, 및 산화물 반도체막 위에 있는 채널 에치 스토퍼를 동일한 절연 물질로 형성하였는데, 그렇게 하면 박막 트랜지스터의 내압이 저하되거나, 게이트 전극을 개재한 전류의 누설이 발생한다는 것을 알 수 있었다. 이것은, 채널 에치 스토퍼를 에칭할 때에 산화물 반도체에 존재하는 관통 구멍을 개재하여 게이트 절연막도 에칭되어 핀 홀이 생기기 때문이다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적은, 박막 트랜지스터를 구성하는 산화물 반도체의 특성 변화를 방지하면서, 내압 특성도 향상시킨 박막 트랜지스터를 사용한 표시 장치 및 그의 표시 장치의 제조 방법을 제공하는 것에 있다.
본 출원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 이하와 같다.
(1) 절연 기판과, 상기 절연 기판 위에 형성된 박막 트랜지스터를 갖는 표시 장치로서, 상기 박막 트랜지스터는, 게이트 전극이 형성된 도전층과, 상기 도전층 위에 설치되고, 절연 물질을 포함하는 게이트 절연층과, 상기 게이트 절연층의 상면에 접함과 함께 상기 게이트 전극의 상방에 형성된 산화물 반도체막과, 상기 산화물 반도체막의 상면에 있는 제1 영역에 접하는 소스 전극과, 상기 산화물 반도체막의 상면에 있고 상기 제1 영역과 이격하는 제2 영역에 접하는 드레인 전극과, 상기 산화물 반도체 상면의 상기 제1 영역과 상기 제2 영역 사이의 제3 영역에 접하고, 상기 절연 물질을 포함하는 채널 보호막을 포함하고, 평면적으로 보아 상기 게이트 전극에 중첩되는 상기 산화물 반도체막의 부분은, 상기 채널 보호막에 중첩되는 상기 산화물 반도체막 부분의 일부이며, 상기 산화물 반도체막 중 상기 게이트 전극에 중첩되는 부분의 일부를 제외하는 부분은, 상기 게이트 전극에 중첩되는 부분의 상기 일부보다 저항이 낮은 것을 특징으로 하는 표시 장치.
(2) (1)에 있어서, 상기 절연 물질은 실리콘 산화물인 것을 특징으로 하는 표시 장치.
(3) (1) 또는 (2)에 있어서, 상기 산화물 반도체막은, 평면적으로 보아 상기 게이트 전극에 중첩되는 부분과 상기 제1 영역에 중첩되는 부분과의 사이에 상기 제3 영역에 중첩되는 부분을 가지며, 상기 산화물 반도체막은, 평면적으로 보아 상기 게이트 전극에 중첩되는 부분과 상기 제2 영역에 중첩되는 부분과의 사이에 상기 제3 영역에 중첩되는 부분을 갖는 것을 특징으로 하는 표시 장치.
(4) (1) 내지 (3) 중 어느 하나에 있어서, 상기 제3 영역은, 상기 제1 영역과 상기 제2 영역에 접하는 것을 특징으로 하는 표시 장치.
(5) (1) 내지 (4) 중 어느 하나에 있어서, 상기 반도체막 중 상기 게이트 전극에 중첩되는 부분의 일부를 제외한 부분은, 상기 게이트 전극에 중첩되는 부분의 상기 일부보다 산소 함유량이 낮은 것을 특징으로 하는 표시 장치.
(6) 절연 기판 상에 게이트 전극이 형성된 도전층을 형성하는 공정과, 상기 도전층 위에 절연 물질을 포함하는 게이트 절연층을 형성하는 공정과, 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 공정과, 상기 산화물 반도체층 중 상기 게이트 전극과 평면적으로 중첩되는 부분의 일부를 제외한 부분의 산소를 제외하는 탈산소 공정과, 상기 게이트 전극의 상방에 있는 상기 산화물 반도체막을 남기도록 상기 산화물 반도체층을 에칭하는 공정과, 상기 절연 물질을 포함하는 채널 보호층을 형성하는 공정과, 평면적으로 보아 상기 산화물 반도체막의 상면 중 상기 게이트 전극에 중첩되는 영역을 포함하고 또한 당해 영역보다 큰 영역에 접하는 채널 보호막을 남기도록 상기 채널 보호층을 에칭하는 공정과, 상기 산화물 반도체막의 상면 중 상기 채널 보호막에 접하는 영역과 다른 제1 영역에 접하는 소스 전극 및 상기 채널 보호막에 접하는 영역 및 상기 제1 영역과 다른 제2 영역에 접하는 드레인 전극을 형성하는 전극 형성 공정을 포함하고, 상기 전극 형성 공정은, 상기 제1 영역과 상기 제2 영역 사이에 상기 채널 보호막에 접하는 영역이 존재하도록 상기 소스 전극 및 상기 드레인 전극을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
본 발명에 따르면, 박막 트랜지스터를 구성하는 산화물 반도체의 변질을 방지하면서, 내압 특성도 향상시킨 박막 트랜지스터를 사용한 표시 장치를 제공할 수 있다.
도 1은, 본 발명의 실시 형태에 따른 표시 장치의 등가 회로를 나타내는 회로도이다.
도 2는, 하나의 화소 회로의 구성의 일례를 도시하는 평면도이다.
도 3은, 화소 회로에 포함되는 박막 트랜지스터의 단면도이다.
도 4a 내지 4f는, 도 3에 도시하는 박막 트랜지스터의 제조 공정을 나타내는 단면도이다.
도 5는, 박막 트랜지스터의 비교예를 나타내는 단면도이다.
도 6은, 본 실시 형태에 따른 박막 트랜지스터에 발생하는 핀 홀을 나타내는 단면도이다.
도 7은, 본 발명의 실시 형태에 따른 다른 표시 장치의 등가 회로를 나타내는 회로도이다.
도 8은, 도 7에 도시하는 화소 회로의 구성을 나타내는 평면도이다.
이하에서는, 본 발명의 실시 형태에 대해서 도면에 기초하여 설명한다. 출현하는 구성 요소 중 동일 기능을 갖는 것에는 동일한 부호를 부여하고, 그 설명을 생략한다. 또한, 이하에서 설명하는 실시 형태는, IPS(In-Plane-Switching) 방식의 액정 표시 장치에 본 발명을 적용한 경우의 예이다.
본 실시 형태에 따른 표시 장치는 액정 표시 장치이며, 어레이 기판과, 당해 어레이 기판과 대향하고, 컬러 필터가 설치된 필터 기판과, 양쪽 기판 사이에 끼워진 영역에 봉입된 액정 재료와, 어레이 기판에 설치된 드라이버 IC를 포함하여 구성된다. 어레이 기판 및 필터 기판은, 모두 유리 기판 등의 절연 기판에 가공이 된 것이다.
도 1은, 본 발명의 실시 형태에 따른 표시 장치의 등가 회로를 도시하는 회로도이다. 도 1에 도시하는 등가 회로는, 상술한 어레이 기판에 있어서의 표시 영역의 일부에 상당한다. 어레이 기판에서는, 다수의 게이트 신호선(GL)이 가로 방향으로 배열되어 연장되어 있고, 또한 다수의 영상 신호선(DL)이 세로 방향으로 배열되어 연장되어 있다. 그리고, 이들 게이트 신호선(GL) 및 영상 신호선(DL)에 의해 표시 영역이 매트릭스 형상의 구획으로 분할되어 있고, 그 각 구획이 하나의 화소 회로에 상당한다. 또한, 각 게이트 신호선(GL)에 대응하여 코먼 신호선(CL)이 가로 방향으로 연장되어 있다.
게이트 신호선(GL) 및 영상 신호선(DL)에 의해 구획되는 화소 회로의 코너에는, 산화물 반도체를 사용한 박막 트랜지스터(TFT)가 형성되어 있고, 그 게이트 전극(GT)은 게이트 신호선(GL)에 접속되고, 드레인 전극(DT)은 영상 신호선(DL)에 접속되어 있다. 또한, 각 화소 회로에는 화소 전극(PX) 및 코먼 전극(CT)이 쌍으로 형성되어 있고, 화소 전극(PX)는 박막 트랜지스터(TFT)의 소스 전극(ST)에 접속되고, 코먼 전극(CT)은 코먼 신호선(CL)에 접속되어 있다.
도 2는, 하나의 화소 회로의 구성의 일례를 도시하는 평면도이다. 도 2에 도시한 바와 같이, 게이트 신호선(GL)과 영상 신호선(DL)이 교차하는 부분에 대응하여 박막 트랜지스터(TFT)가 존재한다. 박막 트랜지스터(TFT)는 산화물 반도체막(SC)과, 채널 보호막(CS)(채널 에치 스토퍼라고도 함)과, 게이트 전극(GT)과, 소스 전극(ST)와, 드레인 전극(DT)을 갖는다. 이 박막 트랜지스터(TFT)는, 채널 에치 스톱 구조를 갖는다.
상술한 화소 회로에서는, 각 화소의 코먼 전극(CT)에 코먼 신호선(CL)을 개재하여 코먼 전압을 인가하고, 게이트 신호선(GL)에 게이트 전압을 인가함으로써, 화소 회로의 행이 선택된다. 또한, 그 선택의 타이밍에 있어서, 각 영상 신호선(DL)에 영상 신호를 공급함으로써, 각 화소 회로에 포함되는 화소 전극(PX)에 영상 신호의 전압이 인가된다. 이에 따라, 화소 전극(PX)과 코먼 전극(CT) 사이에 영상 신호의 전압에 따른 강도의 횡전계가 발생하고, 이 횡전계의 강도에 따라 액정 분자의 배향이 정해진다.
박막 트랜지스터(TFT)의 상세에 대해서 설명한다. 산화물 반도체막(SC)은, 산화물 반도체로 이루어진다. 산화물 반도체란 In, Ga, Zn, Sn 중 적어도 1종의 원소를 포함하는 아몰퍼스 혹은 결정성 산화물 반도체이다. 산화물 반도체의 예로서는, In-Ga-Zn 산화물, In-Ga 산화물, In-Zn 산화물, In-Sn 산화물, Zn-Ga 산화물, Zn 산화물 등이 있다. 산화물 반도체막(SC)의 두께는 5nm 내지 200nm이 바람직하지만 그 범위를 벗어나도 좋다. 드레인 전극(DT)은 영상 신호선(DL)으로부터 도 2의 우방향으로 신장되어 있고, 하면이 산화물 반도체막(SC)에 접하는 부분과, 그 부분보다 우측에 있고 채널 보호막(CS) 위를 연장하는 부분을 포함한다. 채널 보호막(CS) 위를 연장하는 부분의 선단은, 산화물 반도체막(SC), 채널 보호막(CS) 및 게이트 전극(GT)과 평면적으로 중첩되어 있다. 또한 소스 전극(ST)은, 드레인 전극(DT)의 선단과 이격된 위치이며, 산화물 반도체막(SC), 채널 보호막(CS) 및 게이트 전극(GT)과 평면적으로 중첩되는 위치로부터 우방향으로 연장되고, 도중에 상측 방향으로 굴곡하여 화소 전극(PX)에 접속되어 있다. 소스 전극(ST)은 채널 보호막(CS) 위를 연장하는 부분과, 그 우측에 있고 하면이 산화물 반도체막(SC)에 접하는 부분을 포함한다. 소스 전극(ST)의 그 선단은, 채널 보호막(CS) 위를 연장하는 부분에 포함된다.
산화물 반도체막(SC)의 평면적 형상은 직사각형이며, 좌우 방향에서 보아 중앙부의 상면은 채널 보호막(CS)에 의해 덮여 있다. 또한 게이트 전극(GT)은, 산화물 반도체막(SC)이 채널 보호막(CS)에 평면적으로 중첩되는 부분 중, 좌측 단부 및 우측 단부로부터 소정의 간격을 둔 부분에 평면적으로 중첩되도록 도면 중에 상하 방향으로 연장되고, 게이트 전극(GT)의 하단부는 게이트 신호선(GL)에 접속되어 있다.
도 3은, 화소 회로에 포함되는 박막 트랜지스터(TFT)의 단면도이다. 본 도면은, 도 2의 Ⅲ-Ⅲ 절단선에서의 단면을 나타내고 있다. 유리 기판(SUB) 위에는, 유리 기판(SUB)에 접하는 게이트 전극(GT)을 포함하는 도전층이 형성된다. 그 도전층 위에는 게이트 절연층(GI)이 형성된다. 게이트 절연층(GI)은 절연 물질로서 실리콘 산화막을 포함하고 있다. 산화물 반도체막(SC)은 게이트 절연층(GI)의 상면에 접하고, 또한 게이트 전극(GT)의 상방에 설치되어 있다. 채널 보호막(CS)은, 산화물 반도체막(SC)의 상면 중 게이트 전극(GT)에 중첩되는 영역을 포함하며 또한 그 영역보다 넓은 영역에 접하고 있다. 채널 보호막(CS)은 절연 물질로서, 게이트 절연층(GI)과 동일한 실리콘 산화막을 포함하고 있다. 산화물 반도체막(SC)의 상면 중 채널 보호막(CS)과 접하는 영역의 우측에 있는 소스 전극 접촉 영역(R1)은 소스 전극(ST)의 하면의 일부에 접하고 있다. 산화물 반도체막(SC)의 상면 중 채널 보호막(CS)과 접하는 영역의 좌측에 있는 드레인 전극 접촉 영역(R2)은 드레인 전극(DT)의 하면의 일부와 접하고 있다. 패시베이션막(PL)은 소스 전극(ST), 드레인 전극(DT) 및 채널 보호막(CS) 위에 있고, 박막 트랜지스터(TFT)를 덮고 있다. 본 실시 형태에 있어서는 게이트 절연층(GI)과 채널 보호막(CS)은 동일한 절연 물질이면 좋고, 반드시 실리콘 산화물이 아니어도 된다. 예를 들어, 게이트 절연층(GI)과 채널 보호막(CS)은, 실리콘 질화막, 또는 실리콘 산화막과 실리콘 질화막의 적층막, 기타 금속 산화막이어도 좋다.
여기서, 산화물 반도체막(SC)은, 평면적으로 보아, 게이트 전극(GT)과 중첩되는 부분 중 일부로 이루어지는 채널부(PC)와, 채널부(PC)와 소스 전극(ST)을 연락하는 저저항부(PL1)와, 채널부(PC)와 드레인 전극(DT)을 연락하는 저저항부(PL2)를 포함한다. 산화물 반도체막(SC)의 상면은, 채널 상부 영역(RC), 게이트상 연락 영역(RL1, RL2), 게이트외 연락 영역(RM1, 2), 소스 전극 접촉 영역(R1) 및 드레인 전극 접촉 영역(R2)을 포함하고 있다. 채널 상부 영역(RC)은, 채널부(PC)의 상면이기도 하다. 게이트상 연락 영역(RL1)과 게이트외 연락 영역(RM1)과 소스 전극 접촉 영역(R1)은 저저항부(PL1)의 상면이며, 게이트상 연락 영역(RL2)과 게이트외 연락 영역(RM2)과 드레인 전극 접촉 영역(R2)은 저저항부(PL2)이기도 하다. 또한, 채널부(PC)는, 산화물 반도체막(SC) 중, 채널 상부 영역(RC)과 평면적으로 중첩되는 부분이다. 저저항부(PL1)는, 산화물 반도체막(SC) 중, 게이트상 연락 영역(RL1), 게이트외 연락 영역(RM1) 및 소스 전극 접촉 영역(R1)과 평면적으로 중첩되는 부분이다. 저저항부(PL2)는, 산화물 반도체막(SC) 중, 게이트상 연락 영역(RL2), 게이트외 연락 영역(RM2) 및 드레인 전극 접촉 영역(R2)과 평면적으로 중첩되는 부분이다.
게이트상 연락 영역(RL1)은 게이트 전극(GT)과 평면적으로 중첩되는 영역이며, 그 좌측 단부는 채널부(PC)의 상면에 있는 채널 상부 영역(RC)과 접하고 있다. 게이트외 연락 영역(RM1)의 좌측 단부는 게이트상 연락 영역(RL1)과 접하고 있고, 우측 단부는 소스 전극 접촉 영역(R1)과 접하고 있다. 게이트상 연락 영역(RL2)은 게이트 전극(GT)과 평면적으로 중첩되는 영역이며, 그 우측 단부는 채널 상부 영역(RC)과 접하고 있다. 게이트외 연락 영역(RM2)의 우측 단부에는 게이트상 연락 영역(RL2)이 접하고, 좌측 단부에는 드레인 전극 접촉 영역(R2)이 접한다. 채널 상부 영역(RC), 게이트상 연락 영역(RL1, RL2) 및 게이트외 연락 영역(RM1, RM2)은 채널 보호막(CS)에 접하고 있다.
여기서, 게이트 전극(GT)과 평면적으로 중첩되지 않으며, 또한 채널 보호막(CS)과 접하는 영역인 게이트외 연락 영역(RM1, RM2)과 중첩되는 산화물 반도체막(SC)의 부분은 저저항부(PL1, PL2)의 일부로 되어 있다. 가령 산화물 반도체막(SC)의 모두가 채널부(PC)와 동일한 저항값의 반도체라고 하면, 본 트랜지스터의 저항이 커져, 전류가 흐르기 어려워져 버린다. 왜냐하면, 산화물 반도체막(SC) 중 게이트외 연락 영역(RM1, RM2), 소스 전극 접촉 영역(R1), 드레인 전극 접촉 영역(R2)과 평면적으로 중첩되는 부분의 저항값은 게이트 전극(GT)에 인가되는 전위에서는 그다지 변화하지 않기 때문이다. 따라서, 본 실시 형태에 따른 박막 트랜지스터(TFT)에서는 산소 함유량이 낮은 저저항부(PL1, PL2)를 설치함으로써, 실용을 견디어내는 저항의 범위로 억제하고 있다. 또한, 소스 전극(ST) 및 드레인 전극(DT)과 산화물 반도체막(SC)과의 접촉 부분에서 전계 집중을 억제할 수 있고, 오프 전류를 저감시켜 신뢰성을 향상시킬 수도 있다. 또한 게이트외 연락 영역(RM1, RM2)에 의해 박막 트랜지스터(TFT)의 내압을 향상하고 있는데, 그 메커니즘에 대해서는 후술한다.
이하에서는 상술한 박막 트랜지스터(TFT)를 제조하는 공정에 대해서 설명한다. 도 4a 내지 도 4f는, 도 3에 도시하는 박막 트랜지스터(TFT)의 제조 공정을 도시하는 단면도이다. 처음 공정에서는, 유리 기판(SUB) 위로 두께 350nm의 Al층과 두께 100nm의 Mo층을 차례로 스퍼터하여, 포토리소그래피와 습식 에칭에 의해 게이트 전극(GT)을 형성한다(도 4a 참조). 게이트 전극(GT)에는, Al, Mo, W, Cu, Cu-Al 합금, Al-Si 합금, Mo-W 합금 등의 저저항 금속의 단층, 혹은 이들의 적층 구조를 사용하여도 좋다. 다음 공정에서는, 게이트 전극(GT)이 형성된 유리 기판(SUB) 위에 게이트 절연층(GI)을 구성하는 실리콘 산화막을 성막한다(도 4b 참조). 실리콘 산화막은 플라즈마 CVD 장치를 사용하여 성막하고, 그 성막 조건은 기판 온도가 400℃, 모노실란 유량이 20sccm, N2O 유량이 300sccm으로 되어 있다.
다음 공정에서는, 산화물 반도체를 스퍼터링하여, 산화물 반도체층(SL)을 형성한다(도 4c 참조). 산화물 반도체의 스퍼터링의 방법으로서 DC 스퍼터를 사용하고, 타깃재는 In:Ga:Zn:O=1:1:1:4의 비율이 되는 재료이며, 기판 온도가 25℃, Ar 유량이 30sccm, 산소 유량이 15sccm이 되는 조건에서 성막하고 있다. 산화물 반도체층(SL)은, 증착법, 도포법, 열 CVD법에 의해 형성하여도 좋다.
다음 공정에서는 산화물 반도체층(SL) 위에 레지스트(RG)를 도포한 후에 패터닝하고, 레지스트(RG)가 채널부(PC)의 상면에 상당하는 부분을 덮도록 한다. 패터닝된 레지스트(RG)는 게이트상 연락 영역(RL1이나 RL2)에 상당하는 영역을 덮지 않는다. 그리고, 수소 플라즈마를 대고, 레지스트(RG)로 덮여 있지 않은 부분의 산화물 반도체층(SL)의 산소를 빼는 탈산소 공정을 행한다(도 4d 참조). 수소 플라즈마의 온도는 320℃로 되어 있지만, 그 온도는 100℃ 내지 450℃의 범위 내이면 좋다. 산화물 반도체층(SL) 중 레지스트(RG)로 덮여 있지 않은 부분의 산소 농도는, 채널부(PC)의 산소 농도의 1/2 이하, 바람직하게는 1/5 이하가 되도록 조건을 조정하면 좋다. 이때, N2나 Ar 등을 사용한 플라즈마 처리에 의해, 산화물 반도체층(SL)에 데미지를 주어, 그의 산화물 반도체층(SL)의 산소를 빼도 좋다. 탈산소 공정 후, 레지스트(RG)를 제거한다. 또한, 산화물 반도체층(SL) 중의 수소를 빼기 위해서, 탈산소 공정 후에 어닐 처리를 하여도 좋다. 어닐 처리를 행하는 경우에는, 온도를 100℃ 내지 450℃의 범위 내로 하고, 분위기는, 수분, 질소, 대기, 수소, Ar 등의 희가스인 것이 바람직하다. 그러나 그러한 조건을 반드시 만족하지 않아도 된다.
다음 공정에서는 채널 보호막(CS)을 형성하기 위한 채널 보호층을 실리콘 산화막으로 성막한다. 이 공정은 플라즈마 CVD 장치를 사용하고, 기판 온도가 150℃, 모노실란 유량이 5sccm, N2O 유량이 500sccm이 되는 조건에서 성막하고 있다. 이 공정에서는 또한 채널 보호층에 대하여 포토리소그래피와 건식 에칭을 행하여, 채널 보호막(CS)를 형성한다. 이 공정에서는, 채널 보호막(CS)이 평면적으로 보아 산화물 반도체막(SC) 중 게이트 전극(GT)과 중첩되는 부분과, 그 외측에 있는 부분과의 상면과 접하도록 채널 보호막(CS)을 형성한다. 또한 포토리소그래피와 습식 에칭에 의해 산화물 반도체막(SC)을 형성한다(도 4e 참조).
다음 공정에서는 소스 전극(ST) 및 드레인 전극(DT)을 형성하기 위하여, 두께 100nm의 Ti의 층, 두께 450nm의 AlSi의 층, 두께 100nm의 Ti의 층을 차례로 성막하고, 그것들의 막에 포토리소그래피 및 건식 에칭의 처리를 행하여 소스 전극(ST) 및 드레인 전극(DT)을 형성한다(도 4f 참조). 상술한 층을 성막하는 대신, Al, Mo, W, Cu, Cu-Al 합금, Al-Si 합금, Mo-W 합금 등의 저저항 금속의 단층, 혹은 이들의 적층 구조를 성막하여도 좋다.
다음 공정에서는 외부로부터의 수분이나 불순물 등의 침입을 방지하는 패시베이션막(PL)을 구성하는 실리콘 산화막을 PECVD법을 사용하여 성막한다. 성막에는 플라즈마 CVD 장치를 사용하고, 기판 온도가 150℃, 모노실란 유량이 20sccm, N2O 유량이 300sccm이 되는 조건에서 성막한다. 또한 투명 도전막을 사용하여 화소 전극(PX)나 코먼 전극(CT)을 형성함으로써, 도 3에 도시하는 박막 트랜지스터(TFT)를 포함하는 표시 장치가 완성된다.
여기서, 채널 보호막(CS)을 형성하는 공정에서 발생하는 핀 홀(PH)에 대해서 설명한다. 도 5는, 박막 트랜지스터(TFT)의 비교예를 도시하는 단면도이다. 도 5에 도시하는 비교예에서는, 채널 보호막(CS)은 게이트 전극(GT)의 일부만 평면적으로 중첩되어 있다. 산화물 반도체막(SC)에는 관통 구멍이 존재하기 때문에, 채널 보호막(CS)의 에칭 시에 게이트 절연층(GI) 중 게이트 전극(GT) 위의 부분에 핀 홀(PH)가 발생하는 이 핀 홀(PH)에 의해 게이트 전극(GT)과 산화물 반도체막(SC) 사이의 내압 능력이 떨어진다.
한편, 도 3에 도시하는 박막 트랜지스터(TFT)에서는, 핀 홀(PH)은 게이트 전극(GT)의 옆에는 발생하지 않는다. 도 6은, 본 실시 형태에 따른 박막 트랜지스터(TFT)에 발생하는 핀 홀(PH)를 도시하는 단면도이다. 평면적으로 보아, 채널 보호막(CS)이 없음으로써 에칭에 의해 핀 홀(PH)이 발생할 수 있는 영역과, 게이트 전극(GT)과의 사이에는 마진(OM)이 있기 때문에, 핀 홀(PH)이 발생하여도 게이트 전극(GT)의 영향을 받지 않는다. 이 메커니즘에 의해, 박막 트랜지스터(TFT)의 내압의 저하를 방지할 수 있다. 또한, 마진(OM)의 폭은, 필요한 내압 성능을 유지할 수 있도록 실험적으로 설정하면 좋다.
또한, 본 발명의 실시 형태에 따른 액정 표시 장치에 있어서, 상기에서는 액정의 구동 방식을 IPS 방식으로 하여 설명하고 있지만, 본 발명은, 예를 들어 VA(Vertically Aligned) 방식이나 TN(Twisted Nematic) 방식 등의 다른 구동 방식이어도 좋다. 도 7은, 본 발명의 실시 형태에 따른 다른 표시 장치의 등가 회로를 도시하는 회로도이다. 도 7에 나타내는 등가 회로는, VA 방식 및 TN 방식의 표시 장치를 구성하는 어레이 기판의 등가 회로이다. 도 7에 도시하는 화소 회로의 구성을 도시하는 평면도이다. IPS 방식에서는 어레이 기판에 코먼 전극(CT) 및 코먼 신호선(CL)을 설치하고 있지만, VA 방식 및 TN 방식의 경우에는, 어레이 기판에 대향하는 도시하지 않은 대향 기판(혹은 컬러 필터 기판)에, 코먼 전극(CT)에 상당하는 전극을 형성하고 있다. 이러한 방식에 본 발명을 적용하여도, 박막 트랜지스터(TFT)의 채널 보호막(CS)과 게이트 전극(GT)의 관계는 바뀌지 않고, 동일한 효과를 얻을 수 있다.
또한, 본 발명의 실시 형태를 상기에서는 액정 표시 장치로서 설명하고 있지만, 이것으로 한정되지 않고, 동일한 절연층이나 도전층의 적층 구조를 가지고 있으면, 예를 들어 유기 EL(Electro Luminescence) 소자 등의 다른 표시 장치에도 적용할 수 있는 것은 말할 필요도 없다.
본 발명의 특정 실시예로서 고려된 것들이 설명되었으나, 거기에 다양한 변경들이 이루어질 수 있음이 이해될 것이며, 첨부하는 특허청구범위는 본 발명의 진정한 사상 및 범주 내에 들어오는 그러한 모든 변경들을 포함하도록 의도된다.
CL: 코먼 신호선
CT: 코먼 전극
DL: 영상 신호선
GL: 게이트 신호선
PX: 화소 전극
TFT: 박막 트랜지스터
CS: 채널 보호막
DT: 드레인 전극
GI: 게이트 절연층
GT: 게이트 전극
PL: 패시베이션막
PC: 채널부
PL1, PL2: 저저항부
RG: 레지스트
SC: 산화물 반도체막
SL: 산화물 반도체층
ST: 소스 전극
SUB: 유리 기판
R1: 소스 전극 접촉 영역
R2: 드레인 전극 접촉 영역
RC: 채널 상부 영역
RL1, RL2: 게이트상 연락 영역
RM1, RM2: 게이트외 연락 영역
OM: 마진
PH: 핀 홀

Claims (6)

  1. 절연 기판과, 상기 절연 기판 위에 형성된 박막 트랜지스터를 갖는 표시 장치로서,
    상기 박막 트랜지스터는,
    게이트 전극이 형성된 도전층과,
    상기 도전층 위에 형성되고, 절연 물질을 포함하는 게이트 절연층과,
    상기 게이트 절연층의 상면에 접함과 함께 상기 게이트 전극의 상방에 형성된 산화물 반도체막과,
    상기 산화물 반도체막의 상면에 있는 제1 영역에 접하는 소스 전극과,
    상기 산화물 반도체막의 상면에 있고 상기 제1 영역과 이격하는 제2 영역에 접하는 드레인 전극과,
    상기 산화물 반도체막의 상면의 상기 제1 영역과 상기 제2 영역 사이의 제3 영역에 접하고, 상기 절연 물질을 포함하는 채널 보호막
    을 포함하고,
    평면적으로 보아 상기 게이트 전극에 중첩되는 상기 산화물 반도체막 부분은, 상기 채널 보호막에 중첩되는 상기 산화물 반도체막의 부분의 일부이며,
    상기 산화물 반도체막 중 상기 게이트 전극에 중첩되는 부분의 일부를 제외한 부분은, 상기 게이트 전극에 중첩되는 부분의 상기 일부보다 저항이 낮은 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 절연 물질은 실리콘 산화물인 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 산화물 반도체막은, 평면적으로 보아 상기 게이트 전극에 중첩되는 부분과 상기 제1 영역에 중첩되는 부분과의 사이에 상기 제3 영역에 중첩되는 부분을 갖고,
    상기 산화물 반도체막은, 평면적으로 보아 상기 게이트 전극에 중첩되는 부분과 상기 제2 영역에 중첩되는 부분과의 사이에 상기 제3 영역에 중첩되는 부분을 갖는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제3 영역은, 상기 제1 영역과 상기 제2 영역에 접하는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 산화물 반도체막 중 상기 게이트 전극에 중첩되는 부분의 일부를 제외한 부분은, 상기 게이트 전극에 중첩되는 부분의 상기 일부보다 산소 함유량이 낮은 것을 특징으로 하는 표시 장치.
  6. 절연 기판 상에 게이트 전극이 형성된 도전층을 형성하는 공정과,
    상기 도전층 위에 절연 물질을 포함하는 게이트 절연층을 형성하는 공정과,
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 공정과,
    상기 산화물 반도체층 중 상기 게이트 전극과 평면적으로 중첩되는 부분의 일부를 제외한 부분의 산소를 제외하는 탈산소 공정과,
    상기 게이트 전극의 상방에 있는 산화물 반도체막을 남기도록 상기 산화물 반도체층을 에칭하는 공정과,
    상기 절연 물질을 포함하는 채널 보호층을 형성하는 공정과,
    평면적으로 보아 상기 산화물 반도체막의 상면 중 상기 게이트 전극에 중첩되는 영역을 포함하고 또한 그 영역보다 큰 영역에 접하는 채널 보호막을 남기도록 상기 채널 보호층을 에칭하는 공정과,
    상기 산화물 반도체막의 상면 중 상기 채널 보호막에 접하는 영역과 다른 제1 영역에 접하는 소스 전극 및 상기 채널 보호막에 접하는 영역 및 상기 제1 영역과 다른 제2 영역에 접하는 드레인 전극을 형성하는 전극 형성 공정을 포함하고,
    상기 전극 형성 공정은, 상기 제1 영역과 상기 제2 영역 사이에 상기 채널 보호막에 접하는 영역이 존재하도록 상기 소스 전극 및 상기 드레인 전극을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
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