JPH0945920A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高動作などの優れた電気特性を有する半導体
集積回路装置およびそれを容易に製造できる製造技術を
提供する。 【構成】 ゲート電極５と離間した位置に絶縁膜１１を
介して配置されているソース電極９およびドレイン電極
１０を有し、ゲート電極５とソース電極９およびドレイ
ン電極１０の離間距離は、ゲート電極５の下端から上端
に移行するに従って大きくして、この領域のゲート電極
５とソース電極９およびドレイン電極１０との容量を低
減しているものとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、高速動作ができるＭＯ
Ｓ（Metal Oxide Semiconductor)型半導体集積回路装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】ＭＯＳ型半導体集積回路装置は、ＭＯＳ
ＦＥＴを主要素子としているものであるため、高集積化
がしやすく、しかも消費電力の小さい半導体集積回路装
置を得ることができるものである。

【０００３】本発明者が検討したＭＯＳ型半導体集積回
路装置において、短チャネル効果を改善するために、Ｓ
ＯＩ（Silicon on Insulator）構造の半導体領域を薄膜
化することが考えられる。

【０００４】すなわち、ＳＯＩ構造の半導体領域を薄膜
化することにより、短チャネル効果が向上し、高速動作
ができる可能性が出てくる。

【０００５】なお、ＳＯＩ構造の半導体集積回路装置に
ついて記載されている文献としては、例えば特開平６−
１１２２２２号公報に記載されているものがある。

【０００６】

【発明が解決しようとする課題】ところが、ＳＯＩ構造
の半導体集積回路装置において、次に記載するような種
々の問題点があることを本発明者は見い出した。

【０００７】すなわち、ＳＯＩ構造の半導体集積回路装
置において、短チャネル効果を改善するために、ＳＯＩ
構造の半導体領域を薄膜化することにより、ソースおよ
びドレインとしての半導体領域も薄膜化されるので、抵
抗の増大が発生するという問題点がある。

【０００８】また、抵抗の増大化により、ドレイン電流
が減少してしまい、それに起因してＭＯＳＦＥＴの駆動
能力が低下してしまうという問題点がある。

【０００９】さらに、短チャネル効果を向上することに
より、高集積化が進みチャネル長は短くなるけれども、
ソース電極およびドレイン電極とゲート電極の間の距離
が狭くなるので、その領域の容量が増加してしまい、半
導体集積回路装置の動作速度が低下してしまうという問
題点がある。

【００１０】本発明の目的は、高動作などの優れた電気
特性を有する半導体集積回路装置を提供することにあ
る。

【００１１】本発明の他の目的は、高動作などの優れた
電気特性を有する半導体集積回路装置を容易に製造でき
る半導体集積回路装置の製造技術を提供することにあ
る。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。

【００１４】本発明の半導体集積回路装置は、ゲート電
極と離間した位置に絶縁膜を介して配置されているソー
ス電極およびドレイン電極を有し、ゲート電極とソース
電極およびドレイン電極の離間距離は、ゲート電極の下
端から上端に移行するに従って大きくなっているものと
する。

【００１５】

【作用】前記した本発明の半導体集積回路装置によれ
ば、ゲート電極とソース電極およびドレイン電極の離間
距離がゲート電極の下端から上端に移行するに従って大
きくなっていることにより、この領域に設けられている
絶縁膜の幅が大きくなるので、ゲート電極とソース電極
およびドレイン電極の間の容量を低減できる。

【００１６】その結果、ゲート電極とソース電極および
ドレイン電極の間の容量を低減できることにより、半導
体集積回路装置の動作速度を向上させることができる。

【００１７】また、短チャネル効果を高め高速動作がで
きる半導体集積回路装置として例えば、ＳＯＩ構造の薄
膜化した半導体領域をチャネル領域としていると共にソ
ースおよびドレインとしての半導体領域をその半導体領
域に設けている半導体集積回路装置において、短チャネ
ル効果を改善するために、ＳＯＩ構造の半導体領域が薄
膜化されてソースおよびドレインとなる半導体領域も薄
膜化されてその領域の抵抗値が高くなっていても、ソー
ス電極およびドレイン電極の膜厚を積み上げ構造により
厚くしてその抵抗値を低下することにより、ソース電極
とドレイン電極の間の抵抗を相対的に低下させる構造を
採用することができる。

【００１８】したがって、ゲート電極とソース電極およ
びドレイン電極の離間距離がゲート電極の下端から上端
に移行するに従って大きくすることにより、この領域に
設けられている絶縁膜の幅が大きくなるので、ソース電
極およびドレイン電極の膜厚を積み上げ構造により厚く
してその抵抗値を低下した構造のものにおいてもゲート
電極とソース電極およびドレイン電極の間の容量を低減
でき、半導体集積回路装置の動作速度を向上させること
ができる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。

【００２０】（実施例１）図１〜図５は、本発明の一実
施例である半導体集積回路装置の製造工程を示す断面図
である。同図を用いて、本発明の半導体集積回路装置お
よびその製造方法について具体的に説明する。

【００２１】まず、図１に示すように、絶縁性基板また
は半導体基板などの基板１の上に絶縁層２を介して例え
ばｐ型の単結晶シリコンなどからなる半導体領域３を有
するＳＯＩウエハを用意する。

【００２２】次に、ＳＯＩウエハにおける半導体領域３
の選択的な領域を例えば熱酸化して素子間分離用フィー
ルド絶縁膜となるフィールド酸化シリコン膜（図示を省
略している）を形成した後、活性領域である半導体領域
３の表面に例えば酸化シリコン膜などのゲート絶縁膜４
を形成した後、全面に導電性の多結晶シリコン膜をＣＶ
Ｄ法により形成し、フォトリソグラフィ技術および選択
エッチング技術を用いて不要な領域を取り除いてゲート
電極５を形成する。

【００２３】なお、図表示の明確さを目的として、ＳＯ
Ｉウエハにおける基板１、絶縁層２および半導体領域３
の膜厚の比率を異なる値として示している。

【００２４】次に、ゲート電極５を拡散用マスクとして
使用して、高エネルギーのイオン注入法を採用してｎ型
不純物であるリン（Ｐ）などを半導体領域３にイオン打
ち込みした後、熱拡散を行い、半導体領域３にＭＯＳＦ
ＥＴのソースおよびドレインとなるｎ型の半導体領域６
を形成する。

【００２５】なお、半導体領域６の形成にあたっては、
イオン注入法以外に例えば不純物の熱拡散法などにより
形成できる。ただし、イオン注入法によると、半導体領
域６の深さ・形状・拡散層領域の調整・制御が高精度に
行えるという特長がある。

【００２６】次に、図２に示すように、表面が露出して
いるゲート絶縁膜４を取り除いた後、ＳＯＩウエハの上
にソース電極およびドレイン電極となる導電性の多結晶
シリコン膜７をＣＶＤ法により形成した後、ゲート電極
５周辺を除いた領域にフォトレジスト膜８を形成する。

【００２７】この場合、ソース電極およびドレイン電極
となる導電性の多結晶シリコン膜７の膜厚をＣＶＤ法に
よる積み上げにより厚くして形成する。

【００２８】積み上げ構造により厚膜の導電性の多結晶
シリコン膜７とすることにより、後述する工程により導
電性の多結晶シリコン膜７を用いて形成するソース電極
およびドレイン電極の抵抗値が低下することにより、ソ
ース電極とドレイン電極の間のチャネル領域である抵抗
値が高い半導体領域３を介しての抵抗値を相対的に低減
することができる。

【００２９】次に、図３に示すように、フォトレジスト
膜８をエッチング用マスクとして使用して、表面が露出
している多結晶シリコン膜７を例えばウエットエッチン
グ法を用いて取り除くことにより、残存している多結晶
シリコン膜７をパターン化してソース電極９およびドレ
イン電極１０を形成する。

【００３０】この場合、ソース電極９およびドレイン電
極１０のゲート電極５に対向している領域の形状は、図
３に示すように、ソース電極９およびドレイン電極１０
の下端から上端に移行するに従ってゲート電極５との離
間距離が大きくなるように形成している。これは、この
領域のソース電極９およびドレイン電極１０とゲート電
極５の間の容量を低減することを目的としている。

【００３１】なお、ソース電極９およびドレイン電極１
０の材料としては、導電性の多結晶シリコン膜７以外
に、例えばアルミニウムなどの金属材料または導電性の
多結晶シリコン膜と高融点シリサイド膜の積層膜などの
種々の電気導電性材料を用いることができる。

【００３２】次に、図４に示すように、不要となったフ
ォトレジスト膜８を取り除いた後、ＳＯＩウエハの上に
例えばＣＶＤ法による酸化シリコン膜などの絶縁膜１１
を形成する。

【００３３】次に、図５に示すように、絶縁膜１１の表
面から研磨して平坦化処理を行うと共に必要に応じてエ
ッチング技術を用いて不要な領域の絶縁膜１１を取り除
く処理を行い、ゲート電極５の周辺に厚膜の絶縁膜１１
のパターンを形成する。

【００３４】前述した絶縁膜１１は、ゲート電極５とソ
ース電極９およびドレイン電極１０の間の容量を決定す
る要因であることにより、できる限り絶縁膜１１の誘電
体としての比誘電率が小さい材料を使用するものとす
る。これにより、ゲート電極５とソース電極９およびド
レイン電極１０の間の容量が低減し、高速動作ができる
半導体集積回路装置を製作することができる。

【００３５】具体的には、ゲート絶縁膜４としての酸化
シリコン膜（比誘電率3.８）または窒化シリコン膜（比
誘電率7.０）よりも同等以下の比誘電率である絶縁膜を
使用するものとする。比誘電率の小さい材料としては、
酸化シリコン膜（比誘電率3.８）以外の絶縁膜、例えば
ポリエステル樹脂（比誘電率2.９−3.１）またはポリエ
チレン樹脂（比誘電率2.２−2.３）などのプラスチック
スを使用するものとする。

【００３６】また、前述した絶縁膜１１は、ＣＶＤ法に
よる酸化シリコン膜を使用しているが、本実施例の他の
態様として、ゲート電極５、ソース電極９およびドレイ
ン電極１０の表面を例えば熱処理などによる選択酸化処
理を行うことにより、ゲート電極５、ソース電極９およ
びドレイン電極１０の表層部に絶縁膜１１となる酸化物
を形成する態様を採用することができる。

【００３７】次に、図示を省略しているが、ＳＯＩウエ
ハの上に必要に応じて層間絶縁膜および配線膜からなる
多層配線を形成した後、パッシベーション膜を形成する
ことにより、本実施例の半導体集積回路装置を製作す
る。

【００３８】前述した本実施例の半導体集積回路装置に
おいて、ゲート電極５とソース電極９およびドレイン電
極１０の離間距離がゲート電極５の下端から上端に移行
するに従って大きくなっていることにより、この領域に
設けられている絶縁膜１１の幅が大きくなるので、ゲー
ト電極５とソース電極９およびドレイン電極１０の間の
容量を低減できる。

【００３９】その結果、ゲート電極５とソース電極９お
よびドレイン電極１０の間の容量を低減できることによ
り、半導体集積回路装置の動作速度を向上させることが
できる。

【００４０】また、前述した本実施例の半導体集積回路
装置において、ＳＯＩ構造の薄膜化した半導体領域３を
チャネル領域としていると共にソースおよびドレインと
しての半導体領域６をその半導体領域３に設けているこ
とにより、短チャネル効果を高め高速動作ができる半導
体集積回路装置の構造とすることができる。

【００４１】また、短チャネル効果を改善するために、
ＳＯＩ構造の半導体領域３を薄膜化されてソースおよび
ドレインとなる半導体領域６も薄膜化されてその領域の
抵抗値が高くなっていても、ソース電極９およびドレイ
ン電極１０の膜厚を積み上げ構造により厚くしてその抵
抗値を低下することができることにより、ソース電極９
とドレイン電極１０の間の抵抗を相対的に低下させるこ
とができる。

【００４２】したがって、ゲート電極５とソース電極９
およびドレイン電極１０の離間距離がゲート電極５の下
端から上端に移行するに従って大きくすることにより、
この領域に設けられている絶縁膜１１の幅が大きくなる
ので、ソース電極９およびドレイン電極１０の膜厚を積
み上げ構造により厚くしてその抵抗値を低下した構造の
ものにおいてもゲート電極５とソース電極９およびドレ
イン電極１０の間の容量を低減でき、半導体集積回路装
置の動作速度を向上させることができる。

【００４３】また、前述した本実施例の半導体集積回路
装置において、ＳＯＩ構造の薄膜化した半導体領域３を
チャネル領域としていると共にソースおよびドレインと
しての半導体領域６をその半導体領域３に設けているこ
とにより、小面積の領域にＭＯＳＦＥＴを設けることが
できるので集積度を高めることができる。また、短チャ
ネル効果を高めることができると共に積み上げ構造のソ
ース電極９およびドレイン電極１０としているのでその
間の抵抗を低減してその抵抗による電力損失を低減でき
る。さらに、積み上げ構造のソース電極９およびドレイ
ン電極１０としてそれらとゲート電極５との対向領域が
広くなっていてもゲート電極５とソース電極９およびド
レイン電極１０の間の容量を低減できるので、半導体集
積回路装置の動作速度を向上させることができる。

【００４４】前述した本実施例の半導体集積回路装置の
製造方法において、ゲート電極５とソース電極９および
ドレイン電極１０の離間距離がゲート電極５の下端から
上端に移行するに従って大きくなるように簡単な製造工
程により形成できる。

【００４５】また、前述した本実施例の半導体集積回路
装置の製造方法において、ゲート電極５とソース電極９
およびドレイン電極１０の間に比誘電率の小さい絶縁膜
１１を形成する際にも簡単な製造工程により形成でき
る。

【００４６】さらに、前述した本実施例の半導体集積回
路装置の製造方法において、ソース電極９およびドレイ
ン電極１０の膜厚をＣＶＤ法による積み上げ構造により
厚くして形成する際にも簡単な製造工程により形成でき
る。

【００４７】したがって、前述した諸効果を有する本実
施例の半導体集積回路装置を簡単な製造方法により製作
することができる。

【００４８】（実施例２）図６〜図１０は、本発明の他
の実施例である半導体集積回路装置の製造工程を示す断
面図である。

【００４９】本実施例の半導体集積回路装置において、
前述した実施例１の半導体集積回路装置と異なる点は、
ゲート電極５の下端から上端に移行するに従って、ソー
ス電極９およびドレイン電極１０との離間距離が大きく
なっていることにある。

【００５０】したがって、本実施例における半導体集積
回路装置およびその製造工程は、前述した実施例１の半
導体集積回路装置およびその製造方法と類似しているこ
とにより、前述した実施例１の半導体集積回路装置およ
びその製造工程と同一の製造工程は説明を簡略化して説
明する。

【００５１】まず、本実施例の半導体集積回路装置の製
造工程において、図６，図７に示す製造工程は、前述し
た実施例１の半導体集積回路装置の製造工程と同一であ
ることにより、説明を省略する。

【００５２】次に、図８に示すように、フォトレジスト
膜８をエッチング用マスクとして使用して、表面が露出
している多結晶シリコン膜７を例えばウエットエッチン
グ法を用いて取り除くことにより、残存している多結晶
シリコン膜７をパターン化してソース電極９およびドレ
イン電極１０を形成する。

【００５３】この場合、ゲート電極５におけるソース電
極９およびドレイン電極１０に対向している領域の形状
は、図８に示すように、ゲート電極５の下端から上端に
移行するに従ってソース電極９およびドレイン電極１０
との離間距離が大きくなるように形成している。これ
は、この領域のゲート電極５とソース電極９およびドレ
イン電極１０の間の容量を低減することを目的としてい
る。

【００５４】また、前述した実施例１と同様に、ソース
電極９およびドレイン電極１０のゲート電極５に対向し
ている領域の形状は、図８に示すように、ソース電極９
およびドレイン電極１０の下端から上端に移行するに従
ってゲート電極５との離間距離が大きくなるように形成
している。これは、この領域のソース電極９およびドレ
イン電極１０とゲート電極５の間の容量を低減すること
を目的としている。

【００５５】次に、図９および図１０に示すように、前
述した実施例１と同様な製造工程を用いて本実施例の半
導体集積回路装置を製作する。

【００５６】前述した本実施例の半導体集積回路装置に
おいて、ゲート電極５とソース電極９およびドレイン電
極１０の離間距離がゲート電極５の下端から上端に移行
するに従って前述した実施例１に比較してより大きくな
っていることにより、この領域に設けられている絶縁膜
１１の幅が極めて大きくなるので、ゲート電極５とソー
ス電極９およびドレイン電極１０の間の容量を極限状態
までに低減できる。その結果、半導体集積回路装置の動
作速度を向上させることができる。

【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５８】前記実施例は、ＳＯＩ構造の半導体集積回
路装置であるが、本発明は半導体基板をスターティング
マテリアルとしている半導体集積回路装置およびその製
造技術に適用できる。

【００５９】前記実施例は、ＭＯＳＦＥＴを構成要素と
する半導体集積回路装置であるが、本発明はＣＭＯＳ、
ＢｉＭＯＳまたはＢｉＣＭＯＳ構造の半導体素子を構成
要素とする半導体集積回路装置およびその製造技術に適
用できる。

【００６０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６１】（１）本発明の半導体集積回路装置におい
て、ゲート電極とソース電極およびドレイン電極の離間
距離がゲート電極の下端から上端に移行するに従って大
きくなっていることにより、この領域に設けられている
絶縁膜の幅が大きくなるので、ゲート電極とソース電極
およびドレイン電極の間の容量を低減できる。

【００６２】その結果、ゲート電極とソース電極および
ドレイン電極の間の容量を低減できることにより、半導
体集積回路装置の動作速度を向上させることができる。

【００６３】（２）本発明の半導体集積回路装置におい
て、ＳＯＩ構造の薄膜化した半導体領域をチャネル領域
としていると共にソースおよびドレインとしての半導体
領域をその半導体領域に設けていることにより、短チャ
ネル効果を高め高速動作ができる半導体集積回路装置の
構造とすることができる。

【００６４】また、短チャネル効果を改善するために、
ＳＯＩ構造の半導体領域を薄膜化されてソースおよびド
レインとなる半導体領域も薄膜化されてその領域の抵抗
値が高くなっていても、ソース電極およびドレイン電極
の膜厚を積み上げ構造により厚くしてその抵抗値を低下
することができることにより、ソース電極とドレイン電
極の間の抵抗を相対的に低下させることができる。

【００６５】したがって、ゲート電極とソース電極およ
びドレイン電極の離間距離がゲート電極の下端から上端
に移行するに従って大きくすることにより、この領域に
設けられている絶縁膜の幅が大きくなるので、ソース電
極およびドレイン電極の膜厚を積み上げ構造により厚く
してその抵抗値を低下した構造のものにおいてもゲート
電極とソース電極およびドレイン電極の間の容量を低減
でき、半導体集積回路装置の動作速度を向上させること
ができる。

【００６６】（３）本発明の半導体集積回路装置におい
て、ＳＯＩ構造の薄膜化した半導体領域をチャネル領域
としていると共にソースおよびドレインとしての半導体
領域をその半導体領域に設けていることにより、小面積
の領域にＭＯＳＦＥＴを設けることができるので集積度
を高めることができる。また、短チャネル効果を高める
ことができると共に積み上げ構造のソース電極およびド
レイン電極としているのでその間の抵抗を低減してその
抵抗による電力損失を低減できる。さらに、積み上げ構
造のソース電極およびドレイン電極としてそれらとゲー
ト電極との対向領域が広くなっていてもゲート電極とソ
ース電極およびドレイン電極の間の容量を低減できるの
で、半導体集積回路装置の動作速度を向上させることが
できる。

【００６７】（４）本発明の半導体集積回路装置の製造
方法において、ゲート電極とソース電極およびドレイン
電極の離間距離がゲート電極の下端から上端に移行する
に従って大きくなるように簡単な製造工程により形成で
きる。

【００６８】また、ゲート電極とソース電極およびドレ
イン電極の間に比誘電率の小さい絶縁膜を形成する際に
も簡単な製造工程により形成できる。

【００６９】さらに、ソース電極およびドレイン電極の
膜厚を例えばＣＶＤ法などによる積み上げ構造により厚
くして形成する際にも簡単な製造工程により形成でき
る。

【００７０】したがって、前述した諸効果を有する本発
明の半導体集積回路装置を簡単な製造方法により製作す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図６】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図７】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図８】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図９】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図１０】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。

【符号の説明】

１ 基板 ２ 絶縁層 ３ 半導体領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ 半導体領域 ７ 多結晶シリコン膜 ８ フォトレジスト膜 ９ ソース電極 １０ ドレイン電極 １１ 絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 高秀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 久子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 増田 弘生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 吉田 誠 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ゲート電極と離間した位置に絶縁膜を介
   して配置されているソース電極およびドレイン電極を有
   し、前記ゲート電極と前記ソース電極および前記ドレイ
   ン電極の離間距離は、前記ゲート電極の下端から上端に
   移行するに従って大きくなっていることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記ソース電極および前記ドレイン電極における
   前記ゲート電極に対向している領域の形状は、前記ソー
   ス電極および前記ドレイン電極の下端から上端に移行す
   るに従って前記ゲート電極との離間距離が大きくなって
   いることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記ゲート電極における前記ソース電極
   および前記ドレイン電極に対向している領域の形状は、
   前記ゲート電極の下端から上端に移行するに従って前記
   ソース電極および前記ドレイン電極との離間距離が大き
   くなっていることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置において、前記絶縁膜は、ゲート絶縁膜の比誘
   電率よりも同等以下の比誘電率である絶縁膜が用いられ
   ていることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   集積回路装置において、前記ソース電極および前記ドレ
   イン電極は、ＳＯＩ構造の半導体領域に設けられている
   ソースおよびドレインとしての半導体領域の上に配置さ
   れていることを特徴とする半導体集積回路装置。
6. 【請求項６】 第１の半導体領域の上にゲート絶縁膜を
   介してゲート電極を形成する工程と、 前記ゲート電極を拡散用マスクとして使用して、前記第
   １の半導体領域にソースおよびドレインとなる第２の半
   導体領域を形成する工程と、 前記第２の半導体領域の上にソース電極およびドレイン
   電極を形成する工程と、 前記ゲート電極と前記ソース電極および前記ドレイン電
   極の離間距離が前記ゲート電極の下端から上端に移行す
   るに従って大きくなるように、前記ゲート電極と前記ソ
   ース電極および前記ドレイン電極の離間領域に絶縁膜を
   形成する工程を有することを特徴とする半導体集積回路
   装置の製造方法。
7. 【請求項７】 請求項６記載の半導体集積回路装置の製
   造方法において、前記絶縁膜の形成工程は、前記ソース
   電極および前記ドレイン電極における前記ゲート電極に
   対向している領域の形状が前記ソース電極および前記ド
   レイン電極の下端から上端に移行するに従って前記ゲー
   ト電極との離間距離が大きくなるような絶縁膜の形状と
   して形成することを特徴とする半導体集積回路装置の製
   造方法。
8. 【請求項８】 請求項６または７記載の半導体集積回路
   装置の製造方法において、前記絶縁膜の形成工程は、前
   記ゲート電極における前記ソース電極および前記ドレイ
   ン電極に対向している領域の形状が前記ゲート電極の下
   端から上端に移行するに従って前記ソース電極および前
   記ドレイン電極との離間距離が大きくなるような絶縁膜
   の形状として形成することを特徴とする半導体集積回路
   装置の製造方法。
9. 【請求項９】 請求項６、７または８記載の半導体集積
   回路装置の製造方法において、前記第１の半導体領域の
   上にゲート絶縁膜を介してゲート電極を形成する工程
   は、ＳＯＩウエハにおける半導体領域の上にゲート絶縁
   膜を介してゲート電極を形成する工程であることを特徴
   とする半導体集積回路装置の製造方法。