JP2015146460A - トランジスタ - Google Patents

トランジスタ Download PDF

Info

Publication number
JP2015146460A
JP2015146460A JP2015090049A JP2015090049A JP2015146460A JP 2015146460 A JP2015146460 A JP 2015146460A JP 2015090049 A JP2015090049 A JP 2015090049A JP 2015090049 A JP2015090049 A JP 2015090049A JP 2015146460 A JP2015146460 A JP 2015146460A
Authority
JP
Japan
Prior art keywords
layer
etching
semiconductor layer
wiring layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2015090049A
Other languages
English (en)
Inventor
慎也 笹川
Shinya Sasagawa
慎也 笹川
将志 津吹
Masashi Tsubuki
将志 津吹
整 中山
Sei Nakayama
整 中山
大吾 島田
Daigo Shimada
大吾 島田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015090049A priority Critical patent/JP2015146460A/ja
Publication of JP2015146460A publication Critical patent/JP2015146460A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】スイッチング特性が良好で、且つ信頼性が高いトランジスタを提供する。
【解決手段】例えば、ボトムゲートトップコンタクト構造のトランジスタを作製するに際
して、第１の配線層を形成し、該第１の配線層を覆って第１の絶縁膜を形成し、該第１の
絶縁膜上に半導体層を形成し、該半導体層上に導電膜を形成し、該導電膜に少なくとも２
段階のエッチングを行って第２の配線層を離間させて形成し、前記２段階のエッチングが
、少なくとも前記導電膜に対するエッチングレートが前記半導体層に対するエッチングレ
ートより高い条件により行う第１のエッチング工程と、前記導電膜及び前記半導体層に対
するエッチングレートが、前記第１のエッチング工程よりも高い条件により行う第２のエ
ッチング工程と、を有する方法によりトランジスタを作製する。
【選択図】図１

Description

トランジスタ及びその作製方法に関する。
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている
。半導体特性を示す金属酸化物は、トランジスタに適用することができる（特許文献１及
び特許文献２）。
トランジスタは、様々に分類される。例えば、基板とゲートとチャネル形成領域の位置
関係により、ボトムゲート型構造とトップゲート型構造に分類される。チャネル形成領域
と基板の間にゲートが配されたトランジスタ構造はボトムゲート型構造と呼ばれる。一方
で、ゲートと基板の間にチャネル形成領域が配されたトランジスタ構造はトップゲート型
構造と呼ばれる。
または、ソース及びドレインと、チャネルを形成する半導体層の接続箇所によりボトム
コンタクト型とトップコンタクト型に分類される。ソース及びドレインと、チャネルを形
成する半導体層の接続箇所が、基板側に配される構造はボトムコンタクト構造と呼ばれる
。ソース及びドレインと、チャネルを形成する半導体層の接続箇所が、基板とは逆に配さ
れる構造はトップコンタクト構造と呼ばれる。
即ち、トランジスタは、ＢＧＢＣ（ボトムゲートボトムコンタクト）構造、ＢＧＴＣ（
ボトムゲートトップコンタクト）構造、ＴＧＴＣ（トップゲートトップコンタクト）構造
、ＴＧＢＣ（トップゲートボトムコンタクト）構造のいずれかに分類される。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、オン電流が十分に大きく、オフ電流が十分に小さいトランジスタを
提供することを課題とする。オン電流が十分に大きく、オフ電流が十分に小さいトランジ
スタはスイッチング特性を良好なものとすることができる。
ところで、トランジスタを各種製品に応用するに際して、トランジスタは高い信頼性を
有することが好ましい。
トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以下
、ＢＴ試験と呼ぶ。）がある。ＢＴ試験は加速試験の一種であり、長期間の使用によって
起こるトランジスタの特性変化を、短時間で評価することができる。特に、ＢＴ試験前後
におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標とな
る。ＢＴ試験前後において、しきい値電圧の変化量が小さいほど信頼性が高い。
具体的には、トランジスタが形成されている基板の温度を一定に維持し、トランジスタ
のソースとドレインを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定
時間与える。基板の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＢＴ試験
」では、ゲートに与える電位がソース及びドレインの同電位よりも高く、「−ＢＴ試験」
では、ゲートに与える電位がソース及びドレインの同電位よりも低い。
ＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時
間により決定することができる。ゲート絶縁層中の電界強度は、ゲート、ソース及びドレ
イン間の電位差をゲート絶縁層の厚さで除して決定される。例えば、厚さが１００ｎｍの
ゲート絶縁層中の電界強度を２ＭＶ／ｃｍとする場合には、該電位差を２０Ｖとすればよ
い。
なお、チャネル形成領域に酸化物半導体を用いたトランジスタにおいてもＢＴ試験によ
るしきい値電圧の変化が確認される。
そこで、本発明の一態様は、長期間の使用に際しても、しきい値電圧がシフトしにくく
、信頼性の高いトランジスタを提供することを課題とする。
従って、本発明の一態様として、好ましくは、スイッチング特性が良好で、且つ信頼性
が高いトランジスタを提供することを課題とする。
本発明の一態様である信頼性が高いトランジスタは、設けられる各層の被覆性を良好なも
のとすることで得ることができる。トランジスタに設けられる各層の被覆性を高めるため
に、特に、配線層のテーパ角を小さくする。
本発明の一態様の好ましい形態として、具体的な構成を以下に説明する。
本発明の一態様は、少なくとも第１のエッチングと第２のエッチングにより構成される
エッチング方法である。第１のエッチングには、「エッチングされる膜」に対するエッチ
ングレートが「該エッチングされる膜の下に接して設けられている層」に対するエッチン
グレートより高く、且つ該エッチングを、マスクを後退させつつ行うことができるエッチ
ング方法を採用する。第２のエッチングには、「該エッチングされる膜の下に接して設け
られている層」に対するエッチングレート、及び「該エッチングされる膜」に対するエッ
チングレートが第１のエッチングよりも高い方法を採用することが好ましい。
本発明の一態様において、第２のエッチングは第１のエッチングよりも短時間の工程で
あることが好ましい。
本発明の一態様であるエッチング方法は、トランジスタの作製工程に適用することがで
きる。特に、「エッチングされる膜」が導電膜である場合に、本発明の一態様であるエッ
チング方法を適用することが好ましい。
ＢＧＴＣ構造において、「エッチングされる膜」がソース電極及びドレイン電極となる
導電膜であり、「該エッチングされる膜の下に接して設けられている層」が半導体層であ
る場合に、本発明の一態様であるエッチング方法を用いることが好ましい。
ＢＧＢＣ構造において、「エッチングされる膜」がソース電極及びドレイン電極となる
導電膜であり、「該エッチングされる膜の下に接して設けられている層」がゲート絶縁層
である場合に、本発明の一態様であるエッチング方法を用いることが好ましい。
ただし、これに限定されず、ＢＧＴＣ構造またはＢＧＢＣ構造において、ゲート電極と
なる導電膜のエッチングに際して、本発明の一態様であるエッチング方法を適用してもよ
い。このとき、「該エッチングされる膜の下に接して設けられている層」は基板である。
ＴＧＴＣ構造において、「エッチングされる膜」がソース電極及びドレイン電極となる
導電膜であり、「該エッチングされる膜の下に接して設けられている層」が半導体層であ
る場合に、本発明の一態様であるエッチング方法を用いることが好ましい。
ＴＧＢＣ構造において、「エッチングされる膜」がソース電極及びドレイン電極となる
導電膜であり、「該エッチングされる膜の下に接して設けられている層」が下地層である
場合に、本発明の一態様であるエッチング方法を用いることが好ましい。
ただし、これに限定されず、ＴＧＴＣ構造またはＴＧＢＣ構造においても、ゲート電極
となる導電膜のエッチングに際して、本発明の一態様であるエッチング方法を適用しても
よい。このとき、「該エッチングされる膜の下に接して設けられている層」はゲート絶縁
層である。
本発明の一態様であるエッチング方法の一構成例を挙げる。例えば、「エッチングされ
る膜」がＴｉ、Ｗ、Ｍｏ若しくはＴａ、またはこれらの窒化物膜であり、且つ「該エッチ
ングされる膜の下に接して設けられている層」が酸化物半導体層である場合には、第１の
エッチングはＳＦ６を用いて行い、第２のエッチングはＢＣｌ３とＣｌ２の混合ガスによ
り行うことが好ましい。
なお、テーパ角とは、基板面と層の側面がなす内角の角度をいう。ここで、テーパ角は
、０°より大きく１８０°より小さい。
本発明の一態様によれば、配線層のテーパ角を小さくしつつ、半導体層の厚さを調整し
てトランジスタを得ることができる。
そして、配線層のテーパ角が小さいため、配線層を覆って設けられる層の被覆性が良好
なトランジスタを得ることができる。
そして、半導体層の厚さを調整することで、半導体層のオン電流を十分に大きくし、オ
フ電流を十分に小さくすることができる。更には、エッチングに起因する基板面内におけ
る半導体層の厚さのばらつきを防ぎ、特性のばらつきをも抑制することができる。
本発明の一態様によれば、ＢＴ試験におけるトランジスタの特性シフトが小さいトラン
ジスタを得ることができる。
本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図。 本発明の一実施の形態に係る電子機器を説明する図。 本発明の一実施例で説明するＳＴＥＭ像。 本発明の一実施例で説明するＳＴＥＭ像。 本発明の一実施例で説明するＳＴＥＭ像。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面
を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通し
て用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さな
いことがある。
なお、以下の説明において、第１、第２などの序数は、説明の便宜上付したものであり
、その数を限定するものではない。
（実施の形態１）
本実施の形態は、本発明の一態様であるトランジスタ及びその作製方法について説明す
る。
図１及び図２を参照して説明する本実施の形態のトランジスタの作製方法は、第１の配
線層１０２を形成し、第１の配線層１０２を覆って第１の絶縁層１０４を形成し、第１の
絶縁層１０４上に半導体層１０５を形成し、半導体層１０５上に導電膜１０７を形成し、
導電膜１０７に少なくとも２段階のエッチングを行って第２の配線層１０８を離間させて
形成し、該２段階のエッチングが、少なくとも導電膜１０７に対するエッチングレートが
半導体層１０５に対するエッチングレートより高い条件により行う第１のエッチング工程
と、導電膜１０７及び半導体層１０５に対するエッチングレートが、第１のエッチング工
程よりも高い条件により行う第２のエッチング工程と、を有することを特徴とする。
図１及び図２は、本実施の形態のトランジスタの作製方法を説明する図である。
まず、基板１００上に第１の配線層１０２を選択的に形成し、第１の配線層１０２を覆
って第１の絶縁層１０４を形成し、第１の絶縁層１０４上に半導体層１０５を選択的に形
成する（図１（Ａ））。
基板１００は、絶縁性表面を有するものを用いればよい。例えば、ガラス基板、石英基
板、表面に絶縁層が設けられた半導体基板、または表面に絶縁層が設けられたステンレス
基板を用いればよい。
第１の配線層１０２は、少なくともトランジスタのゲート電極を構成する。第１の配線
層１０２は、導電性材料により形成すればよい。
第１の絶縁層１０４は、少なくともトランジスタのゲート絶縁層を構成する。第１の絶
縁層１０４は、酸化シリコン、窒化シリコン、酸化窒化シリコンなどにより形成すればよ
いが、スパッタリング法により形成することが好ましい。半導体層１０５に接する第１の
絶縁層１０４からは、水分及び水素を極力除去しておくことが好ましいからである。
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いも
のであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に
、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５
〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いも
のであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸
素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１
０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化
シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水
素の含有比率が上記の範囲内に含まれるものとする。
半導体層１０５は、ここでは酸化物半導体により形成する。
半導体層１０５を形成する酸化物半導体としては、不純物が除去され、酸化物半導体の
主成分以外のキャリア供与体となる不純物が極力含まれないように高純度化することによ
り真性（Ｉ型）化または実質的に真性（Ｉ型）化された酸化物半導体を用いる。
高純度化された酸化物半導体層中にはキャリアが極めて少なく（ゼロに近い）、キャリ
ア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ま
しくは１×１０１１／ｃｍ３未満である。
半導体層１０５を形成する酸化物半導体層中にキャリアが極めて少ないため、トランジ
スタのオフ電流を少なくすることができる。オフ電流は小さければ小さいほど好ましい。
このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であ
るため、第１の絶縁層１０４と半導体層１０５の界面は重要である。そのため高純度化さ
れた酸化物半導体に接する第１の絶縁層１０４は、高品質であることが好ましい。
第１の絶縁層１０４は、例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度
プラズマＣＶＤにより形成されることで、緻密で絶縁耐圧を高くできるため好ましい。高
純度化された酸化物半導体と高品質なゲート絶縁層が密接するように形成されることによ
り、界面準位を低減し、界面特性を良好なものとすることができるからである。
もちろん、第１の絶縁層１０４として良質な絶縁層を形成できるものであれば、スパッ
タリング法やプラズマＣＶＤ法など他の成膜方法を適用してもよい。
半導体層１０５を形成する酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸
化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導
体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半
導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ
系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉ
ｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いる
ことができる。また、当該酸化物半導体がＳｉＯ２を含んでもよい。ここで、例えば、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、Ｉｎ、ＧａまたはＺｎを有する酸化物膜という
意味であり、その化学量論比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含
んでもよい。
半導体層１０５を形成する酸化物半導体には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０
）で表記されるものを用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏか
ら選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ
及びＭｎ、またはＧａ及びＣｏなどがある。また、上記酸化物半導体がＳｉＯ２を含んで
もよい。
また、半導体層１０５を形成する酸化物半導体の薄膜をスパッタリング法で作製するた
めのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１
：１：１［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する
。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。なお、ここで
、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛
（Ｚｎ）を有する酸化物膜、という意味であり、その化学量論比はとくに問わない。
半導体層１０５を形成する酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲッ
トを用いてスパッタリング法により成膜する。また、半導体層１０５は、希ガス（例えば
アルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッ
タリング法により形成することができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、Ｉｎ、ＧａまたはＺｎを有する
酸化物膜、という意味であり、その化学量論比はとくに問わない。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９
９．９％である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体膜は緻密な膜とすることができる。
次に、半導体層１０５に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃
以上７５０℃以下、または４００℃以上基板の歪み点未満とする。本実施の形態では、酸
化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後酸化物
半導体層を得る。なお、第１の加熱処理は酸化物半導体層の形成後であればよく、このタ
イミングに限定されない。更には、第１の加熱処理を行う雰囲気は、窒素雰囲気に限定さ
れず、酸素と窒素の混合雰囲気でもよいし、酸素雰囲気でもよいし、水分が十分に除去さ
れた空気（Ｄｒｙ Ａｉｒ）でもよい。第１の加熱処理後は、大気曝露を避けるなどして
、酸化物半導体層への水や水素の再混入を防ぐことが好ましい。
なお、半導体層１０５を形成する前に予備加熱を行うことで、脱水化または脱水素化し
てもよい。
なお、半導体層１０５を形成する前に成膜室内の残留水分と水素を十分に除去すること
が好ましい。従って、半導体層の形成前に、吸着型の真空ポンプ（例えば、クライオポン
プ、イオンポンプ、チタンサブリメーションポンプ）を用いて排気を行うことが好ましい
。
次に、第１の絶縁層１０４及び半導体層１０５を覆って導電膜１０７を形成する（図１
（Ｂ））。
導電膜１０７は、導電性材料により形成すればよい。導電性材料として、例えば、Ｔｉ
、Ｗ、Ｍｏ若しくはＴａまたはこれらの窒化物が挙げられる。
次に、導電膜１０７上にレジストマスク１０９を選択的に形成する（図１（Ｃ））。
レジストマスク１０９は、フォトリソグラフィ法により形成すればよい。
次に、導電膜１０７に対して第１のエッチングを行って第２の配線層１０８を形成する
（図１（Ｄ））。第２の配線層１０８は、少なくともトランジスタのソース電極及びドレ
イン電極を構成する。第１のエッチングは、導電膜１０７に対するエッチングレートが第
１の絶縁層１０４及び半導体層１０５に対するエッチングレートより高く、且つレジスト
マスク１０９を縮小（後退）させつつ行う。
第１のエッチングでは、導電膜１０７に対するエッチングレートが第１の絶縁層１０４
及び半導体層１０５に対するエッチングレートより高いため、第１の絶縁層１０４及び半
導体層１０５のエッチングを抑制しつつ、導電膜１０７をエッチングすることができる。
このため、半導体層１０５の基板面内における膜厚分布のばらつきを低減することができ
る。
そして、第１のエッチングでは、レジストマスク１０９は、エッチングが進行するにつ
れて縮小する。そのため、導電膜１０７のレジストマスク１０９と重畳する部分はエッチ
ングの進行に従って次第に露出されていく。このように、エッチングの進行につれて導電
膜１０７が次第に露出されていくことで、導電膜１０７の表面がエッチングガスに曝され
る時間が異なることになる。すなわち、早期に露出される部分（レジストマスク１０９の
外縁と重畳する部分）の導電膜１０７は、エッチングガスに曝される時間が長いため、深
くエッチングされる。そして、レジストマスク１０９の外縁と重畳する部分から内側に進
むにつれて表面がエッチングガスに曝される時間が短くなるため、エッチングされる深さ
が小さい。従って、導電膜１０７は、レジストマスク１０９の外縁と重畳する部分から内
側に進むにつれて徐々に厚さが増加するテーパ形状を有することになる。
第１のエッチングを用いることで、テーパ形状を有する第２の配線層１０８が形成され
る。なお、レジストマスク１０９は、第１のエッチングにより縮小されてレジストマスク
１１１となる（図１（Ｄ））。
第１のエッチングは、具体的には、ＳＦ６により行うことが好ましい。
次に、第２のエッチングを行う。第２のエッチングを行うことで、半導体層１０５の少
なくとも第２の配線層１０８と重畳していない部分がエッチングされて半導体層１０６が
形成される（図２（Ａ））。
第２のエッチングは、少なくとも半導体層１０５に対するエッチングレートを、第１の
エッチングよりも高くして行うことが好ましい。更には、第２のエッチングでは、第１の
絶縁層１０４に対するエッチングレートが低い条件を用いることが好ましい。
ここで、第２のエッチングにおける半導体層１０５に対するエッチングレートを、第１
のエッチングによるエッチングレートより高くすることで、半導体層１０５がエッチング
される。このとき、半導体層１０５のエッチングされる深さは、０ｎｍより大きく、５ｎ
ｍ以下であることが好ましい。このように行う第２のエッチングにより、大面積基板であ
っても半導体層１０６の第１の厚さと第２の厚さの差のばらつきが小さいものとなる。更
に、第１のエッチングによる半導体層１０５表面の残渣を除去することができる。このた
め、トランジスタ特性を向上させることができる。
なお、半導体層１０６のバックチャネル部におけるテーパ角は、半導体層１０５のエッ
チングレートに対する導電膜１０７のエッチングレートにより決まる。そして、第２の配
線層１０８のテーパ角は、導電膜１０７のエッチングレートに対するレジストマスク１０
９のエッチングレートにより決まる。
なお、第２のエッチングは、レジストマスク１１１を用いて行ってもよいし、第１のエ
ッチング後にレジストマスク１１１を除去して第２の配線層１０８をマスクとして用いて
行ってもよい。
第２のエッチングは、具体的には、ＢＣｌ３とＣｌ２の混合ガスにより行うことが好ま
しい。
第１のエッチング及び第２のエッチングを行うことにより、テーパ角の小さい配線層１０
８を形成することができ、さらに半導体層１０５の膜厚ばらつきを低減させ、トランジス
タ特性を向上させることができる。このため、トランジスタ特性のバラツキも低減させる
ことができる。
以上説明したように、本実施の形態のトランジスタが完成する（図２（Ｂ））。
なお、図２（Ｂ）に示すトランジスタは、基板１００上に設けられており、第１の配線
層１０２と、第１の配線層１０２を覆って設けられた第１の絶縁層１０４と、第１の絶縁
層１０４上に設けられた半導体層１０６と、半導体層１０６を覆って設けられた第２の配
線層１０８と、を有し、第２の配線層１０８と重畳していない部分の半導体層１０６の厚
さ（ここで、第１の厚さとする。）は、第２の配線層１０８と重畳している部分の半導体
層１０６の厚さ（ここで、第２の厚さとする。）よりも小さく、第１の厚さと第２の厚さ
の差は、０ｎｍより大きく５ｎｍ以下であることを特徴とする。
図２（Ｂ）に示すトランジスタは、配線層のテーパ角が小さいため、上層に設けられる
層の被覆性が良好である。
そして、配線層のテーパ角が小さくなることで、上層に設けられる層の被覆性が向上し
、第２の配線層１０８と第３の配線層１１２の間のリーク電流が抑えられる。
ここで、第２の配線層１０８のテーパ角は、１５°以上４５°以下とすることが好まし
い。
更には、図２（Ｂ）に示すトランジスタにおいて、半導体層１０６の厚さを調整するこ
とが可能であるため、トランジスタのオン電流は十分に大きく、オフ電流は十分に小さい
。更には、基板１００が大面積の基板であっても、エッチングに起因する基板面内におけ
る半導体層の厚さのばらつきが小さく、特性のばらつきも小さいトランジスタを得ること
ができる。
半導体層１０６の厚さは、第１の絶縁層１０４の厚さとの関係で決定される。第１の絶
縁層１０４の厚さが１００ｎｍの場合には、半導体層１０６は、概ね１５ｎｍ以上とすれ
ばよい。半導体層１０６の厚さを２５ｎｍ以上とすると、トランジスタの信頼性が向上す
る。半導体層１０６の厚さの好ましい範囲は、２５ｎｍ以上５０ｎｍ以下とする。
ところで、図２（Ｂ）に示すトランジスタには、更に第２の絶縁層１１０が形成される
ことが好ましい（図２（Ｃ））。
第２の絶縁層１１０は、酸化シリコン、窒化シリコン、酸化窒化シリコンなどにより形
成すればよいが、スパッタリング法により形成することが好ましい。水分及び水素の再混
入を防ぐことができるからである。特に、半導体層１０６と接する部分の第２の絶縁層１
１０を酸化シリコンにより形成することが好ましい。または、第２の絶縁層１１０が複数
の層が積層された構造である場合には、少なくとも、半導体層１０６に接する層を酸化シ
リコンにより形成し、酸化シリコン層上に有機樹脂層などを形成してもよい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰
囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半
導体層の一部（チャネル形成領域）が第２の絶縁層１１０と接した状態で加熱される。な
お、第２の加熱処理は第２の絶縁層１１０の形成後であればよく、このタイミングに限定
されない。
そして、更には、半導体層１０６のチャネル形成領域と重畳して第２の絶縁層１１０上
に第３の配線層１１２が選択的に形成されることが好ましい（図２（Ｄ））。第３の配線
層１１２はバックゲートとして機能するため、導電性材料により形成すればよい。第３の
配線層１１２は、電気的に独立した配線により引き回してもよいし、第１の配線層１０２
と電気的に接続させてもよいし、または、フローティングにしてもよい。
第３の配線層１１２が、電気的に独立した配線により引き回される場合には、第１の配
線層１０２の電位に依存しないバックゲートとして機能させることができる。この場合、
バックゲートにより、しきい値電圧の制御が可能となる。
第３の配線層１１２が、第１の配線層１０２と電気的に接続されている場合には、第１
の配線層１０２と同電位、または、第１の配線層１０２の電位に比例して変化する電位と
することができる。更には、トランジスタがオンしているときの単位面積あたりの電流を
大きくすることができる。
第３の配線層１１２が、フローティングである場合には、第３の配線層１１２をバック
ゲートとして機能させることはできないが、半導体層１０６の更なる保護層として機能さ
せることは可能である。
なお、高純度化された酸化物半導体層である半導体層１０６を適用したトランジスタは
、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり１０ｚＡ／μｍ未
満、８５℃にて１００ｚＡ／μｍ未満レベルにまで低くすることができる。すなわち、測
定限界近傍または測定限界近傍以下までオフ電流を下げることができる。
（実施の形態２）
本発明は、実施の形態１に示した形態に限定されない。例えば、本発明の一態様である
トランジスタとして、ＢＧＢＣ構造のトランジスタを形成してもよい。
図３及び図４は、本実施の形態のトランジスタの作製方法を説明する図である。
図３及び図４を参照して説明する本実施の形態のトランジスタの作製方法は、第１の配
線層２０２を形成し、第１の配線層２０２を覆って第１の絶縁層２０３を形成し、第１の
絶縁層２０３上に導電膜２０７を形成し、導電膜２０７に少なくとも２段階のエッチング
を行って第１の絶縁層２０４及び離間した第２の配線層２０８を形成し、第１の絶縁層２
０４及び第２の配線層２０８上に半導体層２０６を形成し、２段階のエッチングが、少な
くとも導電膜２０７に対するエッチングレートが第１の絶縁層２０３に対するエッチング
レートより高い条件により行う第１のエッチング工程と、導電膜２０７及び第１の絶縁層
２０３に対するエッチングレートが、第１のエッチング工程よりも高い条件により行う第
２のエッチング工程と、を有することを特徴とする。
まず、基板２００上に第１の配線層２０２を選択的に形成し、第１の配線層２０２を覆
って第１の絶縁層２０３を形成する（図３（Ａ））。
基板２００は、実施の形態１の基板１００と同様のものを用いればよい。
第１の配線層２０２は、少なくともトランジスタのゲート電極を構成する。第１の配線
層２０２は、実施の形態１の第１の配線層１０２と同様の材料及び形成方法により形成す
ることができる。
第１の絶縁層２０３は、実施の形態１の第１の絶縁層１０４と同様の材料及び形成方法
により形成することができる。
次に、第１の絶縁層２０３上に導電膜２０７を形成し、導電膜２０７上にレジストマス
ク２０９を選択的に形成する（図３（Ｂ））。
導電膜２０７は、実施の形態１の導電膜１０７と同様の材料及び形成方法により形成す
ることができる。
レジストマスク２０９は、実施の形態１のレジストマスク１０９と同様にフォトリソグ
ラフィ法により形成することができる。
次に、導電膜２０７に対して第１のエッチングを行って第２の配線層２０８を形成する
（図３（Ｃ））。第２の配線層２０８は、少なくともトランジスタのソース電極及びドレ
イン電極を構成する。第１のエッチングは、実施の形態１と同様に行えばよい。実施の形
態１と同様に第１のエッチングを行うことで、テーパ形状を有する第２の配線層２０８が
形成される。なお、レジストマスク２０９は、第１のエッチングにより縮小されてレジス
トマスク２１１となる（図３（Ｃ））。
次に、第２のエッチングを行う。第２のエッチングは、実施の形態１と同様に行えばよ
い。実施の形態１と同様に第２のエッチングを行うことで、第１の絶縁層２０３の少なく
とも第２の配線層２０８と重畳していない部分がエッチングされて第１の絶縁層２０４が
形成される（図３（Ｄ））。第１の絶縁層２０４は、少なくともトランジスタのゲート絶
縁層を構成する。
次に、第２の配線層２０８及び第１の絶縁層２０４上に半導体層２０５を形成する（図
４（Ａ））。
半導体層２０５は、実施の形態１の半導体層１０５と同様の材料及び形成方法により形
成することができる。
次に、半導体層２０５を加工して半導体層２０６を形成する。このように、本実施の形
態のトランジスタが完成する（図４（Ｂ））。
図４（Ｂ）に示すトランジスタは、第１の配線層２０２と、第１の配線層２０２を覆っ
て設けられた第１の絶縁層２０４と、第１の絶縁層２０４上に設けられた第２の配線層２
０８と、第１の配線層２０２と重畳し、且つ第２の配線層２０８に接する半導体層２０６
と、を有し、第２の配線層２０８と重畳していない部分の第１の絶縁層２０４の厚さ（こ
こで、第１の厚さとする。）は、第２の配線層２０８と重畳している部分の第１の絶縁層
２０４の厚さ（ここで、第２の厚さとする。）よりも小さく、第１の厚さと第２の厚さの
差は、０ｎｍより大きく５ｎｍ以下であることを特徴とする。
図４（Ｂ）に示すトランジスタは、配線層のテーパ角が小さく、上層に設けられる層の
被覆性が良好である。
そして、配線層のテーパ角が小さくなることで、上層に設けられる層の被覆性が向上し
、第２の配線層２０８と第３の配線層２１２の間のリーク電流が抑えられる。
ここで、第２の配線層２０８のテーパ角は、１５°以上４５°以下とすることが好まし
い。
更には、図４（Ｂ）に示すトランジスタにおいて、半導体層と重畳する第１の絶縁層の
厚さは調整することが可能であるため、ゲート電極から半導体層までの距離を調整するこ
とができる。更には、基板２００が大面積の基板であっても、エッチングに起因する基板
面内における第１の絶縁層の厚さのばらつきが小さく、特性のばらつきも小さいトランジ
スタを得ることができる。
ところで、図４（Ｂ）に示すトランジスタには、更に第２の絶縁層２１０が設けられて
いることが好ましい（図４（Ｃ））。
第２の絶縁層２１０は、実施の形態１の第２の絶縁層１１０と同様の材料及び形成方法
により形成することができる。
そして、更には、半導体層２０６のチャネル形成領域と重畳して第２の絶縁層２１０上
に第３の配線層２１２が選択的に形成されることが好ましい（図４（Ｄ））。第３の配線
層２１２が設けられることで、実施の形態１における第３の配線層１１２が設けられてい
る場合と同様の効果を享受する。
第３の配線層２１２は、実施の形態１の第３の配線層１１２と同様の材料及び形成方法
により形成することができる。
本実施の形態にて説明したように、半導体層の下に接して設けられる絶縁層の厚さを調
整してＢＧＢＣ構造のトランジスタを作製することができる。なお、図示していないが、
半導体層２０５を加工することなく、チャネル形成領域を有する半導体層として用いても
よい。
（実施の形態３）
本発明は、実施の形態１及び実施の形態２に示した形態に限定されない。例えば、本発
明の一態様であるトランジスタとして、ＴＧＴＣ構造のトランジスタを形成してもよい。
図５及び図６は、本実施の形態のトランジスタの作製方法を説明する図である。
図５及び図６を参照して説明する本実施の形態のトランジスタの作製方法は、半導体層
３０５を形成し、半導体層３０５上に導電膜３０７を形成し、導電膜３０７に少なくとも
２段階のエッチングを行って半導体層３０６及び離間した第１の配線層３０８を形成し、
第１の配線層３０８及び半導体層３０６を覆って絶縁層３１０を形成し、絶縁層３１０上
に半導体層３０６と重畳して第２の配線層３１２を形成し、２段階のエッチングが、少な
くとも導電膜３０７に対するエッチングレートが半導体層３０５に対するエッチングレー
トより高い条件により行う第１のエッチング工程と、導電膜３０７及び半導体層３０５に
対するエッチングレートが、第１のエッチング工程よりも高い条件により行う第２のエッ
チング工程と、を有することを特徴とする。
まず、基板３００上に好ましくは下地絶縁層３０４を形成し、下地絶縁層３０４上に半
導体層３０５を選択的に形成する（図５（Ａ））。
基板３００は、実施の形態１の基板１００と同様のものを用いればよい。
下地絶縁層３０４は、実施の形態１の第１の絶縁層１０４などと同様の材料及び形成方
法により形成することができる。
半導体層３０５は、実施の形態１の半導体層１０５と同様の材料及び形成方法により形
成することができる。
次に、下地絶縁層３０４及び半導体層３０５上に導電膜３０７を形成し、導電膜３０７
上にレジストマスク３０９を選択的に形成する（図５（Ｂ））。
導電膜３０７は、実施の形態１の導電膜１０７と同様の材料及び形成方法により形成す
ることができる。
レジストマスク３０９は、実施の形態１のレジストマスク１０９と同様にフォトリソグ
ラフィ法により形成することができる。
次に、導電膜３０７に対して第１のエッチングを行って第１の配線層３０８を形成する
（図５（Ｃ））。第１の配線層３０８は、少なくともトランジスタのソース電極及びドレ
イン電極を構成する。第１のエッチングは、実施の形態１と同様に行えばよい。実施の形
態１と同様に第１のエッチングを行うことで、テーパ形状を有する第１の配線層３０８が
形成される。なお、レジストマスク３０９は、第１のエッチングにより縮小されてレジス
トマスク３１１となる（図５（Ｃ））。
次に、第２のエッチングを行う。第２のエッチングは、実施の形態１と同様に行えばよ
い。実施の形態１と同様に第２のエッチングを行うことで、半導体層３０５の少なくとも
第１の配線層３０８と重畳していない部分がエッチングされて半導体層３０６が形成され
る（図５（Ｄ））。
次に、第１の配線層３０８、半導体層３０６及び下地絶縁層３０４上に絶縁層３１０を
形成する（図６（Ａ））。絶縁層３１０は、少なくともトランジスタのゲート絶縁層を構
成する。
絶縁層３１０は、実施の形態１の第１の絶縁層１０４と同様の材料及び形成方法により
形成することができる。
次に、絶縁層３１０上に、少なくとも半導体層３０６と重畳して第２の配線層３１２を
選択的に形成する（図６（Ｂ））。第２の配線層３１２は、少なくともトランジスタのゲ
ート電極を構成する。このように、本実施の形態のトランジスタが完成する。
図６（Ｂ）に示すトランジスタは、半導体層３０６と、半導体層３０６上に離間して設
けられた第１の配線層３０８と、第１の配線層３０８を覆って設けられた絶縁層３１０と
、絶縁層３１０上に設けられた第２の配線層３１２と、を有し、第１の配線層３０８と重
畳していない部分の半導体層３０６の厚さ（ここで、第１の厚さとする。）は、第１の配
線層３０８と重畳している部分の半導体層３０６の厚さ（ここで、第２の厚さとする。）
よりも小さく、第１の厚さと第２の厚さの差は、０ｎｍより大きく５ｎｍ以下であること
を特徴とする。
図６（Ｂ）に示すトランジスタは、配線層のテーパ角が小さく、上層に設けられる層の
被覆性が良好である。
そして、配線層のテーパ角が小さくなることで、上層に設けられる層の被覆性が向上し
、第１の配線層３０８と第２の配線層３１２の間のリーク電流が抑えられる。
ここで、第１の配線層３０８のテーパ角は、１５°以上４５°以下とすることが好まし
い。
更には、図６（Ｂ）に示すトランジスタにおいて、半導体層３０６の厚さは調整するこ
とが可能であるため、トランジスタのオン電流は十分に大きく、オフ電流は十分に小さい
。更には、基板３００が大面積の基板であっても、エッチングに起因する基板面内におけ
る半導体層の厚さのばらつきが小さく、特性のばらつきも小さいトランジスタを得ること
ができる。
半導体層３０６の厚さは、絶縁層３１０の厚さとの関係で決定される。絶縁層３１０の
厚さが１００ｎｍの場合には、半導体層３０６は、概ね１５ｎｍ以上とすればよい。半導
体層３０６の厚さを２５ｎｍ以上とすると、トランジスタの信頼性が向上する。半導体層
３０６の厚さの好ましい範囲は、２５ｎｍ以上５０ｎｍ以下とする。
本実施の形態にて説明したように、半導体層の厚さを調整してＴＧＴＣ構造のトランジ
スタを作製することができる。
なお、図示していないが、半導体層３０６と重畳して、下地絶縁層３０４と基板３００
の間にバックゲートを設けてもよい。バックゲートが設けられることで、実施の形態１に
おける第３の配線層１１２が設けられている場合と同様の効果を享受する。
（実施の形態４）
本発明は、実施の形態１乃至実施の形態３に示した形態に限定されない。例えば、本発
明の一態様であるトランジスタとして、ＴＧＢＣ構造のトランジスタを形成してもよい。
図７及び図８は、本実施の形態のトランジスタの作製方法を説明する図である。
図７及び図８を参照して説明する本実施の形態のトランジスタの作製方法は、下地絶縁
層４０３を形成し、下地絶縁層４０３上に導電膜４０７を形成し、導電膜４０７に少なく
とも２段階のエッチングを行って下地絶縁層４０４及び第１の配線層４０８を離間させて
形成し、下地絶縁層４０４及び第１の配線層４０８上に半導体層４０６を形成し、下地絶
縁層４０４、半導体層４０６及び第１の配線層４０８を覆って絶縁層４１０を形成し、絶
縁層４１０上に半導体層４０６と重畳して第２の配線層４１２を形成し、２段階のエッチ
ングが、少なくとも導電膜４０７に対するエッチングレートが下地絶縁層４０３に対する
エッチングレートより高い条件により行う第１のエッチング工程と、導電膜４０７及び下
地絶縁層４０３に対するエッチングレートが、第１のエッチング工程よりも高い条件によ
り行う第２のエッチング工程と、を有することを特徴とする。
まず、基板４００上に下地絶縁層４０３を形成し、下地絶縁層４０３上に導電膜４０７
を形成し、導電膜４０７上にレジストマスク４０９を選択的に形成する（図７（Ａ））。
基板４００は、実施の形態１の基板１００と同様のものを用いればよい。
下地絶縁層４０３は、実施の形態１の第１の絶縁層１０４と同様の材料及び形成方法に
より形成することができる。
導電膜４０７は、実施の形態１の導電膜１０７と同様の材料及び形成方法により形成す
ることができる。
レジストマスク４０９は、実施の形態１のレジストマスク１０９と同様にフォトリソグ
ラフィ法により形成することができる。
次に、導電膜４０７に対して第１のエッチングを行って第１の配線層４０８を形成する
（図７（Ｂ））。第１の配線層４０８は、少なくともトランジスタのソース電極及びドレ
イン電極を構成する。第１のエッチングは、実施の形態１と同様に行えばよい。実施の形
態１と同様に第１のエッチングを行うことで、テーパ形状を有する第１の配線層４０８が
形成される。なお、レジストマスク４０９は、第１のエッチングにより縮小されてレジス
トマスク４１１となる（図７（Ｂ））。
次に、第２のエッチングを行う。第２のエッチングは、実施の形態１と同様に行えばよ
い。実施の形態１と同様に第２のエッチングを行うことで、下地絶縁層４０３の少なくと
も第１の配線層４０８と重畳していない部分がエッチングされて下地絶縁層４０４が形成
される（図７（Ｃ））。
次に、第１の配線層４０８及び下地絶縁層４０４上に半導体層４０５を形成する（図７
（Ｄ））。
半導体層４０５は、実施の形態１の半導体層１０５と同様の材料及び形成方法により形
成することができる。
次に、半導体層４０５を加工して半導体層４０６を形成する（図８（Ａ））。
次に、下地絶縁層４０４、第１の配線層４０８及び半導体層４０６を覆って絶縁層４１
０を形成する（図８（Ｂ））。絶縁層４１０は、少なくともトランジスタのゲート絶縁層
を構成する。
絶縁層４１０は、実施の形態１の第１の絶縁層１０４と同様の材料及び形成方法により
形成することができる。
次に、絶縁層４１０上に、少なくとも半導体層４０６と重畳して第２の配線層４１２を
選択的に形成する（図８（Ｃ））。第２の配線層４１２は、少なくともトランジスタのゲ
ート電極を構成する。
第２の配線層４１２は、実施の形態１の第３の配線層１１２と同様の材料及び形成方法
により形成することができる。このように、本実施の形態のトランジスタが完成する（図
８（Ｃ））。
図８（Ｃ）に示すトランジスタは、下地絶縁層４０４と、下地絶縁層４０４上に離間し
て設けられた第１の配線層４０８と、下地絶縁層４０４及び第１の配線層４０８上に設け
られた半導体層４０６と、半導体層４０６及び第１の配線層４０８を覆って設けられた絶
縁層４１０と、絶縁層４１０上に半導体層４０６と重畳して設けられた第２の配線層４１
２と、を有し、第１の配線層４０８と重畳していない部分の下地絶縁層４０４の厚さ（こ
こで、第１の厚さとする。）は、第１の配線層４０８と重畳している部分の下地絶縁層４
０４の厚さ（ここで、第２の厚さとする。）よりも小さく、第１の厚さと第２の厚さの差
は、０ｎｍより大きく５ｎｍ以下であることを特徴とする。
図８（Ｃ）に示すトランジスタは、配線層のテーパ角が小さく、上層に設けられる層の
被覆性が良好である。
そして、配線層のテーパ角が小さくなることで、上層に設けられる層の被覆性が向上し
、第１の配線層４０８と第２の配線層４１２の間のリーク電流が抑えられる。
ここで、第１の配線層４０８のテーパ角は、１５°以上４５°以下とすることが好まし
い。
本実施の形態にて説明したように、下地の厚さを調整してＴＧＢＣ構造のトランジスタ
を作製することができる。
なお、図示していないが、半導体層４０６と重畳して、下地絶縁層４０４と基板４００
の間にバックゲートを設けてもよい。バックゲートが設けられることで、実施の形態１に
おける第３の配線層１１２が設けられている場合と同様の効果を享受する。
（実施の形態５）
次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機
器には、実施の形態１乃至実施の形態４で説明した素子の少なくとも一つを搭載させる。
本発明の一態様である電子機器として、例えば、コンピュータ、携帯電話機（携帯電話、
携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、
デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、ま
たはテレビジョン受信機ともいう）などが挙げられる。
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体５０１、筐体５０２、
表示部５０３、キーボード５０４などによって構成されている。筐体５０１と筐体５０２
内には、実施の形態１乃至実施の形態４で説明した素子が設けられている。図９（Ａ）に
示すノート型のパーソナルコンピュータに実施の形態１乃至実施の形態４で説明した素子
を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体５１１には、表示部５１３と、外
部インターフェイス５１５と、操作ボタン５１４などが設けられている。更には、携帯情
報端末を操作するスタイラス５１２などを備えている。本体５１１内には、実施の形態１
乃至実施の形態４で説明した素子が設けられている。図９（Ｂ）に示すＰＤＡに上記の実
施の形態１乃至実施の形態４で説明した素子を搭載することで、消費電力を低減し、素子
の占有面積を小さくすることができる。
図９（Ｃ）は、電子ペーパーを実装した電子書籍５２０であり、筐体５２１と筐体５２
３の２つの筐体で構成されている。筐体５２１及び筐体５２３には、それぞれ表示部５２
５及び表示部５２７が設けられている。筐体５２１と筐体５２３は、軸部５３７により接
続されており、該軸部５３７を軸として開閉動作を行うことができる。そして、筐体５２
１は、電源５３１、操作キー５３３、スピーカー５３５などを備えている。筐体５２１、
筐体５２３の少なくとも一には、実施の形態１乃至実施の形態４で説明した素子が設けら
れている。図９（Ｃ）に示す電子書籍に実施の形態１乃至実施の形態４で説明した素子を
搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。
図９（Ｄ）は、携帯電話機であり、筐体５４０と筐体５４１の２つの筐体で構成されて
いる。さらに、筐体５４０と筐体５４１は、スライドし、図９（Ｄ）のように展開してい
る状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。そし
て、筐体５４１は、表示パネル５４２、スピーカー５４３、マイクロフォン５４４、ポイ
ンティングデバイス５４６、カメラ用レンズ５４７、外部接続端子５４８などを備えてい
る。そして、筐体５４０は、携帯電話機の充電を行う太陽電池セル５４９、外部メモリス
ロット５５０などを備えている。なお、アンテナは、筐体５４１に内蔵されている。筐体
５４０と筐体５４１の少なくとも一には、実施の形態１乃至実施の形態４で説明した素子
が設けられている。図９（Ｄ）に示す携帯電話機に実施の形態１乃至実施の形態４で説明
した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができ
る。
図９（Ｅ）は、デジタルカメラであり、本体５６１、表示部５６７、接眼部５６３、操
作スイッチ５６４、表示部５６５、バッテリー５６６などによって構成されている。本体
５６１内には、実施の形態１乃至実施の形態４で説明した素子が設けられている。図９（
Ｅ）に示すデジタルカメラに実施の形態１乃至実施の形態４で説明した素子を搭載するこ
とで、消費電力を低減し、素子の占有面積を小さくすることができる。
図９（Ｆ）は、テレビジョン装置５７０であり、筐体５７１、表示部５７３、スタンド
５７５などで構成されている。テレビジョン装置５７０の操作は、筐体５７１が備えるス
イッチや、リモコン操作機５８０により行うことができる。筐体５７１及びリモコン操作
機５８０には、実施の形態１乃至実施の形態４で説明した素子が搭載されている。図９（
Ｆ）に示すテレビジョン装置に実施の形態１乃至実施の形態４で説明した素子を搭載する
ことで、消費電力を低減し、素子の占有面積を小さくすることができる。
本実施例は、実施の形態１のトランジスタ、すなわち、図２（Ｃ）に示すトランジスタ
を用いた。なお、基板１００と第１の配線層１０２の間には下地絶縁層を形成した。
第１の配線層１０２は、Ｗにより形成した。厚さは１５０ｎｍとした。
第１の絶縁層１０４は、酸化窒化シリコンにより形成した。厚さは１００ｎｍとした。
半導体層１０６は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体により形成した。厚さは５０
ｎｍとした。
第２の配線層１０８は、Ｔｉにより形成した。厚さは１５０ｎｍとした。
第２の絶縁層１１０は、酸化シリコンにより形成した。厚さは３００ｎｍとした。
ここで、３種類のサンプルを準備して比較した。
第１のサンプルは、導電膜１０７を加工して第２の配線層１０８を形成するエッチング
をＢＣｌ３とＣｌ２の混合ガスのみで行ったものである。
第２のサンプルは、導電膜１０７を加工して第２の配線層１０８を形成するエッチング
を２段階で行い、第１のエッチングはＢＣｌ３とＣｌ２の混合ガスで行い、第２のエッチ
ングはＳＦ６ガスのみで行ったものである。
第３のサンプルは、導電膜１０７を加工して第２の配線層１０８を形成するエッチング
をＳＦ６ガスのみで行ったものである。
第１のサンプルでは、第２の配線層１０８のテーパ角が約６５°であり、半導体層１０
６の第１の厚さと第２の厚さの差は、約２５ｎｍであった（図１０を参照）。
第２のサンプルでは、第２の配線層のテーパ角が約６５°であるが、第２の配線層１０
８の上面と側面の境界が削られ、丸みを帯びた形状である。この丸みを帯びた形状の曲率
半径は約１００ｎｍである。半導体層１０６の第１の厚さと第２の厚さの差は、ほぼ０で
あった（図１１を参照）。半導体層１０６の第１の厚さと第２の厚さの差がほぼ０である
ため、サンプル１よりも好ましい形状といえる。
第３のサンプルでは、第２の配線層１０８のテーパ角が約２０°であり、半導体層１０
６の第１の厚さと第２の厚さの差は、ほぼ０であった（図１２を参照）。
第２のサンプルと第３のサンプルを比較すると、第３のサンプルでは第２の配線層１０
８のテーパ角が非常に小さい。第２の配線層１０８のテーパ角をこのように小さくするこ
とで、第２の絶縁層１１０の被覆性が高まる。
ただし、第３のサンプルはスイッチング特性が良好ではなかった。具体的にはオフ電流
が大きかった。そのため、ＳＦ６ガスのみでエッチングを行った後にＢＣｌ３とＣｌ２の
混合ガスでわずかにエッチングを行うことで、オンオフ比が高い、すなわち、スイッチン
グ特性が良好なトランジスタを得ることができた。
なお、ＳＦ６ガスを用いることで、単に半導体層１０５に対する導電膜１０７の高選択
比を取るのみならず、半導体層１０５にプラズマダメージが入ることを防ぐことが可能な
程度の低バイアスパワーであってもレジストを後退させつつ第２の配線層１０８をテーパ
形状にすることができる。
１００ 基板
１０２ 第１の配線層
１０４ 第１の絶縁層
１０５ 半導体層
１０６ 半導体層
１０７ 導電膜
１０８ 第２の配線層
１０９ レジストマスク
１１０ 第２の絶縁層
１１１ レジストマスク
１１２ 第３の配線層
２００ 基板
２０２ 第１の配線層
２０３ 第１の絶縁層
２０４ 第１の絶縁層
２０５ 半導体層
２０６ 半導体層
２０７ 導電膜
２０８ 第２の配線層
２０９ レジストマスク
２１０ 第２の絶縁層
２１１ レジストマスク
２１２ 第３の配線層
３００ 基板
３０４ 下地絶縁層
３０５ 半導体層
３０６ 半導体層
３０７ 導電膜
３０８ 第１の配線層
３０９ レジストマスク
３１０ 絶縁層
３１１ レジストマスク
３１２ 第２の配線層
４００ 基板
４０３ 下地絶縁層
４０４ 下地絶縁層
４０５ 半導体層
４０６ 半導体層
４０７ 導電膜
４０８ 第１の配線層
４０９ レジストマスク
４１０ 絶縁層
４１１ レジストマスク
４１２ 第２の配線層
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ キーボード
５１１ 本体
５１２ スタイラス
５１３ 表示部
５１４ 操作ボタン
５１５ 外部インターフェイス
５２０ 電子書籍
５２１ 筐体
５２３ 筐体
５２５ 表示部
５２７ 表示部
５３１ 電源
５３３ 操作キー
５３５ スピーカー
５３７ 軸部
５４０ 筐体
５４１ 筐体
５４２ 表示パネル
５４３ スピーカー
５４４ マイクロフォン
５４６ ポインティングデバイス
５４７ カメラ用レンズ
５４８ 外部接続端子
５４９ 太陽電池セル
５５０ 外部メモリスロット
５６１ 本体
５６３ 接眼部
５６４ 操作スイッチ
５６５ 表示部
５６６ バッテリー
５６７ 表示部
５７０ テレビジョン装置
５７１ 筐体
５７３ 表示部
５７５ スタンド
５８０ リモコン操作機

Claims (2)

  1. 半導体層と、
    前記半導体層上の配線層と、を有し、
    前記半導体層は、前記配線層と重畳している第１の領域と、前記配線層と重畳していない第２の領域と、を有し、
    前記第２の領域における前記半導体層の膜厚は、前記第１の領域における前記半導体層の膜厚より薄く、
    前記第２の領域における前記半導体層の膜厚と、前記第１の領域における前記半導体層の膜厚との差は、０ｎｍより大きく５ｎｍ以下であり、
    前記配線層のテーパー角は、１５°以上４５°以下であるトランジスタ。
  2. 請求項１において、
    前記半導体層は、酸化物半導体を含むことを特徴とするトランジスタ。
JP2015090049A 2010-02-19 2015-04-27 トランジスタ Withdrawn JP2015146460A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015090049A JP2015146460A (ja) 2010-02-19 2015-04-27 トランジスタ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010035434 2010-02-19
JP2010035434 2010-02-19
JP2015090049A JP2015146460A (ja) 2010-02-19 2015-04-27 トランジスタ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011025791A Division JP5740169B2 (ja) 2010-02-19 2011-02-09 トランジスタの作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017083414A Division JP6431563B2 (ja) 2010-02-19 2017-04-20 トランジスタの作製方法

Publications (1)

Publication Number Publication Date
JP2015146460A true JP2015146460A (ja) 2015-08-13

Family

ID=44476854

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2011025791A Active JP5740169B2 (ja) 2010-02-19 2011-02-09 トランジスタの作製方法
JP2015090049A Withdrawn JP2015146460A (ja) 2010-02-19 2015-04-27 トランジスタ
JP2017083414A Expired - Fee Related JP6431563B2 (ja) 2010-02-19 2017-04-20 トランジスタの作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011025791A Active JP5740169B2 (ja) 2010-02-19 2011-02-09 トランジスタの作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017083414A Expired - Fee Related JP6431563B2 (ja) 2010-02-19 2017-04-20 トランジスタの作製方法

Country Status (4)

Country Link
US (1) US8597992B2 (ja)
JP (3) JP5740169B2 (ja)
KR (1) KR101794352B1 (ja)
TW (1) TWI557804B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
KR20130043063A (ko) * 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102479944B1 (ko) 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6016455B2 (ja) * 2012-05-23 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
KR20130137851A (ko) * 2012-06-08 2013-12-18 삼성디스플레이 주식회사 산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판, 그리고 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6293818B2 (ja) * 2016-05-31 2018-03-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04505832A (ja) * 1990-10-05 1992-10-08 ゼネラル・エレクトリック・カンパニイ 改良されたソース／ドレイン接点を持つ薄膜トランジスタ構造
JP2002072230A (ja) * 2000-08-30 2002-03-12 Sharp Corp 液晶表示装置の製造方法および液晶表示装置
JP2005285890A (ja) * 2004-03-29 2005-10-13 Casio Comput Co Ltd 亜鉛酸化物の加工方法
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
JP2009004787A (ja) * 2007-06-22 2009-01-08 Samsung Electronics Co Ltd Ｚｎ酸化物系薄膜トランジスタとその製造方法、及びＺｎ酸化物のエッチング溶液とその製造方法
JP2009076736A (ja) * 2007-09-21 2009-04-09 Mitsubishi Electric Corp 半導体装置、表示装置及びその製造方法
JP2009135482A (ja) * 2007-11-05 2009-06-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び当該薄膜トランジスタを有する表示装置
JP2009158940A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
WO2009157535A1 (ja) * 2008-06-27 2009-12-30 出光興産株式会社 ＩｎＧａＯ3（ＺｎＯ）結晶相からなる酸化物半導体用スパッタリングターゲット及びその製造方法
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP2011151194A (ja) * 2010-01-21 2011-08-04 Hitachi Displays Ltd 液晶表示装置及びその製造方法

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3689843T2 (de) * 1986-03-06 1994-09-01 Toshiba Kawasaki Kk Steuerschaltung einer Flüssigkristallanzeige.
JPH0277163A (ja) * 1988-09-13 1990-03-16 Seikosha Co Ltd シリコン薄膜トランジスタアレイ
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3003998B2 (ja) * 1998-03-18 2000-01-31 インターナショナル・ビジネス・マシーンズ・コーポレイション ドライエッチング方法およびその方法を用いたｔｆｔの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) * 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
JP2004031410A (ja) * 2002-06-21 2004-01-29 Sanyo Electric Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005072053A (ja) * 2003-08-27 2005-03-17 Sharp Corp 有機半導体装置およびその製造方法
US7482208B2 (en) * 2003-09-18 2009-01-27 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) * 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2585190A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) * 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2007096053A (ja) * 2005-09-29 2007-04-12 Seiko Epson Corp パターニング方法および薄膜トランジスタの製造方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) * 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2008072011A (ja) * 2006-09-15 2008-03-27 Toppan Printing Co Ltd 薄膜トランジスタの製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5415001B2 (ja) * 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
TWI469223B (zh) * 2007-09-03 2015-01-11 Semiconductor Energy Lab 薄膜電晶體和顯示裝置的製造方法
JP2009099824A (ja) * 2007-10-18 2009-05-07 Mitsubishi Electric Corp 薄膜トランジスタ装置、表示装置及びその製造方法
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7786485B2 (en) * 2008-02-29 2010-08-31 Semicondutor Energy Laboratory Co., Ltd. Thin-film transistor and display device
US8227278B2 (en) * 2008-09-05 2012-07-24 Semiconductor Energy Laboratory Co., Ltd. Methods for manufacturing thin film transistor and display device
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TW202115917A (zh) * 2008-11-07 2021-04-16 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04505832A (ja) * 1990-10-05 1992-10-08 ゼネラル・エレクトリック・カンパニイ 改良されたソース／ドレイン接点を持つ薄膜トランジスタ構造
JP2002072230A (ja) * 2000-08-30 2002-03-12 Sharp Corp 液晶表示装置の製造方法および液晶表示装置
JP2005285890A (ja) * 2004-03-29 2005-10-13 Casio Comput Co Ltd 亜鉛酸化物の加工方法
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
JP2009004787A (ja) * 2007-06-22 2009-01-08 Samsung Electronics Co Ltd Ｚｎ酸化物系薄膜トランジスタとその製造方法、及びＺｎ酸化物のエッチング溶液とその製造方法
JP2009076736A (ja) * 2007-09-21 2009-04-09 Mitsubishi Electric Corp 半導体装置、表示装置及びその製造方法
JP2009135482A (ja) * 2007-11-05 2009-06-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び当該薄膜トランジスタを有する表示装置
JP2009158940A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
WO2009157535A1 (ja) * 2008-06-27 2009-12-30 出光興産株式会社 ＩｎＧａＯ3（ＺｎＯ）結晶相からなる酸化物半導体用スパッタリングターゲット及びその製造方法
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP2011151194A (ja) * 2010-01-21 2011-08-04 Hitachi Displays Ltd 液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
JP2017163150A (ja) 2017-09-14
US8597992B2 (en) 2013-12-03
TW201203378A (en) 2012-01-16
KR101794352B1 (ko) 2017-11-06
JP5740169B2 (ja) 2015-06-24
US20110207269A1 (en) 2011-08-25
KR20110095830A (ko) 2011-08-25
JP6431563B2 (ja) 2018-11-28
JP2011192973A (ja) 2011-09-29
TWI557804B (zh) 2016-11-11

Similar Documents

Publication Publication Date Title
JP6431563B2 (ja) トランジスタの作製方法
JP6694009B2 (ja) 半導体装置
KR102212301B1 (ko) 반도체 장치와 그 제작 방법
JP5815178B2 (ja) 半導体装置の作製方法
JP2016201550A (ja) 半導体装置
KR20120024397A (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160819

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170131

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20170424