KR20110000501A - 반도체장치 및 그 제조방법과 표시장치 - Google Patents

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Abstract

제조수율이나 스루풋의 저하를 억제할 수 있는 반도체장치 및 그 제조방법과 표시장치를 제공한다.
배선이 형성되어 있는 제 1 영역을 제외한, 반도체층이 형성되어 있는 제 2 영역에 광열변환층을 형성하고, 상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서, 상기 광열변환층에 의해 상기 반도체층을 가열한다.

Description

반도체장치 및 그 제조방법과 표시장치{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF AND DISPLAY DEVICE}
본 발명은 반도체장치 및 그 제조방법과 표시장치에 관한 것이며, 특히, 결정질 또는 미결정질(微結晶質)의 반도체층을 이용한 트랜지스터를 기판 위에 구비한 반도체장치 및 그 제조방법과, 해당 반도체장치를 적용한 표시장치에 관한 것이다.
최근, 휴대전화나 디지털카메라 등의 휴대기기를 비롯해서, 텔레비전이나 PC 등의 전자기기의 디스플레이나 모니터로서, 액정표시장치나 유기 전계발광 디스플레이, 플라즈마 디스플레이 등의 박형(薄型) 디스플레이가 이용되고 있다. 그리고, 이러한 박형 디스플레이의 표시패널이나 구동 드라이버에 있어서는 일반적으로 실리콘 박막을 채널층으로서 이용한 트랜지스터 소자가 이용되고 있다.
주지와 같이, 트랜지스터 소자는 실리콘 박막의 고체구조에 의거해서, 비정질(어모퍼스) 실리콘 트랜지스터와, 결정성 실리콘 트랜지스터의 2종류로 크게 나눌 수 있다. 비정질 실리콘 트랜지스터는 비정질 실리콘 박막을 저비용으로 큰면적에 균일하게 성막할 수 있고, 또, 근접소자간의 성능 편차가 적다고 하는 장점을 가지고 있다. 그렇지만, 전자 이동도가 낮기 때문에, 예를 들면, 비정질 실리콘 트랜지스터를 표시장치에 적용하고, 표시영역의 화소와 동시에 드라이버 등의 회로를 형성했을 경우, 드라이버 회로로서 충분한 성능을 실현할 수 없다고 하는 문제를 가지고 있었다. 또, 비정질 실리콘 트랜지스터는 오랜 기간에 걸쳐서 구동시켰을 경우, 임계값전압(Vth)이 시프트(shift)한다고 하는 결점도 가지고 있다.
한편, 결정성 실리콘 트랜지스터는 전자 이동도가 높고, 경시(經時)적인 임계값전압(Vth)의 시프트도 적으므로, 상술한 바와 같이 표시장치의 화소와 동시에 드라이버 회로를 형성했을 경우라도, 드라이버 회로로서 충분한 성능을 실현할 수 있다고 하는 장점을 가지고 있다. 이러한 결정성 실리콘 트랜지스터에 이용하는 실리콘 박막의 형성방법으로서는 예를 들면, 플라즈마 화학기상성장법(Plasma Enhanced chemicalvapor deposition;PECVD) 등을 이용하여, 비정질의 실리콘 박막을 성막한 후, 적외선 램프나 레이저 등에 의한 열 어닐(anneal)에 의해 비정질 실리콘을 융해, 냉각시키는 것으로 결정화하는 수법이 알려져 있다.
여기서, 레이저에 의해 비정질 실리콘을 결정화할 때에는, 비정질 실리콘의 흡수계수가 높은 엑시머 레이저(excimer laser)가 통상 이용되지만, 양산화의 관점으로부터는 출력이 불안정하고, 메인터넌스(maintenance)성도 나쁘다고 하는 문제를 가지고 있다. 그래서, 출력이 더욱 안정되어 있고, 메인터넌스성에도 뛰어난 반도체 레이저의 사용이 제안되고 있다.
그런데, 비정질 실리콘은 반도체 레이저에 의해 발진되는 적외광이나 가시광의 파장의 광에 대한 흡수계수가 낮다고 하는 문제를 가지고 있다. 그 때문에, 효율적으로 비정질 실리콘 막을 열 어닐하는 수법으로서, 비정질 실리콘 박막을 성막한 후, 해당 박막 위에 적외광이나 가시광에 대한 광흡수계수가 높은 광열변환층을 형성하는 방법이 제안되고 있다. 이에 따라, 광열변환층에 레이저광을 조사하는 것으로, 광열변환층이 가열되며, 그 열로 하층의 비정질 실리콘을 어닐하여 효율적으로 결정화할 수 있다. 이러한 결정성 실리콘 박막의 형성방법에 대해서는 예를 들면, 일본국 특개 2007-005508호 공보 등에 기재되어 있다.
상술한 각 선행기술문헌에 나타내어진 결정성 실리콘 박막의 형성방법에 있어서는, 트랜지스터 소자를 형성하는 기판 위로 일면에 광열변환층이 성막되기 때문에, 레이저광을 조사했을 때 가열할 필요가 없는 부분까지 가열될 가능성이 있었다. 그 때문에, 결정성 실리콘 트랜지스터의 채널층이 되는 영역 이외의, 예를 들면 배선부분이 가열되면, 해당 배선 위의 막이 박리되거나, 크랙이 생기거나 한다고 하는 문제를 가지고 있었다. 특히, 배선부분에서는 가열의 정도가 커지기 때문에, 실리콘 절연막 등 층간막의 박리가 현저해지며, 제조수율의 저하를 초래한다고 하는 문제를 가지고 있었다. 이러한 문제를 회피하기 위해서는 배선부분을 가열하지 않도록 레이저광을 국소적으로 조사할 필요가 있기 때문에, 레이저광의 조사공정에 있어서의 스루풋(throughput)(또는 작업효율)의 저하를 초래한다고 하는 문제를 가지고 있었다.
그래서, 본 발명은 상술한 문제점에 감안하여, 비정질 실리콘 박막을 레이저 어닐해서 결정성 실리콘 박막을 형성하는 경우라도, 제조수율이나 스루풋의 저하를 억제할 수 있는 반도체장치 및 그 제조방법과 표시장치를 제공하는 것을 이점으로 한다.
본 발명의 반도체장치의 제조방법에 있어서,
배선이 형성되어 있는 제 1 영역을 제외한, 반도체층이 형성되어 있는 제 2 영역에 광열변환층을 형성하고,
상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서 상기 광열변환층에 의해 상기 반도체층을 가열한다.
상기 반도체장치의 제조방법에 있어서,
상기 광을 조사해서 가열함으로써, 상기 반도체층의 비정질부를 결정화해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 제 1 영역 및 상기 제 2 영역에 광을 조사 후, 상기 광열변환층을 제거해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 광열변환층의 제거 후, 상기 가열된 반도체층 위에 상기 광열변환층보다도 폭이 넓은 채널 보호층을 형성해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 광을 조사해서 가열함으로써, 결정화된 상기 반도체층을 채널층으로 한 제 1 트랜지스터를 형성해도 좋다.
상기 반도체장치의 제조방법에 있어서,
도전재료를 포함하는 박막을 패터닝함으로써, 상기 제 1 트랜지스터의 전극과 함께 상기 제 1 영역의 배선을 형성해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 광열변환층의 형성 전에, 상기 제 2 영역의 상기 반도체층 위에 버퍼층을 형성해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 버퍼층을 형성 후에 상기 광열변환층을 형성하고,
상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서 상기 광열변환층에 의해 상기 반도체층을 가열하며,
상기 광열변환층을 제거하고,
상기 버퍼층을 포함하는 채널 보호층을 패터닝해서 형성해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 반도체층은 제 3 영역에도 형성되어 있고,
상기 광을 조사하는 공정은 상기 광을 상기 제 3 영역에도 조사하며,
상기 제 3 영역의 미결정화의 상기 반도체층을 채널층으로 한 제 2 트랜지스터를 형성해도 좋다.
표시소자와, 상기 표시소자를 구동하기 위한 화소구동회로를 갖는 복수의 표시화소를 구비하는 표시장치의 제조방법에 있어서,
배선이 형성되어 있는 제 1 영역을 제외한, 반도체층이 형성되어 있는 제 2 영역에 광열변환층을 형성하고,
상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서 상기 광열변환층에 의해 상기 반도체층을 가열하며,
상기 광을 조사해서 가열함으로써, 결정화된 상기 반도체층을 채널층으로 한 상기 화소구동회로의 제 1 트랜지스터를 형성해도 좋다.
상기 표시장치의 제조방법에 있어서,
상기 제 1 트랜지스터는 상기 표시소자에 발광구동전류를 공급하는 트랜지스터라도 좋다.
상기 표시장치의 제조방법에 있어서,
상기 반도체층은 제 3 영역에도 형성되어 있고,
상기 광을 조사하는 공정은 상기 광을 상기 제 3 영역에도 조사하며,
상기 제 3 영역의 미결정화의 상기 반도체층을 채널층으로 한 상기 화소구동회로의 제 2 트랜지스터를 형성해도 좋다.
상기 표시장치의 제조방법에 있어서,
상기 제 1 트랜지스터는 상기 표시소자에 발광구동전류를 공급하는 트랜지스터이고,
상기 제 2 트랜지스터는 상기 제 1 트랜지스터를 선택하는 트랜지스터라도 좋다.
상기 표시장치의 제조방법에 있어서,
상기 화소구동회로는 선택라인 및 데이터 라인에 접속되고,
상기 배선은 상기 선택라인 및 상기 데이터 라인의 적어도 어느 한 쪽으로서 기능해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 반도체층은 결정화된 반도체영역과, 상기 결정화된 반도체영역의 양단에 각각 위치하는 미결정화의 반도체영역을 가져도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 반도체층 위에 상기 광열변환층보다도 폭이 넓은 채널 보호층을 형성해도 좋다.
상기 반도체장치의 제조방법에 있어서,
상기 반도체층은 결정화된 반도체영역과, 상기 결정화된 반도체영역의 일단에 위치하는 미결정화의 반도체영역을 가져도 좋다.
복수의 표시화소가 배열된 화소 어레이와, 상기 표시화소를 선택 상태로 설정하기 위한 선택 드라이버부와, 상기 표시화소에 표시 데이터를 공급하는 데이터 드라이버부를 구비하는 표시장치의 제조방법에 있어서,
상기 화소 어레이가 되는 제 1 영역의 반도체층의 위쪽을 제외하고, 상기 데이터 드라이버부가 되는 제 2 영역의 반도체층 위쪽에 광열변환층을 형성하고,
상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서 상기 광열변환층에 의해 상기 데이터 드라이버부의 상기 반도체층을 가열해도 좋다.
상기 표시장치의 제조방법에 있어서,
상기 선택 드라이버부는 상기 제 2 영역내에 설치되고, 상기 선택 드라이버부의 상기 반도체층도 가열해도 좋다.
표시장치에 있어서,
복수의 표시화소는,
표시소자와,
상기 표시소자를 구동하기 위한 화소구동회로를 가지며,
상기 화소구동회로는,
결정화된 반도체영역 및 상기 결정화된 반도체영역의 양단에 각각 위치하는 미결정화의 반도체영역을 갖는 반도체층과, 상기 반도체층 위에 배치되고, 상기 결정화된 영역보다 폭이 넓은 채널 보호층을 갖는 트랜지스터를 구비한다.
표시장치에 있어서,
복수의 표시화소는,
표시소자와,
상기 표시소자를 구동하기 위한 화소구동회로를 가지며,
상기 화소구동회로는,
결정화된 반도체영역 및 상기 결정화된 반도체영역의 일단에 위치하는 미결정화의 반도체영역을 갖는 반도체층과, 상기 반도체층 위에 배치되고, 상기 결정화된 영역의 일부 및 상기 미결정화의 반도체영역 일부에 겹쳐져 있는 채널 보호층을 갖는 트랜지스터를 구비한다.
상기 표시장치의 제조방법에 있어서,
상기 트랜지스터 소스, 드레인 전극의 한 쪽은 상기 표시소자의 화소전극에 접속되고, 상기 소스, 드레인 전극의 한 쪽은 상기 반도체층 중, 상기 결정화된 반도체영역측에 접속되며, 상기 소스, 드레인 전극의 다른 쪽은 상기 반도체층 중, 상기 미결정화의 반도체영역측에 접속되어 있어도 좋다.
본 발명에 관한 반도체장치 및 그 제조방법과 표시장치에 따르면, 비정질 실리콘 박막을 레이저 어닐해서 결정성 실리콘 박막을 형성하는 경우라도, 제조수율이나 스루풋의 저하를 억제할 수 있다.
도 1은 본 발명에 관한 반도체장치의 제 1 실시형태를 나타내는 개략단면도이다.
도 2는 제 1 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도(그 1)이다.
도 3은 제 1 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도(그 2)이다.
도 4는 비교예에 있어서의 반도체장치의 제조방법의 일례를 나타내는 개략공정도이다.
도 5는 트랜지스터에 이용되는 실리콘 박막의 결정화도의 일례를 나타내는 라만(Raman)분광 스펙트럼도이다.
도 6은 본 발명에 관한 반도체장치가 적용되는 표시장치의 일례를 나타내는 개략구성도이다.
도 7은 본 발명에 관한 반도체장치가 적용되는 표시화소의 회로 구성예를 나타내는 등가회로도이다.
도 8은 제 2 실시형태에 적용되는 표시화소의 기판구조를 모식적으로 나타낸 단면구조도이다.
도 9는 제 2 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도(그 1)이다.
도 10은 제 2 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도(그 2)이다.
도 11은 제 2 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도(그 3)이다.
도 12는 본 발명에 관한 반도체장치가 적용되는 표시장치의 다른 예를 나타내는 개략구성도이다.
도 13은 EL패널의 화소의 배치구성을 나타내는 평면도이다.
도 14는 EL패널의 개략구성을 나타내는 평면도이다.
도 15는 EL패널의 1 화소에 상당하는 회로를 나타낸 회로도이다.
도 16은 EL패널의 1 화소를 나타낸 평면도이다.
도 17은 도 16의 XVII-XVII선을 따른 면의 시시(矢視)단면도이다.
도 18은 도 16의 XVIII-XVIII선을 따른 면의 시시단면도이다.
도 19는 트랜지스터의 제조과정에 있어서의 게이트 형성공정을 나타내는 설명도이다.
도 20은 트랜지스터의 제조과정에 있어서의 2층 성막공정을 나타내는 설명도이다.
도 21은 트랜지스터의 제조과정에 있어서의 처리막 형성공정의 제 1 공정을 나타내는 설명도이다.
도 22는 트랜지스터의 제조과정에 있어서의 처리막 형성공정의 제 2 공정을 나타내는 설명도이다.
도 23은 트랜지스터의 제조과정에 있어서의 처리막 형성공정의 제 3 공정을 나타내는 설명도이다.
도 24는 트랜지스터의 제조과정에 있어서의 실리콘 결정 화학공정을 나타내는 설명도이다.
도 25는 트랜지스터의 제조과정에 있어서의 실리콘 결정 화학공정을 나타내는 설명도이다.
도 26은 트랜지스터의 제조과정에 있어서의 보호 절연막 성막공정을 나타내는 설명도이다.
도 27은 트랜지스터의 제조과정에 있어서의 보호막 형성공정을 나타내는 설명도이다.
도 28은 트랜지스터의 제조과정에 있어서의 불순물 반도체층 성막공정을 나타내는 설명도이다.
도 29는 트랜지스터의 제조과정에 있어서의 반도체층 형성공정을 나타내는 설명도이다.
도 30은 트랜지스터의 제조과정에 있어서의 소스ㆍ드레인 형성공정을 나타내는 설명도이다.
도 31은 3개의 트랜지스터를 1 화소에 구비하는 EL패널의 회로를 나타낸 회로도이다.
이하, 본 발명에 관한 반도체장치 및 그 제조방법과 표시장치에 대해서, 실시형태를 나타내서 자세하게 설명한다.
(반도체장치)
도 1은 본 발명에 관한 반도체장치의 제 1 실시형태를 나타내는 개략단면도이다. 여기서, 도 1에서는 설명의 간략화를 위해, 트랜지스터와 배선층을 각 1 군데 설치한 구성을 나타낸다.
본 실시형태에 관한 반도체장치는 도 1에 나타내는 바와 같이, 예를 들면, 유리나 플라스틱 등의 절연성의 기판(10) 일면(도면 상면)측에, 배선(13x)을 갖는 배선층(LN)과, 다결정질 실리콘 또는 미결정질 실리콘을 포함하는 반도체층을 갖는 트랜지스터(결정성 실리콘 트랜지스터)(Tr)가 동일층에 설치되어 있다.
구체적으로는, 트랜지스터(Tr)는 도 1에 나타내는 바와 같이, 예를 들면, 절연성의 기판(10) 일면측의 상면에 설치된 게이트 전극(13)과, 게이트 절연막(11)을 통해서, 게이트 전극(13)에 대응하는 영역에 설치된 결정성의 실리콘을 포함하는 반도체층(채널층)(15)과, 반도체층(15) 위에 설치된 채널 보호층(16)과, 채널 보호층(16)의 양단부로부터 반도체층(15) 위에 연재(延在)하여 설치된 불순물 반도체층 (불순물층)(17)과, 불순물 반도체층(17) 위에 꼭 맞게 설치된 소스 전극 및 드레인 전극(이하, 「소스, 드레인 전극」이라고 총칭함)(18)을 가지고 있다. 또, 배선층 (LN)은 도 1에 나타내는 바와 같이, 예를 들면, 상기의 트랜지스터(Tr)의 게이트 전극(13)과 동일층에 설치되는 배선(13x)을 가지며, 게이트 절연막(11)에 피복되어 있다.
또한, 도 1에 있어서는 기판(10) 위에 설치된 트랜지스터(Tr)의 소스, 드레인 전극(18)이 노출된 상태를 나타냈지만, 실제 제품에 있어서는 트랜지스터(Tr)를 구비하는 기판(10)의 상면이, 도시를 생략한 절연막 등에 의해 피복 보호된다. 또, 도 1에 나타낸 구성 위에, 층간 절연막이나 평탄화막 등을 통해서 표시소자나 상층의 배선층 등이 형성된 구성을 갖는 것이라도 좋다.
상술한 바와 같은 구성을 갖는 반도체장치에 있어서, 본 실시형태에 있어서는 트랜지스터(Tr)가 결정성의 실리콘을 포함하는 반도체층(15)을 가지고 있는 것을 특징으로 하고 있다. 여기서, 본 발명에 있어서 「결정성」이란, 후술하는 반도체장치의 제조방법에 있어서 설명하는 바와 같이, 기판(10) 위에 성막된 비정질(어모퍼스)의 실리콘 박막을 열 어닐에 의해 결정화함으로써 얻어지는 다결정질(폴리크리스탈(polycrystalline)) 또는 미결정질(마이크로 크리스탈)의 막질을 가지고 있는 것으로 정의한다. 더욱 자세한 정의 붙임에 대해서는 후술한다.
(제조방법)
다음에, 상술한 바와 같은 반도체장치의 제조방법에 대해, 도면을 참조해서 설명한다.
도 2, 도 3은 본 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도이다.
우선, 도 2a에 나타내는 바와 같이, 절연성의 기판(10) 위에, 도전재료를 포함하는 박막을 스퍼터링(sputtering)법, 증착법 등으로 성막한 후, 포토리소그래피에 의해 원하는 평면형상에 패터닝하고, 트랜지스터(Tr)의 게이트 전극(13) 및 배선(13x)을 형성한다. 여기서, 기판(10)의 재질로서는 예를 들면, 무알칼리 유리를 이용한다. 또, 게이트 전극(13) 및 배선(13x)이 되는 게이트 금속으로서는, 예를 들면, 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트 (Co), 니켈(Ni), 구리(Cu), 아연(Zn), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 팔라듐(Pd), 은(Ag), 인듐(In), 주석(Sn), 탄탈(Ta), 텅스텐(W), 백금(Pt), 금(Au) 등의 금속단체(單體), 또는, 이들의 어느 것을 포함하는 화합물, 또는, 이들의 합금을 포함하는 금속재료를 이용한다.
이어서, 게이트 전극(13) 및 배선(13x)이 형성된 기판(10)을 CVD 장치의 챔버(chamber)내에 설정하고, 예를 들면 플라즈마 CVD법을 이용해서, 게이트 절연막 (11)을 기판(10) 전역에 성막한다. 이에 따라, 도 2a에 나타내는 바와 같이, 기판 (10) 위의 게이트 전극(13) 및 배선(13x)이 게이트 절연막(11)에 피복된다. 여기서, 게이트 절연막(11)으로서는 예를 들면, 질화 실리콘막 또는 산화 실리콘막을 이용한다.
이어서, 도 2b에 나타내는 바와 같이, 상기 CVD 장치의 챔버내에서, 플라즈마 CVD법을 이용해서, 기판(10) 전역에 비정질 실리콘 박막(15x) 및 버퍼층(21)을 연속해서 성막한다. 구체적으로는, 비정질 실리콘 박막(15x)의 성막조건으로서, 실란 가스 및 수소 가스의 가스유량을 각각 실란 가스/수소 가스=1500/190(SCCM), 파워 밀도를 0.034W/㎠, 챔버 내 압력을 50㎩로 설정했다. 여기서, 비정질 실리콘 박막(15x)의 두께는 대체로 5∼100㎚가 적당하다. 이것은, 비정질 실리콘 박막 (15x)의 두께가 5㎚ 이하의 경우에는 박막으로서의 기능을 달성하지 않고, 또, 너무 두꺼울 경우에는 기판면에 수직방향의 저항이 증대하며, 또, 막응력(膜應力)도 증가해서 크랙이 발생하기 쉬워지기 때문이다.
버퍼층(21)은 후술하는 바와 같이, 비정질 실리콘 박막(15x) 위에 성막하는 광열변환층(22x)으로서 금속박막을 이용할 경우에, 비정질 실리콘 박막(15x)과 광열변환층(22x)의 사이에 개재(介在)하도록 형성한다. 버퍼층(21)으로서는 예를 들면, 산화 실리콘막이나 질화 실리콘막을 이용하며, 10∼50㎚ 정도의 두께로 성막한다.
이어서, 비정질 실리콘 박막(15x) 및 버퍼층(21)이 형성된 기판(10)을 챔버로부터 꺼내서, 도 2c에 나타내는 바와 같이, 광열변환층(22x)을 기판(10) 전역에 형성한다. 여기서, 광열변환층(22x)으로서 다이아몬드상 카본(DLC, diamond like carbon)을 이용할 경우에는, 스퍼터링 장치의 챔버내에 설정한 기판(10)에 대하여, 진공 분위기중에서 카본을 타깃(target)으로 한 스퍼터링법을 이용해서 성막한다. 또, 광열변환층(22x)으로서 금속박막을 이용할 경우에는 예를 들면, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 니오븀(Nb) 등의 금속단체, 또는, 이들의 합금을 타깃으로 한 스퍼터링법을 이용해서 성막한다. 광열변환층(22x)의 막두께는 50∼400㎚ 정도로 설정한다.
또, 광열변환층(22x)으로서 금속박막을 이용할 경우에는, 비정질 실리콘과 금속이 화학적으로 반응해서 실리사이드(silicide)를 형성할 우려가 있으므로, 상술한 바와 같이, 금속박막을 포함하는 광열변환층(22x)과 비정질 실리콘 박막(15x)의 사이에 절연막을 구비하는 버퍼층(21)을 형성한다.
이어서, 도 2d에 나타내는 바와 같이, 포토리소그래피 기술을 이용해서 상기 광열변환층(22x)을 패터닝하고, 소정의 평면형상을 갖는 광열변환층(22)을 형성한다. 구체적으로는 우선, 도시를 생략한 포토 레지스트를 트랜지스터(Tr)의 채널층이 되는 영역(즉, 상기 게이트 전극(13)의 형성영역을 포함하는 영역으로서, 후술하는 레이저 어닐에 의해 비정질 실리콘 박막(15x)을 결정화시키고 싶은 영역) 위에만 남도록 패터닝하고, 해당 포토 레지스트를 이용해서 하층의 광열변환층(22x)을 에칭한다. 광열변환층(22x)으로서 상술한 다이아몬드상 카본(DLC)을 이용했을 경우에는, 산소 플라즈마에 의한 드라이 에칭법에 의해 에칭한다. 또, 광열변환층 (22x)으로서 상술한 금속박막을 이용했을 경우에는, 각각의 박막재료에 적합한 부식제(etchant)를 이용해서 습식 에칭을 실행하거나, 드라이 에칭에 의해 에칭한다.
이어서, 도 2e에 나타내는 바와 같이, 반도체 레이저 장치(도시를 생략)를 이용해서 레이저광(BM)을 기판(10) 전역에 조사하고, 광열변환층(22) 하층의 비정질 실리콘 박막(15x)만을 열 어닐(레이저 어닐)한다. 이에 따라, 광열변환층(22)이 남겨져 있는 영역 바로 아래의 비정질 실리콘 박막(15x)만이 결정화되고, 다결정질 실리콘 박막 또는 미결정질 실리콘 박막을 포함하는 반도체층(15)이 형성된다.
구체적으로는, 레이저 어닐에 이용하는 레이저 광원으로서는 예를 들면, 파장 808㎚의 브로드 에리어형(broad area type) 고출력 반도체 레이저 장치를 이용한다. 그리고, 이러한 반도체 레이저 장치에 있어서, 약 4W 광출력의 레이저광을 연속 발진시키고, 마이크로 렌즈 어레이(array) 등의 균일 조명 광학계를 통해서 원하는 빔 형상으로 정형한다. 또한, 이 빔을 약 2㎽/μ㎡의 광 강도로 광을 집광하고, 기판(10)을 예를 들면, 약 40㎜/s의 일정 속도로 이동시키면서 조사한다. 다시 말해, 소정의 조사범위를 갖는 레이저광(BM)을 주사함으로써, 기판(10) 전역에 레이저광(BM)을 조사해서 열 어닐을 실행한다.
이에 따라, 광열변환층(22)을 형성하는 막재료가 고온으로 가열되고, 이 열이 열전도에 의해 하층의 버퍼층(21)을 통해서 비정질 실리콘 박막(15x)에 전해진다. 그리고, 비정질 실리콘 박막(15x)이 융점에 달하여 열 어닐됨으로써, 도 3a에 나타내는 바와 같이, 광열변환층(22) 바로 아래의 비정질 실리콘 박막(15x)만이 결정화되고, 미결정질 실리콘 박막을 포함하는 반도체층(15)이 형성된다. 이와 같이, 레이저 어닐의 설정조건에 따라서, 트랜지스터(Tr)의 채널층이 되는 영역의 비정질 실리콘 박막(15x)을 결정화하고, 다결정질 실리콘 박막 또는 미결정질 실리콘 박막을 포함하는 반도체층(15)을 형성할 수 있다. 한편, 광열변환층(22)이 형성되어 있지 않은 영역의 비정질 실리콘 박막(15x)은 흡수계수(흡광도(吸光度))가 낮기 때문에, 레이저광(BM)이 그대로 지나가서 가열되지 않고, 비정질의 상태가 유지된다.
이어서, 도 3b에 나타내는 바와 같이, 버퍼층(21) 위의 광열변환층(22)을 제거한 후, 예를 들면, 플라즈마 CVD법을 이용해서 채널 보호층이 되는 절연층(16x)을 기판(10) 전역에 성막한다. 여기서, 광열변환층(22)의 제거방법은 상술한 광열변환층(22x)을 패터닝하는 공정과 마찬가지의 방법(막재료에 따라서 드라이 에칭법 또는 습식 에칭법 등)을 적용할 수 있다. 또, 절연층(16x)으로서는 상술한 게이트 절연막(11)이나 버퍼층(21)과 마찬가지로, 예를 들면, 질화 실리콘막 또는 산화 실리콘막을 이용한다.
이어서, 도 3c에 나타내는 바와 같이, 포토리소그래피 기술을 이용해서 상기 절연층(16x) 및 버퍼층(21)을 연속적으로 패터닝하고, 소정의 평면형상을 갖는 채널 보호층(16)을 형성한다. 구체적으로는, 도시를 생략한 포토 레지스트를, 트랜지스터(Tr)의 채널층이 되는 영역으로서, 상기 게이트 전극(13)의 형성영역에 대응하는 영역 위에만 남도록 패터닝하고, 해당 포토 레지스트를 이용해서 하층의 절연층(16x) 및 버퍼층(21)을 연속적으로 드라이 에칭한다. 이에 따라, 절연층(16x) 및 버퍼층(21)의 적층체인 채널 보호층(16)이 형성된다.
이어서, 도 3c에 나타내는 바와 같이, 트랜지스터(Tr)의 소스, 드레인을 형성하기 위한 불순물 반도체층(불순물층)(17x)을 기판(10) 전역에 성막한다. 여기서, 불순물 반도체층(17x)으로서 어떠한 재료를 이용할지는, 제조하는 트랜지스터 (Tr)가 p형인지 n형인지에 따라서 다르다. p형 트랜지스터의 경우, 실란 가스중에 디보란 등의 억셉터(accepter)형의 불순물을 혼입시킨 실리콘층(p+-Si층)을, 플라즈마 CVD법을 이용해서 성막시킴으로써, 불순물 반도체층(17x)을 형성한다. 한편, n형 트랜지스터의 경우, 실란 가스중에 아르신이나 포스핀 등의 도너형의 불순물을 혼입시킨 실리콘층(n+-Si층)을, 플라즈마 CVD법을 이용해서 성막시킴으로써, 불순물 반도체층(17x)을 형성한다. 또, 불순물 반도체층(17x)의 두께는 비도프(non-dope) 실리콘층(i-Si층)인, 상술한 비정질 실리콘 박막(15x)의 경우와 마찬가지의 이유에 의해, 대체로 5∼100㎚로 설정한다.
이어서, 도 3d에 나타내는 바와 같이, 불순물 반도체층(17x)을 패터닝하고, 채널 보호층(16)의 양단부로부터 반도체층(15) 위에 연재하는 평면형상을 갖는 불순물 반도체층(17)을 형성하는 동시에, 트랜지스터(Tr)의 채널층이 되는 영역의 반도체층(15) 이외의 비정질 실리콘 박막(15x)을 제거한다. 구체적으로는, 도시를 생략한 포토 레지스트를, 트랜지스터(Tr)의 소스, 드레인 전극(18)의 평면형상에 대응하는 영역 위에만 남도록 패터닝하고, 해당 포토 레지스트를 이용해서 하층의 불순물 반도체층(17x) 및 비정질 실리콘 박막(15x)을 연속적으로 드라이 에칭한다. 이에 따라, 트랜지스터(Tr)의 형성영역에 불순물 반도체층(17)이 형성되는 동시에, 트랜지스터(Tr)의 형성영역 외의 비정질 실리콘 박막(15x)이 제거되어서, 게이트 절연막(11)이 노출된다.
이어서, 도 3e에 나타내는 바와 같이, 트랜지스터(Tr)의 소스, 드레인 전극 (18)을 형성하기 위한 드레인 금속층(18x)을 기판(10) 전역에 성막한다. 드레인 금속층(18x)은 예를 들면, 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 니오븀(Nb) 등의 금속단체, 또는, 이들의 합금을 포함하는 전극층을 적층한 전극구조를 갖도록, 예를 들면, 스퍼터링법을 이용해서 형성한다.
이어서, 드레인 금속층(18x)을 소정의 평면형상을 갖도록 패터닝하고, 도 1에 나타낸 바와 같이, 트랜지스터(Tr)의 불순물 반도체층(17) 위에 소스, 드레인 전극(18)을 형성한다. 구체적으로는, 도시를 생략한 포토 레지스트를, 트랜지스터 (Tr)의 소스, 드레인 전극(18)의 평면형상에 대응하는 영역 위에만 남도록 패터닝하고, 해당 포토 레지스트를 이용해서 하층의 드레인 금속층(18x)을 드라이 에칭한다. 이에 따라, 트랜지스터(Tr)의 형성영역에, 채널 보호층(16)의 양단부로부터 반도체층(15) 위에 연재하는 평면형상을 갖는 불순물 반도체층(17) 및 소스, 드레인 전극(18)이 형성된다.
또한, 상술한 반도체장치의 제조방법에 있어서는, 비정질 실리콘 박막(15x)의 제거와, 불순물 반도체층(17) 및 소스, 드레인 전극(18)의 패터닝을 별개의 공정으로 실행하는 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것이 아니고, 다음과 같은 제조방법을 적용하는 것이라도 좋다.
즉, 예를 들면 도 3c에 나타낸 바와 같이, 트랜지스터(Tr)의 채널층이 되는 영역에 채널 보호층(16)을 패터닝 형성한 후, 기판(10) 위에 불순물 반도체층(17x) 및 드레인 금속층(18x)을 순차 성막한다. 이어서, 소스, 드레인 전극(18)의 평면형상에 대응하는 영역 위에만 포토 레지스트가 남도록 패터닝하고, 해당 포토 레지스트를 이용해서, 우선, 드레인 금속층(18x)을 드라이 에칭하여 소스, 드레인 전극 (18)을 형성한다. 이어서, 패터닝 형성된 소스, 드레인 전극(18)을 마스크로서 이용해서, 하층의 불순물 반도체층(17x) 및 비정질 실리콘 박막(15x)을 연속적으로 드라이 에칭하고, 소스, 드레인 전극(18)에 꼭 맞는 불순물 반도체층(17)을 형성하는 동시에, 비정질 실리콘 박막(15x)을 제거한다. 이러한 제조방법에 따르면, 포토리소그래피 및 패터닝의 공정수를 삭감하고, 제조효율을 향상시킬 수 있다.
다음에, 상술한 본 실시형태에 관한 반도체장치 및 그 제조방법에 있어서의 작용 효과의 우위성에 대해, 비교예를 제시해서 자세하게 설명한다.
도 4는 본 실시형태에 관한 반도체장치 및 그 제조방법에 있어서의 작용 효과를 설명하기 위한, 종래 기술(이하, 「비교예」라고 기재함)에 있어서의 반도체장치의 제조방법의 일례를 나타내는 개략공정도이다. 여기서, 상술한 본 실시형태와 동등한 구성 및 제조공정에 대해서는 동등한 부호를 붙이는 동시에, 도 2 및 도 3을 참조해서, 그 설명을 간략화 또는 생략한다.
비교예에 있어서의 반도체장치의 제조방법은 상술한 제 1 실시형태에 있어서, 도 2a에 나타낸 바와 같이, 기판(10) 위에 게이트 전극(13) 및 배선(13x)을 패터닝한 후, 도 4a에 나타내는 바와 같이, 게이트 절연막(11), 비정질 실리콘 박막 (15x) 및 광열변환층(22x)을 기판(10) 전역에 순차 적층 형성한다. 그 후, 도 4b에 나타내는 바와 같이, 도시를 생략한 반도체 레이저 장치로부터 발진되는 소정의 조사영역을 갖는 레이저광(BM)을 주사함으로써, 기판(10)의 전역에 레이저광(BM)을 조사해서 열 어닐을 실행한다.
이러한 제조방법에 있어서는, 광열변환층(22x)을 기판(10)의 전역에 형성한 상태에서 레이저광이 조사되기 때문에, 본래 열 어닐을 필요로 하는 트랜지스터 (Tr)(채널층)의 형성영역 이외의 영역에 있어서도 광열변환층(22x)에 의한 가열이 생긴다. 이 경우, 예를 들면, 배선(13x)과, 게이트 절연막(11)을 구성하는 질화 실리콘막이나 산화 실리콘막에 있어서의 열흡수계수 및 열팽창계수의 차이에 의해, 배선(13x) 위의 게이트 절연막(11)에 박리나 크랙이 생기는 등의 문제를 가지고 있다. 이러한 현상을 회피하는 방법으로서, 열 어닐이 필요한 영역(트랜지스터(Tr)의 형성영역)에만 레이저광을 조사하고, 열 어닐을 필요로 하지 않는 영역(예를 들면, 배선층(LN) 등의 형성영역)에 레이저광을 조사하지 않도록 주사하는 것도 생각할 수 있지만, 이 경우에는 레이저광의 조사공정에 있어서의 스루풋(작업효율)의 저하를 초래한다고 하는 문제를 가지고 있었다.
이것에 대하여, 본 실시형태에 관한 반도체장치 및 그 제조방법에 있어서는 비정질 실리콘 박막(15x)을 결정화할 때에, 트랜지스터(Tr)의 채널층이 되는 영역 위에만 광열변환층(22)을 형성한 후, 레이저광(BM)을 조사해서 열 어닐을 실시하는 수법을 가지고 있다. 이에 따르면, 트랜지스터(Tr)(채널층)의 형성영역에 있어서의 비정질 실리콘 박막(15x)만을 효율적으로 가열해서 결정화시킬 수 있는 동시에, 해당 트랜지스터(Tr)의 형성영역 이외의, 예를 들면, 배선(13x)의 형성영역에 있어서의 열 어닐에 의한 가열을 억제하고, 게이트 절연막(11) 등의 박리나 크랙의 발생을 억제하며, 제조수율의 저하를 억제할 수 있다. 또, 이 경우, 상술한 비교예와 마찬가지로, 레이저광(BM)을 주사하고, 기판(10)의 전역에 조사하면 좋으므로, 레이저광(BM)의 조사공정에 있어서의 스루풋(작업효율)의 저하를 초래하는 일이 없다.
여기서, 본 실시형태에 관한 반도체장치에 적용되는 트랜지스터(Tr)의 소자특성에 대해 설명한다.
상술한 반도체장치 및 그 제조방법에 있어서는, 레이저 어닐에 의해 형성되는 결정성의 실리콘을 포함하는 반도체층을 갖는 트랜지스터(Tr)로서, 다결정질(폴리크리스탈) 또는 미결정질(마이크로 크리스탈)의 실리콘 박막을 반도체층으로서 갖는 트랜지스터에 대해 설명했다.
특히, 미결정질의 실리콘 박막을 반도체층으로서 갖는 트랜지스터(미결정질 실리콘 트랜지스터)는 전자 이동도가 다결정질 실리콘 트랜지스터에 비해 조금 낮지만, 비정질 실리콘 트랜지스터에 비해 높고, 또한, 임계값전압(Vth)의 변동도 다결정질 실리콘 트랜지스터와 동등한 정도로 적으며, 또한, 근접소자간의 성능 편차도 비정질 실리콘 트랜지스터와 동등한 정도로 적다고 하는 뛰어난 특징을 가지고 있다.
이러한 미결정질 실리콘은 일반적으로, 결정의 입경이 수십 ㎚∼수 ㎛ 수치의 범위로서, 또한, 결정화한 실리콘 박막중에 비정질 실리콘이 대체로 30％ 정도 포함되어 있는 상태를 말한다고 정의되어 있다. 여기서, 상술한 반도체장치의 제조방법에 있어서 나타낸 레이저 어닐의 설정조건에 의거해서, 비정질 실리콘 박막에 레이저광을 조사함으로써, 열 어닐해서 형성된 시료(試料)(결정성의 실리콘 박막)에 대해, 라만 분광 스펙트럼의 실측 데이터를 나타내고, 그 결정화도에 대해 구체적으로 해석한다.
도 5는 트랜지스터에 이용되는 실리콘 박막의 결정화도의 일례를 나타내는 라만분광 스펙트럼도이다.
도 5에 나타내는 바와 같이, 상기 시료에 대한 라만분광에 의한 실측 스펙트럼(SPz)은 결정화(다결정질) 실리콘에 있어서의 전형적인 스펙트럼(SPc)의 피크강도(대체로 520㎝-1 근처)와, 미결정질 실리콘에 있어서의 전형적인 스펙트럼(SPm)의 피크강도(대체로 500㎝-1 근처)와, 비정질 실리콘에 있어서의 전형적인 스펙트럼 (SPa)의 피크강도(대체로 470㎝-1 근처)를 합계한 계산값의 곡선(SPx)에 거의 일치한다. 즉, 미결정질 실리콘 박막은 비정질, 미결정질 및 결정질의 실리콘이 혼재된 상태에 있고, 그 실측 스펙트럼(SPz)은 도 5에 나타내는 바와 같이, 결정화 실리콘과 미결정질 실리콘과 비정질 실리콘의 3개의 피크로 분해할 수 있다. 이에 따라, 다음 식 (1)에 나타내는 바와 같이 실리콘의 결정화도를 나타낼 수 있다.
결정화도 = (Ic-Si+Iμc-Si) / (Ic-Si+Iμc-Si+Ia-Si) … 식 (1)
식 (1)에 있어서, Ic-Si는 라만분광 스펙트럼에 있어서의 결정화(다결정질) 실리콘의 피크강도이고, Iμc-Si는 미결정질 실리콘의 피크강도이며, Ia-Si는 비정질 실리콘의 피크강도이다. 이 식 (1)에 의거해서, 도 5에 나타낸 실측 스펙트럼 (SPz)을 갖는 상기 시료의 결정화도를 산출하면 72.2％가 되고, 비정질 실리콘의 함유량이 대체로 30％ 정도이므로, 미결정질 실리콘이 형성되어 있다고 판정할 수 있다.
다음에, 본 발명에 관한 반도체장치 및 그 제조방법과 표시장치의 제 2 실시형태에 대해 설명한다.
상술한 제 1 실시형태에 있어서는 단일의 기판(10) 위에, 결정성(다결정질 또는 미결정질)의 실리콘을 포함하는 반도체층을 갖는 트랜지스터(Tr)와 배선층 (LN)을 동시에 형성하는 경우에 대해 설명했다. 제 2 실시형태에 있어서는 단일의 기판(10) 위에, 결정성 실리콘 트랜지스터와, 비정질 실리콘 트랜지스터와, 배선층을 동시에 형성하는 경우에 대해 설명한다.
(표시장치)
우선, 본 실시형태에 관한 반도체장치 및 그 제조방법을 적용 가능한 표시장치 및 표시화소에 대해 설명한다. 또한, 이하에 나타내는 실시형태에 있어서는 표시패널로서, 유기 전계발광 소자(유기EL소자)를 갖는 복수의 표시화소를 2차원 배열한 구성을 가지며, 각 표시화소가 표시 데이터(영상 데이터)에 따른 휘도계조로 발광 동작함으로써, 화상정보를 표시하는 유기EL 표시패널에, 본 발명의 반도체장치를 적용하는 경우에 대해 설명하지만, 다른 표시방법에 의해 화상정보를 표시하는 표시패널에 적용하는 것이어도 좋다.
도 6은 본 발명에 관한 반도체장치가 적용되는 표시장치의 일례를 나타내는 개략구성도이고, 도 7은 본 발명에 관한 반도체장치가 적용되는 표시화소의 회로 구성예를 나타내는 등가회로도이다.
본 실시형태에 관한 반도체장치를 적용 가능한 표시장치는 도 6에 나타내는 바와 같이, 적어도 복수의 표시화소(PIX)가 2차원 배열된 표시패널(110)과, 각 표시화소(PIX)를 선택 상태로 설정하기 위한 게이트 드라이버(120)와, 각 표시화소 (PIX)에 표시 데이터에 따른 계조신호를 공급하기 위한 데이터 드라이버(130)를 구비하고 있다.
(표시화소)
각 표시화소(PIX)는 도 7에 나타내는 바와 같이, 화소구동회로(DC)와 유기EL소자(OEL)를 구비하며, 화소구동회로(DC)에 의해 표시 데이터에 따른 전류값의 발광구동전류가 유기EL소자(OEL)에 공급됨으로써, 해당 표시 데이터에 따른 소정의 휘도계조로 발광 동작한다.
화소구동회로(DC)는 예를 들면 도 7에 나타내는 바와 같이, 트랜지스터 (Tr11)와 트랜지스터(Tr12)와 커패시터(capacitor)(Cs)를 구비하고 있다. 트랜지스터(Tr11)는 게이트 단자가 선택라인(Ls)에, 드레인 단자가 데이터 라인(Ld)에, 소스 단자가 접점(N11)에 각각 접속되어 있다. 트랜지스터(Tr12)는 게이트 단자가 접점(N11)에, 드레인 단자가 소정의 고(高)전위전압(Vdd)이 인가된 전원전압라인 (La)에, 소스 단자가 접점(N12)에 각각 접속되어 있다. 커패시터(Cs)는 트랜지스터(Tr12)의 게이트 단자 및 소스 단자간(접점(N11) 및 접점(N12)) 사이에 접속되어 있다. 선택라인(Ls) 및 데이터 라인(Ld)의 적어도 어느 한 쪽은 배선(13x)이 된다.
여기서는, 트랜지스터(Tr11, Tr12)는 모두 n채널형의 트랜지스터(전계 효과형 트랜지스터)가 적용되고 있다. 트랜지스터(Tr11, Tr12)가 p채널형이라면, 소스 단자 및 드레인 단자가 서로 역으로 된다. 또, 커패시터(Cs)는 트랜지스터(Tr12)의 게이트ㆍ소스간에 형성되는 기생용량, 또는, 해당 게이트ㆍ소스간에 부가적으로 설치된 보조용량, 또는, 이들의 기생용량과 보조용량을 포함하는 용량성분이다.
또, 유기EL소자(OEL)는 애노드 단자(애노드 전극)가 상기 화소구동회로(DC)의 접점(N12)에 접속되고, 캐소드 단자(캐소드 전극)가 소정의 저(低)전위전압 (Vss)(예를 들면, 접지전압(Vgnd))이 인가되어 있다.
그리고, 선택라인(Ls)은 상술한 게이트 드라이버(120)에 접속되고, 소정의 타이밍으로 선택레벨 또는 비선택레벨의 선택전압(Vsel)이 인가되며, 또, 데이터 라인(Ld)은 상술한 데이터 드라이버(130)에 접속되고, 상기 선택전압(Vsel)에 의해 선택 상태로 설정된 표시화소(PIX)에 대하여, 표시 데이터에 따른 계조신호(계조전압)(Vdata)가 인가된다.
다음에, 이러한 회로구성을 갖는 표시화소(PIX)의 구동제어동작에 대해, 간단히 설명한다.
우선, 선택기간에 있어서는, 게이트 드라이버(120)로부터 선택라인(Ls)에 대하여, 선택레벨(하이(high) 레벨)의 선택전압(Vsel)을 인가함으로써, 트랜지스터 (Tr11)가 온(on) 동작하며, 선택 상태로 설정된다. 이 타이밍에 동기(同期)하여, 데이터 드라이버(130)로부터 표시 데이터에 따른 전압값의 계조전압(Vdata)을 데이터 라인(Ld)에 인가함으로써, 트랜지스터(Tr11)를 통해서, 계조전압(Vdata)에 따른 전위가 접점(N11)(트랜지스터(Tr12)의 게이트 단자)에 인가된다.
이에 따라, 트랜지스터(Tr12)가 계조전압(Vdata)에 따른 도통(導通) 상태로 온 동작하고, 드레인ㆍ소스간에 소정 전류값의 발광구동전류가 흐른다. 따라서, 유기EL소자(OEL)는 계조전압(Vdata)(즉, 표시 데이터)에 따른 휘도계조로 발광 동작한다. 이 때, 트랜지스터(Tr12)의 게이트ㆍ소스간에 접속된 커패시터(Cs)에는 접점(N11)에 인가된 계조전압(Vdata)에 의거해서 전하가 축적(충전)된다.
이어서, 비선택기간에 있어서는 선택라인(Ls)에 대하여, 비선택레벨(로(low) 레벨)의 선택전압(Vsel)을 인가함으로써, 트랜지스터(Tr11)가 오프(off) 동작하며, 비선택 상태로 설정된다. 이에 따라, 상기 커패시터(Cs)에 축적된 전하(즉, 게이트ㆍ소스간의 전위차)가 유지되고, 트랜지스터(Tr12)의 게이트 단자에 계조전압 (Vdata)에 상당하는 전압이 인가된다. 따라서, 트랜지스터(Tr12)의 드레인ㆍ소스간에 상기의 발광동작상태와 동등한 전류값의 발광구동전류가 흐르고, 유기EL소자 (OEL)의 발광동작상태가 계속된다. 그리고, 이러한 구동제어동작을, 표시패널 (110)에 2차원 배열된 모든 표시화소(PIX)에 대해, 예를 들면, 각 행마다 순차 실행함으로써, 원하는 화상정보가 표시된다.
이와 같이, 도 7에 나타낸 바와 같은 화소구동회로(DC)를 구비한 표시화소 (PIX)에 있어서, 트랜지스터(Tr11)는 선택 트랜지스터로서 기능하고, 또, 트랜지스터(Tr12)는 구동 트랜지스터로서 기능한다. 여기서, 선택 트랜지스터는 스위칭 특성에 뛰어난 것이 바람직하며, 또, 구동 트랜지스터는 소자 특성의 변동이 작고, 전자 이동도가 높은 것이 바람직하다.
따라서, 동일 기판 위에 형성되는 선택 트랜지스터 및 구동 트랜지스터에 있어서, 채널층으로서 결정성의 실리콘 반도체층을 적용했을 경우, 구동 트랜지스터의 임계값전압의 변동(Vth 시프트)이 억제되므로, 소자 특성의 열화를 억제할 수 있으며, 또한, 전자 이동도가 향상되므로, 낮은 게이트 전압으로 원하는 전류값의 발광구동전류를 유기EL소자(OEL)로 흘리고, 소정의 발광 휘도를 얻을 수 있는 등의 장점이 있다. 한편, 이때, 구동 트랜지스터와 마찬가지로, 선택 트랜지스터의 채널층을 결정화하면, 비정질 실리콘 반도체층을 적용했을 경우에 비해, 드레인ㆍ소스간의 리크(leak) 전류가 커지기 때문에, 스위칭 특성이 열화된다고 하는 단점이 있다.
그래서, 본 실시형태에 있어서는 도 7에 나타낸 바와 같은 화소구동회로(DC)를 구비한 표시화소(PIX)에 있어서, 동일 기판 위에 형성되는 선택 트랜지스터 및 구동 트랜지스터 중, 구동 트랜지스터의 채널층에만 결정화된 실리콘 반도체층을 적용하고, 선택 트랜지스터의 채널층에 비정질 실리콘 반도체층을 적용한 기판구조를 가지고 있다. 이하에, 본 실시형태에 관한 표시화소에 적용되는 기판구조에 대해 도면을 나타내서 설명한다.
도 8은 본 실시형태에 적용되는 표시화소의 기판구조를 모식적으로 나타낸 단면구조도이다. 여기서, 도 8에서는 설명의 간략화를 위해서, 선택 트랜지스터 및 구동 트랜지스터가 되는 트랜지스터와 배선층을 개별로 나타내고, 상호의 접속관계에 대해서는 도시를 생략했다. 또, 상술한 제 1 실시형태와 동등과 구성에 대해서는 동등한 부호를 붙여서 설명한다.
본 실시형태에 관한 반도체장치는 도 8에 나타내는 바와 같이, 단일의 절연성의 기판(10) 일면(도면 상면)측에, 다결정질 실리콘 또는 미결정질 실리콘을 포함하는 반도체층을 갖는 트랜지스터(결정성 실리콘 트랜지스터;제 1 트랜지스터)(Tr-m)와, 비정질 실리콘 반도체층을 갖는 트랜지스터(비정질 실리콘 트랜지스터;제 2 트랜지스터)(Tr-a)와, 배선(13x)을 포함하는 배선층(LN)이 동일층에 설치되어 있다. 여기서, 트랜지스터(Tr-m)는 도 7에 나타낸 구동 트랜지스터로서 기능하는 트랜지스터(Tr12)에 상당하고, 또, 트랜지스터(Tr-a)는 도 7에 나타낸 구동 트랜지스터(Tr12)를 선택하는 선택 트랜지스터로서 기능하는 트랜지스터(Tr11)에 상당한다.
구체적으로는, 도 8에 나타내는 바와 같이, 트랜지스터(Tr-m)는 상술한 제 1 실시형태(도 1 참조)와 마찬가지로, 절연성의 기판(10) 일면측의 표면에 설치된 게이트 전극(13m)과, 게이트 절연막(11)을 통해서, 게이트 전극(13m)에 대응하는 영역에 설치된 결정성의 실리콘을 포함하는 반도체층(15m)과, 반도체층(15m) 위에 설치된 채널 보호층(16m)과, 채널 보호층(16m)의 양단부로부터 반도체층(15m) 위에 연재하여 설치된 불순물 반도체층(17m)과, 불순물 반도체층(17m) 위에 꼭 맞게 설치된 소스, 드레인 전극(18m)을 가지고 있다.
또, 트랜지스터(Tr-a)는 기판(10)의 일면측에 설치된 게이트 전극(13a)과, 게이트 절연막(11)을 통해서, 게이트 전극(13a)에 대응하는 영역에 설치된 비정질 실리콘을 포함하는 반도체층(15a)과, 반도체층(15a) 위에 설치된 채널 보호층(16a)과, 채널 보호층(16a)의 양단부로부터 반도체층(15a) 위에 연재하여 설치된 불순물 반도체층(17a) 및 소스, 드레인 전극(18a)을 가지고 있다.
여기서, 도 8에 나타내는 바와 같이, 트랜지스터(Tr-m)의 게이트 전극(13m)과, 트랜지스터(Tr-a)의 게이트 전극(13a)과, 배선층(LN)을 구성하는 배선(13x)은 동일층에 설치되며, 공통의 게이트 절연막(11)에 피복되어 있다. 또, 트랜지스터 (Tr-m)의 반도체층(15m)과, 채널 보호층(16m)과, 불순물 반도체층(17m)과, 소스, 드레인 전극(18m)은 각각, 트랜지스터(Tr-a)의 반도체층(15a)과, 채널 보호층(16a)과, 불순물 반도체층(17a)과, 소스, 드레인 전극(18a)과 동일층에 설치되어 있다. 즉, 트랜지스터(Tr-m)와 트랜지스터(Tr-a)는 반도체층(15m, 15a)이 되는 실리콘 박막의 막질만이 다르고, 다른 소자구조는 동일해지도록 형성되어 있다.
또한, 도 8에 있어서도 도 1과 마찬가지로, 기판(10) 위에 설치된 트랜지스터(Tr-m, Tr-a)의 소스, 드레인 전극(18m, 18a)이 노출된 상태를 나타냈지만, 실제 제품에 있어서는 도시를 생략한 절연막 등에 의해 피복 보호된다.
(제조방법)
다음에, 본 실시형태에 관한 반도체장치의 제조방법에 대해, 도면을 참조해서 설명한다.
도 9∼도 11은 본 실시형태에 관한 반도체장치의 제조방법의 일례를 나타내는 개략공정 단면도이다. 여기서, 상술한 제 1 실시형태(도 2, 도 3 참조)와 동등한 제조공정에 대해서는 그 설명을 간략화한다.
우선, 도 9a에 나타내는 바와 같이, 절연성의 기판(10) 위에 성막된 금속재료인 박막을 패터닝하고, 트랜지스터(Tr-m)의 게이트 전극(13m), 트랜지스터(Tr-a)의 게이트 전극(13a) 및 배선(13x)을 형성한다. 배선(13x)은 선택라인(Ls) 및 데이터 라인(Ld)의 적어도 어느 한 쪽으로서 기능한다. 그 후, 기판(10)의 전역에 게이트 절연막(11)을 성막하고, 게이트 전극(13m, 13a) 및 배선(13x)을 피복한다. 그 후, 도 9b에 나타내는 바와 같이, 기판(10)의 전역에, 플라즈마 CVD법을 이용해서 비정질 실리콘 박막(15x) 및 버퍼층(21)을 연속해서 성막하고, 또한 그 상층에 스퍼터링법 등을 이용해서 광열변환층(22x)을 형성한다.
이어서, 도 9c에 나타내는 바와 같이, 포토리소그래피 기술을 이용해서 광열변환층(22x)을 패터닝하고, 트랜지스터(Tr-m)의 채널층이 되는 영역(즉, 상기 게이트 전극(13m)의 형성영역으로서, 레이저 어닐에 의해 비정질 실리콘 박막(15x)을 결정화시키고 싶은 영역) 위에만 광열변환층(22)을 남긴다.
이어서, 도 10a에 나타내는 바와 같이, 레이저광(BM)을 주사하고, 기판(10) 전역에 조사하며, 광열변환층(22) 바로 아래의 비정질 실리콘 박막(15x)만을 열 어닐해서 결정화함으로써, 도 10b에 나타내는 바와 같이, 트랜지스터(Tr-m)의 형성영역에, 다결정질 실리콘 박막 또는 미결정질 실리콘 박막을 포함하는 반도체층(15m)을 형성한다. 이때, 트랜지스터(Tr-m)의 형성영역 이외의, 트랜지스터(Tr-a)나 배선층(LN)의 형성영역의 비정질 실리콘 박막(15x)은 결정화되지 않고, 비정질의 상태를 유지한다.
이어서, 도 10c에 나타내는 바와 같이, 버퍼층(21) 위의 광열변환층(22)을 에칭법 등을 이용해서 제거한 후, 플라즈마 CVD법을 이용해서 채널 보호층이 되는 절연층(16x)을 기판(10) 전역에 성막한다. 그 후, 도 11a에 나타내는 바와 같이, 포토리소그래피 기술을 이용해서 절연층(16x) 및 버퍼층(21)을 연속적으로 패터닝하고, 트랜지스터(Tr)의 채널층이 되는 영역으로서, 상기 게이트 전극(13m, 13a)의 형성영역에 대응하는 영역 위에 절연층(16x) 및 버퍼층(21)의 적층체를 구비하는 채널 보호층(16m, 16a)을 형성한다. 그 후, 플라즈마 CVD법을 이용해서 트랜지스터(Tr-m, Tr-a)의 소스, 드레인을 형성하기 위한 불순물 반도체층(17x)을 기판(10) 전역에 성막한다.
이어서, 도 11b에 나타내는 바와 같이, 불순물 반도체층(17x)을 패터닝하고, 각각, 채널 보호층(16m, 16a)의 양단부로부터 반도체층(15m, 15a) 위에 연재하는 불순물 반도체층(17m, 17a)을 형성하는 동시에, 트랜지스터(Tr-m, Tr-a)의 채널층이 되는 영역의 반도체층(15m, 15a) 이외의 비정질 실리콘 박막(15x)을 제거한다.
이어서, 도 11c에 나타내는 바와 같이, 스퍼터링법 등을 이용해서 트랜지스터(Tr)의 소스, 드레인 전극(18m, 18a)을 형성하기 위한 드레인 금속층(18x)을 기판(10) 전역에 성막한다. 그 후, 드레인 금속층(18x)을 패터닝하고, 도 8에 나타낸 바와 같이, 트랜지스터(Tr-m, Tr-a)의 불순물 반도체층(17m, 17a) 위에, 각각 소스, 드레인 전극(18m, 18a)을 형성한다.
이와 같이, 본 실시형태에 관한 반도체장치 및 그 제조방법에 있어서는 단일의 기판(10) 위에, 다결정질 실리콘 또는 미결정질 실리콘을 포함하는 반도체층 (15m)을 갖는 트랜지스터(Tr-m)와, 비정질 실리콘 반도체층(15a)을 갖는 트랜지스터(Tr-a)가 혼재하도록 설치되어 있다. 그리고, 비정질 실리콘 박막(15x)을 결정화할 때에, 트랜지스터(Tr-m)의 채널층이 되는 영역 위에만 광열변환층(22)을 형성한 후, 레이저광(BM)을 조사해서 열 어닐을 실시하는 수법을 가지고 있다.
이에 따르면, 단일의 기판(10)에 대한 1회의 레이저 어닐공정으로, 트랜지스터(Tr-m)를 구성하는 결정성의 실리콘을 포함하는 반도체층(15m)과, 트랜지스터 (Tr-a)를 구성하는 비정질 실리콘을 포함하는 반도체층(15a)을 동시에 형성할 수 있는 동시에, 트랜지스터(Tr-a)나 배선(13x)의 형성영역에 있어서의 게이트 절연막 (11) 등의 박리나 크랙의 발생을 억제할 수 있다.
이때, 트랜지스터(Tr-m)의 형성영역에 있어서의 비정질 실리콘 박막(15x)만을 효율적으로 가열해서 결정화시킬 수 있는 동시에, 해당 트랜지스터(Tr-m)의 형성영역 이외의, 트랜지스터(Tr-a)나 배선(13x)의 형성영역에 있어서의 열 어닐에 의한 가열을 억제할 수 있다. 따라서, 제조수율 및 스루풋의 저하를 억제하면서, 결정성의 실리콘 반도체를 갖는 구동 트랜지스터와, 비정질 실리콘 반도체를 갖는 선택 트랜지스터를, 동일 기판 위에 양호하게 형성할 수 있다.
그리고, 이러한 기판구조를 갖는 표시패널에 따르면, 구동 트랜지스터(트랜지스터(Tr12))의 채널층이 결정성의 실리콘 박막으로 형성되어 있으므로, 채널층을 비정질 실리콘 박막으로 형성했을 경우에 비해, 임계값전압(Vth) 시프트를 적게 하며, 소자 열화를 억제할 수 있다. 또, 구동 트랜지스터(트랜지스터(Tr12))의 전자 이동도를 향상시킬 수 있으므로, 저전압의 게이트 전압(계조전압(Vdata))으로 소정의 휘도계조에 의한 발광 동작을 실현할 수 있다. 한편, 선택 트랜지스터(트랜지스터(Tr11))의 채널층은 비정질 실리콘 박막으로 형성되고 있으므로, 채널층을 결정성의 실리콘 박막으로 형성했을 경우에 비해, 리크 전류의 영향을 대폭으로 억제할 수 있다.
또한, 본 실시형태에 있어서는, 표시화소(PIX)를 구성하는 화소구동회로(DC)로서 2개의 트랜지스터(트랜지스터(Tr11, Tr12))를 갖는 회로구성을 나타냈지만, 본 발명은 이것에 한정되는 것이 아니다. 본 발명은 적어도 화소구동회로(DC)가 선택 트랜지스터의 역할을 하는 트랜지스터와, 구동 트랜지스터의 역할을 하는 트랜지스터를 각각 하나씩 구비한 것이라면, 예를 들면, 3개 이상의 트랜지스터를 갖는 것이라도 좋다.
또, 도 7에 있어서는 표시화소(PIX)에 설치되는 화소구동회로(DC)로서, 표시 데이터에 따라서 각 표시화소(PIX)(구체적으로는, 화소구동회로(DC)의 트랜지스터 (Tr12)의 게이트 단자;접점(N11))에 기입하는 계조전압(Vdata)의 전압값을 조정(지정)함으로써, 유기EL소자(OEL)에 흘리는 발광구동전류의 전류값을 제어하고, 원하는 휘도계조로 발광 동작시키는 전압 지정형의 계조제어방식의 회로구성을 나타냈지만, 본 발명은 이것에 한정되는 것이 아니다. 즉, 본 발명은 표시 데이터에 따라서 각 표시화소(PIX)에 기입하는 전류의 전류값을 조정(지정)함으로써, 유기EL소자(OEL)에 흘리는 발광구동전류의 전류값을 제어하고, 원하는 휘도계조로 발광 동작시키는 전류지정형의 계조제어방식의 회로구성을 갖는 것이어도 좋다.
다음에, 본 발명에 관한 반도체장치 및 그 제조방법과 표시장치의 제 3 실시형태에 대해 설명한다.
상술한 제 2 실시형태에 있어서는 단일의 기판(10) 위에, 결정성 실리콘 트랜지스터와, 비정질 실리콘 트랜지스터를 설치한 기판구조를, 표시장치(표시패널)의 각 표시화소에 적용한 경우에 대해 설명했다. 제 3 실시형태에 있어서는 제 2 실시형태에 나타낸 기판구조를, 표시패널의 구동에 이용하는 드라이버에 적용하는 경우에 대해 설명한다.
도 12는 본 발명에 관한 반도체장치가 적용되는 표시장치의 다른 예를 나타내는 개략구성도이다. 여기서, 상술한 제 2 실시형태와 동등한 구성에 대해서는 동등한 부호를 붙이며, 그 설명을 간략화 또는 생략한다.
본 실시형태에 관한 반도체장치를 적용 가능한 표시장치는 도 12에 나타내는 바와 같이, 단일의 기판(10) 위에, 적어도 복수의 표시화소(PIX)가 2차원 배열된 화소 어레이(표시영역)(111)와, 각 표시화소(PIX)를 선택 상태로 설정하기 위한 게이트 드라이버부(121)와, 각 표시화소(PIX)에 표시 데이터에 따른 계조신호를 공급하기 위한 데이터 드라이버부(131)를 구비하고 있다.
여기서, 본 실시형태에 있어서는 동일 기판(10) 위에 형성되는, 적어도 게이트 드라이버부(121) 및 데이터 드라이버부(131)의 구동회로에 설치되는 트랜지스터로서, 제 2 실시형태(도 8 참조)에 나타낸 트랜지스터(Tr-m)와 마찬가지로, 결정성 (다결정질 또는 미결정질)의 실리콘 반도체층을 갖는 트랜지스터를 적용한다.
이러한 기판구조를 갖는 반도체장치(표시장치)의 제조방법에 대해, 상술한 제 2 실시형태에 나타낸 도면을 참조해서 설명한다.
우선, 도 9a∼도 9c에 나타낸 바와 같이, 단일의 기판(10)의 일면측으로서, 게이트 드라이버부(121) 및 데이터 드라이버부(131)의 형성영역에, 트랜지스터(Tr-m)의 게이트 전극(13m), 트랜지스터(Tr-a)의 게이트 전극(13a) 및 배선(13x)을 형성한다. 그 후, 기판(10)의 전역에 게이트 절연막(11)을 성막해서 게이트 전극(13m, 13a) 및 배선(13x)을 피복하고, 또한 그 위에, 비정질 실리콘 박막(15x), 버퍼층(21) 및 광열변환층(22x)을 순차 적층 형성한다.
이어서, 광열변환층(22x)을 패터닝하고, 게이트 드라이버부(121) 및 데이터 드라이버부(131)의 구동회로에 설치되는 트랜지스터의 채널층이 되는 영역에만 광열변환층(22)을 남긴다. 그리고, 이 상태에서, 도 10a에 나타낸 바와 같이, 레이저광(BM)을 주사하고, 기판(10) 전역에 조사함으로써, 도 10b에 나타낸 바와 같이, 광열변환층(22) 바로 아래의 비정질 실리콘 박막(15x)만을 열 어닐해서 결정화하며, 다결정질 실리콘 박막 또는 미결정질 실리콘 박막을 포함하는 반도체층(15m)을 형성한다. 이때, 광열변환층(22)이 형성되어 있지 않은 영역의 비정질 실리콘 박막(15x)은 결정화되지 않고, 비정질의 상태를 유지한다.
이에 따라, 게이트 드라이버부(121) 및 데이터 드라이버부(131)의 구동회로에는 결정성의 실리콘 반도체층을 갖는 트랜지스터가 형성되는 동시에, 그 이외의 영역에는 비정질 실리콘 반도체층을 갖는 트랜지스터가 동시에 형성된다.
본 실시형태에 관한 반도체장치 및 그 제조방법과 표시장치에 따르면, 비정질 실리콘 박막을 열 어닐해서 결정화할 때에, 결정성 실리콘 트랜지스터의 채널층이 되는 영역 위에만 광열변환층을 형성한 상태에서 레이저 어닐을 실행함으로써, 해당 영역의 비정질 실리콘 박막만을 결정화할 수 있으므로, 단일의 기판(10) 위에, 결정성 실리콘 트랜지스터와, 비정질 실리콘 트랜지스터를 동시에 형성할 수 있다.
이때, 결정성 실리콘 트랜지스터의 형성영역 이외의, 비정질 실리콘 트랜지스터나 배선층의 형성영역에는 광열변환층이 형성되어 있지 않으므로, 열 어닐에 의한 가열을 억제할 수 있고, 게이트 전극이나 배선 위에 형성된 절연막 등의 박리나 크랙의 발생을 억제할 수 있다. 따라서, 화소 어레이(111)를 구동하기 위한 게이트 드라이버부(121) 및 데이터 드라이버부(131)를 단일의 기판(10) 위에 설치한 표시장치에 있어서, 제조수율 및 스루풋의 저하를 억제하면서, 결정성 실리콘 트랜지스터와, 비정질 실리콘 트랜지스터를 양호하게 형성할 수 있다.
여기서, 도 12에 나타낸 바와 같이, 화소 어레이(111)에 배열된 표시화소 (PIX)(화소구동회로)와 함께, 해당 표시화소(PIX)를 구동하기 위한 게이트 드라이버부(121)나 데이터 드라이버부(131) 등을, 단일의 기판(10) 위에 형성한 표시장치에 대해 더욱 자세하게 설명한다.
도 12에 나타낸 표시장치에 있어서, 표시화소(PIX)가 상술한 제 2 실시형태(도 7 참조)에 나타낸 바와 같은 화소구동회로(DC)를 구비하고 있는 경우에 대해 검토한다. 제 2 실시형태에 있어서는 화소구동회로(DC)의 트랜지스터(Tr11, Tr12)로서, 그 기능에 따라서 비정질 실리콘 트랜지스터, 또는, 결정성 실리콘 트랜지스터를 적용하는 것이 화소구동의 특성상 바람직한 것을 설명했다.
그렇지만, 표시패널에 따라서는 화소구동회로(DC)의 트랜지스터로서, 비정질 실리콘 트랜지스터만을 적용했을 경우라도, 화소구동에 필요한 조건을 만족하고 있는 경우도 있다. 도 12에 나타낸 표시장치에 있어서는 단일의 기판(10) 위에, 화소 어레이(111)와 게이트 드라이버부(121)와 데이터 드라이버부(131)를 일괄해서 형성하게 되지만, 기판(10) 위의 모든 트랜지스터를 비정질 실리콘 트랜지스터에 의해 형성했을 경우, 전자 이동도가 낮기 때문 게이트 드라이버부(121)나 데이터 드라이버부(131)를 동작시키에는 구동능력이 불충분이 된다.
이러한 문제를 회피하는 수법으로서, 각 드라이버부의 형성영역에만 광열변환층을 패터닝 형성한 후, 레이저 어닐을 실시함으로써, 드라이버부의 트랜지스터의 채널층을 결정화해서 전자 이동도를 향상시킬 수 있지만, 드라이버부내의 가열이 불필요한 영역(예를 들면, 배선 등의 형성영역)도 가열되어 버리기 때문에, 배선 위의 절연막 등이 박리하거나 크랙이 생기거나 하는 등의 가능성이 있었다.
이것에 대해서, 본 실시형태에 관한 반도체장치 및 그 제조방법과 표시장치에 있어서는, 레이저광을 기판(10)에 조사해서 비정질 실리콘 박막을 결정화시킬 때에 이용하는 광열변환층을, 적어도 게이트 드라이버부(121) 및 데이터 드라이버부(131)에 설치되는 구동회로의 트랜지스터의 채널층 형성영역 위에만 남도록 패터닝 형성한다. 그리고, 그 후, 레이저광을 조사하고, 비정질 실리콘 박막을 결정화시킴으로써, 결정성 실리콘 트랜지스터를 형성한다.
이에 따라, 단일 기판 위에 결정성 실리콘 트랜지스터와 비정질 실리콘 트랜지스터를 동시에 형성할 수 있는 동시에, 결정성 실리콘 트랜지스터의 형성영역 이외의, 배선층 등의 형성영역에 있어서의 가열을 억제하고, 해당 배선층 위의 막의 박리나 크랙의 발생을 억제할 수 있으며, 제조수율 및 스루풋의 저하를 억제할 수 있다.
또한, 본 실시형태에 있어서는 표시화소(PIX)의 화소구동회로에 비정질 실리콘 트랜지스터를 적용했을 경우에 있어서, 표시장치의 게이트 드라이버부(121) 및 데이터 드라이버부(131)의 구동회로에, 본 발명의 기술사상을 적용하는 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것이 아니다. 즉, 게이트 드라이버부 (121) 및 데이터 드라이버부(131)의 구동회로에 부가해서, 상술한 제 2 실시형태에 나타낸 바와 같이, 표시패널(화소 어레이)에 배열된 표시화소(PIX)의 화소구동회로의 구동 트랜지스터에도 결정성 실리콘 트랜지스터를 적용하고, 본 발명의 기술사상을 적용하는 것이어도 좋은 것은 물론이다.
또, 상술한 각 실시형태에 있어서는, 트랜지스터로서 에칭 스토퍼형(etching stopper type)의 소자구조를 갖는 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것이 아니고, 채널 에칭형의 소자구조를 갖는 것이라도, 상기와 동등한 작용 효과를 얻을 수 있다. 또한, 상술한 각 실시형태에 있어서는, 트랜지스터로서 역 스태거형(invert staggered type)의 소자구조를 갖는 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것이 아니고, 정 스태거형(staggered type)의 소자구조를 갖는 것이라도 좋다.
이하에, 본 발명을 실시하기 위한 다른 형태에 대해 도면을 이용해서 설명한다. 단, 이하에 기재하는 실시형태에는 본 발명을 실시하기 위해서 기술적으로 바람직한 여러가지의 한정이 붙여져 있지만, 발명의 범위를 이하의 실시형태 및 도시예에 한정하는 것은 아니다.
도 13은 발광장치인 EL패널(1)에 있어서의 복수의 화소(P)의 배치구성을 나타내는 평면도이며, 도 14는 EL패널(1)의 개략구성을 나타내는 평면도이다.
도 13, 도 14에 나타내는 바와 같이, EL패널(1)에는 R(적), G(녹), B(청)를 각각 발광하는 복수의 화소(P)가 소정의 패턴으로, 매트릭스 형상으로 배치되어 있다.
상기 EL패널(1)에는 복수의 주사선(2)이 행방향을 따라서 서로 대략 평행이 되도록 배열되고, 복수의 신호선(3)이 평면시(平面視)해서, 주사선(2)과 대략 직교하도록 열방향을 따라서 서로 대략 평행이 되도록 배열되어 있다. 또, 이웃이 되는 주사선(2)의 사이에 있어서, 전압 공급선(4)이 주사선(2)을 따라서 설치되어 있다. 그리고, 이들 각 주사선(2)과 인접하는 2개의 신호선(3)과 각 전압 공급선(4)에 의해서 둘러싸이는 범위가 화소(P)에 상당한다.
또, EL패널(1)에는 주사선(2), 신호선(3), 전압 공급선(4)의 위쪽에 덮도록, 격자 형상의 격벽인 뱅크(bank)(19)가 설치되어 있다. 이 뱅크(19)에 의해 둘러싸여서 이루어지는 대략 장방형상의 복수의 개구부(19a)가 화소(P)마다 형성되어 있고, 이 개구부(19a)내에 소정의 캐리어 수송층(후술하는 정공(正孔) 주입층(8b), 발광층(8c))이 설치되며, 화소(P)의 발광영역이 된다. 캐리어 수송층이란 전압이 인가됨으로써, 정공 또는 전자를 수송하는 층이다.
도 15는 액티브 매트릭스 구동방식으로 동작하는 EL패널(1)의 1 화소에 상당하는 회로를 나타낸 회로도이다.
도 15에 나타내는 바와 같이, EL패널(1)에는 주사선(2)과, 주사선(2)과 교차하는 신호선(3)과, 주사선(2)을 따르는 전압 공급선(4)이 설치되어 있고, 이 EL패널(1)의 1 화소(P)에 대해서, 트랜지스터인 스위치 트랜지스터(5)와, 트랜지스터인 구동 트랜지스터(6)와, 커패시터(7)와, 유기EL소자 등의 발광소자(8)가 설치되어 있다.
각 화소(P)에 있어서는 스위치 트랜지스터(5)의 게이트가 주사선(2)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 한 쪽이 신호선(3)에 접속되며, 스위치 트랜지스터(5)의 드레인과 소스 중의 다른 쪽이 커패시터(7)의 한 쪽의 전극 및 구동 트랜지스터(6)의 게이트에 접속되어 있다. 구동 트랜지스터(6)의 소스와 드레인 중의 한 쪽이 전압 공급선(4)에 접속되고, 구동 트랜지스터(6)의 소스와 드레인 중의 다른 쪽이 커패시터(7)의 다른 쪽의 전극 및 발광소자(8)의 애노드에 접속되어 있다. 또한, 모든 화소(P)의 발광소자(8)의 캐소드는 일정 전압(Vss)으로 유지되어 있다(예를 들면, 접지되어 있다).
또, 상기 EL패널(1)의 주위에 있어서, 각 주사선(2)이 주사 드라이버에 접속되고, 각 전압 공급선(4)이 일정 전압원 또는 적절 전압신호를 출력하는 드라이버에 접속되며, 각 신호선(3)이 데이터 드라이버에 접속되고, 이들 드라이버에 의해서 EL패널(1)이 액티브 매트릭스 구동방식으로 구동된다. 전압 공급선(4)에는 일정 전압원 또는 드라이버에 의해서 소정의 전력이 공급된다.
다음에, EL패널(1)과, 그 화소(P)의 회로구조에 대해, 도 16∼도 18을 이용해서 설명한다. 여기서, 도 16은 EL패널(1)의 1 화소(P)에 상당하는 평면도이고, 도 17은 도 16의 XVII-XVII선을 따른 면의 시시단면도, 도 18은 도 16의 XVIII-XVIII선을 따른 면의 시시단면도이다. 또한, 도 16에 있어서는 전극 및 배선을 주로 나타낸다.
도 16에 나타내는 바와 같이, 스위치 트랜지스터(5) 및 구동 트랜지스터(6)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(5)의 근처에 커패시터(7)가 배치되며, 구동 트랜지스터(6)의 근처에 발광소자(8)가 배치되어 있다. 또, 주사선(2)과 전압 공급선(4)의 사이에 스위치 트랜지스터(5), 구동 트랜지스터(6), 커패시터(7) 및 발광소자(8)가 배치되어 있다.
도 16∼도 18에 나타내는 바와 같이, 기판(10) 위의 일면에 게이트 절연막이 되는 게이트 절연막(11)이 성막되어 있고, 그 게이트 절연막(11)의 위에 제 2 절연막(12)이 성막되어 있다. 신호선(3)은 게이트 절연막(11)과 기판(10)의 사이에 형성되고, 주사선(2) 및 전압 공급선(4)은 게이트 절연막(11)과 제 2 절연막(12)의 사이에 형성되어 있다.
또, 도 16, 도 18에 나타내는 바와 같이, 스위치 트랜지스터(5)는 역 스태거 구조의 트랜지스터이다. 이 스위치 트랜지스터(5)는 게이트 전극(5a), 반도체층 (5b), 채널 보호층(5d), 불순물 반도체층(5f, 5g), 드레인 전극(5h), 소스 전극 (5i) 등을 갖는 것이다.
게이트 전극(5a)은 기판(10)과 게이트 절연막(11)의 사이에 형성되어 있다. 이 게이트 전극(5a)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막을 포함한다. 또, 게이트 전극(5a)의 위에 절연성의 게이트 절연막 (11)이 성막되어 있고, 그 게이트 절연막(11)에 의해서 게이트 전극(5a)이 피복되어 있다.
게이트 절연막(11)은 예를 들면 광투과성을 가지며, 실리콘 질화물 또는 실리콘 산화물을 포함한다. 이 게이트 절연막(11) 위로서, 게이트 전극(5a)에 대응하는 위치에 진성(眞性)의 반도체층(5b)이 형성되어 있고, 반도체층(5b)이 게이트 절연막(11)을 사이에 두고 게이트 전극(5a)과 마주 대하고 있다.
반도체층(5b)은 예를 들면, 미결정 실리콘을 포함하는 미결정 실리콘 영역 (51)과 비정질 실리콘을 포함하는 비정질 실리콘 영역(52)을 갖는 단층막이며, 이 반도체층(5b)에 채널이 형성된다. 또한, 미결정 실리콘 영역(51)은 반도체층(5b)에 있어서의 게이트 전극(5a)의 위쪽에 위치하고 있고, 이 미결정 실리콘 영역(51)의 양측이 각각 비정질 실리콘 영역(52)이 되어 있다.
또, 반도체층(5b)의 중앙부 위에는 절연성의 채널 보호층(5d)이 형성되어 있다. 채널 보호층(5d)은 반도체층(5b)에 있어서의 미결정 실리콘 영역(51)을 덮고, 그 채널 보호층(5d)의 양단측은 미결정 실리콘 영역(51)측의 비정질 실리콘 영역 (52)의 일부를 덮고 있다. 이 채널 보호층(5d)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물을 포함한다.
또, 반도체층(5b)의 일단부측의 비정질 실리콘 영역(52)의 위에는 불순물 반도체층(5f)이 일부 채널 보호층(5d)에 겹쳐지도록 하여 형성되어 있고, 반도체층 (5b)의 타단부측의 비정질 실리콘 영역(52)의 위에는 불순물 반도체층(5g)이 일부 채널 보호층(5d)에 겹쳐지도록 하여 형성되어 있다. 그리고, 불순물 반도체층(5f, 5g)은 각각 반도체층(5b)의 양단측에 서로 떨어져서 형성되어 있고, 불순물 반도체층(5f, 5g)은 반도체층(5b) 위로서, 채널 보호층(5d)을 사이에 두고 대향하는 배치로 형성되어 있다. 또한, 불순물 반도체층(5f, 5g)은 n형 반도체이지만, 이것에 한하지 않고, p형 반도체라도 좋다.
불순물 반도체층(5f)의 위에는 드레인 전극(5h)이 형성되어 있다. 불순물 반도체층(5g)의 위에는 소스 전극(5i)이 형성되어 있다. 드레인 전극(5h), 소스 전극(5i)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막을 포함한다.
채널 보호층(5d), 드레인 전극(5h) 및 소스 전극(5i)의 위에는 보호막이 되는 절연성의 제 2 절연막(12)이 성막되고, 채널 보호층(5d), 드레인 전극(5h) 및 소스 전극(5i)이 제 2 절연막(12)에 의해서 피복되어 있다. 그리고, 스위치 트랜지스터(5)는 제 2 절연막(12)에 의해서 덮여지도록 되어 있다. 제 2 절연막(12)은 예를 들면, 질화 실리콘 또는 산화 실리콘을 포함한다.
이와 같이, EL패널(1)에 있어서, 구동 소자로서 이용되는 스위치 트랜지스터 (5)는 도 18에 나타내는 바와 같이, 미결정 실리콘 영역(51)의 양단측이 비정질 실리콘 영역(52)으로 되어 있는 반도체층(5b)을 가지고 있다. 또한, 비정질 실리콘 영역(52)은 불순물 반도체층(5f, 5g)이 채널 보호층(5d)을 사이에 두고 대향하는 방향의 미결정 실리콘 영역(51) 양측에 위치하고 있다.
또, 스위치 트랜지스터(5)의 채널 보호층(5d)은 반도체층(5b)에 있어서의 미결정 실리콘 영역(51)을 덮으면서, 그 채널 보호층(5d)의 양단측에서, 미결정 실리콘 영역(51)측의 비정질 실리콘 영역(52) 일부를 덮고 있다. 또, 반도체층(5b)에 있어서의 비정질 실리콘 영역(52)은 불순물 반도체층(5f, 5g)으로 덮여져 있다.
즉, 반도체층(5b)에 있어서의 미결정 실리콘 영역(51)은 채널 보호층(5d)의 하면측에 위치하고, 반도체층(5b)에 있어서의 비정질 실리콘 영역(52)은 미결정 실리콘 영역(51)의 양측으로서, 불순물 반도체층(5f, 5g)의 하면측에 위치하고 있으며, 미결정 실리콘 영역(51)의 양단과 비정질 실리콘 영역(52)의 경계는 채널 보호층(5d)의 하면측에 위치하고 있다.
그리고, 게이트 전극(5a)의 위쪽에 위치하는 채널 보호층(5d)의 길이로서, 한 쌍의 불순물 반도체층(5f, 5g)이 대향하는 방향을 따르는 길이는 반도체층(5b)에 있어서의 미결정 실리콘 영역(51) 부분의 길이보다 길고, 게이트 전극(5a)의 길이 이하가 되도록 형성되어 있다.
그리고, 채널영역이 되는 반도체층(5b)은 미결정 실리콘 영역(51)과 비정질 실리콘 영역(52)을 가지고 있지만, 소스ㆍ드레인 영역이 되는 불순물 반도체층(5f, 5g)은 반도체층(5b)에 있어서의 비정질 실리콘 영역(52)과 접하고 있으며, 미결정 실리콘 영역(51)과는 직접 접촉하고 있지 않다.
여기서, 불순물 반도체층(5f, 5g)이 미결정 실리콘 영역(51)과 접촉하지 않고, 비정질 실리콘 영역(52)과 접하여 반도체층(5b)과 전기적으로 접속하므로, 불순물 반도체층(5f, 5g)이 미결정 실리콘 영역(51)과 접촉하는 경우에 비해, 리크 전류가 발생하기 어려워져 있다.
그리고, 스위치 트랜지스터(5)는 도 15, 도 16에 나타내는 바와 같이, 드레인 전극(5h)이 신호선(3)에 접속되고, 소스 전극(5i)이 구동 트랜지스터(6)의 게이트 전극(6a)에 접속되어 있으며, 발광소자(8)를 발광시키기 위한 스위칭에 수반하는 소스ㆍ드레인간의 전류의 방향이 정해져 있지 않지만, 불순물 반도체층(5f, 5g)이 함께 미결정 실리콘 영역(51)과 접촉하고 있지 않으므로, 미결정 실리콘에 기인하는 전자-정공 쌍(electron-hole pair)의 발생이 억제된다.
그에 따라서, 드레인 전극(5h) 및 불순물 반도체층(5f)으로부터 소스 전극 (5i) 및 불순물 반도체층(5g)으로의 전류(한 쪽의 비정질 실리콘 영역(52)으로부터 미결정 실리콘 영역(51)을 통해서 다른 쪽의 비정질 실리콘 영역(52)을 향하는 전류)가 반도체층(5b)에 흐르는 경우라도, 소스 전극(5i) 및 불순물 반도체층(5g)으로부터 드레인 전극(5h) 및 불순물 반도체층(5f)으로의 전류(다른 쪽의 비정질 실리콘 영역(52)으로부터 미결정 실리콘 영역(51)을 통해서 한 쪽의 비정질 실리콘 영역(52)을 향하는 전류)가 반도체층(5b)에 흐르는 경우라도, 각각 리크 전류의 발생을 억제한, 적합한 전류 제어가 가능해지고 있다.
또, 도 16, 도 17에 나타내는 바와 같이, 구동 트랜지스터(6)는 역 스태거 구조의 트랜지스터이다. 이 구동 트랜지스터(6)는 게이트 전극(6a), 반도체층 (6b), 채널 보호층(6d), 불순물 반도체층(6f, 6g), 드레인 전극(6h), 소스 전극 (6i) 등을 갖는 것이다.
게이트 전극(6a)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막을 가지며, 게이트 전극(5a)과 마찬가지로 기판(10)과 게이트 절연막 (11)의 사이에 형성되어 있다. 그리고, 게이트 전극(6a)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물을 포함하는 게이트 절연막(11)에 의해서 피복되어 있다.
상기 게이트 절연막(11)의 위로서, 게이트 전극(6a)에 대응하는 위치에, 채널이 형성되는 반도체층(6b)이 설치되어 있고, 이 반도체층(6b)이 게이트 절연막 (11)을 사이에 두고 게이트 전극(6a)과 마주 대하고 있다.
반도체층(6b)은 예를 들면, 미결정 실리콘을 포함하는 미결정 실리콘 영역 (61)과 비정질 실리콘을 포함하는 비정질 실리콘 영역(62)을 갖는 단층막이다. 또한, 미결정 실리콘 영역(61)은 반도체층(6b)에 있어서의 게이트 전극(6a) 위쪽 중앙측으로부터 불순물 반도체층(6g)측의 범위에 위치하고 있고, 비정질 실리콘 영역 (62)은 반도체층(6b)에 있어서의 게이트 전극(6a) 위쪽 가장자리측으로부터 불순물 반도체층(6f)측의 범위에 위치하고 있다.
또, 반도체층(6b)의 중앙부 위에는 절연성의 채널 보호층(6d)이 형성되어 있다. 채널 보호층(6d)은 반도체층(6b)에 있어서의 중앙측에 위치하는 미결정 실리콘 영역(61) 부분을 덮고, 그 채널 보호층(6d)의 일단측은 미결정 실리콘 영역(61)측의 비정질 실리콘 영역(62)의 일부를 덮고 있다. 이 채널 보호층(6d)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물을 포함한다.
또, 반도체층(6b)의 일단부측의 비정질 실리콘 영역(62)의 위에는 불순물 반도체층(6f)이 일부 채널 보호층(6d)에 겹쳐지도록 하여 형성되어 있고, 반도체층 (6b)의 타단부의 미결정 실리콘 영역(61)의 위에는 불순물 반도체층(6g)이 일부 채널 보호층(6d)에 겹쳐지도록 하여 형성되어 있다. 그리고, 불순물 반도체층(6f, 6g)은 각각 반도체층(6b)의 양단측에 서로 떨어져서 형성되어 있고, 불순물 반도체층(6f, 6g)은 반도체층(6b) 위로서, 채널 보호층(6d)을 사이에 두고 대향하는 배치로 형성되어 있다. 또한, 불순물 반도체층(6f, 6g)은 n형 반도체이지만, 이것에 한하지 않고, p형 반도체라도 좋다.
불순물 반도체층(6f)의 위에는 드레인 전극(6h)이 형성되어 있다. 불순물 반도체층(6g)의 위에는 소스 전극(6i)이 형성되어 있다. 드레인 전극(6h), 소스 전극(6i)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막을 포함한다.
채널 보호층(6d), 드레인 전극(6h) 및 소스 전극(6i)의 위에는 절연성의 제 2 절연막(12)이 성막되고, 채널 보호층(6d), 드레인 전극(6h) 및 소스 전극(6i)이 제 2 절연막(12)에 의해서 피복되어 있다. 그리고, 구동 트랜지스터(6)는 제 2 절연막(12)에 의해 덮여지도록 되어 있다.
이와 같이, EL패널(1)에 있어서 구동소자로서 이용되는 구동 트랜지스터(6)는 도 17에 나타내는 바와 같이, 미결정 실리콘 영역(61)과 비정질 실리콘 영역 (62)을 포함하는 반도체층(6b)을 가지고 있다. 또한, 채널 보호층(6d)으로부터 불순물 반도체층(6g)의 하면에 걸쳐서 미결정 실리콘 영역(61)이 배치되어 있고, 채널 보호층(6d)의 단측으로부터 불순물 반도체층(6f)의 하면에 걸쳐서 비정질 실리콘 영역(62)이 배치되어 있다.
또, 구동 트랜지스터(6)의 채널 보호층(6d)은 게이트 전극(6a)의 위쪽에 위치하는 미결정 실리콘 영역(61) 부분을 덮으면서, 그 채널 보호층(6d)의 단부에서, 미결정 실리콘 영역(61)측(드레인 전극(6h)측)의 비정질 실리콘 영역(62)의 일부를 덮고 있다. 또, 채널 보호층(6d)으로 덮여지지 않은 미결정 실리콘 영역(61) 부분은 불순물 반도체층(6g)으로 덮여져 있고, 반도체층(6b)에 있어서의 비정질 실리콘 영역(62)은 불순물 반도체층(6f)으로 덮여져 있다.
즉, 반도체층(6b)에 있어서의 미결정 실리콘 영역(61)은 채널 보호층(6d)의 하면측으로부터 한 쌍의 불순물 반도체층에 있어서의 한 쪽의 불순물 반도체층(6g)의 하면측에 위치하고, 반도체층(6b)에 있어서의 비정질 실리콘 영역(62)은 한 쌍의 불순물 반도체층에 있어서의 다른 쪽의 불순물 반도체층(6f)의 하면측에 위치하고 있으며, 미결정 실리콘 영역(61)과 비정질 실리콘 영역(62)의 경계는 채널 보호층(6d)의 하면측에 위치하고 있다. 또한, 반도체층(6b)에 있어서의 한 쌍의 불순물 반도체층(6f, 6g)이 대향하는 방향을 따르는 길이로서, 미결정 실리콘 영역(61) 부분의 길이는 비정질 실리콘 영역(62) 부분의 길이보다 길다.
그리고, 채널영역이 되는 반도체층(6b)에 있어서의 미결정 실리콘 영역(61)과 비정질 실리콘 영역(62)의 경계가 채널 보호층(6d)의 하면측에 위치하고 있고, 소스ㆍ드레인 영역이 되는 불순물 반도체층(6f)은 반도체층(6b)에 있어서의 비정질 실리콘 영역(62)과 접하며, 소스ㆍ드레인 영역이 되는 불순물 반도체층(6g)은 반도체층(6b)에 있어서의 미결정 실리콘 영역(61)과 접해 있다.
여기서, 불순물 반도체층(6f)이 미결정 실리콘 영역(61)과 접촉하지 않고, 비정질 실리콘 영역(62)과 접하여 반도체층(6b)과 전기적으로 접속하므로, 불순물 반도체층(6f)이 미결정 실리콘 영역(61)과 접촉하는 경우에 비해, 리크 전류가 발생하기 어려워져 있다.
그리고, 구동 트랜지스터(6)는 도 15, 도 16에 나타내는 바와 같이, 드레인 전극(6h)이 전압 공급선(4)에 접속되고, 소스 전극(6i)이 발광소자(8)에 접속되어 있으며, 발광소자(8)를 발광시키기 위한 스위칭 구동에 수반하는 소스ㆍ드레인간의 전류의 방향이, 비정질 실리콘 영역(62)으로부터 미결정 실리콘 영역(61)을 향하는 한 방향으로 정해져 있고, 또, 불순물 반도체층(6f)이 미결정 실리콘 영역(61)과 접촉하고 있지 않으므로, 미결정 실리콘에 기인하는 전자-정공 쌍의 발생이 억제된다.
그에 따라서, 드레인 전극(6h) 및 불순물 반도체층(6f)으로부터 소스 전극 (6i) 및 불순물 반도체층(6g)으로의 전류(비정질 실리콘 영역(62)으로부터 미결정 실리콘 영역(61)을 향하는 전류)가 반도체층(6b)에 흐르는 경우에, 리크 전류의 발생을 억제한, 적합한 전류 제어가 가능해지고 있다.
특히, 전류의 방향이 정해져 있는 구동 트랜지스터(6)의 경우, 전류의 상류측이 되는 불순물 반도체층(6f)과 접촉하는 반도체층(6b) 부분을 비정질 실리콘 영역(62)으로서 두면, 리크 전류의 발생을 억제할 수 있다. 또, 전류방향에 대하여, 비정질 실리콘 영역(62) 부분의 길이보다, 미결정 실리콘 영역(61) 부분의 길이를 길게하는 것으로, 트랜지스터에 전류가 흐르기 쉬워진다.
즉, 트랜지스터 크기를 작게 해도, 더욱 큰 전류를 흘리는 것이 가능해지고, 발광소자(8)의 발광 휘도를 향상시켜서, EL패널(1)의 표시성능을 양호한 것으로 할 수 있다.
커패시터(7)는 구동 트랜지스터(6)의 게이트 전극(6a)과 소스 전극(6i)의 사이에 접속되어 있고, 도 16, 도 18에 나타내는 바와 같이, 기판(10)과 게이트 절연막(11)의 사이에 한 쪽의 전극(7a)이 형성되며, 게이트 절연막(11)과 제 2 절연막 (12)의 사이에 다른 쪽의 전극(7b)이 형성되고, 전극(7a)과 전극(7b)이 유전체인 게이트 절연막(11)을 사이에 두고 마주 대하고 있다.
또한, 신호선(3), 커패시터(7)의 전극(7a), 스위치 트랜지스터(5)의 게이트 전극(5a) 및 구동 트랜지스터(6)의 게이트 전극(6a)은 기판(10)에, 일면에 성막된 상기 전도성의 금속막을 포토리소그래피법 및 에칭법 등에 의해서 형상 가공하는 것으로, 일괄해서 형성된 것이다.
또, 주사선(2), 전압 공급선(4), 커패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인 전극(5h), 소스 전극(5i) 및 구동 트랜지스터(6)의 드레인 전극 (6h), 소스 전극(6i)은 게이트 절연막(11)에, 일면에 성막된 도전성의 금속막을 포토리소그래피법 및 에칭법 등에 의해서 형상 가공하는 것으로 형성된 것이다.
또, 게이트 절연막(11)에는 게이트 전극(5a)과 주사선(2)이 겹쳐지는 영역에 콘택트홀(11a)이 형성되고, 드레인 전극(5h)과 신호선(3)이 겹쳐지는 영역에 콘택트홀(11b)이 형성되며, 게이트 전극(6a)과 소스 전극(5i)이 겹쳐지는 영역에 콘택트홀(11c)이 형성되어 있고, 콘택트홀(11a∼11c)내에 콘택트 플러그(contact plugs)(20a∼20c)가 각각 내장되어 있다. 콘택트 플러그(20a)에 의해서 스위치 트랜지스터(5)의 게이트 전극(5a)과 주사선(2)이 전기적으로 도통하고, 콘택트 플러그(20b)에 의해서 스위치 트랜지스터(5)의 드레인 전극(5h)과 신호선(3)이 전기적으로 도통하며, 콘택트 플러그(20c)에 의해서 스위치 트랜지스터(5)의 소스 전극 (5i)과 커패시터(7)의 전극(7a)이 전기적으로 도통하는 동시에 스위치 트랜지스터 (5)의 소스 전극(5i)과 구동 트랜지스터(6)의 게이트 전극(6a)이 전기적으로 도통한다. 또한, 콘택트 플러그(20a∼20c)를 통하는 일 없이, 주사선(2)이 직접 게이트 전극(5a)과 접촉되고, 드레인 전극(5h)이 신호선(3)과 접촉되며, 소스 전극(5i)이 게이트 전극(6a)과 접촉되어도 좋다.
또, 구동 트랜지스터(6)의 게이트 전극(6a)이 커패시터(7)의 전극(7a)에 일체로 줄지어 이어지고, 구동 트랜지스터(6)의 드레인 전극(6h)이 전압 공급선(4)에 일체로 줄지어 이어지며, 구동 트랜지스터(6)의 소스 전극(6i)이 커패시터(7)의 전극(7b)에 일체로 줄지어 이어진다.
화소전극(8a)은 게이트 절연막(11)을 통해서 기판(10) 위에 설치되어 있고, 화소(P)마다 독립하여 형성되어 있다. 이 화소전극(8a)은 투명전극으로서, 예를 들면, 주석 도프(tin dope) 산화인듐(ITO), 아연 도프 산화인듐, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO) 또는 카드뮴-주석 산화물(CTO)을 포함한다. 또한, 화소전극(8a)은 일부, 구동 트랜지스터(6)의 소스 전극(6i)에 겹쳐지고, 화소전극 (8a)과 소스 전극(6i)이 접속되어 있다.
그리고, 도 16, 도 17에 나타내는 바와 같이, 제 2 절연막(12)이 주사선(2), 신호선(3), 전압 공급선(4), 스위치 트랜지스터(5), 구동 트랜지스터(6), 화소전극 (8a)의 둘레 가장자리부, 커패시터(7)의 전극(7b) 및 게이트 절연막(11)을 덮도록 형성되어 있다. 제 2 절연막(12)에는 각 화소전극(8a)의 중앙부가 노출되도록 개구부(12a)가 형성되어 있다. 그 때문에, 제 2 절연막(12)은 평면시해서 격자 형상으로 형성되어 있다.
그리고, 기판(10)의 표면에 주사선(2), 신호선(3), 전압 공급선(4), 스위치 트랜지스터(5), 구동 트랜지스터(6), 커패시터(7), 화소전극(8a) 및 제 2 절연막 (12)이 형성되어서 이루어지는 패널이 트랜지스터 어레이 패널이 되어 있다.
발광소자(8)는 도 16, 도 17에 나타내는 바와 같이, 애노드가 되는 제 1 전극으로서의 화소전극(8a)과, 화소전극(8a)의 위에 형성된 화합물막인 정공 주입층 (8b)과, 정공 주입층(8b)의 위에 형성된 화합물막인 발광층(8c)과, 발광층(8c)의 위에 형성된 제 2 전극으로서의 대향전극(8d)을 구비하고 있다. 대향전극(8d)은 전체 화소(P)에 공통의 단일전극으로서, 전체 화소(P)에 연속해서 형성되어 있다.
정공 주입층(8b)은 예를 들면, 도전성 고분자인 PEDOT(poly(ethylenedioxy)thiophene;폴리에틸렌디옥시티오펜) 및 도펀트(dopant)인 PSS(polystyrene sulfonate;폴리스틸렌 술폰산)를 포함하는 기능층으로서, 화소전극(8a)으로부터 발광층(8c)을 향해서 정공을 주입하는 캐리어 주입층이다.
발광층(8c)은 화소(P)마다 R(적), G(녹), B(청) 중 어느 하나를 발광하는 재료를 포함하고, 예를 들면, 폴리플루오렌(polyfluorene)계 발광재료나 폴리페닐렌 비닐렌(poly(phenylene vinylene))계 발광재료를 가지며, 대향전극(8d)으로부터 공급되는 전자와, 정공 주입층(8b)으로부터 주입되는 정공의 재결합에 수반하여 발광하는 층이다. 이 때문에, R(적)을 발광하는 화소(P), G(녹)를 발광하는 화소(P), B(청)를 발광하는 화소(P)는 서로 발광층(8c)의 발광재료가 다르다. 화소(P)의 R (적), G(녹), B(청)의 패턴은 델타 배열이어도 좋고, 또, 세로방향으로 동일색 화소가 배열되는 줄무늬(stripe) 패턴이어도 좋다.
대향전극(8d)은 화소전극(8a)보다도 일함수(work function)가 낮은 재료로 형성되어 있고, 예를 들면, 인듐, 마그네슘, 칼슘, 리튬, 바륨, 희토류 금속의 적어도 한 종류를 포함하는 단체 또는 합금으로 형성되어 있다.
상기 대향전극(8d)은 모든 화소(P)에 공통된 전극이며, 발광층(8c) 등의 화합물막과 함께 후술하는 뱅크(19)를 피복하고 있다.
이와 같이, 제 2 절연막(12) 및 뱅크(19)에 의해서 발광부위가 되는 발광층 (8c)이 화소(P)마다 구분되어 있다.
그리고, 개구부(19a)내에 있어서, 캐리어 수송층으로서의 정공 주입층(8b) 및 발광층(8c)이 화소전극(8a) 위에 적층되어 있다.
구체적으로는, 뱅크(19)는 정공 주입층(8b)이나 발광층(8c)을 습식법에 의해 형성할 때에, 정공 주입층(8b)이나 발광층(8c)이 되는 재료가 용매로 용해 또는 분산된 액상체가 인접하는 화소(P)에 스며들지 않도록 하는 격벽으로서 기능한다.
예를 들면, 도 17에 나타내는 바와 같이, 제 2 절연막(12)의 위에 설치된 뱅크(19)에는 제 2 절연막(12)의 개구부(12a)보다 내측에 개구부(19a)가 형성되어 있다.
그리고, 각 개구부(19a)에 둘러싸인 각 화소전극(8a) 위에, 정공 주입층(8b)이 되는 재료가 함유되는 액상체를 도포하고, 기판(10)째 가열하며, 그 액상체를 건조시켜서 성막시킨 화합물막이 제 1 캐리어 수송층인 정공 주입층(8b)이 된다.
또한, 각 개구부(19a)에 둘러싸인 각 정공 주입층(8b) 위에, 발광층(8c)이 되는 재료가 함유되는 액상체를 도포하고, 기판(10)째 가열하며, 그 액상체를 건조시켜서 성막시킨 화합물막이 제 2 캐리어 수송층인 발광층(8c)이 된다.
또한, 상기 발광층(8c)과 뱅크(19)를 피복하도록 대향전극(8d)이 설치되어 있다.
그리고, 상기 EL패널(1)에 있어서는 화소전극(8a), 기판(10) 및 게이트 절연막(11)이 투명하고, 발광층(8c)으로부터 발한 광이 화소전극(8a), 게이트 절연막 (11) 및 기판(10)을 투과해서 출사(出射)한다. 그 때문에, 기판(10)의 이면이 표시면이 된다.
또한, 기판(10)측이 아니고, 반대측이 표시면이 되어도 좋다. 이 경우, 대향전극(8d)을 투명전극으로 하고, 화소전극(8a)을 반사전극으로 하며, 발광층(8c)으로부터 발한 광이 대향전극(8d)을 투과해서 출사한다.
상기 EL패널(1)은 다음과 같이 구동되어 발광한다.
모든 전압 공급선(4)에 소정 레벨의 전압이 인가된 상태에서, 주사 드라이버에 의해서 주사선(2)에 순차 전압이 인가되는 것으로, 이들 주사선(2)이 순차 선택된다.
각 주사선(2)이 선택되어 있을 때에, 데이터 드라이버에 의해서 계조에 따른 레벨의 전압이 모든 신호선(3)에 인가되면, 그 선택되어 있는 주사선(2)에 대응하는 스위치 트랜지스터(5)가 온이 되어 있는 것으로부터, 그 계조에 따른 레벨의 전압이 구동 트랜지스터(6)의 게이트 전극(6a)에 인가된다.
상기 구동 트랜지스터(6)의 게이트 전극(6a)에 인가된 전압에 따라서, 구동 트랜지스터(6)의 게이트 전극(6a)과 소스 전극(6i) 사이의 전위차가 정해지고, 구동 트랜지스터(6)에 있어서의 드레인-소스 전류의 크기가 정해지며, 발광소자(8)가 그 드레인-소스 전류에 따른 밝기로 발광한다.
그 후, 그 주사선(2)의 선택이 해제되면, 스위치 트랜지스터(5)가 오프가 되므로, 구동 트랜지스터(6)의 게이트 전극(6a)에 인가된 전압에 따른 전하가 커패시터(7)에 비축되고, 구동 트랜지스터(6)의 게이트 전극(6a)과 소스 전극(6i)간의 전위차는 유지된다.
이 때문에, 구동 트랜지스터(6)는 선택 시와 똑같은 전류값의 드레인-소스 전류를 계속해서 흘리고, 발광소자(8)의 휘도를 유지하도록 되어 있다.
다음에, 본 발명에 관한 EL패널(1)에 있어서, 구동소자로서 이용되고 있는 트랜지스터의 제조방법을, 스위치 트랜지스터(5)를 예로 설명한다.
우선, 기판(10) 위에 게이트 금속층을 스퍼터링으로 퇴적시키고, 포토리소그래피법 및 에칭법 등에 의해서 패터닝하며, 도 19에 나타내는 바와 같이, 게이트 전극(5a)을 형성한다(게이트 형성공정).
또한, 게이트 전극(6a)과 함께 기판(10) 위에, 구동 트랜지스터(6)의 게이트 전극(6a), 신호선(3), 커패시터(7)의 전극(7a)이 형성되어 있다(도 17, 도 18 참조).
이어서, 도 20에 나타내는 바와 같이, 플라즈마 CVD에 의해서, 질화 실리콘 등의 게이트 절연막(11)과, 반도체층(5b)이 되는 비정질 실리콘(어모퍼스 실리콘)을 포함하는 반도체층(9b)을 연속해서 퇴적하고, 2층을 성막한다(2층 성막공정).
이어서, 도 21에 나타내는 바와 같이, 반도체층(9b) 위에, 광-열변환층(30)과, 포지티브형의 포토 레지스트층(40)을 순차 성막한다. 이 광-열변환층(30)은 광-열변환층(30)에 조사된 광을 열로 변환할 수 있는 재료(광-열변환 재료)를 포함하는 층으로서, 예를 들면, 다이아몬드상 카본(DLC)이나 몰리브덴(Mo) 등을 이용할 수 있다. 반도체층(9b)과 광-열변환층(30)의 사이에는 도 2c에 나타내는 버퍼층 (21)이 개재되어 있어도 좋다.
또한, 도 21에 나타내는 바와 같이, 포토 레지스트층(40)의 위쪽에, 마스크부(50a)를 갖는 포토 마스크(50)를 배치하고, 포토리소그래피법 및 에칭법 등에 의한 패터닝을 실행하며, 도 22에 나타내는 바와 같이, 게이트 전극(5a) 위쪽의 광-열변환층(30) 위에 레지스트(40a)를 형성한다. 이 레지스트(40a)의 크기는 반도체층(5b)에 미결정 실리콘 영역을 형성하는 범위에 대응시키고 있다. 또한, 구동 트랜지스터(6)의 게이트 전극(6a)의 위쪽이 되는 광-열변환층(30) 위에도, 반도체층 (6b)에 미결정 실리콘 영역을 형성하는 범위에 대응하는 레지스트가 형성되어 있다.
그리고, 레지스트(40a)가 형성된 광-열변환층(30)에 대하여 드라이 에칭 또는 습식 에칭을 실시한 후, 레지스트(40a)의 박리를 실행하고, 도 23에 나타내는 바와 같이, 광-열변환 재료를 포함하는 반도체 처리막(30a)을 반도체층(9b) 위에 형성한다(처리막 형성공정). 이 반도체 처리막(30a)은 반도체층(5b)에 미결정 실리콘 영역을 형성하는 범위에 따른 크기를 가지고 있으며, 그 양단부가 게이트 전극(5a)의 위쪽에 위치하고 있다. 또한, 구동 트랜지스터(6)에 대한 반도체 처리막도 마찬가지로 반도체층(9b) 위에 형성되어 있고, 반도체층(6b)에 미결정 실리콘 영역을 형성하는 범위에 따라서, 그 일단부가 게이트 전극(6a)의 위쪽에 위치하는 크기를 가지고 있다.
이어서, 도 24에 나타내는 바와 같이, 반도체 처리막(30a)이 형성된 반도체층(9b)에 대하여 소정의 처리로서 레이저광(가시광 또는 적외선)의 조사를 실시하고, 그 반도체 처리막(30a)으로 덮여진 반도체층(9b) 부분의 비정질 실리콘을 미결정 실리콘에 결정화하며, 그 반도체층(9b)에 미결정 실리콘 영역(51)과 비정질 실리콘 영역(52)을 설치한다(실리콘 결정 화학공정). 이 미결정 실리콘 영역(51)을 형성한 후, 도 25에 나타내는 바와 같이, 반도체 처리막(30a)을 에칭 등에 의해 제거한다.
또한, 구동 트랜지스터(6)에 대한 반도체 처리막에 의해서도 마찬가지로, 반도체층(9b)에 미결정 실리콘 영역(51)과 비정질 실리콘 영역(52)이 형성되어 있다.
이어서, 도 26에 나타내는 바와 같이, 반도체층(9b) 위에, CVD법 등에 의해서 채널 보호층이 되는 실리콘 질화물 등의 보호 절연막(9d)을 성막한다.
그리고, 도 27에 나타내는 바와 같이, 보호 절연막(9d)을 포토리소그래피법ㆍ에칭법 등에 의해서 패터닝하고, 채널 보호층(5d)을 형성한다(보호막 형성공정). 이 채널 보호층(5d)은 게이트 전극(5a)의 위쪽에 위치하는 반도체층(9b)에 있어서의 미결정 실리콘 영역(51)의 양단면보다 비정질 실리콘 영역(52)측에 양단부를 가지며, 게이트 전극(5a)의 위쪽에 대응하는 미결정 실리콘 영역(51)을 덮고 있다.
또한, 구동 트랜지스터(6)의 채널 보호층(6d)도 마찬가지로 형성되어 있고, 그 채널 보호층(6d)은 게이트 전극(6a)의 위쪽에 위치하는 반도체층(9b)에 있어서의 미결정 실리콘 영역(61)의 한 쪽의 단면보다 비정질 실리콘 영역(62)측에 한 쪽의 단부를 가지며, 게이트 전극(6a)의 위쪽에 대응하고 있는 미결정 실리콘 영역 (61) 부분을 덮고 있다.
이어서, 도 28에 나타내는 바와 같이, 채널 보호층(5d)이 형성된 반도체층 (9b) 위에, CVD법 등에 의해서 불순물 반도체층이 되는 불순물 반도체층(9f)을 성막한다.
이어서, 도 29에 나타내는 바와 같이, 포토리소그래피에 의해서 불순물 반도체층(9f) 및 반도체층(9b)을 연속해서 패터닝하고, 불순물 반도체층(5f, 5g) 및 반도체층(5b)을 형성한다(반도체층 형성공정). 또한, 구동 트랜지스터(6)의 불순물 반도체층(6f, 6g) 및 반도체층(6b)도 마찬가지로 형성되어 있다.
또, 포토리소그래피에 의해 콘택트홀(11a∼11c)이 형성되고, 콘택트홀(11a∼11c)내에 콘택트 플러그(20a∼20c)가 형성된다.
이어서, 도 30에 나타내는 바와 같이, 기판(10) 위에 있어서의 불순물 반도체층(5f, 5g)과, 채널 보호층(5d)과, 반도체층(5b)과, 게이트 절연막(11)을 덮는 금속막을 스퍼터링으로 성막하고, 그 금속막을 포토리소그래피에 의해 패터닝하며, 한 쌍의 불순물 반도체층(5f, 5g) 위에 소스 전극(5i) 및 드레인 전극(5h)을 형성한다(소스ㆍ드레인 형성공정).
이렇게 해서, 스위치 트랜지스터(5)가 제조된다. 또한, 구동 트랜지스터(6)의 소스 전극(6i) 및 드레인 전극(6h)도 마찬가지로 형성되고, 구동 트랜지스터(6)가 제조된다.
또, 소스 전극 및 드레인 전극과 함께, 주사선(2), 전압 공급선(4), 커패시터(7)의 전극(7b)이 형성되도록 되어 있다(도 17, 도 18 참조).
또한, 스위치 트랜지스터(5) 및 구동 트랜지스터(6)가 형성된 후에, ITO막을 퇴적하고나서 패터닝하여 화소전극(8a)을 형성한다(도 17 참조).
이어서, 스위치 트랜지스터(5)나 구동 트랜지스터(6)를 덮도록, 제 2 절연막 (12)을 성막한다(도 17, 도 18 참조). 또한, 제 2 절연막(12)은 게이트 절연막 (11)과 마찬가지로, 플라즈마 CVD에 의해서 질화 실리콘 등을 성막한 것이다. 이 제 2 절연막(12)을 포토리소그래피로 패터닝하는 것으로, 화소전극(8a)의 중앙부가 노출되는 개구부(12a)를 형성한다(도 17 참조).
이어서, 폴리이미드(polyimide) 등의 감광성 수지를 퇴적 후 노광하여, 화소전극(8a)이 노출되는 개구부(19a)를 갖는 격자 형상의 뱅크(19)를 형성한다(도 17 참조).
이어서, 뱅크(19)의 개구부(19a)에, 정공 주입층(8b)이나 발광층(8c)이 되는 재료가 용매로 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시킴으로써, 캐리어 수송층인 정공 주입층(8b)이나 발광층(8c)을 순차 성막한다(도 17 참조).
이어서, 뱅크(19)의 위 및 발광층(8c)의 위에, 대향전극(8d)을 일면에 성막하는 것으로, 발광소자(8)가 제조되어서(도 17, 도 18 참조), EL패널(1)이 제조된다.
이상과 같이, 스위치 트랜지스터(5)는 미결정 실리콘 영역(51)의 양단측이 비정질 실리콘 영역(52)으로 되어 있는 반도체층(5b)을 가지고 있으며, 채널 보호층(5d)은 반도체층(5b)에 있어서의 미결정 실리콘 영역(51)을 덮으면서, 그 채널 보호층(5d)의 양단측에서, 미결정 실리콘 영역(51)측의 비정질 실리콘 영역(52)의 일부를 덮고 있다.
그리고, 한 쌍의 불순물 반도체층(5f, 5g)이 대향하는 방향을 따르는 채널 보호층(5d)의 길이는, 반도체층(5b)에 있어서의 미결정 실리콘 영역(51) 부분의 길이보다 길고, 게이트 전극(5a)의 길이보다 짧게 형성되어 있으며, 소스ㆍ드레인 영역이 되는 불순물 반도체층(5f, 5g)은 미결정 실리콘 영역(51)과 직접 접촉하지 않고, 반도체층(5b)에 있어서의 비정질 실리콘 영역(52)과 접하는 것으로, 드레인 전극(5h)과 소스 전극(5i)이 불순물 반도체층(5f, 5g)을 통해서 반도체층(5b)과 전기적으로 접속하므로, 미결정 실리콘에 기인하는 전자-정공 쌍의 발생이 억제되며, 리크 전류가 발생하기 어려워져 있다.
또, 구동 트랜지스터(6)는 미결정 실리콘 영역(61)과 비정질 실리콘 영역 (62)을 포함하는 반도체층(6b)을 가지고 있고, 채널 보호층(6d)으로부터 불순물 반도체층(6g)의 하면에 걸쳐서 미결정 실리콘 영역(61)이 배치되어 있으며, 채널 보호층(6d)의 단측으로부터 불순물 반도체층(6f)의 하면에 걸쳐서 비정질 실리콘 영역(62)이 배치되어 있다.
그리고, 상기 구동 트랜지스터(6)는 소스ㆍ드레인간의 전류의 방향이, 비정질 실리콘 영역(62)으로부터 미결정 실리콘 영역(61)을 향하는 한방향으로 정해져 있으며, 전류의 상류측이 되는 불순물 반도체층(6f)이 미결정 실리콘 영역(61)과 직접 접촉하지 않고, 반도체층(6b)에 있어서의 비정질 실리콘 영역(62)과 접하는 것으로, 드레인 전극(6h)과 소스 전극(6i)이 불순물 반도체층(6f, 6g)을 통해서 반도체층(6b)과 전기적으로 접속하므로, 미결정 실리콘에 기인하는 전자-정공 쌍의 발생이 억제되며, 리크 전류가 발생하기 어려워져 있다.
특히, 전류방향에 대하여, 비정질 실리콘 영역(62) 부분의 길이보다, 미결정 실리콘 영역(61) 부분의 길이를 길게 하는 것으로, 트랜지스터에 전류가 흐르기 쉬워지므로, 트랜지스터 크기를 작게 해도, 더욱 큰 전류를 흘리는 것이 가능하게 되고, 발광소자(8)의 발광 휘도를 향상시키며, EL패널(1)의 표시성능을 양호한 것으로 할 수 있다.
이와 같이, 미결정 실리콘 영역(51, 61)과 비정질 실리콘 영역(52, 62)을 포함하는 반도체층(5b, 6b)을 갖는 스위치 트랜지스터(5), 구동 트랜지스터(6)는 미결정 실리콘 영역에 의한 온(on) 전류의 향상이 도모되면서, 리크 전류의 저감이 도모되고 있고, 높은 온 전류와 낮은 리크 전류를 양립한, 적합한 트랜지스터라고 말할 수 있다.
상기 각 실시형태에서는 도 15에 나타내는 화소(P) 이외라도, 예를 들면, 도 31에 나타내는 바와 같은 화소(P)라도 좋다. 화소(P)는 화소회로(DS) 및 화소회로 (DS)에 의해서 제어되는 발광소자(8)를 구비한다.
소정 행에 배열된 복수의 화소회로(DS)에 접속된 복수의 전류공급라인(애노드 라인)(34)과, 예를 들면, 접지 전위 등의 전압(Vss)이 인가되고, 모든 화소에 대하여 단일의 전극층에 의해 형성된 캐소드인 대향전극(8d)과, 각각 소정 열에 배열된 복수의 화소회로(DS)에 접속된 데이터 라인(33)과, 각각 소정 행에 배열된 복수의 화소회로(DS)의 제 1 선택 트랜지스터(37) 및 제 2 선택 트랜지스터(38)를 선택하는 복수의 게이트 라인(32)이 형성되어 있다. 전류공급라인(34)은 도시하지 않는 전원 또는 전류공급 드라이버에 접속되고, 해당 전원 또는 전류공급 드라이버는 각 단위의 복수의 전류공급라인(34)군에 대하여, 한 주사기간(TSC)중과 발광기간 (TEM)중에서 인가전압을, 각각 로 레벨(L)과 하이레벨(H)로 변조시키고 있다. 또, 전류공급라인(34)은 트랜지스터(36∼38)의 소스 전극, 드레인 전극이 되는 소스-드레인 도전층을 이용해서, 이들 소스 전극, 드레인 전극과 함께 형성된다. 데이터 라인(33)은 각 트랜지스터(36∼38)의 게이트 전극이 되는 게이트 도전층에 의해서 이들 게이트 전극과 함께 형성되고, 게이트 라인(32)은 소스-드레인 도전층을 이용해서 형성된다. 이들의 다른 층에 설치된 배선과, 트랜지스터의 각 전극은 게이트 절연막(11)에 설치된 콘택트홀을 통해서 접속되어 있다.
제 1 선택 트랜지스터(37)의 게이트 전극은 제 2 선택 트랜지스터(38)의 게이트 전극과 함께 게이트 라인(32)에 접속되어 있고, 전류공급라인(34)은 제 1 선택 트랜지스터(37)의 드레인 전극에 접속되어 있다. 또, 제 1 선택 트랜지스터 (37)의 소스 전극은 게이트 절연막(11)에 설치된 커패시터(39)의 한 쪽의 전극에 접속되어 있다.
또, 제 2 선택 트랜지스터(38)의 드레인 전극은 발광구동 트랜지스터(36)의 소스 전극에 접속되어 있고, 제 2 선택 트랜지스터(38)의 소스 전극은 게이트 절연막(11)에 설치된 콘택트홀을 통해서 데이터 라인(33)에 접속된다. 발광구동 트랜지스터(36)의 드레인 전극은 전류공급라인(34)에 접속되어 있고, 발광구동 트랜지스터(36)의 게이트 전극은 콘택트홀을 통해서 커패시터(39)의 한 쪽의 전극과 접속되어 있다. 또, 발광구동 트랜지스터(36)의 소스 전극은 커패시터(39)의 다른 쪽의 전극 및 화소전극(8a)과 접속되어 있다. 커패시터(39)는 한 쪽의 전극, 다른 쪽의 전극 및 이들의 전극간에 개재하는 유도체가 되는 게이트 절연막(11)을 갖는다.
또한, 본 발명의 적용은 상술한 실시형태에 한정되는 일 없이, 본 발명의 취지를 일탈하지 않는 범위에서 적당히 변경 가능하다.
2009년 6월 26일에 출원된 일본국특허출원 제2009-153016호 및 2009년 6월 30일에 출원된 일본국특허출원 제2009-155216호의 명세서, 청구의 범위, 도면, 요약을 포함하는 모든 공개는 여기에 인용에 의해서 편입된다.
여러가지의 전형적인 실시형태를 나타내고, 또한 설명해 왔지만, 본 발명은 상기 실시형태에 한정되지 않는다. 따라서, 본 발명의 범위는 다음 청구의 범위에 의해서만 한정되는 것이다.
1: EL패널 2: 주사선
3: 신호선 4: 전압 공급선
5: 스위치 트랜지스터 6: 구동 트랜지스터
5a, 6a: 게이트 전극 5b, 6b: 반도체층
5d, 6d: 채널 보호층 5f, 6f: 불순물 반도체층
5g, 6g: 불순물 반도체층 5h, 6h: 드레인 전극
5i, 6i: 소스 전극 7: 커패시터
8: 발광소자 9b: 반도체층
9d: 보호 절연막 9f: 불순물 반도체층
10: 기판 11: 게이트 절연막
12: 제 2 절연막 13, 13m, 13a: 게이트 전극
13x: 배선 15, 15m, 15a: 반도체층
15x: 비정질 실리콘 박막 16, 16m, 16a: 채널 보호층
17, 17m, 17a, 17x: 불순물 반도체층
18, 18m, 18a: 소스, 드레인 전극 19: 뱅크
22, 22x: 광열변환층 30: 광-열변환층
30a: 반도체 처리막 32: 게이트 라인
33: 데이터 라인 34: 전류공급라인(애노드 라인)
36: 발광구동 트랜지스터 37: 제 1 선택 트랜지스터
38: 제 2 선택 트랜지스터 39: 커패시터
40: 포토 레지스트층 40a: 레지스트
50: 포토 마스크 50a: 마스크부
51, 61: 미결정 실리콘 영역 52, 62: 비정질 실리콘 영역
110: 표시패널 111: 화소 어레이(표시영역)
120: 게이트 드라이버 121: 게이트 드라이버부
130: 데이터 드라이버 131: 데이터 드라이버부
BM: 레이저광 DC: 화소구동회로
DS: 화소회로 OEL: 유기EL소자
PIX: 표시화소

Claims (23)

  1. 배선이 형성되어 있는 제 1 영역을 제외한, 반도체층이 형성되어 있는 제 2 영역에 광열변환층을 형성하고,
    상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서, 상기 광열변환층에 의해 상기 반도체층을 가열하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 광을 조사해서 가열함으로써, 상기 반도체층의 비정질부를 결정화하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역에 광을 조사 후, 상기 광열변환층을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 광열변환층의 제거 후, 상기 가열된 반도체층 위에, 상기 광열변환층보다도 폭이 넓은 채널 보호층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 광을 조사해서 가열함으로써, 결정화된 상기 반도체층을 채널층으로 한 제 1 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    도전재료를 포함하는 박막을 패터닝함으로써, 상기 제 1 트랜지스터의 전극과 함께 상기 제 1 영역의 배선을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 광열변환층의 형성 전에, 상기 제 2 영역의 상기 반도체층 위에 버퍼층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 버퍼층을 형성 후에 상기 광열변환층을 형성하고,
    상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서, 상기 광열변환층에 의해 상기 반도체층을 가열하며,
    상기 광열변환층을 제거하고,
    상기 버퍼층을 포함하는 채널 보호층을 패터닝해서 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 반도체층은 제 3 영역에도 형성되어 있고,
    상기 광을 조사하는 공정은 상기 광을 상기 제 3 영역에도 조사하며,
    상기 제 3 영역의 미결정화의 상기 반도체층을 채널층으로 한 제 2 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 청구항 1에 기재된 반도체장치의 제조방법에 의해서 제조된 것을 특징으로 하는 반도체장치.
  11. 표시소자와, 상기 표시소자를 구동하기 위한 화소구동회로를 갖는 복수의 표시화소를 구비하는 표시장치의 제조방법에 있어서,
    배선이 형성되어 있는 제 1 영역을 제외한, 반도체층이 형성되어 있는 제 2 영역에 광열변환층을 형성하고,
    상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서, 상기 광열변환층에 의해 상기 반도체층을 가열하며,
    상기 광을 조사해서 가열함으로써, 결정화된 상기 반도체층을 채널층으로 한 상기 화소구동회로의 제 1 트랜지스터를 형성하는 것을 특징으로 하는 표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터는 상기 표시소자에 발광구동전류를 공급하는 트랜지스터인 것을 특징으로 하는 표시장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 반도체층은 제 3 영역에도 형성되어 있고,
    상기 광을 조사하는 공정은 상기 광을 상기 제 3 영역에도 조사하며,
    상기 제 3 영역의 미결정화의 상기 반도체층을 채널층으로 한 상기 화소구동회로의 제 2 트랜지스터를 형성하는 것을 특징으로 하는 표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터는 상기 표시소자에 발광구동전류를 공급하는 트랜지스터이고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터를 선택하는 트랜지스터인 것을 특징으로 하는 표시장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 화소구동회로는 선택라인 및 데이터 라인에 접속되고,
    상기 배선은 상기 선택라인 및 상기 데이터 라인의 적어도 어느 한 쪽으로서 기능하는 것을 특징으로 하는 표시장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 반도체층은 결정화된 반도체영역과,
    상기 결정화된 반도체영역의 양단에 각각 위치하는 미결정화의 반도체영역을 갖는 것을 특징으로 하는 표시장치의 제조방법.
  17. 제 11 항에 있어서,
    상기 반도체층 위에, 상기 광열변환층보다도 폭이 넓은 채널 보호층을 형성하는 것을 특징으로 하는 표시장치의 제조방법.
  18. 제 11 항에 있어서,
    상기 반도체층은 결정화된 반도체영역과,
    상기 결정화된 반도체영역의 일단에 위치하는 미결정화의 반도체영역을 갖는 것을 특징으로 하는 표시장치의 제조방법.
  19. 복수의 표시화소가 배열된 화소 어레이와, 상기 표시화소를 선택 상태로 설정하기 위한 선택 드라이버부와, 상기 표시화소에 표시 데이터를 공급하는 데이터 드라이버부를 구비하는 표시장치의 제조방법에 있어서,
    상기 화소 어레이가 되는 제 1 영역의 반도체층 위쪽을 제외하고, 상기 데이터 드라이버부가 되는 제 2 영역의 반도체층 위쪽에 광열변환층을 형성하며,
    상기 제 1 영역 및 상기 제 2 영역에 광을 조사해서, 상기 광열변환층에 의해 상기 데이터 드라이버부의 상기 반도체층을 가열하는 것을 특징으로 하는 표시장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 선택 드라이버부는 상기 제 2 영역내에 설치되고, 상기 선택 드라이버부의 상기 반도체층도 가열하는 것을 특징으로 하는 표시장치의 제조방법.
  21. 표시장치에 있어서,
    복수의 표시화소는,
    표시소자와,
    상기 표시소자를 구동하기 위한 화소구동회로를 가지며,
    상기 화소구동회로는,
    결정화된 반도체영역 및 상기 결정화된 반도체영역의 양단에 각각 위치하는 미결정화의 반도체영역을 갖는 반도체층과,
    상기 반도체층 위에 배치되고, 상기 결정화된 영역보다 폭이 넓은 채널 보호층을 갖는 트랜지스터를 구비하는 것을 특징으로 하는 표시장치.
  22. 표시장치에 있어서,
    복수의 표시화소는,
    표시소자와,
    상기 표시소자를 구동하기 위한 화소구동회로를 가지며,
    상기 화소구동회로는,
    결정화된 반도체영역 및 상기 결정화된 반도체영역의 일단에 위치하는 미결정화의 반도체영역을 갖는 반도체층과,
    상기 반도체층 위에 배치되고, 상기 결정화된 영역의 일부 및 상기 미결정화의 반도체영역 일부에 겹쳐져 있는 채널 보호층을 갖는 트랜지스터를 구비하는 것을 특징으로 하는 표시장치.
  23. 제 22 항에 있어서,
    상기 트랜지스터의 소스, 드레인 전극의 한 쪽은 상기 표시소자의 화소전극에 접속되고,
    상기 소스, 드레인 전극의 한 쪽은 상기 반도체층 중, 상기 결정화된 반도체영역측에 접속되며,
    상기 소스, 드레인 전극의 다른 쪽은 상기 반도체층 중, 상기 미결정화의 반도체영역측에 접속되어 있는 것을 특징으로 하는 표시장치.
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