KR100863909B1 - 평판 디스플레이 장치 및 이를 제조하는 방법 - Google Patents

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Abstract

본 발명은 평판 디스플레이 장치에 관한 것으로, 박막 트랜지스터를 구비한 액티브 매트릭스형 평판 디스플레이 장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 구비되고, 활성층과, 상기 활성층에 컨택되는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 중 어느 하나가 연장되어 형성된 픽셀 전극과, 상기 활성층과 상기 소스 전극 및 드레인 전극 사이에 개재된 오믹컨택층을 포함하는 박막 트랜지스터; 및 상기 박막 트랜지스터와 전기적으로 연결된 발광 소자;를 포함하고, 상기 오믹컨택층과 상기 소스 전극 및 드레인 전극은 동일한 패턴으로 형성되는 평판 디스플레이 장치를 제공한다.
평판 디스플레이 장치, 박막 트랜지스터, 마스크

Description

평판 디스플레이 장치 및 이를 제조하는 방법{A flat panel display device, and a method for manufacturing the same }
도 1은 종래의 박막 트랜지스터를 구비하는 액티브 매트릭스형 유기 전계 발광 표시장치의 단면도이다.
도 2는 본 발명의 일 실시예에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스형 유기 전계 발광 표시장치의 평면도이다.
도 3은 도 2의 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 4는 도 2의 유기 전계 발광 표시장치 중 일 부화소를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 관한 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 6a 내지 도 6h 는 도 5의 박막 트랜지스터의 제조 방법을 수행하는 각 단계를 도시한 도면들이다.
<도면의 주요부분에 대한 부호의 간단한 설명>
100: 박막 트랜지스터 110: 기판
120: 버퍼층 130: 게이트 전극
140: 게이트 절연막 150: 반도체 활성층
151: 소스 영역 152: 드레인 영역
153: 채널 영역 160: 오믹컨택층
171: 소스 전극 172: 드레인 전극
173: 픽셀 전극 180: 화소 정의막
본 발명은 평판 디스플레이 장치에 관한 것으로, 박막 트랜지스터를 구비한 액티브 매트릭스형 평판 디스플레이 장치에 관한 것이다.
액정 표시장치나 유기 전계 발광 표시장치 또는 무기 전계 발광 표시장치 등 평판 표시장치는 그 구동방식에 따라, 수동 구동방식의 패시브 매트릭스(Passive Matrix: PM)형과, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형으로 구분된다.
패시브 매트릭스형은 단순히 양극과 음극이 각각 컬럼(column)과 로우(row)로 배열되어 음극에는 로우 구동회로로부터 스캐닝 신호가 공급되고, 이 때, 복수의 로우 중 하나의 로우만이 선택된다. 또한, 컬럼 구동회로에는 각 화소로 데이터 신호가 입력된다.
한편, 액티브 매트릭스형은 박막 트랜지스터(Thin Film Transistor)를 이용해 각 화소 당 입력되는 신호를 제어하는 것으로 방대한 양의 신호를 처리하기에 적합하여 동영상을 구현하기 위한 디스플레이 장치로서 많이 사용되고 있다.
이처럼 액티브 매트릭스형 평판 표시장치의 TFT들은 기판 상에 고농도의 불 순물로 도핑된 소스/드레인 영역 및 드레인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층과, 이 반도체 활성층의 채널 영역에 대향된 게이트 전극과, 반도체 활성층과 게이트 전극 사이에 개재되는 게이트 절연막과, 반도체 활성층의 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
이하 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1은 종래의 액티브 매트릭스 유기 전계 발광 표시 장치(AMOLED)의 단면도를 나타낸다.
도 1을 참조하면, 먼저 절연 기판(10) 상에 완충층(15, buffer layer)을 형성한다. 완충층(15)의 상부에 비정질 실리콘을 증착하고 결정화하여 폴리 실리콘막을 형성한다. 그런 다음, 폴리 실리콘막을 제 1 마스크를 사용하여 패터닝하여 활성층(20)을 형성한다. 그 후, 절연 기판 전면에 걸쳐 상기 활성층의 상부에 게이트 절연막(30)을 증착한다.
게이트 절연막(30) 상부에 게이트 메탈을 증착하고, 제2 마스크를 사용하여 패터닝하여 활성층(20)의 상부의 게이트 절연막(30) 상에 게이트 전극(40)을 형성한다. 그리고, 게이트 전극(40)을 마스크로 사용하여 소정 도전형의 불순물을 도핑하여 소스 영역(21)과 드레인 영역(25)을 형성한다. 소스 영역(21)과 드레인 영역(25)의 사이의 불순물이 도핑되지 않은 영역은 채널 영역(23)으로 작용한다.
소스 영역(21)과 드레인 영역(25)이 형성된 절연 기판(10) 전면에 걸쳐 산화막을 증착하여 층간 절연막(50)을 형성하고, 제 3 마스크를 사용하여 층간 절연막(50)을 식각하여 소스 영역(21)과 드레인 영역(25)의 일부를 노출시키는 콘택 홀(51)(55)을 형성한다.
콘택 홀(51)(55)을 포함한 층간 절연막(50) 상에 도전 물질을 증착한 후, 제 4 마스크를 사용하여 패터닝하여 콘택 홀(51)을 통해 소스 영역(21)에 연결되는 소스 전극(61)과 콘택 홀(55)을 통해 드레인 영역(25)에 연결되는 드레인 전극(65)을 형성한다.
소스 전극(61)과 드레인 전극(65)이 형성된 절연 기판(10) 상에 보호막(70)을 증착하고, 제 5 마스크를 사용하여 보호막에 소스 전극(61) 또는 드레인 전극(65) 중의 어느 하나, 예를 들어 드레인 전극(65)의 일부분을 노출시키는 비아 홀(75)을 형성한다. 이는 후속 공정에서 형성될 하부 전극과 드레인 전극을 연결하기 위함이다.
비아 홀(175)을 포함한 보호막(170) 상에 하부 전극 물질로 사용되는 ITO를 증착한 후, 제 6 마스크를 사용하여 ITO를 패터닝하여 비아 홀(175)을 통하여 드레인 전극(165)과 연결되는 하부 전극(80)을 형성한다.
하부 전극(80)이 형성된 절연 기판(10)의 전면에 걸쳐 평탄화막(90)을 형성한 다음, 제 7 마스크를 사용하여 하부 전극(80)을 노출시키는 개구부(95)를 형성한다.
마지막으로 개구부(95) 내의 하부 전극(80)과 연결되는 발광층(97)을 형성한다. 그리고 발광층(97)이 형성된 기판 전면에 걸쳐 도전성 물질을 증착하여 상부 전극(99)을 형성한다.
그러나, 상술한 바와 같은 종래의 제조 방법은 적어도 7매의 마스크를 사용 하므로 마스크 공정 수가 많기 때문에, 제조 비용이 상승하고, 공정 수율이 저하되는 문제점이 존재하였다.
본 발명은 평판 디스플레이 장치의 제조에 사용되는 마스크의 개수를 최소화함으로써, 제작 공정이 간결해지고, 제조 비용이 감소하고, 공정 수율이 향상되는 평판 디스플레이 장치 및 이를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 기판; 상기 기판 상에 구비되고, 활성층과, 상기 활성층에 컨택되는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 중 어느 하나가 연장되어 형성된 픽셀 전극과, 상기 활성층과 상기 소스 전극 및 드레인 전극 사이에 개재된 오믹컨택층을 포함하는 박막 트랜지스터; 및 상기 박막 트랜지스터와 전기적으로 연결된 발광 소자;를 포함하고, 상기 오믹컨택층과 상기 소스 전극 및 드레인 전극은 동일한 패턴으로 형성되는 평판 디스플레이 장치를 제공한다.
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본 발명에 있어서, 상기 픽셀 전극은 상기 오믹컨택층과 상기 소스 전극 및 드레인 전극을 패터닝하여 형성할 수 있다.
본 발명에 있어서, 상기 박막 트랜지스터는, 상기 오믹컨택층과 접하는 반도체 활성층을 더 포함할 수 있다.
본 발명에 있어서, 상기 소스 전극 및 드레인 전극 사이에 형성되어 있는 상기 오믹컨택층이 개구되어 상기 반도체 활성층의 일부가 외부로 노출되도록 형성될 수 있다.
본 발명에 있어서, 상기 박막 트랜지스터는, 상기 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 개재되는 게이트 절연막을 더 포함할 수 있다.
본 발명에 있어서, 상기 박막 트랜지스터 상에 형성되고, 화소 영역을 정의하는 개구부가 형성되어 있는 화소 정의막을 더 포함할 수 있다.
다른 측면에 관한 본 발명은 제1 마스크를 이용하여 기판상에 게이트 전극을 패터닝하는 단계; 제2 마스크를 이용하여 상기 게이트 전극 상에 소스 전극 및 드레인 전극을 패터닝하는 단계; 및 제3 마스크를 이용하여 상기 소스 전극 및 상기 드레인 전극 상에 화소 정의막을 패터닝하는 단계를 포함하는 평판 디스플레이 장치의 제조 방법을 제공한다.
본 발명에 있어서, 상기 소스 전극 및 드레인 전극을 패터닝하는 단계는, 상기 게이트 전극 상에 불순물이 도핑된 오믹컨택층을 형성하는 단계; 상기 오믹컨택층의 상부에 금속막을 증착하는 단계; 및 상기 오믹컨택층과 상기 금속막을 패터닝하는 단계를 포함할 수 있다.
본 발명에 있어서, 상기 오믹컨택층과 상기 금속막은 서로 동일하게 패터닝될 수 있다.
본 발명에 있어서, 상기 오믹컨택층과 상기 금속막을 패터닝하여 상기 소스 전극, 상기 드레인 전극과 동시에 픽셀 전극을 형성할 수 있다.
본 발명에 있어서, 상기 게이트 전극을 패터닝하는 단계와, 상기 소스 전극 및 드레인 전극을 패터닝하는 단계 사이에, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반도체 활성층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 있어서, 상기 소스 전극 및 드레인 전극을 패터닝하는 단계는, 하프-톤(half-tone) 노광 공정에 의하여 수행할 수 있다.
본 발명에 있어서, 상기 하프-톤(half-tone) 노광 공정은, 투광성 기판에 광투과 영역, 차광영역 및 반투과 영역이 형성되어 있는 포토 마스크를 사용하여 수행할 수 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 2는 본 발명의 일 실시예에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스형 유기 전계 발광 표시장치의 평면도이다.
도 2를 참조하면, 유기 전계 발광 표시장치는 화소 영역(20)과, 화소 영역(20)의 가장자리에 형성되는 회로 영역(10)으로 구성된다.
화소 영역(20)은 복수 개의 화소(pixel)들로 구성되며, 각 화소들은 유기 전계 발광 소자를 각각 구비한 복수 개의 부화소(sub-pixel)들로 이루어져 있다. 풀 컬러 유기 전계 발광 표시장치의 경우에는 적색(R), 녹색(G) 및 청색(B)의 부화소 들이 라인상, 모자이크상, 격자상 등 다양한 패턴으로 배열되어 화소를 구성하며, 풀 컬러 평판표시장치가 아닌 모노 컬러 평판표시장치여도 무방하다.
그리고, 회로 영역(10)은 화소 영역(20)으로 입력되는 화상 신호 등을 제어 해 준다.
이러한 유기 전계 발광 표시장치에 있어서, 화소 영역(20)과 회로 영역(10)에는 각각 적어도 하나 이상의 박막 트랜지스터가 설치될 수 있다.
화소 영역(20)에 설치되는 박막 트랜지스터로는 게이트 라인의 신호에 따라 발광 소자에 데이터 신호를 전달하여 그 동작을 제어하는 스위칭용 박막 트랜지스터와, 상기 데이터 신호에 따라 유기 전계 발광 소자에 소정의 전류가 흐르도록 구동시키는 구동용 박막 트랜지스터 등 화소부 박막 트랜지스터가 있다. 그리고, 회로 영역(10)에 설치되는 박막 트랜지스터로는 소정의 회로를 구현하도록 구비된 회로부 박막 트랜지스터가 있다.
물론 이러한 박막 트랜지스터의 수와 배치는 디스플레이의 특성 및 구동 방법 등에 따라 다양한 수가 존재할 수 있으며, 그 배치 방법도 다양하게 존재할 수 있음은 물론이다.
이들 박막 트랜지스터들은 각각 비정질 또는 다결정질 실리콘으로 이루어진 활성층을 구비하며, 이 활성층은 소정의 채널 영역을 갖는다. 채널 영역은 소스 영역 및 드레인 영역의 중앙부에 위치한다.
도 3은 본 발명의 일 실시예에 관한 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 관한 박막 트랜지스터(100)는 기판(110) 상에 구비될 수 있다. 그리고, 기판(110)상에는 버퍼층(120)이 증착되고, 버퍼층(120) 위에 게이트 전극(130)이 형성되고, 이 게이트 전극(130)을 덮도록 게 이트 절연막(140)이 형성된다. 이 게이트 절연막 (140)상부에는 반도체 소재로 형성되어 소스/드레인/채널 영역(151)(152)(153)이 구비되어 있는 반도체 활성층(150)이 구비되고, 반도체 활성층(150)의 상부에는 불순물이 도핑된 오믹컨택층(160)이 형성된다. 그리고, 오믹컨택층(160)의 상부에는 소스 전극(171) 및 드레인 전극(172)이 형성되고, 소스 전극(171) 및 드레인 전극(172)의 상부에 화소 정의막(180)이 형성된다.
상세히, 기판(110)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있다. 기판(110)을 플라스틱재로 형성할 경우에는, 아크릴, 폴리에틸렌, 폴리프로필렌, 폴리이미드, 폴리카보네이트, 폴리에스테르, 폴리우레탄, 폴리스티렌, 폴리아세틸, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있는 데, 그 표면에 무기층 및/또는 유기층이 단일 또는 복합으로 적층된 베리어층이 코팅될 수 있고, 산화방지제가 코팅될 수도 있다.
절연성 소재의 기판(110) 상부에 버퍼층(120)이 형성되어 있다. 버퍼층(120)은 SiO2와 같은 절연 물질로 형성할 수 있으며, 열화학기상증착법(Chemical Vapor Deposition: CVD), PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD, ECR(electron cyclotron resonance) CVD 등의 방법에 의하여 증착될 수 있다. 그리고, 이 버퍼층(120)은 대략 3000Å 정도로 증착 가능하다.
버퍼층(120) 상부의 소정 영역에는 Mo, MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(130)이 형성된다.
이와 같은 게이트 전극(130)은 버퍼층(120) 상부의 소정 영역에 게이트 금속막을 증착한 뒤, 제 1 포토 리소그래피(photo lithography) 공정을 수행하여 형성된다. 즉, 게이트 금속막을 패터닝하여 게이트 전극(130)을 형성한다.
게이트 전극(130) 상에는 게이트 전극(130)을 덮도록 게이트 절연막(140)이 형성된다. 게이트 절연막(140)은 열화학기상증착법(Chemical Vapor Deposition: CVD), PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD, ECR(electron cyclotron resonance) CVD나 스퍼터링 방법에 의하여, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT 등과 같은 무기 절연층으로 구성될 수 있다. 또는, 일반 범용 고분자로서의 PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 등과 같은 고분자 재료에 의한 유기 절연층으로 구성될 수도 있으며, 경우에 따라서는 복수의 층으로 형성될 수도 있는 등 다양한 구성이 가능하다.
게이트 절연막(140) 상에 비정질 실리콘(amorphous silicon : a-si)을 증착한 후, 이를 결정화하여 다결정질 실리콘(polycrystalline silicon : poly-Si)을 형성하여, 반도체 활성층(150)을 형성한다. 반도체 활성층(150)은 소스 영역(151)과 드레인 영역(152)을 갖고, 그 사이에 채널 영역(153)을 더 포함한다.
상세히, 액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 디스플레이 소자에 사용되는 비정질 실리콘 박 막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인 및 채널 영역을 구성하는 반도체 활성층이 비정질 실리콘이기 때문에 1㎠/Vs 이하의 낮은 전자 이동도를 갖는다. 이에 따라 최근에는 비정질 실리콘 박막 트랜지스터를 다결정질 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 경향으로 가고 있다. 다결정질 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서, 이 다결정질 실리콘 박막 트랜지스터는 액티브 매트릭스 액정 디스플레이 소자나, 액티브 매트릭스 유기 전계 발광 디스플레이 소자의 구동 및/또는 스위칭 트랜지스터로 사용될 수 있다.
이와 같은 다결정질 실리콘을 여러 가지 방법으로 제작할 수 있는데, 이는 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후 결정화하는 방법으로 크게 두 가지로 구분될 수 있다.
다결정질 실리콘을 직접 증착하는 방법에는 열화학기상증착법(Chemical Vapor Deposition: CVD), Photo CVD, HR(hydrogen radical) CVD, ECR(electron cyclotron resonance) CVD, PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD 등의 방법이 있다.
한편, 비정질 실리콘을 증착한 후 결정화하는 방법에는 고상결정화(Solid Phase Crystallization: SPC)법, 엑시머 레이저(Excimer Laser Crystallization: ELC)법, 연속측면고상화(Sequential Lateral Solidification: SLS)법, 금속 유도 결정화(Metal Induced Crystallization: MIC)법, 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC)법 등이 있다.
반도체 활성층(150) 상부에는 오믹접촉(ohmic contact)을 위한 오믹컨택층(160)이 형성된다. 다시 말하면, 반도체 활성층(150)의 상부에 소정 도전형을 갖는 불순물을 도핑하여 오믹컨택층(160)을 형성한다.
오믹컨택층(160) 상부에는 소스/드레인용 금속막(170)이 증착된다. 여기서, 소스/드레인용 금속막(170)은 구리(Cu), 은(Ag), 니켈(Ni), 및 철(Fe) 등으로 형성될 수 있다. 그리고, 이렇게 적층된 금속막(170)은 제2 마스크를 이용한 하프-톤(half-tone) 노광에 의하여 패터닝되어 소스 전극(171), 드레인 전극(172) 및 픽셀 전극(173)을 형성한다. 이러한 하프-톤(half-tone) 노광에 의한 소스 전극(171), 드레인 전극(172) 및 픽셀 전극(173)의 형성 과정은 후술한다.
소스 전극(171), 드레인 전극(172) 및 픽셀 전극(173)의 상부에는 화소 정의막(180)(Pixel defined layer : PDL)이 형성된다.
여기서, 화소 정의막(180)을 형성하기 위한 물질로는 절연 물질인 유기막을 사용할 수 있다.
이러한 화소 정의막 물질을 적층한 후, 화소 정의막을 패터닝하기 위하여, 화소 정의막 물질 상부에 포토 레지스트를 형성한 후, 제3 마스크를 배치하고, UV 광을 조사하여 화소 영역에 개구부(180a)가 형성되어 픽셀 전극(173)을 노출시킨다.
이와 같은 구성에 의하여, 3장의 마스크만으로 박막 트랜지스터의 제조가 가능하도록 구성됨으로써, 제조 공정이 간단해지고 제조 비용이 감소하는 효과를 얻 을 수 있다.
도 4는 도 2의 유기 전계 발광 표시장치 중 일 부화소를 도시한 단면도이다.
도 4에 도시된 바와 같이, 글라스재 또는 플라스틱재의 기판(110)상에 버퍼층(120)이 형성되어 있고, 이 위에 박막 트랜지스터와, 유기 전계 발광 소자(OLED)가 형성된다. 여기서 박막 트랜지스터의 구성은 도 3에서 상술한 바와 같다.
소정의 개구가 형성된 화소정의막(180)의 상부에 유기층(192)을 형성한다. 유기층(192)은 발광층을 포함한 것이 된다. 본 발명은 반드시 이와 같은 구조로 한정되는 것은 아니며, 다양한 유기 전계 발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
유기 전계 발광 소자(OLED)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터의 드레인 전극(172)에 연결되어 이로부터 플러스 전원을 공급받아 애노드 전극의 역할을 하는 픽셀 전극(173)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 캐소드 전극층(193), 및 이들 픽셀 전극(173)과 캐소드 전극층(193)의 사이에 배치되어 발광하는 유기층(192)으로 구성된다.
픽셀 전극(173)과 캐소드 전극층(193)은 유기층(192)에 의해 서로 절연되어 있으며, 유기층(192)에 서로 다른 극성의 전압을 가해 유기층(192)에서 발광이 이뤄지도록 한다.
유기층(192)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
이와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
픽셀 전극(173)은 애노드 전극의 기능을 하고, 캐소드 전극층(193)은 캐소드 전극의 기능을 하는 데, 물론, 이들 픽셀 전극(173)과 캐소드 전극층(193)의 극성은 반대로 되어도 무방하다.
이하에서는 본 발명의 일 실시예에 관한 박막 트랜지스터의 제조 방법에 대하여 살펴본다.
도 5는 본 발명의 일 실시예에 관한 박막 트랜지스터의 제조 방법을 나타내는 흐름도이고, 도 6a 내지 도 6h는 도 5의 박막 트랜지스터의 제조 방법을 수행하 는 각 단계를 도시한 도면들이다.
도 5 및 도 6를 참조하면, 본 발명의 일 실시예에 관한 박막 트랜지스터의 제조 방법은, 기판 상에 버퍼층을 형성하는 단계(S210 단계)와, 제1 마스크를 이용하여 기판상에 게이트 전극을 형성하는 단계(S220 단계)와, 상기 게이트 전극의 상부에 게이트 절연막을 형성하는 단계(S230 단계)와, 상기 게이트 절연막의 상부에 반도체 활성층을 형성하는 단계(S240 단계)와, 상기 반도체 활성층의 상부에 불순물이 도핑된 오믹컨택층을 증착하는 단계(S250 단계)와, 상기 오믹컨택층의 상부에 소스/드레인용 금속막을 증착하는 단계(S260 단계)와, 제2 마스크를 이용하여 상기 소스/드레인용 금속막을 패터닝하여 소스/드레인/픽셀 전극을 형성하는 단계(S270 단계) 및 제3 마스크를 이용하여 화소 정의막을 형성하는 단계(S280 단계)를 포함한다.
도 6a는 기판(110)상에 버퍼층(120)이 형성되어 있는 상태를 나타내는 도면이다. 도 6a를 참조하면, 절연성 소재의 기판(110)에 주로 SiO2로 구성되는 버퍼층(120)이 형성된다(S210 단계). 이러한 버퍼층(120)은 열화학기상증착법(Chemical Vapor Deposition: CVD), PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD, ECR(electron cyclotron resonance) CVD 등의 방법에 의하여 증착될 수 있다.
도 6b는 제1 마스크를 이용하여 기판(110)에 게이트 전극(130)을 형성한 단계(S220 단계)를 나타내는 도면이다. 여기서, 게이트 전극(130)은 기판(110)상에 직접 형성될 수도 있고, 상술한 버퍼층(120)의 상부에 형성될 수도 있다. 게이트 전극(130)은 기판(110) 상부의 소정 영역에 Mo, MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있다.
상세히, 버퍼층(120) 상부의 소정 영역에 게이트 금속막을 증착한 뒤, 이 게이트 금속막을 패터닝하여 게이트 전극(130)을 형성할 수 있다.
도 6c는 게이트 전극(130)의 상부에 게이트 절연막(140)을 형성하는 단계(S230 단계)를 나타내는 도면이다. 도 6c를 참조하면, 게이트 절연막(140)으로 SiO2 또는 SiNx 등이 사용될 수 있고, SiO2와 SiNx의 이중막으로 구비될 수도 있다. 게이트 절연막(140)은 열화학기상증착법(Chemical Vapor Deposition: CVD), PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD, ECR(electron cyclotron resonance) CVD 등의 방법에 의하여 증착될 수 있다.
도 6d는 게이트 절연막(140)의 상부에 반도체 활성층(150)을 형성하는 단계(S240 단계)를 나타내는 도면이다. 반도체 활성층(150)은 다결정질 실리콘으로 형성되는데, 이러한 다결정질 실리콘층을 제작하는 방법은, 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후 결정화하는 방법의 크게 두 가지로 구분될 수 있다.
먼저, 다결정질 실리콘을 직접 증착하는 방법에는 열화학기상증착법(Chemical Vapor Deposition: CVD), Photo CVD, HR(hydrogen radical) CVD, ECR(electron cyclotron resonance) CVD, PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD 등의 방법이 있다.
한편, 비정질 실리콘을 증착한 후 결정화하는 방법에는 고상결정화(Solid Phase Crystallization: SPC)법, 엑시머 레이저(Excimer Laser Crystallization: ELC)법, 연속측면고상화(Sequential Lateral Solidification: SLS)법, 금속 유도 결정화(Metal Induced Crystallization: MIC)법, 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC)법 등이 있다.
도 6e는 반도체 활성층(150)의 상부에 오믹접촉(ohmic contact)을 위한 오믹컨택층(160)이 형성되는 단계(S250 단계)를 나타내는 도면이다. 도 6e를 참조하면, 이종의 재질로 형성되어 있는 반도체 활성층(150)과 소스/드레인 전극(171)(172) 사이의 저항을 감소시키기 위하여, 반도체 활성층(150)의 상부에 소정 도전형을 갖는 불순물을 도핑하여 오믹컨택층(160)을 형성할 수 있다.
도 6f는 오믹컨택층(160) 상부에 소스/드레인용 금속막(170)을 증착하는 단계(S260 단계)를 나타내는 도면이고, 도 6g는 제2 마스크를 이용하여 오믹컨택층(160)과 소스/드레인용 금속막(170)을 패터닝하여, 소스/드레인/픽셀 전극(171)(172)(173)을 형성하는 단계(S270 단계)를 나타내는 도면이다.
도 6f 및 도 6g를 참조하면, 오믹컨택층(160) 상부에는 소스/드레인용 금속막(170)이 증착된다. 여기서, 소스/드레인용 금속막(170)은 구리(Cu), 은(Ag), 니켈(Ni), 및 철(Fe) 등으로 형성될 수 있다.
그리고, 이렇게 적층된 오믹컨택층(160) 및 금속막(170)은 제2 마스크를 이용한 하프-톤(half-tone) 노광에 의하여 패터닝되어 소스 전극(171), 드레인 전극(172) 및 픽셀 전극(173)을 형성한다. 여기서, 하프-톤(half-tone) 노광은, 차광 막의 유뮤에 따라 광을 투과 또는 차단하도록 설계된 통상의 포토 마스크 대신, 투광성 기판에 차광막 패턴을 형성하여 광투과 영역 및 차광영역을 설계하고, 아울러 추가 차광막 패턴을 형성하여, 투과영역 및 차광영역 이외에 중간 정도의 강도로 광을 투과시킬 수 있는 반투과 영역을 설계한 포토 마스크를 사용하여 노광하는 방식이다.
도 6h는 제3 마스크를 이용하여 화소 정의막(180)을 형성하는 단계(S280 단계)를 나타내는 도면이다. 도 6h를 참조하면, 소스 전극(171), 드레인 전극(172) 및 픽셀 전극(173)의 상부에는 화소 정의막(180)(Pixel defined layer : PDL)이 형성된다. 상세히, 화소 정의막(180)을 형성하기 위한 물질로는 절연 물질인 유기막을 사용할 수 있다. 이러한 화소 정의막 물질을 적층한 후, 화소 정의막을 패터닝하기 위하여, 화소 정의막 물질 상부에 포토 레지스트를 형성한 후, 제3 마스크를 사용하여 UV 광을 조사하여 화소 영역에 개구부(180a)가 형성되어 픽셀 전극(173)을 노출시킨다.
이와 같은 구성에 의하여, 3장의 마스크만으로 박막 트랜지스터의 제조가 가능하도록 구성됨으로써, 제조 공정이 간단해지고 제조 비용이 감소하는 효과를 얻을 수 있다.
본 발명에 의해서, 제작 공정이 간결해지고, 제조 비용이 감소하고, 공정 수율이 향상되는 효과를 얻을 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (19)

  1. 기판;
    상기 기판 상에 구비되고, 활성층과, 상기 활성층에 컨택되는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 중 어느 하나가 연장되어 형성된 픽셀 전극과, 상기 활성층과 상기 소스 전극 및 드레인 전극 사이에 개재된 오믹컨택층을 포함하는 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 연결된 발광 소자;를 포함하고,
    상기 오믹컨택층과 상기 소스 전극 및 드레인 전극은 동일한 패턴으로 형성되는 평판 디스플레이 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 픽셀 전극은 상기 오믹컨택층과 상기 소스 전극 및 드레인 전극을 패터닝하여 형성되는 평판 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 박막 트랜지스터는, 상기 오믹컨택층과 접하는 반도체 활성층을 더 포 함하는 평판 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 반도체 활성층은 다결정질 실리콘을 포함하는 평판 디스플레이 장치.
  6. 제 4 항에 있어서,
    상기 소스 전극 및 드레인 전극 사이에 형성되어 있는 상기 오믹컨택층이 개구되어 상기 반도체 활성층의 일부가 외부로 노출되도록 형성되어 있는 평판 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 박막 트랜지스터는,
    상기 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 개재되는 게이트 절연막을 더 포함하는 평판 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 기판 상에 상기 게이트 전극이 형성되고, 상기 게이트 전극 상에 상기 게이트 절연막이 배치되고, 상기 게이트 절연막 상에 상기 소스 전극 및 드레인 전극이 형성되어 있는 평판 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 박막 트랜지스터 상에 형성되고, 화소 영역을 정의하는 개구부가 형성되어 있는 화소 정의막을 더 포함하는 평판 디스플레이 장치.
  10. 제1 마스크를 이용하여 기판상에 게이트 전극을 패터닝하는 단계;
    제2 마스크를 이용하여 상기 게이트 전극 상에 소스 전극 및 드레인 전극을 패터닝하는 단계; 및
    제3 마스크를 이용하여 상기 소스 전극 및 상기 드레인 전극 상에 화소 정의막을 패터닝하는 단계를 포함하는 평판 디스플레이 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 소스 전극 및 드레인 전극을 패터닝하는 단계는,
    상기 게이트 전극 상에 불순물이 도핑된 오믹컨택층을 형성하는 단계;
    상기 오믹컨택층의 상부에 금속막을 증착하는 단계; 및
    상기 오믹컨택층과 상기 금속막을 패터닝하는 단계를 포함하는 평판 디스플레이 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 오믹컨택층과 상기 금속막은 서로 동일하게 패터닝되는 평판 디스플레 이 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 오믹컨택층과 상기 금속막을 패터닝하여 상기 소스 전극, 상기 드레인 전극과 동시에 픽셀 전극을 형성하는 평판 디스플레이 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 게이트 전극을 패터닝하는 단계와, 상기 소스 전극 및 드레인 전극을 패터닝하는 단계 사이에,
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반도체 활성층을 형성하는 단계를 더 포함하는 평판 디스플레이 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트 절연막 상에 반도체 활성층을 형성하는 단계는,
    상기 게이트 절연막의 상부에 비정질 실리콘막을 증착하는 단계; 및
    상기 비정질 실리콘막을 결정화시키는 단계를 포함하는 평판 디스플레이 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 비정질 실리콘막을 결정화시키는 단계는,
    상기 비정질 실리콘막에 레이저 빔을 조사하여 상기 비정질 실리콘막을 결정화시키는 평판 디스플레이 장치의 제조 방법.
  17. 제 14 항에 있어서,
    상기 게이트 절연막 상에 반도체 활성층을 형성하는 단계는,
    상기 게이트 절연막의 상부에 다결정 실리콘을 직접 증착하는 단계를 포함하는 평판 디스플레이 장치의 제조 방법.
  18. 제 10 항에 있어서,
    상기 소스 전극 및 드레인 전극을 패터닝하는 단계는,
    하프-톤(half-tone) 노광 공정에 의하여 수행되는 평판 디스플레이 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 하프-톤(half-tone) 노광 공정은,
    투광성 기판에 광투과 영역, 차광영역 및 반투과 영역이 형성되어 있는 포토 마스크를 사용하여 수행되는 평판 디스플레이 장치의 제조 방법.
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