KR102415752B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 표시 영역에 위치하는 복수의 화소, 그리고 상기 표시 영역 주변에 위치하는 주변 영역에 위치하는 테스트 유닛을 포함하고, 상기 테스트 유닛은 상기 화소가 포함하는 박막 트랜지스터의 특성을 검사하기 위한 테스트 트랜지스터를 포함하고, 상기 표시 영역 및 상기 주변 영역에 위치하며 상기 테스트 트랜지스터 위에 위치하는 제1 절연층을 더 포함하고, 상기 제1 절연층은 상기 테스트 트랜지스터의 주변에 위치하는 복수의 더미 접촉 구멍을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
액정 표시 장치와 유기 발광 표시 장치 등의 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 데이터선에 데이터 전압을 인가하는 데이터 구동부, 그리고 이들을 제어하는 신호 제어부를 포함한다.
게이트 구동부와 데이터 구동부는 집적 회로 칩의 형태로 표시 장치에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다.
표시 장치 중 예를 들어 유기 발광 표시 장치(organic light emitting diode display, OLED)는 자체 발광 소자인 유기 발광 다이오드(organic light emitting diode)를 이용하여 영상을 표시하는 표시 장치이다. 따라서 유기 발광 표시 장치는 별도의 광원이 필요 없으므로 소비전력 측면에서 유리할 뿐만 아니라, 응답 속도, 시야각 및 대비비(contrast ratio)도 우수하다. 또한 유기 발광 표시 장치는 박형화가 가능하면서 휘도 및 색순도가 뛰어나고 플렉서블(flexible) 디스플레이에 응용될 수 있는 장점을 가지고 있다.
유기 발광 표시 장치의 각 화소는 발광 다이오드 및 발광 다이오드에 발광 전류를 공급하여 구동하기 위한 화소 구동 회로를 포함한다.
발광 다이오드는 화소 전극, 대향 전극, 그리고 두 사이에 위치하는 발광층을 포함한다. 화소 전극 및 대향 전극 중 한 전극은 애노드 전극이 되고 다른 전극은 캐소드 전극이 된다. 캐소드 전극으로부터 주입된 전자(electron)와 애노드 전극으로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다. 대향 전극은 복수의 화소에 걸쳐 형성되어 있으며 일정한 공통 전압을 인가받을 수 있다.
이러한 표시 장치가 포함하는 화소는 영상을 표시하는 표시 영역에 위치할 수 있고, 화소가 포함하는 스위칭 소자는 화소 구동 회로를 구성하며 표시 신호선에 연결되어 있는 적어도 하나의 박막 트랜지스터를 포함한다. 예를 들어 유기 발광 표시 장치의 화소 구동 회로는 발광 다이오드와 연결되어 있는 적어도 하나의 박막 트랜지스터를 포함한다.
표시 영역 내의 화소가 포함하는 박막 트랜지스터의 특성은 제조 공정 중 여러 요인에 의해 변화가 생길 수 있다. 예를 들어 상온에서는 박막 트랜지스터의 동작에 문제가 없어도 고온 혹은 저온 등의 극한 조건에서 문제가 생길 수 있다. 박막 트랜지스터의 특성에 문제가 생기면 표시 장치의 구동시 표시되는 영상에도 영향을 줄 수 있다. 따라서 표시 장치의 화소가 포함하는 박막 트랜지스터의 특성(예를 들어 문턱 전압 등)을 검사할 필요가 있다.
그러나 표시 영역에 위치하는 박막 트랜지스터의 특성을 직접 측정하게 되면 박막 트랜지스터에 손상을 줄 수 있다. 따라서 표시판의 일부 영역(예를 들어 주변 영역)에 테스트 유닛을 형성하되 테스트 유닛은 표시 영역에 위치하는 박막 트랜지스터와 유사한 특성을 가지는 박막 트랜지스터를 포함할 수 있다. 테스트 유닛은 TEG(test element group pattern)이라고도 한다. 테스트 유닛에 연결된 패드부를 통해 전압을 인가하여 테스트 유닛의 박막 트랜지스터의 전류를 측정함으로써 테스트 유닛의 박막 트랜지스터와 동일 공정에서 형성된 화소의 박막 트랜지스터의 정상 여부를 판단할 수 있다.
그러나 표시 영역에 위치하는 화소의 박막 트랜지스터의 주변 패턴 조건과 테스트 유닛 주변의 패턴 조건이 다르기 때문에 테스트 유닛에서 측정한 값이 표시 영역에 위치하는 박막 트랜지스터의 실제 특성을 반영하지 못하고 테스트 유닛과 표시 영역의 박막 트랜지스터의 특성치에 많은 차이가 발생할 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 화소가 포함하는 박막 트랜지스터와 실질적으로 동일한 특성을 나타낼 수 있는 테스트 유닛을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 한 실시예에 따른 표시 장치는 표시 영역에 위치하는 복수의 화소, 그리고 상기 표시 영역 주변에 위치하는 주변 영역에 위치하는 테스트 유닛을 포함하고, 상기 테스트 유닛은 상기 화소가 포함하는 박막 트랜지스터의 특성을 검사하기 위한 테스트 트랜지스터를 포함하고, 상기 표시 영역 및 상기 주변 영역에 위치하며 상기 테스트 트랜지스터 위에 위치하는 제1 절연층을 더 포함하고, 상기 제1 절연층은 상기 테스트 트랜지스터의 주변에 위치하는 복수의 더미 접촉 구멍을 포함한다.
상기 복수의 더미 접촉 구멍은 상기 테스트 트랜지스터가 위치하는 테스트 화소 영역의 주변에 위치하는 복수의 더미 화소 영역에 위치하고, 상기 테스트 화소 영역을 기준으로 어느 한 쪽에는 적어도 하나의 상기 더미 화소 영역이 위치할 수 있다.
상기 더미 화소 영역은 상기 표시 영역에 위치하는 상기 화소의 크기와 대략 동일한 크기를 가질 수 있다.
상기 제1 절연층 아래에 위치하는 기판, 그리고 상기 제1 절연층과 상기 기판 사이에 위치하는 적어도 하나의 제2 절연층을 더 포함하고, 상기 더미 접촉 구멍은 상기 적어도 하나의 제2 절연층 및 상기 기판 중 어느 하나를 드러낼 수 있다.
상기 제1 절연층은 상기 화소에 위치하는 제1 접촉 구멍을 포함하고, 하나의 상기 더미 화소 영역에 위치하는 상기 더미 접촉 구멍은 상기 화소에 위치하는 상기 제1 접촉 구멍과 동일한 개수 및/또는 배치를 가질 수 있다.
상기 제1 절연층은 상기 테스트 화소 영역에 위치하는 제2 접촉 구멍을 포함하고, 상기 테스트 화소 영역에 위치하는 상기 제2 접촉 구멍은 상기 화소에 위치하는 상기 제1 접촉 구멍과 동일한 개수 및/또는 배치를 가질 수 있다.
상기 제2 접촉 구멍은 상기 테스트 트랜지스터와 중첩하는 접촉 구멍 및 상기 테스트 트랜지스터와 중첩하지 않는 접촉 구멍을 포함할 수 있다.
상기 더미 화소 영역은 상기 표시 영역에 위치하는 상기 화소와 동일한 구조를 가질 수 있다.
상기 테스트 화소 영역은 상기 복수의 더미 화소 영역에 의해 둘러싸여 있고, 상기 테스트 화소 영역은 상기 표시 영역에 위치하는 상기 화소와 동일한 구조를 가질 수 있다.
상기 제1 절연층은 상기 화소에 위치하는 제1 접촉 구멍을 포함하고, 하나의 상기 더미 화소 영역에 위치하는 상기 더미 접촉 구멍은 상기 화소에 위치하는 상기 제1 접촉 구멍과 동일한 개수 및/또는 배치를 가질 수 있다.
상기 더미 화소 영역은 상기 화소가 포함하는 상기 박막 트랜지스터와 동일한 구조를 가지는 박막 트랜지스터를 포함할 수 있다.
상기 제1 절연층은 상기 테스트 화소 영역에 위치하는 제2 접촉 구멍을 포함하고, 상기 테스트 화소 영역에 위치하는 상기 제2 접촉 구멍은 상기 화소에 위치하는 상기 제1 접촉 구멍과 동일한 개수 및/또는 배치를 가질 수 있다.
상기 테스트 트랜지스터는 상기 화소가 포함하는 상기 박막 트랜지스터와 동일한 구조를 가질 수 있다.
*본 발명의 실시예에 따른 테스트 유닛을 통해 화소가 포함하는 박막 트랜지스터의 특성을 정확히 판단할 수 있고, 표시 장치의 특성 관리가 용이해질 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 배치도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 일부에 대한 확대 평면도이고,
도 3은 도 2의 표시 장치를 III-III 선을 따라 잘라 도시한 단면도이고,
도 4는 도 2의 표시 장치를 IV-IV 선을 따라 잘라 도시한 단면도이고,
도 5는 본 발명의 한 실시예에 따른 표시 장치의 화소가 포함하는 박막 트랜지스터의 특성 및 테스트 유닛이 포함하는 테스트 트랜지스터의 특성을 나타낸 그래프이고,
도 6은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 등가 회로도이고,
도 7은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고,
도 8은 도 7의 표시 장치를 VIII-VIII'-VIII"-VIII"' 선을 따라 잘라 도시한 단면도이고,
도 9는 도 7의 표시 장치를 IV-IV 선을 따라 잘라 도시한 단면도이고,
도 10은 도 7의 표시 장치를 X-X 선을 따라 잘라 도시한 단면도이고,
도 11은 본 발명의 한 실시예에 따른 표시 장치의 일부에 대한 확대 평면도이고,
도 12는 본 발명의 한 실시예에 따른 표시 장치의 일부의 배치도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 한 실시예에 따른 표시 장치에 대하여 도면을 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 배치도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 일부에 대한 확대 평면도이고, 도 3은 도 2의 표시 장치를 III-III 선을 따라 잘라 도시한 단면도이고, 도 4는 도 2의 표시 장치를 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(display panel)(1)을 포함한다.
표시판(1)은 평면 구조로 볼 때 영상을 표시할 수 있는 표시 영역(display area)(DA)과 표시 영역(DA) 주변에 위치하는 주변 영역(peripheral area)(PA)을 포함한다.
표시 영역(DA)에는 복수의 화소(PX) 및 화소(PX)와 연결되어 구동 신호를 전달하는 복수의 표시 신호선(도시하지 않음)이 위치한다.
표시 신호선은 게이트 신호를 전달하는 복수의 게이트 신호선(도시하지 않음) 및 데이터 신호를 전달하는 복수의 데이터선(도시하지 않음)을 포함한다. 게이트 신호선과 데이터선은 서로 교차하며 뻗을 수 있다. 표시 신호선은 주변 영역(PA)으로 연장되어 패드부(PD)까지 연장되어 있을 수 있다. 패드부(PD)는 표시판(1)의 한쪽 주변 영역(PA)에 위치할 수 있다.
복수의 화소(PX)는 대략 행렬 형태로 배열되어 있을 수 있으나 이에 한정되는 것은 아니다. 각 화소(PX)는 게이트선 및 데이터선과 연결된 적어도 하나의 스위칭 소자(도시하지 않음) 및 이에 연결된 화소 전극(도시하지 않음)을 포함할 수 있다. 스위칭 소자는 표시판(1)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다. 화소(PX)가 포함하는 적어도 하나의 스위칭 소자는 게이트선이 전달하는 게이트 신호에 따라 턴온 또는 턴오프되어 데이터선이 전달하는 데이터 신호를 선택적으로 화소 전극에 전달할 수 있다.
색 표시를 구현하기 위해서는 각 화소(PX)는 기본색(primary color) 중 하나를 표시할 수 있으며, 이들 기본색의 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등의 삼원색 또는 사원색을 들 수 있다.
주변 영역(PA)에는 테스트 유닛(TEG)이 위치한다. 테스트 유닛(TEG)은 예를 들어 패드부(PD)가 위치하는 쪽의 주변 영역(PA)의 구석에 위치하거나 패드부(PD)가 위치하는 영역의 옆에 위치할 수 있으나 이에 한정되는 것은 아니다.
도 2 내지 도 4를 참조하면, 테스트 유닛(TEG)은 적어도 하나의 테스트 트랜지스터(Tt)를 포함한다.
그러면 도 2 내지 도 4를 참조하여 본 발명의 한 실시예에 따른 표시판(1)의 단면 구조, 특히 테스트 유닛(TEG) 부분의 단면 구조에 대해 설명한다.
유리, 석영, 세라믹, 플라스틱 등의 절연 물질을 포함하는 기판(1100) 위에 버퍼층(1110)이 위치할 수 있다. 버퍼층(1110)은 생략될 수 있다.
기판(1100) 또는 버퍼층(1110) 위에는 적어도 하나의 테스트 트랜지스터(Tt)가 위치한다. 도 2는 하나의 테스트 유닛(TEG)이 하나의 테스트 트랜지스터(Tt)를 포함하는 예를 도시하고 있으나 이에 한정되는 것은 아니다.
테스트 트랜지스터(Tt)는 채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t), 그리고 게이트 전극(154t)을 포함한다.
채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t)은 하나의 층에 위치할 수 있고, 채널 영역(124t)을 사이에 두고 소스 영역(123t)과 드레인 영역(125t)이 양쪽에 위치할 수 있다. 소스 영역(123t) 및 드레인 영역(125t)은 채널 영역(124t)에 연결되어 있을 수 있다. 소스 영역(123t) 및 드레인 영역(125t)은 도전성이다. 따라서 소스 영역(123t) 및 드레인 영역(125t)은 각각 테스트 트랜지스터(Tt)의 소스 전극 및 드레인 전극을 이룰 수 있다.
채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t)은 폴리 실리콘 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다. 채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 기판(1100)과 채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t)이 위치하는 층 사이에 버퍼층(1110)이 필요할 수 있다.
채널 영역(124t)은 n형 불순물 또는 p형 불순물로 채널 도핑이 되어 있을 수 있다.
채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t) 위에는 적어도 하나의 게이트 절연막이 위치한다. 예를 들어 적어도 하나의 게이트 절연막은 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)을 포함할 수 있다.
제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연막(1420) 위에는 게이트 전극(154t)이 위치한다. 게이트 전극(154t)은 테스트 트랜지스터(Tt)의 채널 영역(124t)과 중첩한다.
게이트 전극(154t) 위에는 층간 절연막(1600)이 위치한다. 층간 절연막(1600)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 포함할 수 있다.
테스트 유닛(TEG)에 위치하는 층간 절연막(1600) 또는 층간 절연막(1600)과 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 테스트 트랜지스터(Tt)와 중첩하는 복수의 접촉 구멍 및 테스트 트랜지스터(Tt)와 중첩하지 않는 복수의 더미 접촉 구멍(161d)을 포함한다.
먼저 테스트 트랜지스터(Tt)와 중첩하는 복수의 접촉 구멍에 대해 설명하면, 층간 절연막(1600)은 게이트 전극(154t)을 드러내는 접촉 구멍(164)을 포함하고, 층간 절연막(1600), 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 테스트 트랜지스터(Tt)의 소스 영역(123t) 및 드레인 영역(125t)를 각각 드러내는 접촉 구멍(163, 165)을 포함한다.
테스트 트랜지스터(Tt)와 중첩하지 않는 복수의 더미 접촉 구멍(161d)은 테스트 트랜지스터(Tt)의 주변에 위치하는 더미 접촉 구멍(161d)을 포함한다. 복수의 더미 접촉 구멍(161d)은 도 2에 도시한 바와 같이 테스트 유닛(TEG) 전체에 분포하며 서로 이격되어 있을 수도 있고 테스트 트랜지스터(Tt)의 주변의 일정 영역에만 분포할 수도 있다. 더미 접촉 구멍(161d)이 분포되어 있는 테스트 유닛(TEG)의 영역의 면적은 표시 영역(DA)에 위치하는 화소(PX)를 대략 9개 내지 40개 정도를 더한 면적일 수 있으나 이에 한정되지 않는다.
더미 접촉 구멍(161d)은 제1 게이트 절연막(1410), 제2 게이트 절연막(1420), 버퍼층(1110) 및 기판(1100) 중 어느 하나를 드러낼 수 있다. 더미 접촉 구멍(161d)은 도 4에 도시한 바와 같이 버퍼층(1110)의 적어도 일부에도 연장되어 형성될 수도 있고, 층간 절연막(1600)과 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)에만 형성되어 있을 수도 있다.
층간 절연막(1600) 위에는 데이터 도전층이 위치한다. 데이터 도전층은 접촉 구멍(163)을 통해 테스트 트랜지스터(Tt)의 소스 영역(123t)과 연결되어 있는 소스 연결 전극(173), 접촉 구멍(165)을 통해 테스트 트랜지스터(Tt)의 드레인 영역(125t)과 연결되어 있는 드레인 연결 전극(175), 그리고 접촉 구멍(164)을 통해 테스트 트랜지스터(Tt)의 게이트 전극(154t)과 연결되어 있는 게이트 연결 전극(174)을 포함한다. 소스 연결 전극(173), 드레인 연결 전극(175), 그리고 게이트 연결 전극(174)은 각각 외부로부터의 전압 인가를 받기 위해 그 끝 부분이 확장되어 패드부를 형성할 수 있다.
테스트 트랜지스터(Tt)와 연결된 게이트 연결 전극(174)의 패드부에 게이트 신호를 인가하고 소스 연결 전극(173)의 패드부에 테스트 신호를 인가한 후 드레인 연결 전극(175)의 패드부를 통해 테스트 결과 신호를 얻어 분석함으로써 테스트 트랜지스터(Tt)의 소스-드레인 간 전류, 문턱 전압과 같은 특성을 검사할 수 있다.
데이터 도전층 위에는 유기 절연 물질 또는 무기 절연 물질을 포함하는 보호막(1800)이 위치한다. 보호막(1800)은 패드부를 드러내는 비아홀(181)을 포함할 수 있다.
테스트 트랜지스터(Tt)의 구조는 위에서 설명한 바 및 도시한 바에 한정되지 않고 다르게 변형될 수도 있다.
뒤에서 더 구체적으로 설명하겠으나, 표시판(1)의 표시 영역(DA)에 위치하는 화소(PX)는 테스트 트랜지스터(Tt)와 동일 공정에서 형성될 수 있는 적어도 하나의 박막 트랜지스터를 포함하고, 화소(PX)에 위치하는 층간 절연막(1600) 또는 층간 절연막(1600)과 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 박막 트랜지스터와 중첩하는 접촉 구멍을 포함한다. 표시 영역(DA)에는 복수의 화소(PX)가 배열되어 있으므로 한 화소(PX)의 박막 트랜지스터 주변에는 다른 화소(PX)에 대응하는 복수의 접촉 구멍이 위치한다.
본 발명의 한 실시예에 따른 테스트 유닛(TEG)에 위치하는 층간 절연막(1600) 및/또는 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)이 포함하는 접촉 구멍(163, 164, 165) 및 더미 접촉 구멍(161d)은 표시 영역(DA)에 위치하는 접촉 구멍과 함께 표시판(1)의 제조 과정에서 사진 식각 공정을 통해 형성될 수 있고, 그 후 어닐링 등의 열 공정이 진행될 수 있다. 이러한 접촉 구멍 형성 단계 및 그 이후의 단계에서 박막 트랜지스터와 중첩하는 접촉 구멍 및 박막 트랜지스터의 주변에 위치하는 접촉 구멍을 통해 테스트 트랜지스터(Tt) 및 화소(PX)가 포함하는 박막 트랜지스터의 특성에 변화가 생길 수 있다. 따라서 한 박막 트랜지스터의 특성은 그 주변에 위치하는 접촉 구멍의 유무 및 분포에 의해 큰 영향을 받을 수 있다.
본 발명의 한 실시예와 같이 테스트 트랜지스터(Tt)의 주변에도 더미 접촉 구멍(161d)을 형성하면, 표시 영역(DA)의 화소(PX)가 포함하는 박막 트랜지스터의 주변에 다른 화소(PX)에 대응하는 복수의 접촉 구멍이 위치하는 것과 실질적으로 유사하거나 동일한 주변 조건이 테스트 트랜지스터(Tt)에도 제공된다. 따라서 접촉 구멍 형성 단계에서 화소(PX)가 포함하는 박막 트랜지스터의 특성 변화는 테스트 유닛(TEG)에 위치하는 테스트 트랜지스터(Tt)의 특성 변화와 실질적으로 동일하며, 테스트 트랜지스터(Tt)의 측정된 특성은 화소(PX)에 포함된 박막 트랜지스터의 특성과 거의 동일하다고 볼 수 있다. 결과적으로 화소(PX)에 위치하는 박막 트랜지스터의 특성을 직접적으로 검사하지 않아도 주변 영역(PA)에 위치하는 테스트 유닛(TEG)의 테스트 트랜지스터(Tt)의 특성을 검사함으로써 화소(PX)에 포함된 박막 트랜지스터의 특성을 정확히 판단할 수 있다.
도 5는 본 발명의 한 실시예에 따른 표시판의 화소가 포함하는 박막 트랜지스터의 특성 및 테스트 유닛이 포함하는 테스트 트랜지스터의 특성을 나타낸 그래프이다. 도 5의 그래프에서 가로축은 게이트 전압을 나타내고 세로축은 소스-드레인 전류를 나타낸다.
도 5를 참조하면, 앞에서 설명한 바와 같이 표시판(1)의 화소(PX)가 포함하는 박막 트랜지스터의 전류 특성과 문턱 전압이 테스트 유닛(TEG)이 포함하는 테스트 트랜지스터(Tt_의 전류 특성과 문턱 전압과 거의 동일함을 확인할 수 있다.
그러면, 도 6 내지 도 10을 참조하여 본 발명의 한 실시예에 따른 표시판(1)의 화소(PX)의 구조의 한 예에 대해 설명한다. 본 실시예에서는 유기 발광 표시 장치를 예로 들어 설명한다.
도 6은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 등가 회로도이고, 도 7은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고, 도 8은 도 7의 표시 장치를 VIII-VIII'-VIII"-VIII"' 선을 따라 잘라 도시한 단면도이고, 도 9는 도 7의 표시 장치를 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 10은 도 7의 표시 장치를 X-X 선을 따라 잘라 도시한 단면도이다.
먼저 도 6을 참조하면, 본 발명의 한 실시예에 따른 표시 장치의 한 화소(PX)는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 축전기(storage capacitor, Cst) 및 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다.
복수의 트랜지스터는 구동 트랜지스터(driving thin film transistor)(T1), 스위칭 트랜지스터(switching thin film transistor)(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)를 포함할 수 있다.
구동 트랜지스터(T1)의 게이트 전극(G1)은 유지 축전기(Cst)의 일단(Cst1)과 연결되어 있고, 구동 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 트랜지스터(T5)를 경유하여 구동 전압(ELVDD)을 전달하는 구동 전압선(도시하지 않음)과 연결되어 있으며, 구동 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 다이오드(OLED)에 발광 전류(Ioled)를 공급한다.
스위칭 트랜지스터(T2)의 게이트 전극(G2)은 게이트 신호(GW)를 전달하는 게이트선(도시하지 않음)과 연결되어 있고, 스위칭 트랜지스터(T2)의 소스 전극(S2)은 데이터 신호(DATA)를 전달하는 데이터선(도시하지 않음)과 연결되어 있으며, 스위칭 트랜지스터(T2)의 드레인 전극(D2)은 구동 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 동작 제어 트랜지스터(T5)를 경유하여 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있다. 스위칭 트랜지스터(T2)는 게이트 신호(GW)에 따라 턴온되어 데이터선으로부터 전달된 데이터 신호(DATA)를 구동 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 게이트 전극(G3)은 게이트 신호(GW)를 전달하는 게이트선과 직접 연결되어 있고, 보상 트랜지스터(T3)의 소스 전극(S3)은 구동 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 연결되어 있으며, 보상 트랜지스터(T3)의 드레인 전극(D3)은 유지 축전기(Cst)의 일단(Cst1), 초기화 트랜지스터(T4)의 드레인 전극(D4) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결되어 있다. 보상 트랜지스터(T3)는 게이트 신호(GW)에 따라 턴온되어 구동 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
초기화 트랜지스터(T4)의 게이트 전극(G4)은 게이트 신호(GI)를 전달하는 이전 게이트선(도시하지 않음)과 연결되어 있고, 초기화 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압(VINT)을 전달하는 초기화 전압선(도시하지 않음)과 연결되어 있으며, 초기화 트랜지스터(T4)의 드레인 전극(D4)은 유지 축전기(Cst)의 일단(Cst1), 보상 트랜지스터(T3)의 드레인 전극(D3) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결되어 있다. 게이트 신호(GI)는 게이트 신호(GW)의 게이트 온 전압보다 먼저 게이트 온 전압을 전달할 수 있다. 게이트 신호(GW)의 게이트 온 전압 구간과 게이트 신호(GI)의 게이트 온 전압 구간은 서로 중첩하지 않을 수 있다.
초기화 트랜지스터(T4)는 게이트 신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 구동 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작 제어 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어 신호(EM)를 전달하는 발광 제어선(도시하지 않음)과 연결되어 있으며, 동작 제어 트랜지스터(T5)의 소스 전극(S5)은 구동 전압(ELVDD)를 전달하는 구동 전압선과 연결되어 있고, 동작 제어 트랜지스터(T5)의 드레인 전극(D5)은 구동 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 트랜지스터(T2)의 드레인 전극(D2)에 연결되어 있다.
발광 제어 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어 신호(EM)를 전달하는 발광 제어선과 연결되어 있으며, 발광 제어 트랜지스터(T6)의 소스 전극(S6)은 구동 트랜지스터(T1)의 드레인 전극(D1) 및 보상 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있고, 발광 제어 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 다이오드(OLED)의 애노드와 전기적으로 연결되어 있다. 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되어 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 소스 전극(S1)에 전달되고 유기 발광 다이오드(OLED)가 구동 트랜지스터(T1)와 연결되어 유기 발광 다이오드(OLED)에 발광 전류(Ioled)가 흐를 수 있다.
바이패스 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 신호(GB)를 전달하는 바이패스 제어선(도시하지 않음)과 연결되어 있고, 바이패스 트랜지스터(T7)의 소스 전극(S7)은 발광 제어 트랜지스터(T6)의 드레인 전극(D6) 및 유기 발광 다이오드(OLED)의 애노드와 함께 연결되어 있고, 바이패스 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압(VINT)을 전달하는 초기화 전압선 및 초기화 트랜지스터(T4)의 소스 전극(S4)에 함께 연결되어 있다.
유지 축전기(Cst)의 타단(Cst2)은 구동 전압선과 연결되어 있으며, 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 다이오드(OLED)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광하여 영상을 표시할 수 있다.
다음, 도 6과 함께 도 7 내지 도 10을 참조하여 화소(PX)의 구체적인 구조의 한 예에 대해 설명한다.
기판(1100) 위에 버퍼층(1110)이 위치할 수 있고, 그 위에 반도체 패턴(1200)이 위치한다. 반도체 패턴(1200)은 테스트 트랜지스터(Tt)의 채널 영역(124t), 소스 영역(123t) 및 드레인 영역(125t)과 동일한 층에 위치할 수 있다.
반도체 패턴(1200)은 일체로 연결되어 있을 수 있으며 다양한 형상으로 굴곡되어 있을 수 있다.
반도체 패턴(1200)은 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널을 형성하는 채널 영역(1241, 1242, 1245, 1246, 1247)을 제외하고는 도전성일 수 있다. 도 7에서 트랜지스터(T1-T7)를 표시한 영역이 각 트랜지스터(T1-T7)의 채널 영역(1241, 1242, 1245, 1246, 1247)에 해당한다. 반도체 패턴(1200)의 채널 영역(1241, 1242, 1245, 1246, 1247)은 n형 불순물 또는 p형 불순물로 채널 도핑이 되어 있을 수 있다.
반도체 패턴(1200)의 도전성 영역은 각 트랜지스터(T1-T7)의 소스 영역 또는 드레인 영역으로서 이는 곧 트랜지스터(T1-T7)의 소스 전극 또는 드레인 전극을 이룰 수 있다. 반도체 패턴(1200)을 따라 각 트랜지스터(T1-T7)의 채널 영역(1241, 1242, 1245, 1246, 1247) 양쪽에는 각 트랜지스터(T1-T7)의 소스 전극 및 드레인 전극이 위치한다.
구동 트랜지스터(T1)의 채널 영역(1241) 양쪽에는 구동 소스 전극(1231) 및 구동 드레인 전극(1251)이 위치하여 서로 마주하고, 스위칭 트랜지스터(T2)의 채널 영역(1242) 양쪽에는 스위칭 소스 전극(1232) 및 스위칭 드레인 전극(1252)이 위치하여 서로 마주하고, 보상 트랜지스터(T3)의 채널 영역(도시하지 않음) 양쪽에는 보상 소스 전극(도시하지 않음) 및 보상 드레인 전극(도시하지 않음)이 위치하여 서로 마주하고, 초기화 트랜지스터(T4)의 채널 영역(도시하지 않음) 양쪽에는 초기화 소스 전극(도시하지 않음) 및 초기화 드레인 전극(도시하지 않음)이 위치하여 서로 마주하고, 동작 제어 트랜지스터(T5)의 채널 영역(1245) 양쪽에는 동작 제어 소스 전극(1235) 및 동작 제어 드레인 전극(1255)이 위치하여 서로 마주하고, 발광 제어 트랜지스터(T6)의 채널 영역(1246) 양쪽에는 발광 제어 소스 전극(1236) 및 발광 제어 드레인 전극(1256)이 위치하여 서로 마주하고, 바이패스 트랜지스터(T7)의 채널 영역(1247) 양쪽에는 바이패스 소스 전극(1237) 및 바이패스 드레인 전극(1257)이 위치하여 서로 마주한다.
반도체 패턴(1200)의 도전성 영역은 채널 영역에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물 또는 동일 타입의 도핑 불순물로 도핑되어 형성될 수 있다.
반도체 패턴(1200)은 폴리 실리콘 또는 산화물 반도체를 포함할 수 있다.
반도체 패턴(1200) 위에는 제1 게이트 절연막(1410)이 위치한다.
제1 게이트 절연막(1410) 위에는 제1 게이트 도전층이 위치한다. 제1 게이트 도전층은 게이트 패턴(1310, 1350)을 포함할 수 있다.
구동 트랜지스터(T1)의 채널 영역(1241)은 제1 게이트 절연막(1410)을 사이에 두고 게이트 패턴(1310)과 중첩하는 영역을 포함할 수 있고, 동작 제어 트랜지스터(T5)의 채널 영역(1245)은 제1 게이트 절연막(1410)을 사이에 두고 게이트 패턴(1350)과 중첩하는 영역을 포함할 수 있다. 게이트 패턴(1310)은 각 화소(PX) 안에 한정된 섬형일 수도 있고 이웃한 화소(PX)의 게이트 패턴(1310)이 서로 연결되어 있을 수도 있다. 게이트 패턴(1350)은 각 화소(PX) 안에 한정된 섬형일 수 있다.
제1 게이트 도전층 위에는 제2 게이트 절연막(1420)이 위치한다.
제2 게이트 절연막(1420) 위에는 제2 게이트 도전층이 위치한다. 제2 게이트 도전층은 앞에서 설명한 테스트 트랜지스터(Tt)의 게이트 전극(154t)과 동일한 층일 수 있다.
제2 게이트 도전층은 게이트선(1510), 이전 게이트선(1520), 발광 제어선(1530), 그리고 구동 게이트 전극(1540)을 포함한다.
게이트선(1510)은 게이트 신호(GW)를 전달하며 대략 가로 방향으로 뻗을 수 있다. 게이트선(1510)은 적어도 두 부분에서 반도체 패턴(1200)과 교차할 수 있다. 게이트선(1510)은 반도체 패턴(1200)과 중첩하는 스위칭 게이트 전극(1512) 및 보상 게이트 전극(도시하지 않음)을 포함한다. 스위칭 게이트 전극(1512)은 스위칭 트랜지스터(T2)의 채널 영역(1242)과 중첩한다. 스위칭 트랜지스터(T2)의 채널 영역(1242)은 스위칭 게이트 전극(1512)에 의해 실질적으로 덮일 수 있다. 보상 게이트 전극은 보상 트랜지스터(T3)의 채널 영역과 중첩한다.
도 2에 도시한 바와 같이 보상 트랜지스터(T3)가 두 개 이상의 이격된 채널 영역을 포함하는 경우 게이트선(1510)은 위 또는 아래로 뻗은 추가 보상 게이트 전극을 더 포함할 수 있다.
이전 게이트선(1520)은 게이트 신호(GI)를 전달하며 대략 가로 방향으로 뻗을 수 있다. 이전 게이트선(1520)은 반도체 패턴(1200)과 중첩하는 초기화 게이트 전극(도시하지 않음) 및 바이패스 게이트 전극(1527)을 포함한다.
초기화 게이트 전극은 초기화 트랜지스터(T4)의 채널 영역과 중첩한다. 도 2에 도시한 바와 같이 초기화 트랜지스터(T4)가 두 개 이상의 이격된 채널 영역을 포함하는 경우 이전 게이트선(1520)은 초기화 트랜지스터(T4)의 두 채널 영역과 각각 중첩할 수 있다.
바이패스 게이트 전극(1527)은 바이패스 트랜지스터(T7)의 채널 영역(1247)과 중첩한다.
발광 제어선(1530)은 발광 제어 신호(EM)을 전달하며 대략 가로 방향으로 뻗을 수 있다. 발광 제어선(1530)은 적어도 두 부분에서 반도체 패턴(1200)과 교차할 수 있다. 발광 제어선(1530)은 반도체 패턴(1200)과 중첩하는 동작 제어 게이트 전극(1535) 및 발광 제어 게이트 전극(1536)을 포함한다.
동작 제어 게이트 전극(1535)은 동작 제어 트랜지스터(T5)의 채널 영역(1245)과 중첩한다. 동작 제어 게이트 전극(1535)은 그 아래의 게이트 패턴(1350)과 중첩하는 부분을 포함한다.
발광 제어 게이트 전극(1536)은 발광 제어 트랜지스터(T6)의 채널 영역(1246)과 중첩한다.
구동 게이트 전극(1540)은 구동 트랜지스터(T1)의 채널 영역(1241)과 중첩한다. 구동 게이트 전극(1540)은 각 화소(PX) 안에 한정된 섬형일 수 있다.
구동 트랜지스터(T1)의 채널 영역(1241)은 굴곡되어 있을 수 있고, 사행 형상 또는 지그재그 형상을 가질 수 있다.
구동 게이트 전극(1540)은 그 아래의 게이트 패턴(1310)과 중첩하는 부분을 포함한다.
구동 게이트 전극(1540), 구동 소스 전극(1231) 및 구동 드레인 전극(1251)은 채널 영역(1241)과 함께 구동 트랜지스터(T1)를 이루고, 스위칭 게이트 전극(1512), 스위칭 소스 전극(1232) 및 스위칭 드레인 전극(1252)은 채널 영역(1242)과 함께 스위칭 트랜지스터(T2)를 이루고, 스위칭 게이트 전극(1512), 스위칭 소스 전극(1232) 및 스위칭 드레인 전극(1252)은 채널 영역(1242)과 함께 스위칭 트랜지스터(T2)를 이루고, 보상 게이트 전극, 보상 소스 전극 및 보상 드레인 전극은 채널 영역과 함께 보상 트랜지스터(T3)를 이루고, 초기화 게이트 전극, 초기화 소스 전극 및 초기화 드레인 전극은 채널 영역과 함께 초기화 트랜지스터(T4)를 이루고, 동작 제어 게이트 전극(1535), 동작 제어 소스 전극(1235) 및 동작 제어 드레인 전극(1255)은 채널 영역(1245)과 함께 동작 제어 트랜지스터(T5)를 이루고, 발광 제어 게이트 전극(1536), 발광 제어 소스 전극(1236) 및 발광 제어 드레인 전극(1256)은 채널 영역(1246)과 함께 발광 제어 트랜지스터(T6)를 이루고, 바이패스 게이트 전극(1527), 바이패스 소스 전극(1237) 및 바이패스 드레인 전극(1257)은 채널 영역(1247)과 함께 바이패스 트랜지스터(T7)를 이룬다.
제2 게이트 도전층 위에는 층간 절연막(1600)이 위치한다.
*화소(PX) 영역에서 층간 절연막(1600)은 구동 게이트 전극(1540)을 드러내는 접촉 구멍(1630)을 포함한다. 층간 절연막(1600)과 제2 게이트 절연막(1420)은 게이트 패턴(1310)을 드러내는 접촉 구멍(1640)을 포함한다. 층간 절연막(1600), 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 발광 제어 트랜지스터(T6)의 발광 제어 드레인 전극(1256)을 드러내는 접촉 구멍(1610), 바이패스 트랜지스터(T7)의 바이패스 드레인 전극(1257)을 드러내는 접촉 구멍(1620), 스위칭 트랜지스터(T2)의 스위칭 소스 전극(1232)을 드러내는 접촉 구멍(1650), 초기화 트랜지스터(T4)의 초기화 드레인 전극을 드러내는 접촉 구멍(1660), 그리고 동작 제어 트랜지스터(T5)의 동작 제어 소스 전극(1235)을 드러내는 접촉 구멍(1670)을 포함한다.
층간 절연막(1600) 위에는 데이터 도전층이 위치한다. 데이터 도전층은 데이터선(1710), 구동 전압선(1720), 제1 연결 부재(1730), 제2 연결 부재(1740), 그리고 제3 연결 부재(1750)를 포함한다.
데이터선(1710)은 데이터 신호(DATA)를 전달하며 대략 세로 방향으로 뻗어 게이트선(1510), 이전 게이트선(1520), 발광 제어선(1530) 등과 교차할 수 있다. 데이터선(1710)은 접촉 구멍(1650)울 통해 스위칭 트랜지스터(T2)의 스위칭 소스 전극(1232)과 연결되어 데이터 신호(DATA)를 전달할 수 있다.
구동 전압선(1720)은 구동 전압(ELVDD)을 전달하며 대략 세로 방향으로 뻗어 게이트선(1510), 이전 게이트선(1520), 발광 제어선(1530) 등과 교차할 수 있다. 구동 전압선(1720)은 접촉 구멍(1640)을 통해 게이트 패턴(1310)과 연결되어 구동 전압(ELVDD)을 전달할 수 있다. 또한 구동 전압선(1720)은 접촉 구멍(1670)을 통해 동작 제어 트랜지스터(T5)의 동작 제어 소스 전극(1235)과 연결되어 구동 전압(ELVDD)을 전달할 수 있다.
제1 연결 부재(1730)는 접촉 구멍(1630)을 통해 구동 게이트 전극(1540)과 물리적, 전기적으로 연결되고 접촉 구멍(1660)을 통해 초기화 트랜지스터(T4)의 초기화 드레인 전극 또는 보상 트랜지스터(T3)의 보상 드레인 전극과 물리적, 전기적으로 연결되어 결국 구동 게이트 전극(1540)과 초기화 드레인 전극 또는 보상 드레인 전극을 서로 전기적으로 연결한다.
제2 연결 부재(1740)는 접촉 구멍(1620)을 통해 바이패스 드레인 전극(1257)과 물리적, 전기적으로 연결되어 있다.
제3 연결 부재(1750)는 접촉 구멍(1610)을 통해 발광 제어 드레인 전극(1256)과 물리적, 전기적으로 연결되어 있다.
구동 전압(ELVDD)을 전달받는 게이트 패턴(1310)은 제2 게이트 절연막(1420)을 사이에 두고 구동 게이트 전극(1540)과 중첩하여 유지 축전기(Cst)를 형성한다.
데이터 도전층 위에는 보호막(1800)이 위치한다. 화소(PX) 영역에서 보호막(1800)은 제3 연결 부재(1750)를 드러내는 비아홀(1810), 그리고 제2 연결 부재(1740)를 드러내는 비아홀(1820)을 포함한다.
보호막(1800) 위에는 화소 전극(191) 및 초기화 전압선(192)이 위치한다.
화소 전극(191)은 보호막(1800)에 형성된 비아홀(1810)을 통해 제3 연결 부재(1750)와 전기적, 물리적으로 연결되어 결국 발광 제어 트랜지스터(T6)의 발광 제어 드레인 전극(1256)과 전기적으로 연결될 수 있다.
초기화 전압선(192)은 보호막(1800)에 형성된 비아홀(1820)을 통해 제2 연결 부재(1740)와 전기적, 물리적으로 연결되어 결국 바이패스 트랜지스터(T7)의 바이패스 드레인 전극(1257)과 전기적으로 연결되어 바이패스 드레인 전극(1257)에 초기화 전압(VINT)을 전달할 수 있다.
화소 전극(191) 및 초기화 전압선(192)은 투명한 도전 물질을 포함할 수 잇다.
보호막(1800) 위에는 화소 정의막(3500)이 위치할 수 있다. 화소 정의막(3500)은 화소 전극(191)의 가장자리 및 초기화 전압선(192) 중 적어도 일부를 덮을 수 있다. 화소 정의막(3500)은 화소 전극(191)을 드러내는 개구부(3505)를 포함한다.
화소 정의막(3500)은 비아홀(1810, 1820)을 모두 덮을 수 있다.
화소 정의막(3500)의 개구부(3505)에서 노출된 화소 전극(191) 위에는 발광층(370)이 위치하고, 발광층(370) 위에는 대향 전극(270)이 위치한다.
화소 전극(191), 발광층(370) 및 대향 전극(270)은 유기 발광 다이오드(OLED)를 형성한다. 화소 전극(191)은 발광 다이오드(OLED)의 애노드를 이루고, 대향 전극(270)은 유기 발광 다이오드(OLED)의 캐소드를 이룬다.
이러한 화소(PX)의 구조는 위에서 설명한 바에 한정되지 않고 다양한 구조로 변형될 수도 있다.
다음, 앞에서 설명한 도면들과 함께 도 11을 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대해 설명한다.
도 11은 본 발명의 한 실시예에 따른 표시 장치의 일부에 대한 확대 평면도이다.
본 실시예에 따른 표시 장치는 앞에서 설명한 도 2 내지 도 4에 도시한 실시예에 따른 표시 장치와 대부분 동일하나, 테스트 유닛(TEG)이 포함하는 테스트 트랜지스터(Tt)와 연결되어 있는 소스 연결 전극(173), 드레인 연결 전극(175), 그리고 게이트 연결 전극(174)의 구조가 다를 수 있다.
도 11을 참조하면, 소스 연결 전극(173)과 드레인 연결 전극(175)은 대략 세로 방향(y축 방향)으로 뻗으며 서로 나란하게 뻗을 수 있다. 도 11에 도시하지 않았으나 소스 연결 전극(173)과 드레인 연결 전극(175) 각각의 끝 부분에는 패드부가 위치할 수 있다.
게이트 연결 전극(174)은 짧게 형성되어 있으며, 그 끝부분은 층간 절연막(1600)에 위치하는 별도의 접촉 구멍(도시하지 않음)을 통해 드러난 게이트 연결 배선(150)과 연결될 수 있다. 게이트 연결 배선(150)은 게이트 전극(154t)가 동일한 층에 위치할 수 있으나 이에 한정되지 않는다. 게이트 연결 배선(150)은 대략 가로 방향(x축 방향)으로 뻗으며 소스 연결 전극(173)과 층간 절연막(1600)을 사이에 두고 교차할 수 있다. 게이트 연결 배선(150)의 끝 부분에는 패드부가 위치할 수 있다.
본 발명의 한 실시예에 따르면 테스트 트랜지스터(Tt)는 하나의 테스트 화소 영역(PXt)에 위치할 수 있으며, 테스트 화소 영역(PXt)의 크기는 표시 영역(DA)에 위치하는 화소(PX)의 크기와 대략 비슷할 수 있다. 테스트 화소 영역(PXt) 주변에는 더미 화소 영역(PXtd)이 대략 행렬 형태로 배열되어 있을 수 있다. 더미 화소 영역(PXtd)의 크기도 표시 영역(DA)에 위치하는 화소(PX)의 크기와 대략 비슷할 수 있다.
테스트 화소 영역(PXt)에서, 층간 절연막(1600) 및/또는 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 테스트 트랜지스터(Tt)와 중첩하는 접촉 구멍(163, 164, 165) 외에 더미 접촉 구멍(161d)을 더 포함할 수 있다. 접촉 구멍(163, 164, 165)과 더미 접촉 구멍(161d)은 표시 영역(DA)에 위치하는 화소(PX)에서 층간 절연막(1600) 및/또는 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)이 포함하는 접촉 구멍들과 유사하거나 동일한 개수 및/또는 배치를 가질 수 있다.
더미 화소 영역(PXtd)에서, 층간 절연막(1600) 및/또는 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)은 테스트 화소 영역(PXt)에 위치하는 접촉 구멍(163, 164, 165) 및 더미 접촉 구멍(161d)의 개수 및/또는 배치와 유사하거나 동일한 더미 접촉 구멍(161d)들을 포함할 수 있다. 도 11은 더미 화소 영역(PXtd)에서, 층간 절연막(1600) 및/또는 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)이 포함하는 더미 접촉 구멍(161d)의 개수 및/또는 배치가 테스트 화소 영역(PXt)에 위치하는 접촉 구멍(163, 164, 165) 및 더미 접촉 구멍(161d)의 개수 및/또는 배치와 유사한 예를 도시한다.
더미 화소 영역(PXtd)에는 더미 접촉 구멍(161d) 외의 패턴은 형성되어 있지 않을 수 있다.
화소(PX), 테스트 화소 영역(PXt), 그리고 더미 화소 영역(PXtd)이 가로 방향보다 세로 방향으로 더 긴 형태를 가지는 경우, 테스트 화소 영역(PXt)을 기준으로 오른쪽 또는 왼쪽에 위치하는 더미 화소 영역(PXtd)의 수는 대략 1개 이상이며, 더 구체적으로 3개 이하일 수 있다. 또한 테스트 화소 영역(PXt)을 기준으로 위쪽 또는 아래쪽에 위치하는 더미 화소 영역(PXtd)의 수는 대략 1개 이상이며, 더 구체적으로 2개 이하일 수 있으나 이에 한정되는 것은 아니다.
이와 같은 본 발명의 한 실시예에 따르면 테스트 트랜지스터(Tt)가 위치하는 테스트 화소 영역(PXt)의 주변에 화소(PX)에 형성되어 있는 접촉 구멍과 유사하거나 동일한 개수 및/또는 배치를 가지는 더미 접촉 구멍(161d)들이 형성된다. 따라서 표시 영역(DA)의 화소(PX)가 포함하는 박막 트랜지스터의 주변에 다른 화소(PX)에 대응하는 복수의 접촉 구멍이 위치하는 것과 동일한 주변 조건이 테스트 트랜지스터(Tt)에도 제공된다. 따라서 접촉 구멍 형성 단계에서 화소(PX)가 포함하는 박막 트랜지스터의 특성 변화는 테스트 유닛(TEG)에 위치하는 테스트 트랜지스터(Tt)의 특성 변화와 실질적으로 동일하며, 테스트 트랜지스터(Tt)의 측정된 특성은 화소(PX)에 포함된 박막 트랜지스터의 특성과 거의 동일하다고 볼 수 있다.
다음, 도 12를 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대해 설명한다.
도 12는 본 발명의 한 실시예에 따른 표시 장치의 일부의 배치도이다.
도 12를 참조하면, 본 실시예에 따른 표시 장치는 앞에서 설명한 여러 실시예에 따른 표시 장치와 대부분 동일하나, 테스트 유닛(TEG)은 테스트 화소 영역(PXt) 및 그 주변에 위치하는 복수의 더미 화소 영역(PXtd)을 포함한다. 테스트 화소 영역(PXt)과 복수의 더미 화소 영역(PXtd)은 대략 행렬 형태로 배열될 수 있다. 테스트 화소 영역(PXt)과 복수의 더미 화소 영역(PXtd)은 각각 표시 영역(DA)의 화소(PX)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 테스트 화소 영역(PXt)과 복수의 더미 화소 영역(PXtd)은 각각 예를 들어 앞에서 설명한 도 7 내지 도 10에 도시한 바와 같은 화소 구조를 가질 수 있다. 예를 들어 테스트 화소 영역(PXt)과 복수의 더미 화소 영역(PXtd)은 각각 표시 영역(DA)의 화소(PX)가 포함하는 박막 트랜지스터와 실질적으로 동일한 구조를 가지는 박막 트랜지스터를 포함할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 테스트 유닛(TEG)이 실제 화소(PX)와 동일한 구조를 가지는 테스트 화소 영역(PXt)을 포함하고, 그 주변에 실제 화소(PX)와 동일한 구조를 가질 수 있는 더미 화소 영역(PXtd)이 위치한다. 더미 화소 영역(PXtd)에 위치하는 층간 절연막(1600) 및/또는 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420)이 포함하는 복수의 접촉 구멍은 앞에서 설명한 실시예에서의 더미 접촉 구멍(161d)과 동일한 역할을 한다.
따라서 테스트 화소 영역(PXt)에 위치하는 어느 한 박막 트랜지스터를 테스트 트랜지스터(Tt)로 정하여 그 특성을 측정하여 표시 영역(DA)의 화소(PX)에 포함된 박막 트랜지스터의 특성을 간접적으로 검사할 수 있다. 이에 따라 화소(PX)에 위치하는 박막 트랜지스터의 특성을 직접적으로 검사하지 않아도 주변 영역(PA)에 위치하는 테스트 유닛(TEG)의 테스트 트랜지스터(Tt)의 특성을 검사함으로써 화소(PX)에 포함된 박막 트랜지스터의 특성을 정확히 판단할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1: 표시판
161d: 더미 접촉 구멍
163, 164, 165: 접촉 구멍
173: 소스 연결 전극
174: 게이트 연결 전극
175: 드레인 연결 전극
181: 비아홀
191: 화소 전극
270: 대향 전극
1600: 층간 절연막
PXt: 테스트 화소 영역
PXtd: 더미 화소 영역
Tt: 테스트 트랜지스터

Claims (13)

  1. 표시 영역에 위치하는 복수의 화소, 그리고
    상기 표시 영역 주변에 위치하는 주변 영역에 위치하는 테스트 유닛
    을 포함하고,
    상기 복수의 화소는, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1화소를 포함하고,
    상기 테스트 유닛은, 상기 제1화소가 포함하는 상기 제1 트랜지스터의 특성을 검사하기 위한 테스트 트랜지스터를 포함하는 테스트 화소를 포함하고,
    상기 표시 영역 및 상기 주변 영역에 위치하며 상기 테스트 트랜지스터 및 상기 제1 트랜지스터 위에 위치하는 제1 절연층을 더 포함하고,
    상기 제1 절연층은, 상기 제1화소에 위치하는 복수의 접촉 구멍 및 상기 테스트 화소에 위치하는 복수의 제1 더미 접촉 구멍을 포함하고,
    상기 제1화소에 위치하는 상기 복수의 접촉 구멍은, 상기 제1 트랜지스터의 게이트 전극 위에 위치하는 제1 접촉 구멍, 그리고 상기 제2 트랜지스터의 소스 전극 또는 드레인 전극 위에 위치하는 제2 접촉 구멍을 포함하고,
    상기 제1화소에 위치하는 상기 복수의 접촉 구멍의 개수는 상기 테스트 화소에 위치하는 상기 복수의 제1 더미 접촉 구멍의 개수와 동일한
    표시 장치.
  2. 제1항에서,
    상기 주변 영역에 위치하며 상기 테스트 화소의 주위에 위치하는 복수의 더미 화소를 더 포함하고,
    상기 복수의 더미 화소 각각은 복수의 제2 더미 접촉 구멍을 포함하고,
    상기 테스트 트랜지스터는 상기 제1 트랜지스터와 동일한 구조를 가지는
    표시 장치.
  3. 제2항에서,
    상기 더미 화소 및 상기 테스트 화소 중 적어도 하나는 상기 제1화소의 크기와 동일한 크기를 가지는 표시 장치.
  4. 제3항에서,
    상기 제1 절연층 아래에 위치하는 기판, 그리고
    상기 제1 절연층과 상기 기판 사이에 위치하는 적어도 하나의 제2 절연층
    을 더 포함하고,
    상기 복수의 제1 더미 접촉 구멍은 상기 적어도 하나의 제2 절연층 및 상기 기판 중 어느 하나를 드러내는
    표시 장치.
  5. 제3항에서,
    상기 더미 화소에 위치하는 상기 복수의 제2 더미 접촉 구멍은 상기 제1화소에 위치하는 상기 복수의 접촉 구멍과 동일한 개수 및 배치를 가지는 표시 장치.
  6. 제5항에서,
    상기 테스트 화소에 위치하는 상기 복수의 제1 더미 접촉 구멍은 상기 제1화소에 위치하는 상기 복수의 접촉 구멍과 동일한 배치를 가지는 표시 장치.
  7. 제6항에서,
    상기 복수의 제1 더미 접촉 구멍은 상기 테스트 트랜지스터와 중첩하는 접촉 구멍 및 상기 테스트 트랜지스터와 중첩하지 않는 접촉 구멍을 포함하는 표시 장치.
  8. 제2항에서,
    상기 더미 화소는 상기 제1화소와 동일한 구조를 가지는 표시 장치.
  9. 제8항에서,
    상기 테스트 화소는 상기 복수의 더미 화소에 의해 둘러싸여 있고,
    상기 테스트 화소는 상기 제1화소와 동일한 구조를 가지는
    표시 장치.
  10. 제8항에서,
    하나의 상기 더미 화소에 위치하는 상기 복수의 제2 더미 접촉 구멍은 상기 제1화소에 위치하는 상기 복수의 접촉 구멍과 동일한 개수 및 배치를 가지는 표시 장치.
  11. 제10항에서,
    상기 더미 화소는 상기 제1화소가 포함하는 상기 제1 트랜지스터와 동일한 구조를 가지는 박막 트랜지스터를 포함하는 표시 장치.
  12. 제10항에서,
    상기 테스트 화소에 위치하는 상기 복수의 제1 더미 접촉 구멍은 상기 제1화소에 위치하는 상기 복수의 접촉 구멍과 동일한 배치를 가지는 표시 장치.
  13. 삭제
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