WO2020194993A1 - 半導体装置及びその製造方法 - Google Patents

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WO2020194993A1 PCT/JP2020/000310 JP2020000310W WO2020194993A1 WO 2020194993 A1 WO2020194993 A1 WO 2020194993A1 JP 2020000310 W JP2020000310 W JP 2020000310W WO 2020194993 A1 WO2020194993 A1 WO 2020194993A1
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semiconductor layer
metal nitride
semiconductor
layer
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健太郎 三浦
将志 津吹
俊成 佐々木
達也 戸田
山下　学
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株式会社ジャパンディスプレイ
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the same.
  • Patent Document 1 discloses a display device in which a transistor using silicon is formed in a drive circuit and a transistor using an oxide semiconductor is formed in a display region on the same substrate.
  • One of the objects of the embodiment of the present invention is to provide a highly productive semiconductor device capable of obtaining good characteristics for each transistor having different characteristics.
  • a method for manufacturing a semiconductor device is a method of manufacturing a semiconductor device on a substrate via a first semiconductor layer, a first gate insulating film covering the first semiconductor layer, and a first gate insulating film.
  • a first gate electrode is formed on the first gate electrode
  • a first interlayer insulating film is formed on the first gate electrode
  • a second semiconductor layer having a composition different from that of the first semiconductor layer is formed on the first interlayer insulating film.
  • a metal nitride film is formed on the first interlayer insulating film and the second semiconductor layer, and an opening reaching the first semiconductor layer is formed in the first interlayer insulating film and the metal nitride film, and metal nitrided.
  • a conductive film is formed on the material film, the conductive film is brought into contact with the first semiconductor layer, the metal nitride film and the conductive film are etched, and the first source electrode and the first drain are connected to the first semiconductor layer.
  • a second source electrode and a second drain electrode connected to the second semiconductor layer are formed, and a second gate is formed on the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode.
  • An insulating film is formed, and a second gate electrode is formed so as to be superimposed on the second semiconductor layer via the second gate insulating film.
  • a method for manufacturing a semiconductor device is a method of manufacturing a semiconductor device on a substrate via a first semiconductor layer, a first gate insulating film covering the first semiconductor layer, and a first gate insulating film.
  • a first gate electrode is formed on the first gate electrode
  • a first interlayer insulating film is formed on the first gate electrode
  • a second semiconductor film having a composition different from that of the first semiconductor layer is formed on the first interlayer insulating film.
  • a metal nitride film are laminated, and the second semiconductor film and the metal nitride film are etched to form a second semiconductor layer and a metal nitride layer, and an opening reaching the first semiconductor layer in the first interlayer insulating film.
  • a conductive film is formed on the first interlayer insulating film so as to contact the first semiconductor layer and cover the second semiconductor layer and the metal nitride layer, and the conductive film and the metal nitride film are etched.
  • a first source electrode and a first drain electrode connected to the first semiconductor layer, and a second source electrode and a second drain electrode connected to the second semiconductor layer are formed, and the first source electrode and the first drain electrode are formed.
  • a second gate insulating film is formed on the second source electrode and the second drain electrode, and a second gate electrode is formed so as to be superimposed on the second semiconductor layer via the second gate insulating film.
  • the semiconductor device includes a first semiconductor layer provided on a substrate, a first gate insulating film provided on the first semiconductor layer, and a first semiconductor on the first gate insulating film.
  • a first gate electrode superposed on the layer, an interlayer insulating film provided on the first gate electrode, a second semiconductor layer provided on the interlayer insulating film, and a first metal nitride provided on the interlayer insulating film.
  • a first drain electrode connected to the first semiconductor layer via an opening provided in the second metal nitride layer, the interlayer insulating film, and the first gate insulating film, and provided on the second semiconductor layer.
  • a second gate electrode provided so as to overlap with the second semiconductor layer.
  • A A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • B A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • A A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • B A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • A A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • A A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • B A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • A A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • A A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • B A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • the cross-sectional view explaining the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention.
  • (A) A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • (B) A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • B A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 A cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • the plan view which shows the outline of the display device which concerns on one Em
  • drawings may schematically show the width, thickness, shape, etc. of each part as compared with the actual mode, but this is just an example, and the illustrated shape itself is a book. It does not limit the interpretation of the invention.
  • elements having the same functions as those described with respect to the drawings already mentioned in the specification may be designated by the same reference numerals even if they are separate drawings, and duplicate explanations may be omitted. ..
  • a member or region is “above (or below)” another member or region, it is directly above (or directly below) the other member or region, unless otherwise specified. Not only when it is, but also when it is above (or below) another member or area, that is, when another component is included above (or below) another member or area. Also includes.
  • the film means a film formed on the entire surface of the substrate and not formed in a pattern.
  • the layer means a layer in which a pattern is formed in a desired shape by a resist mask or the like.
  • FIG. 1 is a plan view of the semiconductor device 100 according to the embodiment of the present invention. Further, FIG. 2 is a cross-sectional view of the semiconductor device 100 shown in FIG. 1 when the semiconductor device 100 is cut along the A1-A2 line. As shown in FIGS. 1 and 2, the semiconductor device 100 according to the embodiment of the present invention includes a transistor 110 provided on the substrate 101 and a transistor 120 provided on the transistor 110.
  • the substrate 101 is composed of a substrate having an insulating surface such as glass or plastic (polyimide, polyethylene terephthalate, polycarbonate, polyacrylate, etc.).
  • an insulating surface such as glass or plastic (polyimide, polyethylene terephthalate, polycarbonate, polyacrylate, etc.).
  • plastic polyimide, polyethylene terephthalate, polycarbonate, polyacrylate, etc.
  • flexibility can be imparted to the semiconductor device 100 by thinning the substrate.
  • a base film formed of silicon oxide, silicon nitride, or the like may be provided between the substrate 101 and the transistor 110. In this case, the base film is formed as a single layer or laminated.
  • a transistor 110 is provided on the substrate 101.
  • the transistor 110 includes a semiconductor layer 111, a gate insulating film 112, and a gate electrode 113.
  • the semiconductor layer 111 for example, low-temperature polysilicon, amorphous silicon, and single crystal silicon are used.
  • the gate insulating film 112 is formed as a single layer or laminated by using, for example, silicon oxide or silicon nitride.
  • the gate electrode 113 for example, molybdenum, tungsten, titanium or the like is used.
  • the transistor 110 either an nch type transistor or a pch type transistor may be used.
  • the semiconductor layer 111 in the nch type transistor has a channel 111a, a source region or drain region 111d, 111e, and a low concentration impurity region 111b, 111c between the channel 111a and the source region or drain region 111d, 111e.
  • An interlayer insulating film 114 is provided on the transistor 110.
  • the interlayer insulating film 114 is formed as a single layer or laminated by using an insulating film such as silicon oxide or silicon nitride.
  • Metal nitride layers 124a and 124b are provided on the interlayer insulating film 114.
  • As the metal nitride layers 124a and 124b titanium nitride, molybdenum nitride, tungsten nitride, tantalum nitride and the like are used. Further, source electrodes or drain electrodes 125a and 125b are provided on the metal nitride layers 124a and 124b.
  • the source electrode or drain electrode 125a, 125b is formed by laminating, for example, titanium, aluminum, and titanium.
  • the source electrode or drain electrode 125a, 125b is connected to the source region or drain region 111d, 111e via an opening provided in the interlayer insulating film 114 and the metal nitride layers 124a, 124b.
  • a transistor 120 is provided on the interlayer insulating film 114.
  • the transistor 120 has a semiconductor layer 121, a gate insulating film 122, and a gate electrode 123.
  • As the semiconductor layer 121 an oxide semiconductor which is a material different from that of the semiconductor layer 111 is used.
  • the oxide semiconductor may contain Group 13 elements such as indium and gallium. It may contain a plurality of different Group 13 elements, or may be a compound of indium and gallium (IGO).
  • the semiconductor layer 121 may further contain a Group 12 element, and examples thereof include compounds containing indium, gallium, and zinc (IGZO).
  • the semiconductor layer 121 can contain other elements, and may contain tin, which is a Group 14 element, titanium, zirconium, and the like, which are Group 4 elements.
  • the semiconductor layer 121 is provided with low resistance regions 121b and 121c, source regions or drain regions 121d and 121e adjacent to the channels 121a and 121a.
  • the gate insulating film 112 is formed as a single layer or laminated using silicon oxide or silicon nitride. Further, molybdenum, tungsten or the like is used as the gate electrode 113. In this embodiment, an example in which a top gate type nch type transistor using IGZO in the semiconductor layer is used as the transistor 120 will be described.
  • Metal nitride layers 124c and 124d are provided on the source or drain regions 121d and 121e of the semiconductor layer 121.
  • the metal nitride layers 124c and 124d are in contact with the side surface of the semiconductor layer 121.
  • the metal nitride layers 124c and 124d use the same materials as the metal nitride layers 124a and 124b.
  • source electrodes or drain electrodes 125c and 125d are provided on the metal nitride layers 124c and 124d.
  • An interlayer insulating film 126 is provided on the transistor 120.
  • the interlayer insulating film 126 is formed as a single layer or laminated using silicon oxide or silicon nitride.
  • the metal nitride layer is formed with different structures in each of the two different transistors. That is, the polysilicon and the source electrode and the drain electrode are in direct contact with each other without the metal nitride layer, and the oxide semiconductor and the source electrode and the drain electrode are connected via the metal nitride layer. As a result, good characteristics can be obtained for each transistor.
  • FIG. 3A is a diagram illustrating a process from the transistor 110 to forming the semiconductor layer 121 on the substrate 101.
  • a semiconductor film made of polysilicon is formed on the substrate 101, and the semiconductor film is processed by a photolithography step to form the semiconductor layer 111.
  • the gate insulating film 112 is formed on the substrate 101 and the semiconductor layer 111.
  • a conductive film is formed on the gate insulating film 112, and the conductive film is processed by a photolithography step to form a gate wire including a gate electrode 113 that overlaps with the semiconductor layer 111.
  • the interlayer insulating film 114 is formed on the gate insulating film 112 and the gate electrode 113.
  • a semiconductor film is formed on the interlayer insulating film 114, and the semiconductor film is processed by a photolithography step to form the semiconductor layer 121.
  • FIG. 3B is a diagram illustrating a step of forming the metal nitride film 124 on the interlayer insulating film 114 and the semiconductor layer 121.
  • the metal nitride film 124 is formed by a CVD method or a sputtering method using, for example, titanium nitride, molybdenum nitride, tungsten nitride, tantalum nitride, or the like.
  • FIG. 4A is a diagram illustrating a process of forming an opening.
  • the gate insulating film 112, the interlayer insulating film 114, and the metal nitride film 124 are processed by a photolithography process. As a result, the openings 115a and 115b reaching the source region or drain regions 111d and 111e of the semiconductor layer 111 are formed.
  • FIG. 4B is a diagram illustrating a step of forming the conductive film 125.
  • the conductive film 125 is formed on the metal nitride film 124, and is also formed on the openings 115a and 115b. As a result, the conductive film 125 is connected to the source region or drain regions 111d and 111e of the semiconductor layer 111.
  • FIG. 5A is a diagram illustrating a step of forming the metal nitride layers 124a to 124d and the source electrode or the drain electrode 125a to 125d.
  • the metal nitride film 124 and the conductive film 125 are processed by a photolithography step to form metal nitride layers 124a to 124d, and source electrodes or drain electrodes 125a to 125d.
  • the metal nitride film 124 and the conductive film 125 are etched using the same mask. In other words, the entire surface of the metal nitride layer 124a is in contact with the source electrode or the drain electrode 125a.
  • the lower surfaces of the metal nitride layers 124a to 124d are in contact with the interlayer insulating film 114. Since the contact resistance increases when the metal nitride layers 124a and 124b come into contact with the polysilicon semiconductor layer 111, it is difficult to make good contact. Therefore, it is preferable that the metal nitride layers 124a and 124b are not sandwiched between the source electrodes or drain electrodes 125a and 125b and the semiconductor layer 111. Since the semiconductor layer 111 is in direct contact with the source electrode or the drain electrodes 125a and 125b without passing through the metal nitride layer, it is possible to suppress an increase in contact resistance. Since the semiconductor layer 121 is in contact with the source electrode or the drain electrode 125a, 125b via the metal nitride layers 124a, 124b, it is possible to suppress an increase in contact resistance.
  • FIG. 5B is a diagram illustrating a step of forming the gate insulating film 122 on the source electrode or drain electrode 125a, 125b, source electrode or drain electrode 125c, 125d.
  • the gate insulating film 122 is in contact with the side surfaces of the source electrode or the drain electrode 125a to 125d and the side surface and the upper surface of the metal nitride layers 124a to 124d.
  • an insulating film such as silicon oxide or silicon nitride is used.
  • the gate insulating film 122 is preferably a material that releases oxygen by heat treatment in order to compensate for the oxygen deficiency contained in the semiconductor layer 121. Therefore, when the gate insulating film 122 is formed by a single layer, it is preferable to use an oxide insulating film, and when it is formed by lamination, it is preferable to form another insulating film on the oxide insulating film.
  • the semiconductor layer 121 may be damaged during processing for forming the metal nitride layers 124a to 124d shown in FIG. 5A, the source electrodes or drain electrodes 125a and 125b, and the source electrodes or drain electrodes 125c and 125d. ..
  • the damaged region of the semiconductor layer 121 contains a large amount of oxygen deficiency.
  • the area where damage occurs is mainly the area where the channel is formed. If a large amount of oxygen deficiency is contained in the region where the channel is formed, the characteristics of the transistor 120 may be deteriorated. Therefore, after the gate insulating film 122 is formed, heat treatment is performed.
  • oxygen is released from the silicon oxide, and oxygen can be supplemented to the damaged region of the semiconductor layer 121. Thereby, the oxygen deficiency contained in the semiconductor layer 121 can be reduced.
  • the source electrodes or drain electrodes 125c and 125d react with the semiconductor layer 121, making it difficult for the on-current of the transistor to flow.
  • the metal nitride layers 124c and 124d are provided between the semiconductor layer 121 and the source electrode or drain electrode 125c and 125d. With this configuration, the semiconductor layer 121 can prevent the metal nitride layers 124c and 124d from reacting with the semiconductor layer 121 due to heating.
  • FIG. 6A is a diagram illustrating a step of forming a gate wire including a gate electrode 123 that overlaps with the semiconductor layer 121 on the gate insulating film 122.
  • a conductive film is formed on the gate insulating film 122, and the conductive film is processed by a photolithography step to form a gate electrode 123.
  • hydrogen or argon is added to the semiconductor layer 121 by ion implantation using the gate electrode 123 and the source electrodes or drain electrodes 125a and 125b as masks.
  • the low resistance regions 121b and 121c so as to sandwich the channel 121a and the channel 121a in the region overlapping the gate electrode 123, and the source region or drain region 121d adjacent to the low resistance regions 121b and 121c, 121e can be formed.
  • FIG. 6B is a diagram illustrating a step of forming the interlayer insulating film 126 on the gate insulating film 122 and the gate electrode 123.
  • the interlayer insulating film 126 is formed as a single layer or laminated by using an insulating film such as a silicon oxide film or a silicon nitride film.
  • the semiconductor device 100 shown in FIGS. 1 and 2 can be manufactured.
  • a wiring layer 127a to connect to each of the source electrode or the drain electrode 125a to 125d by forming an opening reaching each of the source electrode or the drain electrode 125a to 125d in the interlayer insulating film 126. 127d may be formed.
  • the source electrode and drain electrode connected to the transistor 110 using polysilicon and the transistor 120 using an oxide semiconductor are connected.
  • the source electrode and the drain electrode can be formed in the same process.
  • a step of forming a source electrode and a drain electrode for each of the transistor 110 and the transistor 120 has been required, but this can be reduced by one step as compared with the conventional step. That is, the number of photolithography steps required for manufacturing transistors using different semiconductor materials on the same substrate can be reduced from 7 steps to 6 steps.
  • the process of manufacturing transistors using different semiconductor materials on the same substrate is simplified, so that the manufacturing tact is shortened and the productivity of the semiconductor device 100 can be improved.
  • the semiconductor layer 111 using polysilicon is provided in contact with the source electrode and the drain electrodes 125a and 125b, and in the transistor 120, the semiconductor layer 121 using an oxide semiconductor is a metal nitride layer 124c. , 124d and are connected to source electrodes or drain electrodes 125c, 125d. Since the semiconductor layer 111 is in direct contact with the source electrode or the drain electrodes 125a and 125b without passing through the metal nitride layer, it is possible to suppress an increase in contact resistance.
  • the on-current of the transistor can be improved because the oxide semiconductor and the source electrode or the drain electrodes 125c and 125d can suppress the reaction of the heat treatment by interposing the metal nitride layer.
  • the manufacturing method of the semiconductor device 100 according to the embodiment of the present invention even when transistors having different semiconductor materials are mixedly mounted on the same substrate, the characteristics of the respective transistors can be utilized. , Can be provided with good productivity.
  • FIG. 8 is a cross-sectional view of the semiconductor device 100A according to the embodiment of the present invention. Further, FIG. 8 is a cross-sectional view of the semiconductor device 100 shown in FIG. 1 when the semiconductor device 100 is cut along the A1-A2 line. As shown in FIG. 8, the semiconductor device 100A according to the embodiment of the present invention includes a transistor 110A and a transistor 120A provided on the substrate 101.
  • a transistor 110A is provided on the substrate 101.
  • the transistor 110A has a semiconductor layer 111, a gate insulating film 112, and a gate electrode 113.
  • An interlayer insulating film 114 is provided on the transistor 110A.
  • Source electrodes or drain electrodes 125a and 125b are provided on the interlayer insulating film 114.
  • the source electrode or drain electrode 125a, 125b is connected to the source region or drain region 111d, 111e via an opening provided in the interlayer insulating film 114.
  • a metal nitride layer is not provided between the interlayer insulating film 114 and the source electrodes or drain electrodes 125a and 125b.
  • a transistor 120A is provided on the interlayer insulating film 114.
  • the transistor 120A has a semiconductor layer 131a, a gate insulating film 122, and a gate electrode 123.
  • As the semiconductor layer 131a an oxide semiconductor is used as in the semiconductor layer 121.
  • the semiconductor layer 131a is provided with low resistance regions 131c and 131d, source regions or drain regions 131e and 131f adjacent to the channels 131b and channels 131b.
  • Metal nitride layers 134b and 134c are provided on the semiconductor layer 131a.
  • the metal nitride layers 134b and 134c use the same materials as the metal nitride layers 124c and 124d.
  • Source electrodes or drain electrodes 125c and 125d are provided on the metal nitride layers 134b and 134c.
  • the source electrode or drain electrode 125c is in contact with the side surface of the semiconductor layer 131a and the side surface of the metal nitride layer 134c
  • the source electrode or drain electrode 125d is in contact with the side surface of the semiconductor layer 131a and the side surface of the metal nitride layer 134d. I'm in contact.
  • FIG. 9A shows a step of forming the transistor 110A on the substrate 101, forming the interlayer insulating film 114 on the transistor 110A, and then forming the semiconductor film 131 and the metal nitride film 134 on the interlayer insulating film 114. It is a figure explaining.
  • This embodiment is different from the manufacturing method of the semiconductor device 100 described in the first embodiment in that the metal nitride film 134 is formed on the semiconductor film 131 without processing the semiconductor film 131 into an island shape. ..
  • FIG. 9B is a diagram illustrating a step of forming the semiconductor layer 131a and the metal nitride layer 134a.
  • the semiconductor film 131 and the metal nitride film 134 are processed by the photolithography step to form the island-shaped semiconductor layer 131a and the metal nitride layer 134a. Since the semiconductor film 131 and the metal nitride film 134 are etched using the same mask, for example, the upper end of the semiconductor layer 131a and the lower end of the metal nitride layer 134a are substantially coincident with each other.
  • FIG. 10A is a diagram illustrating a process of forming an opening.
  • the interlayer insulating film 114 and the gate insulating film 112 are processed by a photolithography step to form openings 115a and 115b reaching the source or drain regions 111d and 111e of the semiconductor layer 111.
  • FIG. 10B is a diagram illustrating a step of forming the conductive film 125 on the interlayer insulating film 114 and the metal nitride layer 124a. During the step of forming the conductive film 125, the conductive film 125 is also formed at the opening, so that the conductive film 125 is connected to the source region or the drain regions 111d and 111e of the semiconductor layer 111.
  • FIG. 11A is a diagram illustrating a process of processing the conductive film 125 and the metal nitride layer 134a. It is processed by a photolithography step to form metal nitride layers 134b, 134c, source electrode or drain electrode 125a, 125b, source electrode or drain electrode 125c, 125d.
  • a part of the metal nitride layer 134a is removed to become the metal nitride layers 134b and 134c, and a part of the semiconductor layer 131a is exposed.
  • the conductive film 125 and the metal nitride layer 134a are etched using the same mask, for example, the upper end of the metal nitride layer 134a and the lower end of the semiconductor layer 131a are substantially coincident with each other.
  • FIG. 11B is a diagram illustrating a process of forming the gate insulating film 122.
  • heat treatment is performed. For example, by performing the heat treatment in nitrogen, dry air, or an air atmosphere, oxygen is released from the silicon oxide, and oxygen can be supplemented to the damaged region of the semiconductor layer 121. Thereby, the oxygen deficiency contained in the semiconductor layer 121 can be reduced.
  • FIG. 12A is a diagram illustrating a process of forming the gate electrode 123.
  • a conductive film is formed on the gate insulating film 122, and the conductive film is processed by a photolithography step to form a gate electrode 123 that overlaps with the semiconductor layer 131a.
  • hydrogen or argon is added to the semiconductor layer 131a by ion implantation using the gate electrode 123 and the source electrodes or drain electrodes 125c and 125d as masks.
  • the low resistance regions 131c and 131d so as to sandwich the channel 131b and the channel 131b in the region overlapping the gate electrode 123, and the source region or drain region 121e adjacent to the low resistance regions 131c and 131d. 121f can be formed.
  • FIG. 12B is a diagram illustrating a step of forming the interlayer insulating film 126 on the gate insulating film 122 and the gate electrode 123.
  • the semiconductor device 100A shown in FIG. 8 can be manufactured.
  • a wiring layer 127a to connect to each of the source electrode or the drain electrode 125a to 125d by forming an opening reaching each of the source electrode or the drain electrode 125a to 125d in the interlayer insulating film 126. 127d may be formed.
  • the source electrodes or drain electrodes 125a and 125b connected to the transistor 110 using polysilicon and the transistor 120A using an oxide semiconductor are used.
  • the connected source electrodes or drain electrodes 125c and 125d can be formed in the same process.
  • a step of forming a source electrode and a drain electrode for each of the transistor 110 and the transistor 120A has been required, but this can be reduced by one step as compared with the conventional step. That is, the number of photolithography steps required for manufacturing transistors using different semiconductor materials on the same substrate can be reduced from 7 steps to 6 steps.
  • the process of manufacturing transistors using different semiconductor materials on the same substrate is simplified, so that the manufacturing tact can be shortened and the productivity of the semiconductor device can be improved.
  • the semiconductor layer 111 and the source electrodes or drain electrodes 125a and 125b are provided in contact with each other, and the semiconductor layer 131a is connected to the source electrodes or drain electrodes 125c and 125d via the metal nitride layers 134b and 134c. Since the semiconductor layer 111 and the source electrodes or drain electrodes 125c and 125d are connected to each other without the metal nitride layer, it is possible to suppress an increase in contact resistance. Further, since the metal nitride layers 134b and 134c can suppress the reaction between the semiconductor layer 131a and the source electrode or the drain electrode 125c and 125d by the heat treatment, the on-current of the transistor can be improved.
  • FIGS. 14 to 20 A semiconductor device according to another embodiment of the present invention will be described with reference to FIGS. 14 to 20.
  • the case where the transistors 130 and 130A using the oxide semiconductor have a bottom gate structure will be described.
  • FIG. 14 is a plan view of the semiconductor device 100B according to the embodiment of the present invention. Further, FIG. 15 is a cross-sectional view of the semiconductor device 100B shown in FIG. 14 when the semiconductor device 100B is cut along the B1-B2 line. As shown in FIGS. 14 and 15, the semiconductor device 100B according to the embodiment of the present invention includes a transistor 110 provided on the substrate 101 and a transistor 130 provided on the transistor 110.
  • a transistor 110 is provided on the substrate 101.
  • the transistor 110 includes a semiconductor layer 111, a gate insulating film 112, and a gate electrode 113.
  • An interlayer insulating film 114 is provided on the transistor 110.
  • a transistor 130 is provided on the interlayer insulating film 114.
  • the transistor 130 has a semiconductor layer 131a, a gate insulating film 122, and a gate electrode 123.
  • the gate electrode 123 is provided on the interlayer insulating film 114
  • the gate insulating film 122 is provided on the interlayer insulating film 114 and the gate electrode 123.
  • a semiconductor layer 131a is provided on the gate insulating film 122 so as to overlap with the gate electrode 123.
  • the transistor 130 is a bottom gate type transistor. Therefore, the order of forming the components of the transistor 130 is different from that of the first embodiment. Since the method of forming the transistor 110 and the interlayer insulating film 114 is the same as the forming method described with reference to FIG. 3 (A), detailed description thereof will be omitted.
  • FIG. 16A is a diagram illustrating a step of forming the gate electrode 123, the gate insulating film 122, and the semiconductor layer 131a on the interlayer insulating film 114.
  • a gate wiring including a gate electrode 123 is formed on the interlayer insulating film 114.
  • the gate insulating film 122 is formed on the interlayer insulating film 114 and the gate electrode 123.
  • a semiconductor film is formed on the gate insulating film 122 and patterned to form the semiconductor layer 131a.
  • FIG. 16B is a diagram illustrating a process of forming the metal nitride film 124 and forming an opening.
  • the gate insulating films 112 and 122, the interlayer insulating film 114, and the metal nitride film 124 are processed by a photolithography process. As a result, the openings 115a and 115b reaching the source region or drain regions 111d and 111e of the semiconductor layer 111 are formed.
  • FIG. 17A is a diagram illustrating a step of forming the conductive film 125 on the metal nitride film 124.
  • the conductive film 125 is also formed in the opening, so that the conductive film 125 becomes the source region or drain region 111d, 111e of the semiconductor layer 111. Be connected. Since the semiconductor layer 111 is in direct contact with the source electrode or the drain electrodes 125a and 125b without passing through the metal nitride layer, it is possible to suppress an increase in contact resistance.
  • FIG. 17B is a diagram illustrating a step of forming the metal nitride layers 124a to 124d and the source electrode or the drain electrode 125a to 125d.
  • the conductive film 125 and the metal nitride film 124 are removed, and a part of the semiconductor layer 131a is exposed.
  • the interlayer insulating film 126 is formed on the semiconductor layer 131a, the source electrode or the drain electrode 125c, 125d.
  • the step of forming the source electrode and the drain electrode is performed by connecting the source electrode or the drain electrode 125a to the transistor 110 using the polysilicon (semiconductor layer 111).
  • 125b and source electrodes or drain electrodes 125c and 125d connected to the transistor 130A using the oxide semiconductor (semiconductor layer 131a) can be formed in the same step.
  • the process of manufacturing transistors using different semiconductor materials on the same substrate is simplified, so that the manufacturing tact can be shortened and the productivity of the semiconductor device can be improved.
  • FIG. 18 is a cross-sectional view of the semiconductor device 100C. Since the plan view of the semiconductor device 100C shown in FIG. 18 is the same as that in FIG. 14, it will be described with reference to FIG. As shown in FIG. 18, the semiconductor device 100C according to the embodiment of the present invention includes a transistor 110 provided on the substrate 101 and a transistor 130A provided on the transistor 110. Since the configuration of the transistor 110 is the same as that of the transistor 110 shown in FIG. 15, detailed description thereof will be omitted.
  • a transistor 130A is provided on the interlayer insulating film 114.
  • the transistor 130A has a semiconductor layer 131a, a gate insulating film 122, and a gate electrode 123.
  • Metal nitride layers 134b and 134c are provided on the semiconductor layer 131a.
  • Source electrodes or drain electrodes 125c and 125d are provided on the metal nitride layers 134b and 134c.
  • the source electrode or drain electrode 125c is in contact with the side surface of the semiconductor layer 131a and the side surface of the metal nitride layer 134b, and the source electrode or drain electrode 125d is in contact with the side surface of the semiconductor layer 131a and the side surface of the metal nitride layer 134c. I'm in contact.
  • the transistor 110 has the same configuration as that of the first embodiment.
  • the transistor 130A is a bottom gate type transistor. Therefore, the order of forming the components of the transistor 130A is different from that of the second embodiment.
  • FIG. 19A is a diagram illustrating a step of forming the gate electrode 123, the gate insulating film 122, the semiconductor layer 131a, and the metal nitride layer 134a on the interlayer insulating film 114.
  • a gate wire including a gate electrode 123 is formed on the interlayer insulating film 114.
  • a gate insulating film 122 is formed on the interlayer insulating film 114 and the gate electrode 123.
  • a semiconductor film is formed on the gate insulating film 122, and a metal nitride film is formed on the semiconductor film.
  • the semiconductor film and the metal nitride film are processed into an island shape to form the semiconductor layer 131a and the metal nitride layer 134a.
  • FIG. 19B is a diagram illustrating a process of forming an opening.
  • the gate insulating films 112 and 122 and the interlayer insulating film 114 are processed by a photolithography step to form openings 115a and 115b reaching the semiconductor layer 111.
  • FIG. 20A is a diagram illustrating a step of forming the conductive film 125 on the metal nitride layer 134a.
  • the conductive film 125 is also formed in the opening, so that the conductive film 125 is connected to the source region or the drain regions 111d and 111e of the semiconductor layer 111.
  • FIG. 20B is a diagram illustrating a step of processing the conductive film 125 by a photolithography step to form source electrodes or drain electrodes 125a to 125d.
  • the conductive film 125 and the metal nitride layer 134a are removed, and a part of the semiconductor layer 131a is exposed.
  • the interlayer insulating film 126 is formed on the semiconductor layer 131a, the source electrode or the drain electrode 125c, 125d.
  • the source electrodes or drain electrodes 125a and 125b connected to the transistor 110 using polysilicon are connected to the transistor 130A using an oxide semiconductor.
  • the source electrode or the drain electrodes 125c and 125d can be formed in the same process. As a result, the process of manufacturing transistors using different semiconductor materials on the same substrate is simplified, so that the manufacturing tact can be shortened and the productivity of the semiconductor device can be improved.
  • FIG. 21 is a plan view showing an outline of the display device 200 according to the embodiment of the present invention.
  • the substrate 101 is provided with a display area 202, and a peripheral area 203 is provided around the display area 202.
  • a plurality of pixels 209 are arranged in a matrix in the display area 202.
  • a scanning line drive circuit 204 is provided in the peripheral region 203 so as to sandwich the display region 202, and a plurality of terminals 207 are provided at the end of the peripheral region 203 (the end of the substrate 101).
  • a driver IC 206 is provided between the plurality of terminals 207 and the display area 202. Further, the plurality of terminals 207 are connected to the flexible printed circuit board 208.
  • the scanning line drive circuit 204 is connected to a gate line connected to the pixel 209. Further, the driver IC 206 is connected to a data line connected to the pixel 209.
  • FIG. 21 shows an example in which the signal line drive circuit is incorporated in the driver IC, the signal line drive circuit may be provided on the substrate 101 separately from the driver IC 206. Further, the driver IC 206 may be arranged on the substrate 101 in the form of an IC chip, or may be provided on the flexible printed circuit board 208.
  • FIG. 21 may be referred to for the arrangement of the display area 202, the scanning line drive circuit 204, the terminal 207, and the like.
  • FIG. 22 is a circuit diagram of pixels 209 of the liquid crystal display device.
  • the pixel 209 includes a transistor 214, a liquid crystal element 215, and a capacitance element 216.
  • the liquid crystal element 215 has a pixel electrode, a liquid crystal layer, and a counter electrode.
  • the gate of the transistor 214 is electrically connected to the gate line 211 and the source is electrically connected to the data line 212.
  • the drain of the transistor 214 is electrically connected to one electrode (pixel electrode) of the liquid crystal element 215 and electrically connected to one electrode of the capacitance element 216.
  • the other electrode of the capacitance element 216 is electrically connected to the capacitance line 213.
  • the transistors 120 and 120A or the transistors 130 and 130A described in the first to third embodiments are used as the transistors 214. Since the transistor 120 or the like using the oxide semiconductor has a smaller off current than the transistor 110, the frequency of rewriting the video signal can be reduced to less than 60 frames / sec. As a result, the number of times the video signal is written to the pixel 209 can be reduced, so that power consumption can be reduced. Further, by using the transistor 110 as a peripheral circuit such as a scanning line drive circuit 204, high-speed operation can be performed.
  • FIG. 21 may be referred to for the arrangement of the display area 202, the scanning line drive circuit 204, the terminal 207, and the like.
  • FIG. 23 is a circuit diagram of pixels 209 of the EL display device. As shown in FIG. 23, the pixel 209 includes a transistor 225, a transistor 226, a light emitting element 227, and a capacitive element 160.
  • Transistor 225 functions as a drive transistor. That is, the transistor 225 is a transistor connected to the light emitting element 227 and controlling the light emitting brightness of the light emitting element 227.
  • the light emitting element 227 has a pixel electrode, an organic layer including a light emitting layer, and a counter electrode.
  • the gate is connected to one of the source and the drain of the transistor 226, the source is connected to the drive power supply line 223, and the drain is connected to the anode (pixel electrode) of the light emitting element 227.
  • the drain current of the transistor 225 is controlled by the gate-source voltage.
  • the capacitive element 228 is connected between the gate and source of the transistor 225 so as to hold the gate-source voltage.
  • Transistor 226 functions as a selection transistor. That is, the transistor 226 controls the conduction state between the data line and the gate of the transistor 225 by the on / off operation.
  • the transistor 226 has a gate connected to the gate line 221 and a source connected to the data line 222 and a drain connected to the gate of the transistor 225.
  • the anode pixel electrode
  • the cathode opposite electrode
  • the transistor 225 functions as a drive transistor, it is driven in a saturated state. Therefore, it is preferable to have a high driving ability in the on state, and it is desired to have a high carrier mobility.
  • the transistor 226 functions as a selection transistor, it is desired that the transistor 226 has good switching characteristics. That is, it is preferable that the current value in the on state is large and the current value in the off state is small. Therefore, the transistor 110 described in the first to third embodiments is used as the transistor 225, and the transistor 120 is used as the transistor 226.

Abstract

ポリシリコンを用いたトランジスタ及び酸化物半導体を用いたトランジスタが同一基板上に設けられタ半導体装置において、酸化物半導体は、金属窒化物層を介してソース電極及びドレイン電極と接続されており、ポリシリコンは、ソース電極及びドレイン電極と接続されている。また、ポリシリコンを用いたトランジスタのソース電極及びドレイン電極と、酸化物半導体を用いたトランジスタのソース電極及びドレイン電極を同一の工程にて形成する。これにより、異なる半導体材料を用いたトランジスタを同一基板上に形成する場合であっても、各々のトランジスタにおいて良好な特性を得ることができ、生産性が向上する。

Description

半導体装置及びその製造方法
　本発明の一実施形態は、半導体装置及びその製造方法に関する。
　近年、半導体層として異なる半導体材料を用いたトランジスタを同一基板上に形成する半導体装置の開発が進められている。例えば、高速動作が求められるトランジスタには、シリコンを用いたトランジスタを使用し、スイッチング動作が求められるトランジスタには、酸化物半導体を用いたトランジスタを使用することで、求められる機能に応じて異なる特性を有するトランジスタを同一基板上に形成することができる。
　特許文献１には、同一基板上に、駆動回路にシリコンを用いたトランジスタを形成し、表示領域に酸化物半導体を用いたトランジスタを形成する表示装置が開示されている。
特許第２０１８－１２８６９３号公報
　本発明の一実施形態では、異なる特性のトランジスタ各々について良好な特性が得られる生産性の高い半導体装置を提供することを目的の一つとする。
　本発明の一実施形態に係る半導体装置の製造方法は、基板上に、第１半導体層と、第１半導体層を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜を介して第１半導体層と重畳する第１ゲート電極と、を形成し、第１ゲート電極上に、第１層間絶縁膜を形成し、第１層間絶縁膜上に、第１半導体層とは組成の異なる第２半導体層を形成し、第１層間絶縁膜及び第２半導体層上に、金属窒化物膜を形成し、第１層間絶縁膜及び金属窒化物膜に第１半導体層に達する開口部を形成し、金属窒化物膜上に導電膜を形成して、導電膜と第１半導体層とを接触させ、金属窒化物膜及び導電膜をエッチングして、第１半導体層と接続する第１ソース電極及び第１ドレイン電極と、第２半導体層と接続する第２ソース電極及び第２ドレイン電極とを形成し、第１ソース電極、第１ドレイン電極、第２ソース電極、及び第２ドレイン電極上に、第２ゲート絶縁膜を形成し、第２ゲート絶縁膜を介して第２半導体層と重畳する第２ゲート電極を形成する。
　本発明の一実施形態に係る半導体装置の製造方法は、基板上に、第１半導体層と、第１半導体層を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜を介して第１半導体層と重畳する第１ゲート電極と、を形成し、第１ゲート電極上に、第１層間絶縁膜を形成し、第１層間絶縁膜上に、第１半導体層とは組成の異なる第２半導体膜と金属窒化物膜を積層し、第２半導体膜及び金属窒化物膜をエッチングして、第２半導体層及び金属窒化物層を形成し、第１層間絶縁膜に第１半導体層に達する開口部を形成し、第１層間絶縁膜上に、第１半導体層と接触し、第２半導体層及び金属窒化物層を覆うように導電膜を形成し、導電膜及び金属窒化物膜をエッチングして、第１半導体層と接続する第１ソース電極及び第１ドレイン電極と、第２半導体層と接続する第２ソース電極及び第２ドレイン電極と、を形成し、第１ソース電極、第１ドレイン電極、第２ソース電極、及び第２ドレイン電極上に、第２ゲート絶縁膜を形成し、第２ゲート絶縁膜を介して第２半導体層と重畳する第２ゲート電極を形成する。
　本発明の一実施形態に係る半導体装置は、基板上に設けられた第１半導体層と、第１半導体層上に設けられた第１ゲート絶縁膜と、第１ゲート絶縁膜上に第１半導体層と重畳する第１ゲート電極と、第１ゲート電極上に設けられた層間絶縁膜と、層間絶縁膜上に設けられた第２半導体層と、層間絶縁膜上に設けられた第１金属窒化物層及び第２金属窒化物層と、第１半導体層と、第１金属窒化物層、層間絶縁膜、及び第１ゲート絶縁膜に設けられた開口部を介して接触する第１ソース電極と、第１半導体層と、第２金属窒化物層、層間絶縁膜、及び第１ゲート絶縁膜に設けられた開口部を介して接続する第１ドレイン電極と、第２半導体層上に設けられた第３金属窒化物層及び第４金属窒化物層と、第２半導体層と、第３金属窒化物層を介して接続する第２ソース電極と、第２半導体層と、第４金属窒化物層を介して接続する第２ドレイン電極と、第１ソース電極、第１ドレイン電極、第２ソース電極、及び第２ドレイン電極上に設けられた第２ゲート絶縁膜と、第２ゲート絶縁膜上に、第２半導体層と重畳して設けられた第２ゲート電極と、を有する。
本発明の一実施形態に係る半導体装置を説明する平面図。 本発明の一実施形態に係る半導体装置を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 本発明の一実施形態に係る半導体装置を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 本発明の一実施形態に係る半導体装置を説明する平面図。 本発明の一実施形態に係る半導体装置を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 本発明の一実施形態に係る半導体装置を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 （Ａ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。（Ｂ）本発明の一実施形態に係る半導体装置の製造方法を説明する断面図。 本発明の一実施形態に係る表示装置の概略を示す平面図。 本発明の一実施形態に係る表示装置の画素を説明する回路図。 本発明の一実施形態に係る表示装置の画素を説明する回路図。
　以下、本発明の各実施形態において、図面等を参照しつつ説明する。但し、本発明は、その技術的思想の要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、図示の形状そのものが本発明の解釈を限定するものではない。また、図面において、明細書中で既出の図に関して説明したものと同様の機能を備えた要素には、別図であっても同一の符号を付して、重複する説明を省略する場合がある。
　本明細書において、ある部材又は領域が、他の部材又は領域の「上（又は下）」にあるとする場合、特段の限定がない限り、これは他の部材又は領域の直上（又は直下）にある場合のみでなく、他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
　本明細書等において、膜とは、基板の全面に形成され、パターン形成されていないものをいう。また、本明細書等において、層とは、レジストマスク等により所望の形状にパターン形成されたものをいう。
（第１実施形態）
　本発明の一実施形態に係る半導体装置１００の構造の一例について、図１乃至図７を参照して説明する。
＜半導体装置の構成＞
　図１は、本発明の一実施形態に係る半導体装置１００の平面図である。また、図２は、図１に示す半導体装置１００を、Ａ１－Ａ２線で切断したときの断面図である。図１及び図２に示すように、本発明の一実施形態に係る半導体装置１００は、基板１０１上に設けられたトランジスタ１１０と、トランジスタ１１０上に設けられたトランジスタ１２０と、を有する。
　基板１０１は、ガラス、プラスチック（ポリイミド、ポリエチレンテレフタラート、ポリカーボネート、ポリアクリレート等）等の絶縁表面を有する基板で構成される。基板１０１の材質がプラスチックである場合、基板の薄板化により半導体装置１００に可撓性を付与することができる。また、図２では省略しているが、基板１０１上とトランジスタ１１０の間に、酸化シリコン又は窒化シリコンなどで形成された下地膜を設けてもよい。この場合、下地膜は、単層又は積層して形成される。
　基板１０１には、トランジスタ１１０が設けられている。トランジスタ１１０は、半導体層１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、を有する。半導体層１１１として、例えば、低温ポリシリコン、アモルファスシリコン、単結晶シリコンを用いる。また、ゲート絶縁膜１１２として、例えば、酸化シリコン又は窒化シリコンを用いて、単層又は積層して形成される。また、ゲート電極１１３として、例えば、モリブデン、タングステン、チタン等を用いる。また、トランジスタ１１０として、ｎｃｈ型トランジスタ及びｐｃｈ型トランジスタのいずれを用いてもよい。本実施形態では、トランジスタ１１０として、半導体層にポリシリコンを用いたトップゲート型のｎｃｈ型トランジスタを用いる例について説明する。ｎｃｈ型トランジスタにおける半導体層１１１は、チャネル１１１ａと、ソース領域又はドレイン領域１１１ｄ、１１１ｅと、チャネル１１１ａとソース領域又はドレイン領域１１１ｄ、１１１ｅとの間に低濃度不純物領域１１１ｂ、１１１ｃと、を有する。
　トランジスタ１１０上には、層間絶縁膜１１４が設けられている。層間絶縁膜１１４として、酸化シリコン又は窒化シリコンなどの絶縁膜を用いて、単層又は積層して形成される。層間絶縁膜１１４上には、金属窒化物層１２４ａ、１２４ｂが設けられている。金属窒化物層１２４ａ、１２４ｂとして、窒化チタン、窒化モリブデン、窒化タングステン、及び窒化タンタルなどを用いる。また、金属窒化物層１２４ａ、１２４ｂ上には、ソース電極又はドレイン電極１２５ａ、１２５ｂが設けられている。ソース電極又はドレイン電極１２５ａ、１２５ｂは、例えば、チタン、アルミニウム、及びチタンを積層して形成される。ソース電極又はドレイン電極１２５ａ、１２５ｂは、層間絶縁膜１１４及び金属窒化物層１２４ａ、１２４ｂに設けられた開口部を介して、ソース領域又はドレイン領域１１１ｄ、１１１ｅと接続されている。
　層間絶縁膜１１４上には、トランジスタ１２０が設けられている。トランジスタ１２０は、半導体層１２１と、ゲート絶縁膜１２２と、ゲート電極１２３と、を有する。半導体層１２１として、半導体層１１１と異なる材料である酸化物半導体を用いる。酸化物半導体として、インジウムやガリウムなどの第１３族元素を含むことができる。異なる複数の第１３族元素を含有してもよく、インジウムとガリウムの化合物（ＩＧＯ）でもよい。半導体層１２１は、さらに、第１２族元素を含んでいてもよく、例えば、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が挙げられる。半導体層１２１は、その他の元素を含むことができ、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでいてもよい。半導体層１２１には、チャネル１２１ａ、チャネル１２１ａに隣接して低抵抗化領域１２１ｂ、１２１ｃ、ソース領域又はドレイン領域１２１ｄ、１２１ｅが設けられている。また、ゲート絶縁膜１１２として、酸化シリコン又は窒化シリコンを用いて、単層又は積層して形成される。また、ゲート電極１１３として、モリブデン、タングステン等を用いる。本実施形態では、トランジスタ１２０として、半導体層にＩＧＺＯを用いたトップゲート型のｎｃｈ型トランジスタを用いる例について説明する。半導体層１２１のソース領域又はドレイン領域１２１ｄ、１２１ｅ上には、金属窒化物層１２４ｃ、１２４ｄが設けられている。金属窒化物層１２４ｃ、１２４ｄは、半導体層１２１の側面と接している。金属窒化物層１２４ｃ、１２４ｄは、金属窒化物層１２４ａ、１２４ｂと同じ材料を用いる。また、金属窒化物層１２４ｃ、１２４ｄ上には、ソース電極又はドレイン電極１２５ｃ、１２５ｄが設けられている。
　トランジスタ１２０上には、層間絶縁膜１２６が設けられている。層間絶縁膜１２６として、酸化シリコン又は窒化シリコンを用いて、単層又は積層して形成される。
　従来、同一基板上に、ポリシリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタを形成する場合、以下の問題が生じていた。酸化物半導体は、所望の形状に加工する際や、酸化物半導体と接する導電膜を加工する際に、酸化物半導体の表面にダメージが生じる場合がある。ダメージが生じた領域には、酸素欠損が多く含まれている。酸素欠損によりトランジスタのオフリーク電流が大きくなる。この問題を解決するためには、加熱処理により酸化物半導体に酸素を十分に導入する必要がある。しかしながら、加熱処理により、ソース電極及びドレイン電極と酸化物半導体とが反応して、トランジスタのオン電流が流れにくくなるという問題が生じる。そこで、本発明では、酸化物半導体層とソース電極及びドレイン電極との間に、金属窒化物層を設けている。これにより、加熱処理により酸化物半導体と電極との反応を抑制している。
　また、ポリシリコンとソース電極及びドレイン電極との間に、金属窒化物層を設ける場合、金属窒化物膜の成膜の際に、ポリシリコンに窒素が打ち込まれる。これにより、ソース電極及びドレイン電極と金属窒化物層を介したポリシリコンとのコンタクト抵抗が上昇してしまう。本発明では、二つの異なるトランジスタそれぞれで、金属窒化物層を異なる構造で形成する。つまり、ポリシリコンとソース電極及びドレイン電極とは、金属窒化物層を介さずに直接コンタクトし、酸化物半導体とソース電極及びドレイン電極とは、金属窒化物層を介して、接続している。これにより、それぞれのトランジスタで良好な特性を得ることができる。
＜半導体装置の製造方法＞
　異なる半導体層を有する二種類のトランジスタを同一基板上に形成すると、工程数が増加する。
　そこで、本発明の一実施形態では、異なる特性のトランジスタ各々について良好な特性が得られる上に、生産性が高く、工程数の増加を極力抑えた半導体装置の製造方法を提供することを目的の一つとする。
　本発明の一実施形態に係る半導体装置の製造方法について、図３乃至図７を参照して説明する。
　図３（Ａ）は、基板１０１上にトランジスタ１１０から半導体層１２１を形成する工程までを説明する図である。まず、基板１０１上に、ポリシリコンからなる半導体膜を形成し、フォトリソグラフィ工程により半導体膜を加工して、半導体層１１１を形成する。次に、基板１０１及び半導体層１１１上にゲート絶縁膜１１２を形成する。次に、ゲート絶縁膜１１２上に、導電膜を形成し、フォトリソグラフィ工程により導電膜を加工して、半導体層１１１と重畳するゲート電極１１３を含むゲート線を形成する。次に、ゲート絶縁膜１１２及びゲート電極１１３上に、層間絶縁膜１１４を形成する。次に、層間絶縁膜１１４上に半導体膜を形成し、フォトリソグラフィ工程により半導体膜を加工して、半導体層１２１を形成する。
　図３（Ｂ）は、層間絶縁膜１１４及び半導体層１２１上に、金属窒化物膜１２４を形成する工程を説明する図である。金属窒化物膜１２４は、ＣＶＤ法又はスパッタリング法により、例えば、窒化チタン、窒化モリブデン、窒化タングステン、又は窒化タンタルなどを用いて形成する。
　図４（Ａ）は、開口部を形成する工程を説明する図である。ゲート絶縁膜１１２、層間絶縁膜１１４、及び金属窒化物膜１２４をフォトリソグラフィ工程により加工する。これにより、半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅに達する開口部１１５ａ、１１５ｂを形成する。
　図４（Ｂ）は、導電膜１２５を形成する工程を説明する図である。金属窒化物膜１２４上に導電膜１２５が形成されるとともに、開口部１１５ａ、１１５ｂにも形成される。これにより、導電膜１２５が半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅと接続される。
　図５（Ａ）は、金属窒化物層１２４ａ～１２４ｄ、ソース電極又はドレイン電極１２５ａ～１２５ｄを形成する工程を説明する図である。金属窒化物膜１２４及び導電膜１２５をフォトリソグラフィ工程により加工して、金属窒化物層１２４ａ～１２４ｄ、ソース電極又はドレイン電極１２５ａ～１２５ｄを形成する。金属窒化物膜１２４及び導電膜１２５は、同じマスクを用いてエッチングされる。換言すれば、金属窒化物層１２４ａの全面は、ソース電極又はドレイン電極１２５ａと接している。また、金属窒化物層１２４ａ～１２４ｄの下面は、層間絶縁膜１１４と接している。金属窒化物層１２４ａ、１２４ｂと、ポリシリコンの半導体層１１１とは接することでコンタクト抵抗が上昇するため、良好なコンタクトが取りにくい。そのため、ソース電極又はドレイン電極１２５ａ、１２５ｂと、半導体層１１１との間に、金属窒化物層１２４ａ、１２４ｂが挟まれないことが好ましい。半導体層１１１は、金属窒化物層を介さず直接ソース電極又はドレイン電極１２５ａ、１２５ｂと接するのでコンタクト抵抗が上昇することを抑制することができる。半導体層１２１は、金属窒化物層１２４ａ、１２４ｂを介してソース電極又はドレイン電極１２５ａ、１２５ｂと接するのでコンタクト抵抗が上昇することを抑制することができる。
　図５（Ｂ）は、ソース電極又はドレイン電極１２５ａ、１２５ｂ、ソース電極又はドレイン電極１２５ｃ、１２５ｄ上にゲート絶縁膜１２２を形成する工程を説明する図である。図５（Ｂ）に示すように、ゲート絶縁膜１２２は、ソース電極又はドレイン電極１２５ａ～１２５ｄの側面及び金属窒化物層１２４ａ～１２４ｄの側面及び上面と接する。ゲート絶縁膜１２２は、酸化シリコン又は窒化シリコンなどの絶縁膜を用いる。なお、ゲート絶縁膜１２２は、半導体層１２１に含まれる酸素欠損を補填するために、加熱処理により酸素を放出する材料であることが好ましい。よって、ゲート絶縁膜１２２を単層で形成する場合には、酸化絶縁膜を用いることが好ましく、積層で形成する場合には、酸化絶縁膜上に他の絶縁膜を形成することが好ましい。
　図５（Ａ）に示す金属窒化物層１２４ａ～１２４ｄ、ソース電極又はドレイン電極１２５ａ、１２５ｂ、ソース電極又はドレイン電極１２５ｃ、１２５ｄを形成するための加工時に、半導体層１２１にダメージが生じる場合がある。半導体層１２１のダメージが生じた領域には、酸素欠損が多く含まれている。ダメージが生じる箇所は、主にチャネルが形成される領域である。チャネルが形成される領域に酸素欠損が多く含まれていると、トランジスタ１２０の特性が劣化するおそれがある。そこで、ゲート絶縁膜１２２の形成後に、加熱処理を行う。例えば、窒素、乾燥空気、又は大気雰囲気下で加熱処理を行うことにより、酸化シリコンから酸素が放出されて、半導体層１２１のダメージが生じた領域に酸素を補填することができる。これにより、半導体層１２１に含まれる酸素欠損を低減することができる。
　半導体層１２１とソース電極又はドレイン電極１２５ｃ、１２５ｄが接した状態で加熱処理を行った場合、ソース電極又はドレイン電極１２５ｃ、１２５ｄと半導体層１２１とが反応して、トランジスタのオン電流が流れにくくなるという問題が生じる。本実施形態で説明したように、半導体層１２１とソース電極又はドレイン電極１２５ｃ、１２５ｄとの間に金属窒化物層１２４ｃ、１２４ｄを設けている。半導体層１２１は、この構成によって、加熱により、金属窒化物層１２４ｃ、１２４ｄが半導体層１２１と反応することを抑制することができる。
　図６（Ａ）は、ゲート絶縁膜１２２上に半導体層１２１と重畳するゲート電極１２３を含むゲート線を形成する工程を説明する図である。まず、ゲート絶縁膜１２２上に導電膜を形成し、導電膜にフォトリソグラフィ工程により加工して、ゲート電極１２３を形成する。ゲート電極１２３の形成後に、ゲート電極１２３とソース電極又はドレイン電極１２５ａ、１２５ｂをマスクとして、半導体層１２１に水素又はアルゴンをイオン注入により添加する。これにより、半導体層１２１において、ゲート電極１２３と重畳する領域にチャネル１２１ａ、チャネル１２１ａを挟むように低抵抗化領域１２１ｂ、１２１ｃ、低抵抗化領域１２１ｂ、１２１ｃと隣接するソース領域又はドレイン領域１２１ｄ、１２１ｅを形成することができる。
　図６（Ｂ）は、ゲート絶縁膜１２２及びゲート電極１２３上に層間絶縁膜１２６を形成する工程を説明する図である。層間絶縁膜１２６は、酸化シリコン膜又は窒化シリコン膜などの絶縁膜を用いて、単層又は積層して形成される。　
　以上の工程により、図１及び図２に示す半導体装置１００を製造することができる。
　さらに、図７に示すように、層間絶縁膜１２６にソース電極又はドレイン電極１２５ａ～１２５ｄの各々に達する開口部を形成して、ソース電極又はドレイン電極１２５ａ～１２５ｄの各々と接続する配線層１２７ａ～１２７ｄを形成してもよい。
　このように、本発明の一実施形態に係る半導体装置を製造方法する場合、ポリシリコンを用いたトランジスタ１１０と接続されるソース電極及びドレイン電極と、酸化物半導体を用いたトランジスタ１２０と接続されるソース電極及びドレイン電極とを、同じ工程で形成することができる。これにより、従来、トランジスタ１１０及びトランジスタ１２０の各々についてソース電極及びドレイン電極を形成する工程が必要であったが、従来に比べて、１工程削減することができる。つまり、異なる半導体材料を用いたトランジスタを同一基板上に製造する場合のフォトリソグラフィ工程が７工程必要であったものを、６工程に削減することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置１００の生産性を向上させることができる。
　また、トランジスタ１１０では、ポリシリコンを用いた半導体層１１１とソース電極及びドレイン電極１２５ａ、１２５ｂとが接して設けられ、トランジスタ１２０では、酸化物半導体を用いた半導体層１２１は、金属窒化物層１２４ｃ、１２４ｄを介してソース電極又はドレイン電極１２５ｃ、１２５ｄと接続される。半導体層１１１は、金属窒化物層を介さず直接ソース電極又はドレイン電極１２５ａ、１２５ｂと接するのでコンタクト抵抗が上昇することを抑制することができる。また、半導体層１１１は、金属窒化物層が介することで、酸化物半導体とソース電極又はドレイン電極１２５ｃ、１２５ｄとが加熱処理の反応を抑制できるため、トランジスタのオン電流を向上させることができる。このように、本発明の一実施形態に係る半導体装置１００の製造方法によれば、半導体材料が異なるトランジスタを同一基板上に混載させる場合であっても、それぞれのトランジスタの特性を活用できる構成を、生産性良く提供することができる。
（第２実施形態）
　本発明の一実施形態に係る半導体装置１００Ａの構造の一例について、図８乃至図１３を参照して説明する。なお、本実施形態に係る半導体装置１００Ａの平面図は、図１と同様であるため、図１を参照して説明する。
＜半導体装置の構成＞
　図８は、本発明の一実施形態に係る半導体装置１００Ａの断面図である。また、図８は、図１に示す半導体装置１００を、Ａ１－Ａ２線で切断したときの断面図である。図８に示すように、本発明の一実施形態に係る半導体装置１００Ａは、基板１０１上に設けられたトランジスタ１１０Ａと、トランジスタ１２０Ａと、を有する。
　基板１０１には、トランジスタ１１０Ａが設けられている。トランジスタ１１０Ａは、半導体層１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、を有する。トランジスタ１１０Ａ上には、層間絶縁膜１１４が設けられている。層間絶縁膜１１４上には、ソース電極又はドレイン電極１２５ａ、１２５ｂが設けられている。ソース電極又はドレイン電極１２５ａ、１２５ｂは、層間絶縁膜１１４に設けられた開口部を介して、ソース領域又はドレイン領域１１１ｄ、１１１ｅと接続されている。層間絶縁膜１１４と、ソース電極又はドレイン電極１２５ａ、１２５ｂとの間に金属窒化物層が設けられていない。
　層間絶縁膜１１４上には、トランジスタ１２０Ａが設けられている。トランジスタ１２０Ａは、半導体層１３１ａと、ゲート絶縁膜１２２と、ゲート電極１２３と、を有する。半導体層１３１ａは、半導体層１２１と同様に、酸化物半導体を用いる。半導体層１３１ａには、チャネル１３１ｂ、チャネル１３１ｂに隣接して低抵抗化領域１３１ｃ、１３１ｄ、ソース領域又はドレイン領域１３１ｅ、１３１ｆが設けられている。半導体層１３１ａ上には、金属窒化物層１３４ｂ、１３４ｃが設けられている。金属窒化物層１３４ｂ、１３４ｃは、金属窒化物層１２４ｃ、１２４ｄと同じ材料を用いる。金属窒化物層１３４ｂ、１３４ｃ上には、ソース電極又はドレイン電極１２５ｃ、１２５ｄが設けられている。ソース電極又はドレイン電極１２５ｃは、半導体層１３１ａの側面と、金属窒化物層１３４ｃの側面と接しており、ソース電極又はドレイン電極１２５ｄは、半導体層１３１ａの側面と、金属窒化物層１３４ｄの側面と接している。
＜半導体装置の製造方法＞
　図９（Ａ）は、基板１０１上にトランジスタ１１０Ａを形成し、トランジスタ１１０Ａ上に層間絶縁膜１１４を形成した後、層間絶縁膜１１４上に半導体膜１３１及び金属窒化物膜１３４を形成する工程を説明する図である。本実施形態では、半導体膜１３１を島状に加工せず、半導体膜１３１上に金属窒化物膜１３４を成膜する点で、第１実施形態で説明した半導体装置１００の製造方法と異なっている。
　図９（Ｂ）は、半導体層１３１ａ及び金属窒化物層１３４ａを形成する工程を説明する図である。フォトリソグラフィ工程により、半導体膜１３１及び金属窒化物膜１３４を加工して、島状の半導体層１３１ａ及び金属窒化物層１３４ａを形成する。半導体膜１３１及び金属窒化物膜１３４は、同じマスクを用いてエッチングされるため、例えば、半導体層１３１ａの上面の端部と金属窒化物層１３４ａの下面の端部とが略一致している。
　図１０（Ａ）は、開口部を形成する工程を説明する図である。層間絶縁膜１１４及びゲート絶縁膜１１２をフォトリソグラフィ工程により加工して、半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅに達する開口部１１５ａ、１１５ｂを形成する。
　図１０（Ｂ）は、層間絶縁膜１１４及び金属窒化物層１２４ａ上に導電膜１２５を形成する工程を説明する図である。導電膜１２５を形成する工程の際に、導電膜１２５が開口部にも形成されることで、導電膜１２５が半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅと接続される。
　図１１（Ａ）は、導電膜１２５及び金属窒化物層１３４ａを加工する工程を説明する図である。フォトリソグラフィ工程により加工して、金属窒化物層１３４ｂ、１３４ｃ、ソース電極又はドレイン電極１２５ａ、１２５ｂ、ソース電極又はドレイン電極１２５ｃ、１２５ｄを形成する。導電膜１２５を加工する際に、金属窒化物層１３４ａの一部が除去されて、金属窒化物層１３４ｂ、１３４ｃとなり、半導体層１３１ａの一部が露出する。導電膜１２５及び金属窒化物層１３４ａは、同じマスクを用いてエッチングされるため、例えば、金属窒化物層１３４ａの上面の端部と半導体層１３１ａの下面の端部とが略一致している。
　図１１（Ｂ）は、ゲート絶縁膜１２２を形成する工程を説明する図である。ソース電極又はドレイン電極１２５ａ～１２５ｄ上にゲート絶縁膜１２２の形成した後に、加熱処理を行う。例えば、窒素、乾燥空気、又は大気雰囲気下で加熱処理を行うことにより、酸化シリコンから酸素が放出されて、半導体層１２１のダメージが生じた領域に酸素を補填することができる。これにより、半導体層１２１に含まれる酸素欠損を低減することができる。
　図１２（Ａ）は、ゲート電極１２３を形成する工程を説明する図である。まず、ゲート絶縁膜１２２上に導電膜を形成し、導電膜をフォトリソグラフィ工程により加工して、半導体層１３１ａと重畳するゲート電極１２３を形成する。ゲート電極１２３の形成後に、ゲート電極１２３とソース電極又はドレイン電極１２５ｃ、１２５ｄをマスクとして、半導体層１３１ａに水素又はアルゴンをイオン注入により添加する。これにより、半導体層１３１ａにおいて、ゲート電極１２３と重畳する領域にチャネル１３１ｂ、チャネル１３１ｂを挟むように低抵抗化領域１３１ｃ、１３１ｄ、低抵抗化領域１３１ｃ、１３１ｄと隣接するソース領域又はドレイン領域１２１ｅ、１２１ｆを形成することができる。
　図１２（Ｂ）は、ゲート絶縁膜１２２及びゲート電極１２３上に層間絶縁膜１２６を形成する工程を説明する図である。
　以上の工程により、図８に示す半導体装置１００Ａを製造することができる。
　さらに、図１３に示すように、層間絶縁膜１２６にソース電極又はドレイン電極１２５ａ～１２５ｄの各々に達する開口部を形成して、ソース電極又はドレイン電極１２５ａ～１２５ｄの各々と接続する配線層１２７ａ～１２７ｄを形成してもよい。
　このように、本発明の一実施形態に係る半導体装置を製造方法する場合、ポリシリコンを用いたトランジスタ１１０と接続されるソース電極又はドレイン電極１２５ａ、１２５ｂと、酸化物半導体を用いたトランジスタ１２０Ａと接続されるソース電極又はドレイン電極１２５ｃ、１２５ｄとを、同じ工程で形成することができる。これにより、従来、トランジスタ１１０及びトランジスタ１２０Ａの各々についてソース電極及びドレイン電極を形成する工程が必要であったが、従来に比べて、１工程削減することができる。つまり、異なる半導体材料を用いたトランジスタを同一基板上に製造する場合のフォトリソグラフィ工程が７工程必要であったものを、６工程に削減することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置の生産性を向上させることができる。
　また、半導体層１１１とソース電極又はドレイン電極１２５ａ、１２５ｂとが接して設けられ、半導体層１３１ａは、金属窒化物層１３４ｂ、１３４ｃを介してソース電極又はドレイン電極１２５ｃ、１２５ｄ接続される。半導体層１１１とソース電極又はドレイン電極１２５ｃ、１２５ｄとが、金属窒化物層を介さずに接続するので、コンタクト抵抗が上昇することを抑制することができる。また、金属窒化物層１３４ｂ、１３４ｃにより、半導体層１３１ａとソース電極又はドレイン電極１２５ｃ、１２５ｄとの加熱処理による反応を抑制できるため、トランジスタのオン電流を向上させることができる。このように、本発明の一実施形態に係る半導体装置の製造方法によれば、半導体材料が異なるトランジスタを同一基板上に混載させる場合であっても、それぞれのトランジスタの特性を活用できる構成を、生産性良く提供することができる。
（第３実施形態）
　本発明の他の実施形態に係る半導体装置について、図１４乃至図２０を参照して説明する。本実施形態では、酸化物半導体を用いたトランジスタ１３０、１３０Ａが、ボトムゲート構造である場合について説明する。
＜半導体装置の構成＞
　図１４は、本発明の一実施形態に係る半導体装置１００Ｂの平面図である。また、図１５は、図１４に示す半導体装置１００Ｂを、Ｂ１－Ｂ２線で切断したときの断面図である。図１４及び図１５に示すように、本発明の一実施形態に係る半導体装置１００Ｂは、基板１０１上に設けられたトランジスタ１１０と、トランジスタ１１０上に設けられたトランジスタ１３０と、を有する。
　基板１０１には、トランジスタ１１０が設けられている。トランジスタ１１０は、半導体層１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、を有する。トランジスタ１１０上には、層間絶縁膜１１４が設けられている。
　層間絶縁膜１１４上には、トランジスタ１３０が設けられている。トランジスタ１３０は、半導体層１３１ａと、ゲート絶縁膜１２２と、ゲート電極１２３と、を有する。本実施形態では、層間絶縁膜１１４上にゲート電極１２３が設けられ、層間絶縁膜１１４及びゲート電極１２３上にゲート絶縁膜１２２が設けられている。また、ゲート絶縁膜１２２上にゲート電極１２３と重畳して半導体層１３１ａが設けられている。
＜半導体装置の製造方法＞
　図１５に示す半導体装置１００Ｂでは、トランジスタ１３０がボトムゲート型のトランジスタである。したがって、トランジスタ１３０の構成要素の形成順序が、第１実施形態と異なっている。なお、トランジスタ１１０及び層間絶縁膜１１４の形成方法は、図３（Ａ）で説明した形成方法と同様であるため、詳細な説明は省略する。
　図１６（Ａ）は、層間絶縁膜１１４上に、ゲート電極１２３、ゲート絶縁膜１２２、及び半導体層１３１ａを形成する工程を説明する図である。まず、層間絶縁膜１１４上に、ゲート電極１２３を含むゲート配線を形成する。次に、層間絶縁膜１１４及びゲート電極１２３上にゲート絶縁膜１２２を形成する。ゲート絶縁膜１２２上に、半導体膜を形成し、パターニングして、半導体層１３１ａを形成する。
　図１６（Ｂ）は、金属窒化物膜１２４を形成し、開口部を形成する工程を説明する図である。ゲート絶縁膜１１２、１２２、層間絶縁膜１１４、及び金属窒化物膜１２４をフォトリソグラフィ工程により加工する。これにより、半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅに達する開口部１１５ａ、１１５ｂを形成する。
　図１７（Ａ）は、金属窒化物膜１２４上に導電膜１２５を形成する工程を説明する図である。金属窒化物膜１３４上に導電膜１２５を形成する工程の際に、導電膜１２５が当該開口部にも形成されることで、導電膜１２５が半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅと接続される。半導体層１１１は、金属窒化物層を介さず直接ソース電極又はドレイン電極１２５ａ、１２５ｂと接するのでコンタクト抵抗が上昇することを抑制することができる。
　図１７（Ｂ）は、金属窒化物層１２４ａ～１２４ｄ、ソース電極又はドレイン電極１２５ａ～１２５ｄを形成する工程を説明する図である。導電膜１２５及び金属窒化物膜１２４が除去されて、半導体層１３１ａの一部が露出する。次に、半導体層１３１ａ、ソース電極又はドレイン電極１２５ｃ、１２５ｄ上に、層間絶縁膜１２６を形成する。
　以上説明した通り、図１５に示す半導体装置１００Ｂの製造方法において、ソース電極及びドレイン電極を形成する工程を、ポリシリコン（半導体層１１１）を用いたトランジスタ１１０と接続されるソース電極又はドレイン電極１２５ａ、１２５ｂと、酸化物半導体（半導体層１３１ａ）を用いたトランジスタ１３０Ａと接続されるソース電極又はドレイン電極１２５ｃ、１２５ｄとを、同じ工程で形成することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置の生産性を向上させることができる。
＜半導体装置の構成＞
　図１８は、半導体装置１００Ｃの断面図である。なお、図１８に示す半導体装置１００Ｃの平面図は、図１４と同様であるため、図１４を参照して説明する。図１８に示すように、本発明の一実施形態に係る半導体装置１００Ｃは、基板１０１上に設けられたトランジスタ１１０と、トランジスタ１１０上に設けられたトランジスタ１３０Ａと、を有する。なお、トランジスタ１１０の構成については、図１５に示すトランジスタ１１０と同様であるため、詳細な説明については省略する。
　層間絶縁膜１１４上には、トランジスタ１３０Ａが設けられている。トランジスタ１３０Ａは、半導体層１３１ａと、ゲート絶縁膜１２２と、ゲート電極１２３と、を有する。半導体層１３１ａ上には、金属窒化物層１３４ｂ、１３４ｃが設けられている。金属窒化物層１３４ｂ、１３４ｃ上には、ソース電極又はドレイン電極１２５ｃ、１２５ｄが設けられている。ソース電極又はドレイン電極１２５ｃは、半導体層１３１ａの側面と、金属窒化物層１３４ｂの側面と接しており、ソース電極又はドレイン電極１２５ｄは、半導体層１３１ａの側面と、金属窒化物層１３４ｃの側面と接している。トランジスタ１１０は、第１実施形態と同様の構成である。
＜半導体装置の製造方法＞
　図１８に示す半導体装置１００Ｃでは、トランジスタ１３０Ａがボトムゲート型のトランジスタである。したがって、トランジスタ１３０Ａの構成要素の形成順序が、第２実施形態と異なっている。
　図１９（Ａ）は、層間絶縁膜１１４上に、ゲート電極１２３、ゲート絶縁膜１２２、半導体層１３１ａ、及び金属窒化物層１３４ａを形成する工程を説明する図である。まず、層間絶縁膜１１４上に、ゲート電極１２３を含むゲート線を形成する。層間絶縁膜１１４及びゲート電極１２３上にゲート絶縁膜１２２を形成する。ゲート絶縁膜１２２上に、半導体膜を成膜し、半導体膜上に金属窒化物膜を成膜する。次に、半導体膜及び金属窒化物膜を島状に加工して、半導体層１３１ａ及び金属窒化物層１３４ａを形成する。
　図１９（Ｂ）は、開口部を形成する工程を説明する図である。ゲート絶縁膜１１２、１２２、層間絶縁膜１１４をフォトリソグラフィ工程により加工して、半導体層１１１に達する開口部１１５ａ、１１５ｂを形成する。
　図２０（Ａ）は、金属窒化物層１３４ａ上に導電膜１２５を形成する工程を説明する図である。導電膜１２５を形成する際に、導電膜１２５が当該開口部にも形成されることで、導電膜１２５が半導体層１１１のソース領域又はドレイン領域１１１ｄ、１１１ｅと接続される。
　図２０（Ｂ）は、導電膜１２５をフォトリソグラフィ工程により加工して、ソース電極又はドレイン電極１２５ａ～１２５ｄを形成する工程を説明する図である。導電膜１２５及び金属窒化物層１３４ａが除去されて、半導体層１３１ａの一部が露出する。最後に、半導体層１３１ａ、ソース電極又はドレイン電極１２５ｃ、１２５ｄ上に、層間絶縁膜１２６を形成する。
　以上説明した通り、図１８に示す半導体装置１００Ｃの製造方法において、ポリシリコンを用いたトランジスタ１１０と接続されるソース電極又はドレイン電極１２５ａ、１２５ｂと、酸化物半導体を用いたトランジスタ１３０Ａと接続されるソース電極又はドレイン電極１２５ｃ、１２５ｄとを、同じ工程で形成することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置の生産性を向上させることができる。
（第４実施形態）
　本発明の一実施形態に係る表示装置２００について、図２１乃至図２３を参照して説明する。
＜表示装置の概略図＞
　図２１は、本発明の一実施形態に係る表示装置２００の概略を示す平面図である。図２１に示すように、基板１０１には表示領域２０２と、表示領域２０２の周囲には周辺領域２０３が設けられている。表示領域２０２には、複数の画素２０９が、マトリクス状に配置されている。また、周辺領域２０３には、表示領域２０２を挟むように走査線駆動回路２０４が設けられ、周辺領域２０３の端部（基板１０１の端部）には、複数の端子２０７が設けられている。複数の端子２０７と表示領域２０２との間には、ドライバＩＣ２０６が設けられている。また、複数の端子２０７は、フレキシブルプリント回路基板２０８と接続されている。
　走査線駆動回路２０４は、画素２０９と接続されるゲート線と接続される。また、ドライバＩＣ２０６は、画素２０９と接続されるデータ線と接続される。なお、図２１においては、ドライバＩＣに信号線駆動回路が組み込まれている例を示すが、ドライバＩＣ２０６とは別に基板１０１上に、信号線駆動回路が設けられていてもよい。また、ドライバＩＣ２０６は、ＩＣチップのような形態で基板１０１に配置してもよいし、フレキシブルプリント回路基板２０８上に設けてもよい。
＜液晶表示装置＞
　次に、本発明の一実施形態に係る半導体装置１００を液晶表示装置に適用する場合について、図２２を参照して説明する。なお、液晶表示装置において、表示領域２０２、走査線駆動回路２０４、及び端子２０７などの配置については、図２１を参照すればよい。
　図２２は、液晶表示装置の画素２０９の回路図である。図２２に示すように、画素２０９は、トランジスタ２１４と、液晶素子２１５と、容量素子２１６と、を有する。液晶素子２１５は、画素電極と、液晶層と、対向電極とを有する。トランジスタ２１４のゲートは、ゲート線２１１と電気的に接続されており、ソースは、データ線２１２と電気的に接続されている。また、トランジスタ２１４のドレインは、液晶素子２１５の一方の電極（画素電極）と電気的に接続され、容量素子２１６の一方の電極と電気的に接続されている。また、容量素子２１６の他方の電極は、容量線２１３と電気的に接続されている。
　一般に、液晶表示装置では、トランジスタのリーク電流によって画素に保持されている電荷が失われてしまうため、６０フレーム／秒ごとに、映像信号を書き換えている。そこで、第１実施形態乃至第３実施形態で説明したトランジスタ１２０、１２０Ａ又はトランジスタ１３０、１３０Ａを、トランジスタ２１４として用いる。酸化物半導体を用いたトランジスタ１２０等は、トランジスタ１１０よりもオフ電流が小さいため、映像信号を書き換える頻度を６０フレーム／秒よりも低減することができる。これにより、画素２０９への映像信号の書き込み回数を低減することができるため、低消費電力化を図ることができる。また、トランジスタ１１０として、走査線駆動回路２０４などの周辺回路として用いることで、高速動作させることができる。
＜ＥＬ表示装置＞
　次に、本発明の一実施形態に係る半導体装置１００をＥＬ（エレクトロルミネセンス）表示装置に適用する場合について、図２３を参照して説明する。なお、ＥＬ表示装置において、表示領域２０２、走査線駆動回路２０４、及び端子２０７などの配置については、図２１を参照すればよい。
　図２３は、ＥＬ表示装置の画素２０９の回路図である。図２３に示すように、画素２０９は、トランジスタ２２５と、トランジスタ２２６と、発光素子２２７と、容量素子１６０と、を有する。
　トランジスタ２２５は、駆動トランジスタとして機能する。すなわち、トランジスタ２２５は、発光素子２２７に接続され、発光素子２２７の発光輝度を制御するトランジスタである。発光素子２２７は、画素電極と、発光層を含む有機層と、対向電極と、を有する。トランジスタ２２５は、ゲートがトランジスタ２２６のソース又はドレインの一方と接続され、ソースが駆動電源線２２３に接続され、ドレインが発光素子２２７の陽極（画素電極）に接続されている。トランジスタ２２５は、ゲート－ソース間電圧よってドレイン電流が制御される。容量素子２２８は、ゲート－ソース間電圧を保持するように、トランジスタ２２５のゲート－ソース間に接続されている。
　トランジスタ２２６は、選択トランジスタとして機能する。すなわち、トランジスタ２２６は、オンオフ動作により、データ線とトランジスタ２２５のゲートとの導通状態を制御する。トランジスタ２２６は、ゲートがゲート線２２１に接続され、ソースがデータ線２２２に接続され、ドレインがトランジスタ２２５のゲートに接続されている。
　発光素子２２７は、陽極（画素電極）がトランジスタ２２５のドレインに接続され、陰極（対向電極）が基準電源線２２４に接続されている。
　トランジスタ２２５は、駆動トランジスタとして機能するため、飽和状態で駆動する。そのため、オン状態での高い駆動能力を有することが好ましく、高いキャリア移動度を有することが望まれる。一方、トランジスタ２２６は、選択トランジスタとして機能するため、良好なスイッチング特性を有することが望まれる。つまり、オン状態での電流値が大きく、オフ状態での電流値が小さい程好ましい。そこで、第１実施形態乃至第３実施形態で説明したトランジスタ１１０を、トランジスタ２２５として用い、トランジスタ１２０をトランジスタ２２６として用いる。本発明の一実施形態に係る半導体装置をＥＬ表示装置に適用することにより、一つの画素内に求められる特性に応じた特性を有するトランジスタを設けることができる。
１００：半導体装置、１００Ａ：半導体装置、１００Ｂ：半導体装置、１００Ｃ：半導体装置、１０１：基板、１１０：トランジスタ、１１１：半導体層、１１１ａ：チャネル、１１１ｂ、１１１ｃ：低濃度不純物領域、１１１ｄ、１１１ｅ：ドレイン領域、１１２：ゲート絶縁膜、１１３：ゲート電極、１１４：層間絶縁膜、１１５ａ：開口部、１１５ｂ：開口部、１２０：トランジスタ、１２０Ａ：トランジスタ、１２１：半導体層、１２１ａ：チャネル、１２１ｂ、１２１ｃ：低抵抗化領域、１２１ｄ～１２１ｆ：ドレイン領域、１２２：ゲート絶縁膜、１２３：ゲート電極、１２４：金属窒化物膜、１２４ａ～１２４ｄ：金属窒化物層、１２５：導電膜、１２５ａ～１２５ｄ：ドレイン電極、１２６：層間絶縁膜、１２７ａ～１２７ｄ：配線層、１３０：トランジスタ、１３０Ａ：トランジスタ、１３１：半導体膜、１３１ａ：半導体層、１３１ｂ：チャネル、１３１ｃ、１３１ｄ：低抵抗化領域、１３１ｅ、１３１ｆ：ドレイン領域、１３４：金属窒化物膜、１３４ａ～１３４ｄ：金属窒化物層、１６０：容量素子、２００：表示装置、２０２：表示領域、２０３：周辺領域、２０４：走査線駆動回路、２０７：端子、２０８：フレキシブルプリント回路基板、２０９：画素、２１１：ゲート線、２１２：データ線、２１３：容量線、２１４：トランジスタ、２１５：液晶素子、２１６：容量素子、２２１：ゲート線、２２２：データ線、２２３：駆動電源線、２２４：基準電源線、２２５：トランジスタ、２２６：トランジスタ、２２７：発光素子、２２８：容量素子

Claims (18)

  1. 　基板上に、第１半導体層と、前記第１半導体層を覆う第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記第１半導体層と重畳する第１ゲート電極と、を形成し、
    　前記第１ゲート電極上に、第１層間絶縁膜を形成し、
    　前記第１層間絶縁膜上に、前記第１半導体層とは組成の異なる第２半導体層を形成し、
    　前記第１層間絶縁膜及び前記第２半導体層上に、金属窒化物膜を形成し、
    　前記第１層間絶縁膜及び前記金属窒化物膜に前記第１半導体層に達する開口部を形成し、
    　前記金属窒化物膜上に導電膜を形成して、前記導電膜と前記第１半導体層とを接触させ、
    　前記金属窒化物膜及び前記導電膜をエッチングして、前記第１半導体層と接続する第１ソース電極及び第１ドレイン電極と、前記第２半導体層と接続する第２ソース電極及び第２ドレイン電極とを形成し、
    　前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極上に、第２ゲート絶縁膜を形成し、
    　前記第２ゲート絶縁膜を介して前記第２半導体層と重畳する第２ゲート電極を形成する、半導体装置の製造方法。
  2. 　前記第１半導体層はシリコン、前記第２半導体層は、酸化物半導体である、請求項１に記載の半導体装置の製造方法。
  3. 　前記エッチングにより、
    　前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極及び前記第２ドレイン電極の各々と重畳する、第１金属窒化物層、第２金属窒化物層、第３金属窒化物層、前第４金属窒化物層を形成する、請求項１に記載の半導体装置の製造方法。
  4. 　前記第２ゲート絶縁膜を形成した後、窒素、乾燥空気、又は大気雰囲気下で加熱処理を行う、請求項１に記載の半導体装置の製造方法。
  5. 　前記第２ゲート電極を形成した後、前記第２ゲート絶縁膜を介して前記第２半導体層に水素又はアルゴンを添加する、請求項１に記載の半導体装置の製造方法。
  6. 　基板上に、第１半導体層と、前記第1半導体層を覆う第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記第１半導体層と重畳する第１ゲート電極と、を形成し、
    　前記第１ゲート電極上に、第１層間絶縁膜を形成し、
    　前記第１層間絶縁膜上に、前記第１半導体層とは組成の異なる第２半導体膜と金属窒化物膜を積層し、
    　前記第２半導体膜及び前記金属窒化物膜をエッチングして、第２半導体層及び金属窒化物層を形成し、
    　前記第１層間絶縁膜に前記第１半導体層に達する開口部を形成し、
    　前記第１層間絶縁膜上に、前記第１半導体層と接触し、第２半導体層及び金属窒化物層を覆うように導電膜を形成し、
    　前記導電膜及び前記金属窒化物膜をエッチングして、前記第１半導体層と接続する第１ソース電極及び第１ドレイン電極と、前記第２半導体層と接続する第２ソース電極及び第２ドレイン電極と、を形成し、
    　前記第１ソース電極、第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極上に、第２ゲート絶縁膜を形成し、
    　前記第２ゲート絶縁膜を介して前記第２半導体層と重畳する第２ゲート電極を形成する、半導体装置の製造方法。
  7. 　前記第１半導体層はシリコン、前記第２半導体層は、酸化物半導体である、請求項６に記載の半導体装置の製造方法。
  8. 　前記金属窒化物膜及び前記導電膜をエッチングすることは、
    　前記第２ソース電極及び前記第２ドレイン電極の各々と重畳する、第１金属窒化物層及び第２金属窒化物層を形成する、請求項６に記載の半導体装置の製造方法。
  9. 　前記第２ゲート絶縁膜を形成した後、窒素、乾燥空気、又は大気雰囲気下で加熱処理を行う、請求項６に記載の半導体装置の製造方法。
  10. 　前記第２ゲート電極を形成した後、前記第２ゲート絶縁膜を介して前記第２半導体層に水素又はアルゴンを添加する、請求項６に記載の半導体装置の製造方法。
  11. 　基板上に設けられた第１半導体層と、
    　前記第１半導体層上に設けられた第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に前記第１半導体層と重畳する第１ゲート電極と、
    　前記第１ゲート電極上に設けられた層間絶縁膜と、
    　前記層間絶縁膜上に設けられた第２半導体層と、
    　前記層間絶縁膜上に設けられた第１金属窒化物層及び第２金属窒化物層と、
    　前記第１半導体層と、前記第１金属窒化物層、前記層間絶縁膜、及び前記第１ゲート絶縁膜に設けられた開口部を介して接触する第１ソース電極と、
    　前記第１半導体層と、前記第２金属窒化物層、前記層間絶縁膜、及び前記第１ゲート絶縁膜に設けられた開口部を介して接続する第１ドレイン電極と、
    　前記第２半導体層上に設けられた第３金属窒化物層及び第４金属窒化物層と、
    　前記第２半導体層と、前記第３金属窒化物層を介して接続する第２ソース電極と、
    　前記第２半導体層と、前記第４金属窒化物層を介して接続する第２ドレイン電極と、
    　前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極上に設けられた第２ゲート絶縁膜と、
    　前記第２ゲート絶縁膜上に、前記第２半導体層と重畳して設けられた第２ゲート電極と、を有する、半導体装置。
  12. 　前記第１半導体層はシリコン、前記第２半導体層は、酸化物半導体である、請求項１１に記載の半導体装置。
  13. 　前記第１金属窒化物層の上面の端部と、前記第１ソース電極の下面の端部とは略一致する、請求項１１に記載の半導体装置。
  14. 　前記第１金属窒化物層の全面は、前記第１ソース電極と接する、請求項１１に記載の半導体装置。
  15. 　前記第１金属窒化物層乃至前記第４金属窒化物層の下面は、前記層間絶縁膜と接する、請求項１１に記載の半導体装置。
  16. 　前記第１金属窒化物層の側面及び前記第１ソース電極の側面は、前記第２ゲート絶縁膜と接する、請求項１１に記載の半導体装置。
  17. 　請求項１１乃至１６のいずれか一項に記載の半導体装置と、
    　前記第２ドレイン電極と接続された発光素子と、を有する、表示装置。
  18. 　請求項１１乃至１６のいずれか一項に記載の半導体装置と、
    　前記第１ドレイン電極と接続された液晶素子と、を有する、表示装置。
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* Cited by examiner, † Cited by third party
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349301A (ja) * 1999-04-01 2000-12-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2006054425A (ja) * 2004-05-07 2006-02-23 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010251731A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012256834A (ja) * 2011-01-28 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015073092A (ja) * 2013-09-05 2015-04-16 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP2015144271A (ja) * 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2017162852A (ja) * 2016-03-07 2017-09-14 株式会社ジャパンディスプレイ 半導体装置および表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349301A (ja) * 1999-04-01 2000-12-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2006054425A (ja) * 2004-05-07 2006-02-23 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010251731A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012256834A (ja) * 2011-01-28 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015073092A (ja) * 2013-09-05 2015-04-16 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP2015144271A (ja) * 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2017162852A (ja) * 2016-03-07 2017-09-14 株式会社ジャパンディスプレイ 半導体装置および表示装置

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