JPH04286321A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上にオフ電流の極めて
少ない薄膜半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、ＣＭＯＳ型薄膜トランジスタを製
作する場合、イオン注入によってソ−ス、ドレイン領域
を形成した後、１０００℃以上の温度で１段階の活性化
アニ−ルを行っていた。さらに、フォト工程を１工程少
なくするために簡略化されたイオン注入工程を用いてい
た。従来のＣＭＯＳ型薄膜トランジスタを製作するプロ
セスを説明するために、イオン注入によりソース、ドレ
イン領域を形成する工程から活性化アニ−ルまでの工程
を図３に示す。図３（ａ）において、３−１は絶縁性非
晶質材料、３−２は半導体薄膜、３−３はゲ−ト酸化膜
、３−４はゲ−ト電極である。ここでフォト工程を省略
してウェハ全面にアクセプタ−不純物（ボロン等）をイ
オン注入する。３−５はボロンを含んだｐ型領域である
。該ｐ型領域はＰチャネル（Ｐｃｈ）薄膜トランジスタ
のソ−ス、ドレイン部となる。３−６はイオン注入によ
るイオンビ−ムを示している。この時のボロンのド−ズ
量をＮＢとおく。

【０００３】次に、図３（ｂ）に示すように、Ｐｃｈと
すべきトランジスタにフォトレジスト層３−７を形成し
、ドナ−不純物（リン、ひ素等）をイオン注入する。 ３−９はイオン注入によるイオンビ−ムを示している。 この時のリンのド−ズ量をＮＰとおく。ド−ズ量の関係
はＮＢ＜ＮＰである。したがって、３−８はボロンとリ
ンを含んでいるがｎ型領域となっている。該ｎ型領域は
Ｎｃｈ薄膜トランジスタのソ−ス、ドレイン部となる。

【０００４】フォトレジスト層３−７を剥離し、層間絶
縁膜を形成したところを図３（ｃ）に示す。続いて、ｐ
型領域、及びｎ型領域を活性化させると共に、結晶性を
回復させる目的でＮ２雰囲気中１０００℃で３０分程度
の１段階活性化アニ−ルを行う。このようにしてＣＭＯ
Ｓ型薄膜トランジスタを作成していた。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな方法でソ−ス、ドレイン領域を形成されたＣＭＯＳ
型薄膜トランジスタは、Ｎｃｈ薄膜トランジスタのオフ
電流がＰｃｈ薄膜トランジスタのオフ電流よりも１桁以
上大きくなるという問題点を有している。発明者が従来
の方法で作成したＣＭＯＳ型薄膜トランジスタの特性を
図５に示す。横軸はゲ−ト電圧、縦軸はドレイン電流を
示している。図５（ａ）はドレイン電圧５Ｖで測定した
Ｎｃｈ薄膜トランジスタの特性である。チャネル長は６
μｍ、チャネル幅は１０μｍである。図５（ｂ）はドレ
イン電圧−５Ｖで測定したＰｃｈ薄膜トランジスタの特
性である。チャネル長は５μｍ、チャネル幅は１０μｍ
である。この図からわかるようにＰｃｈのオフ電流は約
１０ｐＡであるのに対してＮｃｈのオフ電流は約１５０
ｐＡと１桁以上も大きい。これは、Ｎｃｈのソ−ス、ド
レイン領域、あるいはソ−ス、ドレイン領域とチャネル
領域との接合部の欠陥準位がＰｃｈよりも多いことが原
因と考えられる。Ｎｃｈのソ−ス、ドレイン領域は、ボ
ロンとリンの二元素がイオン注入されている。したがっ
て、Ｐｃｈよりもダメ−ジが多く、１０００℃の高温ア
ニ−ルでは結晶性の回復がＰｃｈ程には進まない。

【０００６】このように、従来の１段階アニ−ルでは、
Ｎｃｈ薄膜トランジスタのオフ電流がＰｃｈ薄膜トラン
ジスタのオフ電流よりも１桁以上大きい。１段階アニ−
ルでＮｃｈ薄膜トランジスタのオフ電流を低減するには
、Ｎｃｈのソ−ス、ドレイン領域をリン一元素のみのイ
オン注入によって形成しなければならないが、この場合
はフォト工程が１工程増えてしまう。

【０００７】本発明は、上記のような問題点を解決し、
フォト工程を増やすことなしにオフ電流の低いＣＭＯＳ
型薄膜トランジスタを作成することを目的としている。

【０００８】

【課題を解決するための手段】本発明は、ゲ−ト電極、
及びゲ−ト絶縁膜を有するＭＯＳ型薄膜半導体装置の製
造方法に於て、該ゲ−ト電極をマスクとして不純物元素
を添加した後、６００℃から８００℃で１時間から２０
時間の１段階アニ−ルを行った後に、１０００℃で１時
間以下の２段階アニ−ルを行って前記不純物元素を活性
化させ、ソ−ス、ドレイン領域を形成する工程を少なく
とも有することを特徴とする。

【０００９】

【実施例】（実施例１）本発明の活性化アニ−ル方法を
用いて薄膜トランジスタを作成する工程に沿って実施例
１を説明する。

【００１０】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ２膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。固相
成長Ｓｉ薄膜ばかりでなく、多結晶Ｓｉ薄膜やＳＯＩ（
Ｓｉｌｉｃｏｎ　　ｏｎ　　Ｉｎｓｕｌａｔｏｒ）にも
本発明を応用することができる。

【００１１】プラズマＣＶＤ装置を用い、図１（ａ）に
示すように石英基板１−１上に、ＳｉＨ４とＨ２の混合
ガスを、１３．５６ＭＨｚの高周波グロ−放電により分
解させて非晶質Ｓｉ膜１−２を堆積させる。前記混合ガ
スのＳｉＨ４分圧は１０〜２０％、デポ中の内圧は０．
５〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜１−２の堆積前のチェンバ−をフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
１８ｃｍ−３の弗素を含んでいる。従って、本発明にお
いては、前記フレオン洗浄後、ダミーの堆積を行ってか
ら、実際の堆積を行う。あるいは、フレオン洗浄を廃止
し、ビ−ズ処理等の別の方法でチェンバ−の洗浄を行う
。

【００１２】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００１３】次に、前記非晶質薄膜１−２を固相成長さ
せる。固相成長方法は、石英管による炉アニ−ルが便利
である。アニ−ル雰囲気としては、窒素ガス、水素ガス
、アルゴンガス、ヘリウムガスなどを用いる。１×１０
−６から１×１０−１０Ｔｏｒｒの高真空雰囲気でアニ
−ルを行ってもよい。固相成長アニ−ル温度は５００℃
〜７００℃とする。この様な低温アニ−ルでは選択的に
、結晶成長の活性化エネルギ−の小さな結晶方位を持つ
結晶粒のみが成長し、しかもゆっくりと大きく成長する
。 発明者の実験において、アニ−ル温度６００℃、アニ−
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図１（ｂ）にお
いて、１−３は固相成長シリコン薄膜を示している。

【００１４】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図１（ｃ）に示されているよう
に島状にパタ−ニングする。１−４はＮｃｈ薄膜トラン
ジスタを形成するシリコン膜、１−５はＰｃｈ薄膜トラ
ンジスタを形成するシリコン膜を示している。

【００１５】次に図１（ｄ）に示されているように、ゲ
−ト酸化膜１−６を形成する。該ゲ−ト酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲ−ト酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板１−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがあるが、酸化温度は１０
００℃以上と高いが膜質が優れていることからｄｒｙ酸
化法の方が適している。

【００１６】酸化膜形成後、ボロンをチャネルイオン注
入してもよい。これは、Ｎｃｈ薄膜トランジスタのスレ
ッシュホルド電圧がマイナス側にシフトすることを防ぐ
ことを目的としている。前記非晶質シリコン膜のデポ膜
厚が５００〜１５００Å程度の場合は、ボロンのド−ズ
量は１×１０１２〜５×１０１２ｃｍ−２程度が適して
いる。

【００１７】前記非晶質シリコン膜の膜厚が５００Å以
下の薄い場合にはボロンド−ズ量を少なくし、目安とし
ては１×１０１２ｃｍ−２以下にする。また、前記膜厚
が１５００Å以上の厚い場合にはボロンド−ズ量を多く
し、目安としては５×１０１２ｃｍ−２以上にする。

【００１８】次に図１（ｅ）に示されるように、ゲ−ト
電極１−７と１−８を形成する。該ゲ−ト電極材料とし
ては多結晶シリコン薄膜、あるいはモリブデンシリサイ
ド、あるいはアルミニュウムやクロムなどのような金属
膜、あるいはＩＴＯやＳｎＯ２　などのような透明性導
電膜などを用いることができる。成膜方法としては、Ｃ
ＶＤ法、スパッタ法、真空蒸着法、プラズマＣＶＤ法等
の方法があるが、ここでの詳しい説明は省略する。

【００１９】続いて図１（ｆ）に示すように、ゲ−ト電
極１−７と１−８をマスクとしてアクセプタ−型の不純
物をイオン注入し、自己整合的にｐ＋型ソ−ス領域１−
９およびｐ＋型ドレイン領域１−１０を形成する。前記
アクセプタ−型の不純物としては、ボロン（Ｂ）等を用
いる。不純物添加方法としては、イオン注入法の他に、
レ−ザ−ド−ピング法あるいはプラズマド−ピング法な
どの方法がある。１−１１で示される矢印はアクセプタ
−型不純物のイオンビ−ムを表している。前記絶縁性非
晶質材料１−１として石英基板を用いた場合には熱拡散
法を使うことができる。不純物ド−ズ量は、１×１０１
４から１×１０１７ｃｍ−２程度とする。このような方
法によって基板全面にわたってＰｃｈ薄膜トランジスタ
を形成する。

【００２０】続いて図１（ｇ）に示すように、前記Ｐｃ
ｈ薄膜トランジスタとする部分にレジストマスク１−１
２を形成し、該レジストマスク１−１２と前記ゲ−ト電
極１−８をマスクとしてドナ−型の不純物をイオン注入
し、自己整合的にｎ＋型ソ−ス領域１−１３およびｎ＋
型ドレイン領域１−１４を形成する。前記ドナ−型の不
純物としては、リン（Ｐ）あるいはひ素（Ａｓ）等を用
いる。１−１５で示される矢印はドナ−型不純物のイオ
ンビ−ムを表している。前記絶縁性非晶質材料１−１と
して石英基板を用いた場合には熱拡散法を使うことがで
きる。不純物ド−ズ量は、１×１０１４から１×１０１
７ｃｍ−２程度とする。ただし、該ドナ−型不純物のド
−ズ量は前記アクセプタ−型不純物のド−ズ量よりも多
くする。 このような方法によってＮｃｈ薄膜トランジスタを形成
する。

【００２１】レジストマスク１−１２を剥離した後、図
１（ｈ）に示されるように、層間絶縁膜１−１６を積層
する。該層間絶縁膜材料としては、酸化膜あるいは窒化
膜などを用いる。絶縁性が良好ならば膜厚はいくらでも
よいが、数千Åから数μｍ程度が普通である。窒化膜の
形成方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶ
Ｄ法などが簡単である。反応には、アンモニアガス（Ｎ
Ｈ３）とシランガスと窒素ガスとの混合ガス、あるいは
シランガスと窒素ガスとの混合ガスなどを用いる。

【００２２】続いて、前記層間絶縁膜の緻密化と前記ソ
−ス領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニ−ルを行う。Ｎ２ガス雰囲気中でま
ず６００〜８００℃程度の温度で、１〜２０時間程度の
１段階アニ−ルを行ってイオン注入領域の結晶性を回復
させる。６００℃程度の低温では１０時間から２０時間
のアニ−ルを行う。また、８００℃の比較的高温では１
時間から１０時間の短時間のアニ−ルをする。このよう
な１段階アニ−ルを行った後、１０００℃以上の温度で
１時間以内の２段階アニ−ルを行って不純物イオンを活
性化させる。以上のような２段階活性化アニ−ルによっ
て、ソ−ス、ドレイン領域の結晶性の回復と活性化を行
う。アニ−ル雰囲気は窒素だけではなく水素ガス、アル
ゴンガス、ヘリウムガス、あるいは、真空中でも良い。

【００２３】次に、水素化処理を行っても良い。水素プ
ラズマ法、あるいは水素イオン注入法、あるいはプラズ
マ窒化膜からの水素の拡散法などの方法で水素イオンを
導入すると，結晶粒界に存在するダングリングボンドや
、ゲ−ト酸化膜界面などに存在する欠陥や、ソ−ス、ド
レイン部とチャネル部との接合部に存在する欠陥が不活
性化される。この様な水素化工程は、層間絶縁膜１−１
６を積層する前におこなってもよい。または、後に述べ
る、ソ−ス電極とドレイン電極を形成してから前記水素
化工程を行ってもよい。

【００２４】次に図１（ｉ）に示すように、前記層間絶
縁膜１−１６びゲ−ト絶縁膜１−６にコンタクトホ−ル
を形成し、コンタクト電極を形成してソ−ス電極１−１
７およびドレイン電極１−１８とする。該ソ−ス電極及
びドレイン電極は、アルミニュウムあるいはクロムなど
の金属材料で形成する。この様にして薄膜トランジスタ
が形成される。

【００２５】

【発明の効果】以上説明したように活性化アニ−ルを、
６００℃〜８００℃の１段階アニ−ルと、１０００℃以
上の２段階アニ−ルによる２段階活性化アニ−ル法とし
たので、イオン注入によって形成されたソ−ス、ドレイ
ン領域の結晶性の回復と不純物の活性化が充分に進むよ
うになった。そのために、ソ−ス、ドレイン領域中の欠
陥準位が低減し、薄膜トランジスタのオフ電流がきわめ
て小さくなった。また、ボロンとリンの２元素が含まれ
るような簡易的なイオン注入法を利用しても、オフ電流
を低減することが可能になる。図２に、発明者が実験し
て得た結果を示して本発明の効果を説明する。図２（ａ
）はドレイン電圧５Ｖで測定したＮｃｈ薄膜トランジス
タの特性である。チャネル長は６μｍ、チャネル幅は１
０μｍである。

【００２６】図２（ｂ）はドレイン電圧−５Ｖで測定し
たＰｃｈ薄膜トランジスタの特性である。チャネル長は
５μｍ、チャネル幅は１０μｍである。実線は従来の１
０００℃２０分の活性化アニ−ルによって作成された薄
膜トランジスタの特性を表している。破線で示した２つ
のトランジスタカ−ブは本発明の２段階活性化アニ−ル
法によって作成した薄膜トランジスタの特性を表してい
る。各々（８００℃、５時間）＋（１０００℃、２０分
）の２段階活性化アニ−ル法によって作成した薄膜トラ
ンジスタの特性と、（６００℃、１６時間）＋（１００
０℃、２０分）の２段階活性化アニ−ル法によって作成
した薄膜トランジスタの特性を示している。この結果か
ら、２段階の活性化アニ−ルを行うことによって薄膜ト
ランジスタのオフ電流を大幅に低減できることがわかる
。アニ−ル時間は少し長くはなるが、１段階目のアニ−
ル温度を６００℃程度に低温化すれば、オフ電流低減の
効果はさらに大きくなる。従来方法ではオフ電流が約１
５０ｐＡだったのに対して、（６００℃、１６時間）＋
（１０００℃、２０分）の２段階活性化アニ−ル法によ
ればオフ電流は約６ｐＡとなり１桁以上も低減する。

【００２７】活性化アニ−ル温度を２段階にしたことに
よってオフ電流が低下したのは、低温の１段階目のアニ
−ルでゆっくりと結晶性の回復が行われたために、ソ−
ス、ドレイン領域内の欠陥あるいはソ−ス、ドレイン領
域とチャネル部との接合面の欠陥が低減したことが原因
だと考えられる。

【００２８】成膜過程に於て、装置のメンテナンスの関
係上シリコン薄膜中に弗素等の不純物が混入することが
ある。例えば、プラズマＣＶＤのチェンバ−のクリ−ニ
ングをフレオン（ＣＦ４）プラズマによって行った直後
にはチェンバ−内に弗素（Ｆ）が残留している。このク
リ−ニング後成膜されたシリコン膜には弗素が混入する
のである。その結果シリコン薄膜中に多くの欠陥準位が
形成され、従来の１段階活性化アニ−ルでは充分に結晶
性が回復されなかった。従って、オフ電流が小さくなら
なかった。しかし、本発明によればこのような不純物の
存在によるオフ電流の増加という問題点も解決できる。 発明者の実験によれば、弗素を２×１０１８ｃｍ−３以
上含むシリコン薄膜を用いてＮｃｈ薄膜トランジスタを
作成したところ、従来方法に従い（１０００℃、２０分
）の１段階活性化アニ−ルで作成した場合のオフ電流は
約３８０ｐＡだったのに対して、本発明のように（６０
０℃、１６時間）＋（１０００℃、２０分）の２段階活
性化アニ−ルで作成した場合のオフ電流は約８０ｐＡと
４分の１以下に減少している。

【００２９】従来の活性化アニ−ル法では充分にオフ電
流を低減することができなかったイオン注入法、つまり
、フォト工程が１工程少ない簡易的なソ−ス、ドレイン
領域形成方法を用いた場合にもオフ電流を充分に低減す
ることが可能になった。従って、薄膜トランジスタを作
成する場合の工程時間の短縮化、及びスル−プットの向
上、ひいてはコストダウンに対して本発明は極めて大き
な効果がある。

【００３０】非晶質絶縁基板上に結晶性の優れたシリコ
ン薄膜を作製することが可能になったのでＳＯＩ技術の
発展に大きく寄与するものである。優れたシリコン薄膜
が得られるのにかかわらずコストアップとはならない。

【００３１】本発明によって得られた薄膜トランジスタ
を作成すると、優れた特性が得られる。従来に比べて、
薄膜トランジスタのＯＦＦ電流は小さくなる。またスレ
ッシュホルド電圧も小さくなりトランジスタ特性が大き
く改善される。ＮチャネルとＰチャネルとの特性の不釣
合いさも改善される。

【００３２】非晶質絶縁基板上に優れた特性の薄膜トラ
ンジスタを作製することが可能となるので、ドライバ−
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。さら
に、電源電圧の低減、消費電流の低減、信頼性の向上に
対して大きな効果がある。また、６００℃以下の低温プ
ロセスによる作製も可能なので、アクティブマトリクス
基板の低価格化及び大面積化に対してもその効果は大き
い。

【００３３】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメ−ジセンサ−に応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラ−読み取り用密着型イメ−
ジセンサ−への応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメ−ジセンサ−チップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサ−チップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００３４】石英基板やガラス基板だけではなく、サフ
ァイア基板（Ａｌ２Ｏ３）あるいはＭｇＯ・Ａｌ２Ｏ３
，ＢＰ，ＣａＦ２等の結晶性絶縁基板も用いることがで
きる。

【００３５】以上薄膜トランジスタを例として説明した
が、バイポ−ラトランジスタあるいはヘテロ接合バイポ
−ラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００３６】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法で成膜したｐｏｌｙ−Ｓｉ薄膜を
利用して薄膜半導体装置を作成する場合にも応用するこ
とができる。また、一般的なＭＯＳ型半導体装置にも応
用することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す薄膜トランジスタの工程
断面図である。

【図２】本発明の効果を示す薄膜トランジスタの特性図
である。

【図３】従来の薄膜トランジスタの製造方法を示す工程
断面図である。ただし、ソ−ス、ドレイン領域の形成工
程から、活性化アニ−ル工程までを示している。

【図４】従来の製造方法で作成した薄膜トランジスタの
特性図である。

【符号の説明】

１−　　９　　ｐ＋ソ−ス領域 １−１０　　ｐ＋ドレイン領域 １−１２　　レジストマスク

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ゲ−ト電極、及びゲ−ト絶縁膜を有す
   るＭＯＳ型薄膜半導体装置の製造方法に於て、該ゲ−ト
   電極をマスクとして不純物元素を添加した後、６００℃
   から８００℃で１時間から２０時間の１段階アニ−ルを
   行った後に、１０００℃で１時間以下の２段階アニ−ル
   を行って前記不純物元素を活性化させ、ソ−ス、ドレイ
   ン領域を形成する工程を少なくとも有することを特徴と
   する薄膜半導体装置の製造方法。